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KR20050019200A - 반도체 소자의 캐패시터 제조 방법 - Google Patents

반도체 소자의 캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 금속-절연층-금속(Metal-Insulator-Metal, 이하 MIM) 캐패시터의 제조 방법에 관한 것으로, 특히 MIM 캐패시터 제조시 상부 금속층과 유전층을 식각하여 MIM 캐패시터를 제조할 경우 캐패시터의 모서리 부분에서 나타나는 하부 금속층과 상부 금속층의 브릿지 현상 및 프린징 효과에 의해 발생하는 누설 전류를 감소시키는 MIM 캐패시터 제조 방법에 관한 것이다.
본 발명의 반도체 소자의 캐패시터 제조 방법은 MIM 캐패시터의 하부 전극으로 사용될 금속층을 증착하는 단계; 상기 금속층 상부에 희생층을 증착하는 단계; MIM 캐패시터가 형성될 영역의 희생층을 제거하는 단계; MIM 캐패시터의 유전체 및 상부 금속층을 증착하는 단계; 및 상기 유전체 및 상부 금속층을 패턴하여 MIM 캐패시터를 형성하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 캐패시터 제조 방법은 MIM 캐패시터의 상부 금속층과 유전층을 동시에 식각하는 종래의 방식에서는 하부 금속층 상부의 유전체층의 잔여막을 모두 제거하기 위하여 과도한 식각을 하게 되는데 이 때 하부 금속층이 식각되어 발생하게 되는 금속 물질들이 재증착되어 MIM 캐패시터의 상부 금속층과 하부 금속층의 브릿지를 유발하여 누설 전류 특성을 저하시키지만, 본 발명에서는 실리콘 산화물의 희생층을 사용하므로 과도한 식각에도 하부 금속층의 식각이 없다. 즉, 재증착에 의한 누설 전류 저하 요인을 근본적으로 제거할 수 있는 장점이 있다.

Description

반도체 소자의 캐패시터 제조 방법{Method for manufacturing capacitor of semiconductor device}
본 발명은 금속-절연층-금속(Metal-Insulator-Metal, 이하 MIM) 캐패시터의 제조 방법에 관한 것으로, 특히 MIM 캐패시터 제조시 상부 금속층과 유전층을 식각하여 MIM 캐패시터를 제조할 경우 캐패시터의 모서리 부분에서 나타나는 하부 금속층과 상부 금속층의 브릿지 현상 및 프린징 효과에 의해 발생하는 누설 전류를 감소시키는 MIM 캐패시터 제조 방법에 관한 것이다.
반도체 메모리 소자의 집적도 향상에 따라 작은 면적에 높은 캐패시턴스를 확보하기 위해서 높은 유전상수를 갖는 유전막으로 캐패시터를 형성하거나 유전막을 얇게 형성하거나 또는 캐패시터의 단면적을 증가시키는 방법이 제시되고 있다.
캐패시터의 단면적을 증가시키기 위해서, 적층형 캐패시터 또는 트렌치형 캐패시터를 형성하는 기술 또는 반구형 폴리 실리콘막을 사용하는 기술 등 여러 가지 기술이 제안된 바 있으나, 이러한 기술들은 캐패시터의 구조를 복잡하게 만들며 공정이 너무 복잡하여 제조 단가의 상승과 수율을 저하시키는 등의 문제점이 있다.
캐패시터의 유전막으로는 보통 SiO2/Si3N4계 유전물질을 사용하며, 캐패시터의 전극 물질에 따라, PIP(Poly Insulator Poly) 캐패시터, 또는 MIM 캐패시터를 사용하게 된다. PIP 캐패시터 또는 MIM 캐패시터 등과 같은 박막형 캐패시터는 MOS 캐패시터나 접합부 캐패시터와는 달리 바이어스에 독립적이기 때문에 캐패시터의 정밀성을 요구하는 아날로그 제품에 있어서 많이 사용되고 있다.
또한, MIM 캐패시터의 경우는 단위 면적당 캐패시턴스를 PIP 캐패시터에 비해 크게 제조하기 어려운 단점이 있는 반면, 전압이나 온도에 따른 캐패시턴스의 VCC(Voltage Coefficient for Capacitor)과 TCC(Temperature Coefficient for Capacitor)이 PIP 캐패시터에 비해 매우 양호한 특성을 나타내기 때문에 정밀한 아날로그 제품을 제조하는데 매우 유리하다.
도 1a 내지 도 1f는 종래 기술에 의한 캐패시터 제조 공정의 단면도이다.
먼저, 도 1a는 소정의 장치가 구성되어 있는 기판(1)의 하부 금속층(2) 상에 유전체층(3) 및 상부 금속층(4)을 증착하는 단계이다.
다음, 도 1b는 마스크(도시 안 함)를 사용하여 캐패시터가 형성될 영역의 유전체층과 상부 금속층을 동시에 식각하여 MIM 캐패시터(5)를 형성하는 단계이다.
다음, 도 1c는 상기 MIM 캐패시터가 형성된 기판 전면에 층간 절연층(6)을 형성하는 단계이다.
다음, 도 1d는 상기 형성된 MIM 캐패시터의 상부 금속층 및 하부 금속층을 각각 최상부 금속층과 연결하기 위한 콘택 비아 홀을 형성하기 위해 층간 절연층을 식각하고, 베리어 금속(7)을 증착하는 단계이다.
다음, 도 1e는 비아 홀에 플러그 금속(8)을 매립하고 평탄화하여 콘택 비아 홀을 완성하는 단계이다.
다음, 도 1f는 상기 텅스텐 상부에 금속층을 증착하고 패턴하여 최상부 금속층(9)을 형성하여 MIM 캐패시터를 완성하는 단계이다.
한국 공개 특허 제2003-0058317호는 하부전극을 지지하고 있는 산화물의 습식 제거시 식각용액에 층간 절연막이 어택받는 것을 방지하도록 하기 위해 식각 정지막을 형성하는 것이 특징이고, 한국 공개 특허 제2002-0073822호는 유전막이 균일하게 형성되고 또한 단차피복성을 우수하게 하고, 하부전극의 측벽에 스페이서를 구비하는 것이 특징이다.
그러나, 상기와 같은 종래의 기술들에 있어서, 상부 금속층과 MIM 유전체를 동시에 식각하여 MIM 캐패시터를 형성하는 공정은 MIM 캐패시터의 모서리에서 발생되는 프린징 효과(fringing effect) 및 MIM 유전체의 식각에 필요한 어느 정도의 과잉 식각에 따라 하부 금속층이 식각되어 재증착되어 발생되는 브릿지(bridge) 현상을 수반하므로 MIM 캐패시터가 쇼트되어 누설 전류 특성을 저하시킨다. 한편 상기와 같은 문제점을 해결하기 위해 하부 전극에 스페이서를 사용하는 방법이 있었으나, 공정 제어의 어려움으로 인해 브릿지 현상을 완전히 해결할 수 없고, 공정이 복잡해진다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 하부 금속층 상부에 식각 정지층을 형성하여 MIM 캐패시터의 상부 금속층과 유전층을 동시에 식각하는 종래의 방식에서는 하부 금속층 상부의 유전체층의 잔여막을 모두 제거하기 위하여 과도한 식각을 하게 되는데 이 때 하부 금속층이 식각되어 발생하게 되는 금속 물질들이 재증착되어 MIM 캐패시터의 상부 금속층과 하부 금속층의 브릿지를 유발하여 누설 전류 특성을 저하시키지만, 본 발명에서는 실리콘 산화물의 희생층을 사용하므로 과도한 식각에도 하부 금속층의 식각이 없다. 즉, 재증착에 의한 누설 전류 저하 요인을 근본적으로 제거할 수 있는 MIM 캐패시터의 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 MIM 캐패시터의 하부 전극으로 사용될 금속층을 증착하는 단계; 상기 금속층 상부에 희생층을 증착하는 단계; MIM 캐패시터가 형성될 영역의 희생층을 제거하는 단계; MIM 캐패시터의 유전체 및 상부 금속층을 증착하는 단계; 및 상기 유전체 및 상부 금속층을 패턴하여 MIM 캐패시터를 형성하는 단계를 포함하여 이루어진 반도체 소자의 캐패시터 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2f는 본 발명에 의한 MIM 캐패시터 제조 공정의 단면도이다.
먼저, 도 2a와 같이 소정의 장치가 형성된 기판(10)에 MIM 캐패시터의 하부 전극으로 사용될 금속층을 형성하고 패턴하여 하부 금속층(11)을 형성하고, 층간 절연층을 식각할 때 식각 정지층으로 이용될 희생층(12)을 형성한다. 이 때 희생층은 실리콘 산화막 또는 실리콘 질화막을 화학기상증착법으로 100 내지 200Å의 두께로 증착한다.
다음, 도 2b와 같이 MIM 캐패시터가 형성될 영역(13)의 희생층을 포토레지스트 공정을 이용하여 패턴을 형성하고 건식 또는 습식 식각으로 제거한 후, MIM 캐패시터의 상부 금속층(14) 및 유전체(15)을 증착한다. 이 때, 상기 유전체는 SiN, SiO2, Al2O3, TaON, TiO2, Ta2O5, ZrO 2, (Ba,Sr)TiO3 (BST), (Pb,Zr)TiO3 (PZT) 또는 (Pb,La)(Zr,Ti)O3 (PLZT)와 같은 물질을 화학기상증착 또는 원자층 성장법(Atomic Layer Deposition)으로 단층 또는 복층으로 사용할 수 있으며, 200 내지 1000Å의 두께로 증착한다.
다음, 도 2c와 같이 유전체 및 하부 금속층을 패턴하고 식각하여 MIM 캐패시터(16)를 형성한 후, 층간 절연층(17)을 증착한다. 상기 층간 절연층은 실리콘 산화물 복합체가 사용될 수 있다. 이 때 상기 희생층은 유전체 및 하부 금속층을 식각할 때 식각 정지층으로 사용된다.
다음, 도 2d와 같이 콘택을 형성하기 위해 비아 홀(18)을 형성한다. 이 때 하부 금속층 상부에 있는 희생층도 식각한다.
다음, 도 2e와 같이 베리어 금속층(19)을 증착하고, 플러그 금속(20)으로 매립한 후 평탄화화여 콘택 비아를 형성한다. 이 때 플러그 금속은 텅스텐, 구리족 또는 백금족 원소으로 증착한다. 또한 베리어 금속은 고융점 금속 또는 그 질화물의 단층 또는 복층으로 구성되며, 예컨데, TaN, Ta/TaN, TiN 또는 Ti/TiN층으로 증착한다. 상기 고융점 금속은 철(Fe)의 융점인 1535℃ 보다 높은 온도에서 녹는 금속을 가리킨다.
다음, 도 2f와 같이 금속을 증착하고 패턴하여 최상부 금속층(21)을 형성하여, 컨택을 완성한다. 이상에서 사용되는 캐패시터 역할을 하는 금속층들은 알루미늄 또는 전이원소의 단독으로 구성되거나 이들의 합금으로 구성된다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 캐패시터 제조 방법은 하부 금속층을 형성하고 희생층을 증착하여 식각 정지층으로 사용함으로써 MIM 캐패시터의 상부 금속층과 유전층을 동시에 식각하는 종래의 방식에서는 하부 금속층 상부의 유전체층의 잔여막을 모두 제거하기 위하여 과도한 식각을 하게 되는데 이 때 하부 금속층이 식각되어 발생하게 되는 금속 물질들이 재증착되어 MIM 캐패시터의 상부 금속층과 하부 금속층의 브릿지를 유발하여 누설 전류 특성을 저하시키지만, 본 발명에서는 실리콘 산화물의 희생층을 사용하므로 과도한 식각에도 하부 금속층의 식각이 없다. 즉, 재증착에 의한 누설 전류 저하 요인을 근본적으로 제거할 수 있는 효과가 있다.
도 1a 내지 도 1f는 종래기술에 의한 MIM 캐패시터 제조 공정의 단면도.
도 2a 내지 도 2f는 본 발명에 의한 MIM 캐패시터 제조 공정의 단면도.
<도면의 주요부분에 대한 부호의 설명>
11 : 하부 금속층 12 : 희생층
14 : 유전체 15 : 상부 금속층
17 : 금속간 절연층 19 : 베리어 금속층
8, 20 : 플러그 금속

Claims (10)

  1. 반도체 소자의 캐패시터 제조 방법에 있어서,
    MIM 캐패시터의 하부 전극으로 사용될 금속층을 증착하는 단계;
    상기 금속층 상부에 희생층을 증착하는 단계;
    MIM 캐패시터가 형성될 영역의 희생층을 제거하는 단계;
    MIM 캐패시터의 유전체 및 상부 금속층을 증착하는 단계; 및
    상기 유전체 및 상부 금속층을 패턴하여 MIM 캐패시터를 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  2. 제 1항에 있어서,
    상기 MIM 캐패시터를 형성하는 단계 이후
    금속선간 절연층을 증착하고 패턴하여 비아 홀을 형성하는 단계;
    상기 비아 홀에 베리어 금속층을 증착하고 플러그 금속을 매립한 후 평탄화하는 단계; 및
    금속층을 증착하고 패턴하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  3. 제 2항에 있어서,
    상기 플러그 금속은 텅스텐, 구리족, 백금족 원소 중 어느 하나임을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  4. 제 2항에 있어서,
    상기 베리어 금속은 고융점 금속 또는 그 질화물의 단층 또는 복층으로 구성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  5. 제 1항에 있어서,
    상기 희생층은 식각 정지층으로 이용됨을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  6. 제 1항에 있어서,
    상기 희생층은 실리콘 산화물 또는 실리콘 질화물임을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  7. 제 1항에 있어서,
    상기 희생층은 100 내지 200Å의 두께로 증착함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  8. 제 1항에 있어서,
    상기 유전막은 SiN, SiO2, Al2O3, TaON, TiO2, Ta2 O5, ZrO2, (Ba,Sr)TiO3, (Pb,Zr)TiO3 및 (Pb,La)(Zr,Ti)O3 중 어느 한층 또는 이들 중에서 선택된 복층을 사용함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  9. 제 1항에 있어서,
    상기 유전막은 200 내지 1000Å의 두께로 증착함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  10. 제 1항에 있어서,
    상기 MIM 커패시터의 상부 금속 및 하부 금속은 알루미늄 또는 전이원소이거나 이들의 합금인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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