KR100774816B1

KR100774816B1 - 반도체 소자의 ｍｉｍ 커패시터 제조 방법 및 구조

Info

Publication number: KR100774816B1
Application number: KR1020060114873A
Authority: KR
Inventors: 강명일
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2006-11-21
Filing date: 2006-11-21
Publication date: 2007-11-07
Anticipated expiration: 2026-11-21

Abstract

본 발명은 반도체 소자의 MIM 커패시터 제조 방법 및 구조에 관한 것으로, 더욱 상세하게는 구리금속을 배선재료로 사용하는 다층 금속 배선 공정에서 상부 금속과 하부 금속으로 커패시터를 제작하는 반도체 소자의 MIM 커패시터 제조 방법 및 구조에 관한 것이다.

본 발명의 반도체 소자의 MIM 커패시터 제조 방법은 하부 금속 배선이 형성된 반도체 기판 상에 확산방지막, 하부 금속층, 유전막, 상부 금속층을 순차로 증착시키는 제1 단계; 1차 사진/식각 공정을 진행하여 상기 상부 금속층 및 유전막을 패터닝한 후 2차 사진/식각 공정을 진행하여 하부 금속층 및 확산방지막을 패터닝하고나서 식각 정지막을 증착하는 제2 단계; 제1 층간절연막을 증착하고 화학적기계적 연마 공정을 진행하여 평탄화한 후 식각정지막을 증착하는 제3 단계; 비아 콘택홀 패터닝을 위한 사진/식각 공정을 수행하여 상기 식각정지막을 패터닝하는 제4 단계; 제2 층간 절연막을 증착한 후 트랜치 형성을 위한 사진/식각 공정을 수행하여 상기 제2 층간 절연막 및 제1 층간 절연막을 식각하는 제5 단계; 그리고 비아콘택홀의 하부에 잔존하는 식각정지막을 제거한 후 배리어 메탈 및 구리 시드막 증착하고나서 전기화학적도금 공정과 화학적기계적연마 공정을 진행하여 최상부 금속배선을 형성하는 제6 단계;를 포함하여 이루어진 것을 특징으로 한다.

본 발명에 따른 반도체 소자의 MIM 커패시터 제조 방법 및 구조에 의하면 최상 금속층의 하부에 MIM 커패시터을 형성함으로써 MIM 커패시터의 양호도를 향상시 키고 비아컨택홀 형성과 트랜치 형성을 동시에 패터닝 함으로써 공정을 단순화하여 생산성 향상을 도모할 수 있는 효과가 있다.

MIM(metal-insulator-metal), 구리 상감법, 양호도(quality factor)

Description

반도체 소자의 ＭＩＭ 커패시터 제조 방법 및 구조{Metal-insulator-metal capacitor forming method for semiconductor device and structure thereof}

도 1a 내지 도 1i는 종래의 MIM 커패시터의 형성 공정을 설명하기 위한 단면도,

도 2a 내지 도 2h는 본 발명의 일실시예에 따른 MIM 커패시터의 형성 공정을 설명하기 위한 단면도.

*도면의 주요부분에 대한 부호의 설명*

1 : 반도체 기판 2 : 감광막

10 : 하부 금속배선 20, 21 : 확산방지막

30 : 하부 금속층, 하부 전극 40 : 유전막

50 : 상부 금속층, 상부 전극 60, 61 : 식각 정지막

70 : 층간절연막 71 : 제1 층간절연막

72 : 제2 층간절연막 81 : VMC

82 : 비아콘택홀 83 : 트랜치 패턴

90 : 금속배선 100 : 최상부 금속배선

일반적으로 안정적인 특성을 요구하는 CMOS 로직 소자에 적용되는 아날로그 커패시터(analog capacitor)는 PIP(poly-insulator-poly), PIM(poly-insulator-metal), MIP(metal-insulator-poly), MIM(metal-insulator-metal) 등 다양한 구조로 형성되며, A/D 컨버터나 스위칭 커패시터 필터 분야의 핵심 기술로서 응용되고 있다.

아날로그 커패시터가 PIP 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리실리콘으로 사용하기 때문에 상·하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시턴스(capacitance)가 작아지는 단점이 있다. 또한, 폴리실리콘층에 형성되는 공핍층(depletion region)으로 인하여 커패시턴스가 작아지고, 이에 따라 고속 및 고주파 동작에 적합하지 않은 단점이 있다.

이를 해결하기 위해 커패시터의 구조를 MIS 내지 MIM 구조로 변경하게 되었는데, 그 중에서도 MIM(metal-insulator-metal, 이하 'MIM'이라 한다) 커패시터는 비저항이 작고 내부에 공핍층에 의한 기생 커패시턴스(parasitic capacitance)가 없기 때문에 고성능 반도체 소자에 주로 이용되고 있다.

도 1a 내지 도 1i는 종래의 MIM 커패시터의 형성 공정을 설명하기 위한 단면도이다.

첨부된 도 1a를 참조하면, 먼저 소정의 하부 구조물, 즉 반도체 기본 소자(도시되지 않음) 및 하부 금속배선(10)이 형성된 반도체 기판(1) 상에 확산방지막(20)을 증착시킨다. 이때 사용되는 확산방지막으로는 실리콘질화막(SiN)이 주로 사용된다.

첨부된 도 1b를 참조하면, 하부 금속층(30), 유전막(40), 상부 금속층(50), 식각 정지막(60)을 순차로 증착한다. 상기 하부 금속층(30)은 주로 Ti/TiN 복합막을 사용한다. 상기 유전막(40)은 전압강하 및 누설전류에 강한 막으로서, 통상 실리콘질화막을 사용한다. 상기 상부 금속층(50)은 TiN막을 사용한다. 상기 식각 정지막(etch stop layer)은 후속 식각공정에서 정지막으로서 역할은 수행하여 통상 실리콘질화막을 사용한다.

첨부된 도 1c를 참조하면, 감광막(도시되지 않음)을 도포한 후 MIM 커패시터의 상부 전극의 사진/식각 공정을 진행하여 상부 금속층(50)을 패터닝한다. 이후 감광막 스트립 공정을 진행하고나서 다시 감광막(도시되지 않음)을 도포한 후 MIM 커패시터의 하부 전극의 사진/식각 공정을 진행하여 하부 금속층(30)을 패터닝한다.

첨부된 도 1d를 참조하면, 층간절연막(70)을 증착하고 화학적기계적 연마(chemical-mechanical polish, 이하 'CMP'라 한다) 공정을 진행하여 평탄화한다. 이후 상기 층간절연막(70) 위에 소정 두께의 층간절연막(도시되지 않음)을 추가로 증착할 수도 있다.

첨부된 도 1e를 참조하면, 상기 상부 전극(50)과 하부 전극(30)에 형성되는 콘택홀(81, 이하 'VMC'라 한다)을 패터닝한다. 상기 VMC의 형성은 사진/식각 공정을 통해 형성되며, 이때 상기 유전막(40)과 상기 식각 정지막(60)은 정지막으로서 역할을 수행하며 VMC(81) 하부에는 실리콘질화막이 잔존하게 된다.

첨부된 도 1f를 참조하면, 상기 하부 금속배선(10), 즉 일반 로직영역의 금속배선 상에 비아콘택홀(82)을 형성한다. 상기 비아콘택홀(82) 형성은 사진/식각 공정을 통해 형성되며, 이때 상기 확산방지막(20)은 식각 정지막으로서 역할을 수행하며 비아콘택홀 하부에는 실리콘질화막이 잔존하게 된다.

첨부된 도 1g를 참조하면, 금속배선을 위한 트랜치 패턴(83)을 형성한다. 이때 상기 비아콘택홀(82)과 VMC(81)을 노볼락(nobolac, 도시되지 않음)으로 막고나서 트랜치 사진/식각 공정을 진행하여 상기 트랜치 패턴(83)을 형성한다.

첨부된 도 1h를 참조하면, 상기 비아콘택홀(82) 및 VMC(81) 하부에 잔존하는 실리콘질화막을 제거한 후 배리어 메탈(barrier metal, 도시되지 않음) 및 구리 시드막(seed layer, 도시되지 않음)을 증착한다. 이후 전기화학적 도금(electro-chemical plating, 이하 'ECP'라 한다) 공정을 진행하여 구리막을 성장시키고나서 구리 CMP 공정을 진행하여 금속 배선(90)을 형성한다.

첨부된 도 1i를 참조하면, 확산 방지막(21), 제1 층간절연막(71)과 식각정지막(61)을 증착하고 비아 콘택홀 패터닝을 위한 사진/식각 공정을 수행하여 상기 식 각정지막(61)을 식각하고나서, 제2 층간 절연막(72)을 증착한다. 이후 트랜치 형성을 위한 사진/식각 공정을 수행하여 상기 제2 층간 절연막(72) 및 제1 층간 절연막(72)을 식각한다.

이때 트랜치 패턴이 형성되는 부위에서 상기 실리콘질화막은 식각정지막으로서 역할을 수행하기 때문에 식각이 더 이상 진행되지 아니하고, 상기 비아 콘택홀이 패터닝된 부분은 계속해서 식각이 진행되므로 트랜치와 비아 콘택홀이 동시에 패터닝된다.

그리고나서, 상기 제2 비아콘택홀 하부에 잔존하는 실리콘질화막을 제거한 후 배리어 메탈 및 구리 시드막을 증착한 후 ECP 공정을 진행하여 구리막을 성장시키고나서 구리 CMP 공정을 진행하여 최상부 금속 배선(100)을 형성한다.

첨부된 도 1i에 도시한 바와 같이 종래의 MIM 커패시터의 형성 공정에 의한 MIM 커패시터는 상기 금속배선(90)과 상기 하부 금속배선(10) 사이에 형성된다. 그러므로 종래의 MIM 커패시터의 양호도(quality factor)는 최상부 금속 배선(100)과 금속배선(90) 사이에 형성되는 MIM 커패시터보다 낮아질 수밖에 없는 문제점이 있다.

이는 상기 최상부 금속층의 금속 배선 형성 공정은 디자인 룰 및 층간절연막 두께의 차이로 인하여 다른 층의 금속 배선 공정과 차이가 있기 때문이다. 만약 상기 최상 금속층의 금속 배선 형성 공정을 다른 층의 금속 배선 공정과 동일하게 적용한다고 가정하면, 금속배선을 위한 트랜치 패턴을 형성하는 단계에서 높은 종횡비(aspect ratio)로 인하여 비아콘택홀 또는 VMC의 내부에 잔존하는 노볼락을 제거 하는데 어려움이 있기 때문이다.

따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 최상 금속층의 하부에 MIM 커패시터을 형성함으로써 MIM 커패시터의 양호도를 향상시키고 VMC 형성을 위한 사진/식각 공정을 생략할 수 있어 공정을 단순화하여 생산성 향상을 도모할 수 있는 반도체 소자의 MIM 커패시터 제조 방법 및 구조를 제공함에 그 목적이 있다.

상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자의 MIM 커패시터 제조 방법은 하부 금속 배선이 형성된 반도체 기판 상에 확산방지막, 하부 금속층, 유전막, 상부 금속층을 순차로 증착시키는 제1 단계; 1차 사진/식각 공정을 진행하여 상기 상부 금속층 및 유전막을 패터닝한 후 2차 사진/식각 공정을 진행하여 하부 금속층 및 확산방지막을 패터닝하고나서 식각 정지막을 증착하는 제2 단계; 제1 층간절연막을 증착하고 화학적기계적 연마 공정을 진행하여 평탄화한 후 식각정지막을 증착하는 제3 단계; 비아 콘택홀 패터닝을 위한 사진/식각 공정을 수행하여 상기 식각정지막을 패터닝하는 제4 단계; 제2 층간 절연막을 증착한 후 트랜치 형성을 위한 사진/식각 공정을 수행하여 상기 제2 층간 절연막 및 제1 층간 절연막을 식각하는 제5 단계; 그리고 비아콘택홀의 하부에 잔존하는 식각정지막을 제거한 후 배리어 메탈 및 구리 시드막 증착하고나서 전기화학적도금 공정과 화학적기계적연마 공정을 진행하여 최상부 금속배선을 형성하는 제6 단계;를 포함하여 이루어진 것을 특징으로 한다.

또한, 상기 제2 단계는 500 ~ 700Å 두께의 실리콘산화막을 식각 정지막으로 사용하는 것을 특징으로 한다.

본 발명의 반도체 소자의 MIM 커패시터 구조는 최상부 금속배선과 상기 최상부의 하부에 형성되는 금속 배선 사이에 형성되는 반도체 소자의 MIM 커패시터에 있어서, 상기 최상부 금속배선 방면으로 형성되는 상부전극, 상기 최상부의 하부에 형성되는 금속 배선 방면으로 형성되는 하부전극, 상기 상부전극과 상기 하부전극 사이에 형성되는 유전막, 그리고 상기 상부전극의 상면과 측면, 상기 하부전극의 상면과 측면 및 유전막의 측면을 둘러싸면서 동일한 두께로 형성된 식각방지막을 포함하여 이루어진 것을 특징으로 한다.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.

도 2a 내지 도 2h는 본 발명의 일실시예에 따른 MIM 커패시터의 형성 공정을 설명하기 위한 단면도이다.

본 발명의 일실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법은 제1 단계 내지 제6 단계를 포함하여 이루어져 있다.

첨부된 도 2a 또는 도 2b를 참조하면, 상기 제1 단계는 금속 배선(90)이 형 성된 반도체 기판(1) 상에 확산방지막(20), 하부 금속층(30), 유전막(40), 상부 금속층(50)을 순차로 증착시키는 단계이다.

즉 구리 상감법(copper damascene)을 사용는 다층금속배선(multi-level metallization) 공정에서 MIM 커패시터를 제조하기 위한 첫 번째 단계로서, 상기 확산방지막(20)으로는 실리콘질화막을 사용하는 것이 바람직하다.

또한 상기 하부 금속층(30)은 주로 Ti/TiN 복합막을 사용한다. 상기 유전막(40)은 전압강하 및 누설전류에 강한 막으로서, 통상 실리콘질화막을 사용하며, 상기 상부 금속층(50)은 주로 TiN막을 사용하는 것이 바람직하다.

첨부된 도 2c를 참조하면, 상기 제2 단계는 1차 사진/식각 공정을 진행하여 상기 상부 금속층(50) 및 유전막(40)을 패터닝한 후 2차 사진/식각 공정을 진행하여 하부 금속층(30) 및 확산방지막(20)을 패터닝하고나서 식각 정지막(60)을 증착하는 단계이다.

상기 식각 정지막(60)은 후속 비아 컨택홀 식각 공정에서 식각 정지막(etch stopping layer)으로서 역할을 수행하며 통상 실리콘질화막을 사용한다. 또한 상기 1차 및 2차 식각 과정은 두 가지 스탭(step)으로 진행되는 데, 첫 번째는 금속층을 식각하는 스탭이고, 두 번째는 유전막 또는 확산방지막을 식각하는 스탭이다.

첨부된 도 2d를 참조하면, 상기 제3 단계는 제1 층간절연막(71)을 증착하고 화학적기계적 연마 공정을 진행하여 평탄화한 후 식각정지막(61)을 증착하는 단계이다.

상기 식각 정지막(61)은 트랜지 패턴의 하부에 존재하며, 후술되는 트랜치/ 비아 동시 식각 공정에서 식각 정지막으로서 역할을 수행하며 통상 실리콘질화막을 사용한다.

첨부된 도 2e를 참조하면, 상기 제4 단계는 비아 콘택홀 패터닝을 위한 사진/식각 공정을 수행하여 상기 식각정지막(61)을 패터닝하는 단계이다. 이 단계에서 오픈되는 비아 콘택홀(82) 부위는 후술되는 트랜치/비아 동시 식각 공정에서 계속적인 식각이 이루어져 상기 제1 층간절연막(71)을 식각하게 된다. 첨부된 도 2e는 비아 콘택홀 패터닝을 위한 식각 공정이 진행된 상태를 보여준다.

첨부된 도 2f 또는 도 2g를 참조하면, 상기 제5 단계는 제2 층간 절연막(72)을 증착한 후 트랜치 패턴을 위한 사진 공정을 수행한 후 상기 제2 층간 절연막(72) 및 제1 층간 절연막(71)을 식각하여 트랜치/비아를 동시에 패터닝하는 단계이다.

이 단계에서 트랜치 패턴 부위의 하부에 존재하는 실리콘산화막은 식각정지막으로 작용하여 더 이상 식각 공정이 진행되지 않으며, 상기 제4 단계에서 비아 콘택홀 패터닝이 형성된 부위에서는 계속적인 식각이 진행되어 상기 제1 층간절연막(71)을 식각하게 된다.

첨부된 도 2h를 참조하면, 상기 제6 단계는 비아콘택홀의 하부에 잔존하는 식각정지막(60)을 제거한 후 배리어 메탈(도시되지 않음) 및 구리 시드막(도시되지 않음)을 증착하고나서 ECP 공정과 CMP 공정을 진행하여 최상부 금속배선(100)을 형성하는 단계이다.

따라서 본 발명의 다른 일실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법은 종래 각각 진행하였던 VMC와 비아컨택홀 패턴을 동시에 형성하고, 최상부 금속배선의 트랜치 패터닝 단계에서 한꺼번에 비아컨택홀을 패터닝 함으로써 공정의 단순화를 도모할 수 있는 것이다.

더욱이 최상 금속층의 하부에 MIM 커패시터을 형성함으로써 기생용량을 감소시켜 공진주파수는 증가하고 또한 기생저항 성분의 감소로 MIM 커패시터의 양호도를 향상시킬 수 있는 장점이 있다.

본 발명의 다른 일실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법에서 상기 제2 단계는 500 ~ 700Å 두께의 실리콘산화막을 식각 정지막으로 사용하는 것이 바람직하다. 따라서 종래의 기술과는 달리 비아컨택홀 하부에 잔존하는 실리콘질화막의 두께를 일정하게 함으로써 상기 제6 단계의 상기 실리콘질화막 제거과정의 공정 여유도를 확보할 수 있는 장점이 있다.

첨부된 도 1h에 도시한 바와 같이, 본 발명의 일실시예에 따른 반도체 소자의 MIM 커패시터 구조는 상부 금속배선과 상기 최상부의 하부에 형성되는 금속 배선 사이에 형성되는 반도체 소자의 MIM 커패시터로서, 하부전극(30), 유전막(40), 상부전극(50)이 순차로 적층되어 형성된 MIM 커패시터를 동일한 두께로 형성된 식각방지막(60)이 둘러싼 구조로 형성되는 것이다.

따라서 종래의 기술과는 달리 비아컨택홀 하부에 잔존하는 실리콘질화막의 두께를 일정하게 함으로써 상기 제6 단계의 상기 실리콘질화막 제거과정의 공정 여유도를 확보할 수 있는 장점이 있다.

본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.

이상에서 상세히 설명한 바와 같이, 본 발명에 따른 반도체 소자의 MIM 커패시터 제조 방법 및 구조에 의하면 최상 금속층의 하부에 MIM 커패시터을 형성함으로써 MIM 커패시터의 양호도를 향상시키고 비아컨택홀 형성과 트랜치 형성을 동시에 패터닝 함으로써 공정을 단순화하여 생산성 향상을 도모할 수 있는 효과가 있다.

Claims

하부 금속 배선이 형성된 반도체 기판 상에 확산방지막, 하부 금속층, 유전막, 상부 금속층을 순차로 증착시키는 제1 단계; 1차 사진/식각 공정을 진행하여 상기 상부 금속층 및 유전막을 패터닝한 후 2차 사진/식각 공정을 진행하여 하부 금속층 및 확산방지막을 패터닝하고나서 식각 정지막을 증착하는 제2 단계; 제1 층간절연막을 증착하고 화학적기계적 연마 공정을 진행하여 평탄화한 후 식각정지막을 증착하는 제3 단계; 비아 콘택홀 패터닝을 위한 사진/식각 공정을 수행하여 상기 식각정지막을 패터닝하는 제4 단계; 제2 층간 절연막을 증착한 후 트랜치 형성을 위한 사진/식각 공정을 수행하여 상기 제2 층간 절연막 및 제1 층간 절연막을 식각하는 제5 단계; 그리고 비아콘택홀의 하부에 잔존하는 식각정지막을 제거한 후 배리어 메탈 및 구리 시드막 증착하고나서 전기화학적도금 공정과 화학적기계적연마 공정을 진행하여 최상부 금속배선을 형성하는 제6 단계;를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 MIM 커패시터 제조 방법.
제1항에 있어서, 상기 제2 단계는 500 ~ 700Å 두께의 실리콘산화막을 식각 정지막으로 사용하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터 제조 방법.
최상부 금속배선과 상기 최상부의 하부에 형성되는 금속 배선 사이에 형성되는 반도체 소자의 MIM 커패시터에 있어서, 상기 최상부 금속배선 방면으로 형성되는 상부전극, 상기 최상부의 하부에 형성되는 금속 배선 방면으로 형성되는 하부전극, 상기 상부전극과 상기 하부전극 사이에 형성되는 유전막, 그리고 상기 상부전극의 상면과 측면, 상기 하부전극의 상면과 측면 및 유전막의 측면을 둘러싸면서 동일한 두께로 형성된 식각방지막을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 MIM 커패시터 구조.