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KR102903492B1 - 발광 표시 장치 - Google Patents

발광 표시 장치

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KR102903492B1
KR102903492B1 KR1020210014176A KR20210014176A KR102903492B1 KR 102903492 B1 KR102903492 B1 KR 102903492B1 KR 1020210014176 A KR1020210014176 A KR 1020210014176A KR 20210014176 A KR20210014176 A KR 20210014176A KR 102903492 B1 KR102903492 B1 KR 102903492B1
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KR
South Korea
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display area
transistor
light
transparent
emitting
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KR1020210014176A
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김성호
성석제
안진성
이왕우
이지선
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삼성디스플레이 주식회사
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Abstract

실시예들에 따르면, 발광 표시 장치는 표시 영역을 포함하는 표시 패널을 포함하며, 상기 표시 패널의 상기 표시 영역은 투명 표시 영역; 상기 투명 표시 영역에서 제1 방향을 따라 일측 또는 양측에 위치하며, 투명 표시 영역용 화소 회로부를 포함하는 중간 표시 영역; 및 노멀 표시 영역을 포함하며, 상기 투명 표시 영역은 제1 애노드; 및 상기 투명 표시 영역용 화소 회로부에서 출력된 발광 전류를 상기 제1 애노드로 전달하는 전달 트랜지스터를 포함한다.

Description

발광 표시 장치{LUGHT EMITTING DISPLAY DEVICE}
본 개시는 발광 표시 장치에 관한 것으로서, 보다 구체적으로 표시 영역의 배면에 카메라 등의 광학 장치가 위치하는 발광 표시 장치에 관한 것이다.
표시 장치는 화면을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode, OLED) 등이 있다. 이러한 표시 장치는 휴대 전화, 네비게이션, 디지털 사진기, 전자 북, 휴대용 게임기, 또는 각종 단말기 등과 같이 다양한 전자 기기들에 사용되고 있다.
특히 휴대 전화와 같은 소형 전자 기기에서는 카메라나 광학 센서 등의 광학 장치가 표시 영역의 주변인 베젤 영역에 형성되었지만, 표시하는 화면의 크기를 크게 형성하면서 표시 영역의 주변 영역의 크기는 점차 줄어들면서 카메라나 광학 센서가 표시 영역의 배면에 위치시킬 수 있는 기술이 개발되고 있다.
실시예들은 카메라나 광학 센서 등의 광학 장치를 표시 영역의 배면에 위치시키더라도 광학 장치의 전면에 위치하는 표시 영역에서는 화상을 표시할 수 있으며, 광학 장치의 전면에서 표시하는 화상의 해상도도 높은 발광 표시 장치를 제공하기 위한 것이다.
실시예에 따른 발광 표시 장치는 표시 영역을 포함하는 표시 패널을 포함하며, 상기 표시 패널의 상기 표시 영역은 투명 표시 영역; 상기 투명 표시 영역에서 제1 방향을 따라 일측 또는 양측에 위치하며, 투명 표시 영역용 화소 회로부를 포함하는 중간 표시 영역; 및 노멀 표시 영역을 포함하며, 상기 투명 표시 영역은 제1 애노드; 및 상기 투명 표시 영역용 화소 회로부에서 출력된 발광 전류를 상기 제1 애노드로 전달하는 전달 트랜지스터를 포함한다.
상기 투명 표시 영역용 화소 회로부에서 상기 전달 트랜지스터를 연결하는 배선은 투명 도전 물질을 포함하는 제1 투명 연결 배선일 수 있다.
상기 투명 연결 배선 하나는 복수의 상기 투명 표시 영역용 화소 회로부와 복수의 상기 전달 트랜지스터를 연결할 수 있다.
상기 투명 연결 배선은 제1 부분, 제2 부분 및 상기 제1 부분과 상기 제2 부분을 연결하는 연결 부분을 포함하며, 상기 제1 부분은 상기 중간 표시 영역에 위치하며, 복수의 상기 투명 표시 영역용 화소 회로부와 연결되어 있으며, 상기 제2 부분은 상기 투명 표시 영역에 위치하며, 복수의 상기 전달 트랜지스터와 연결될 수 있다.
상기 연결 부분은 제1 방향으로 연장되어 상기 제1 부분과 상기 제2 부분을 연결하며, 상기 제1 부분 및 상기 제2 부분은 상기 제1 방향에 수직한 제2 방향으로 연장될 수 있다.
상기 제1 부분, 상기 제2 부분, 및 상기 연결 부분은 동일한 투명 도전 물질로 일체로 형성될 수 있다.
상기 중간 표시 영역은 중간 표시 영역용 화소 회로부; 및 상기 중간 표시 영역용 화소 회로부의 발광 전류를 전달받으며, 상기 중간 표시 영역에 위치하는 애노드를 더 포함할 수 있다.
상기 중간 표시 영역의 상기 투명 표시 영역용 화소 회로부와 상기 중간 표시 영역용 화소 회로부는 서로 동일한 구조를 가질 수 있다.
상기 중간 표시 영역용 화소 회로부는 구동 트랜지스터, 및 상기 구동 트랜지스터의 발광 전류를 전달 받아 출력하는 출력 제어 트랜지스터를 포함하며, 상기 출력 제어 트랜지스터의 게이트 전극은 발광 제어선과 연결될 수 있다.
상기 전달 트랜지스터의 게이트 전극은 상기 발광 제어선과 연결될 수 있다.
상기 노멀 표시 영역은 노멀 표시 영역용 화소 회로부; 및 상기 노멀 표시 영역용 화소 회로부의 발광 전류를 전달받으며, 상기 중간 표시 영역에 위치하는 애노드를 포함할 수 있다.
상기 노멀 표시 영역용 화소 회로부는 구동 트랜지스터, 및 상기 구동 트랜지스터의 발광 전류를 전달 받아 출력하는 출력 제어 트랜지스터를 포함하며, 상기 출력 제어 트랜지스터의 게이트 전극은 발광 제어선과 연결될 수 있다.
상기 전달 트랜지스터의 게이트 전극은 상기 발광 제어선과 연결될 수 있다.
상기 투명 표시 영역은 상기 전달 트랜지스터를 거치지 않고 상기 투명 표시 영역용 화소 회로부로부터 직접 발광 전류를 전달 받는 제2 애노드를 더 포함할 수 있다.
상기 제2 애노드와 상기 투명 표시 영역용 화소 회로부는 투명 도전 물질을 포함하는 제2 투명 연결 배선에 의하여 연결될 수 있다.
상기 제1 투명 연결 배선은 상기 제2 투명 연결 배선보다 기판에 가깝게 형성될 수 있다.
상기 투명 표시 영역 및 상기 중간 표시 영역을 포함하는 제2 표시 영역은 상기 제1 애노드 또는 상기 제2 애노드와 전기적으로 연결되어 있는 카피 애노드를 더 포함할 수 있다.
상기 제1 애노드 또는 상기 제2 애노드와 상기 카피 애노드는 투명 도전 물질을 포함하는 제3 투명 연결 배선에 의하여 연결되어 있으며, 상기 제3 투명 연결 배선은 상기 제1 투명 연결 배선 및 상기 제2 투명 연결 배선보다 기판에서 멀리 형성될 수 있다.
상기 제1 투명 연결 배선은 상기 투명 표시 영역용 화소 회로부에 포함되는 트랜지스터를 제조하는 공정 중 또는 상기 트랜지스터를 제조한 후 다음 공정 전에 형성될 수 있다.
상기 발광 표시 장치는 상기 표시 패널의 배면에 위치하는 광학 소자를 더 포함하며, 상기 투명 표시 영역은 상기 광학 소자와 평면상 중첩할 수 있다.
실시예들에 따르면, 발광 표시 장치의 표시 영역 중 배면에 카메라나 광학 센서 등의 광학 장치가 위치하는 영역에 복수의 발광 소자 및 복수의 전달 트랜지스터(제8 트랜지스터)를 형성하고, 복수의 전달 트랜지스터를 하나의 투명 연결 배선으로 연결하여 광학 장치의 전면에서도 높은 해상도로 화상을 표시할 수 있다. 또한, 복수의 전달 트랜지스터에 의하여 복수의 발광 소자를 하나의 투명 연결 배선을 통하여 연결할 수 있어 광학 장치의 전면에 위치하는 발광 소자의 PPI(Pixel Per Inch)값도 크다. 그 결과 본 실시예에 따른 발광 표시 장치가 표시하는 화면이 광학 장치의 전면에서 높은 해상도로 화상을 표시할 수 있어 표시 품질이 향상된다.
도 1은 일 실시예에 따른 발광 표시 장치의 일부 영역을 확대하여 도시한 평면도이다.
도 2는 일 실시예에 따른 발광 표시 장치에서 제1 표시 영역 및 제2 표시 영역을 확대하여 개략적으로 도시한 도면이다.
도 3은 일 실시예에 따른 발광 표시 장치에서 제2 표시 영역 중 일부 구성 요소를 중심으로 도시한 배치도이다.
도 4는 일 실시예에 따른 발광 표시 장치에서 제2-2 표시 영역의 제8 트랜지스터 및 주변 구조의 제조 단계에 따라서 도시한 도면이다.
도 5 및 도 6은 일 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 회로도이다.
도 7은 일 실시예에 따른 화소의 배치도이다.
도 8은 도 7의 VII-VII선에 따른 단면도이다.
도 9은 일 실시예에 따른 발광 표시 장치에서 제2 표시 영역의 제6 트랜지스터 및 제8 트랜지스터의 단면도이다.
도 10는 일 실시예에 따른 발광 표시 장치에서 제2 표시 영역을 도시한 배치도이다.
도 11은 일 실시예에 따른 발광 표시 장치에서 제1 표시 영역 및 제2 표시 영역의 층상 구조를 도시한 단면도이다.
도 12은 일 실시예에 따른 발광 표시 장치에서 제2 표시 영역을 도시한 배치도이다.
도 13는 일 실시예에 따른 발광 표시 장치에서 제1 표시 영역 및 제2 표시 영역의 층상 구조를 도시한 단면도이다.
도 14은 일 실시예에 따른 발광 표시 장치의 제조 단계 및 그에 따른 변형 예를 도시한 도면이다.
도 15는 일 실시예에 따른 발광 표시 장치에서 제1 표시 영역 및 제2 표시 영역을 확대하여 개략적으로 도시한 도면이다.
도 16는 일 실시예에 따른 발광 표시 장치의 분해 사시도이다.
도 17는 일 실시예에 따른 발광 표시 장치의 개략적인 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
먼저, 이하에서는 도 1을 통하여 일 실시예에 따른 발광 표시 장치의 표시 영역을 구분하고, 카메라나 광학 센서 등의 광학 장치의 위치를 살펴본다.
도 1은 일 실시예에 따른 발광 표시 장치의 일부 영역을 확대하여 도시한 평면도이다.
도 1에는 일 실시예에 따른 표시 장치 중 표시 패널(DP)의 일부분이 도시되어 있으며, 휴대폰용 표시 패널을 이용하여 도시하였다.
표시 패널(DP)은 전면에 표시 영역(DA)이 위치하며, 표시 영역(DA)은 크게 제1 표시 영역(DA1)과 제2 표시 영역(DA2)으로 구분된다.
제1 표시 영역(DA1)은 복수의 발광 소자, 및 복수의 발광 소자 각각에 발광 전류를 생성하고 전달하는 복수의 화소 회로부가 형성되어 있다. 여기서, 하나의 발광 소자와 하나의 화소 회로부를 화소(PX)라고 한다. 제1 표시 영역(DA1)에는 하나의 화소 회로부와 하나의 발광 소자가 일대일로 형성되어 있다. 제1 표시 영역(DA1)은 이하 '노멀 표시 영역'이라고도 한다.
도 1에서는 절단선 아래의 표시 패널(DP)의 구조는 도시하고 있지 않지만, 절단선 아래에는 제1 표시 영역(DA1)이 위치할 수 있다.
표시 패널(DP)의 배면에는 카메라나 광학 센서 등의 광학 장치(OS)가 위치하며, 도 1에서 광학 장치(OS)는 배면에 위치하여 점선으로 도시하였다.
광학 장치(OS)의 전면 및 그 주변에는 제2 표시 영역(DA2)이 위치한다. 제2 표시 영역(DA2)은 제2-1 표시 영역(DA2-1)과 제2-2 표시 영역(DA2-2)으로 구분된다.
제2-2 표시 영역(DA2-2)은 광학 장치(OS)의 전면에 위치하는 표시 영역이며, 복수의 발광 소자가 형성되지만, 발광 소자에 발광 전류를 생성하고 전달하는 화소 회로부는 형성되어 있지 않다. 한편, 일 실시예에 따른 제2-2 표시 영역(DA2-2)은 추가적으로 전달 트랜지스터(이하 제8 트랜지스터라고도 함) 및 투명 연결 배선이 더 형성되어 있다. 제2-2 표시 영역(DA2-2)은 복수의 발광 소자나 전달 트랜지스터(제8 트랜지스터)가 위치하는 영역외의 영역은 투명하게 형성될 수 있으며, 투명 영역을 통하여 광학 장치(OS)가 동작할 수 있어, 카메라나 광학 센서가 표시 패널(DP)의 앞에 위치하는 물체를 촬영하거나 감지한다. 도 1에서 제2-2 표시 영역(DA2-2)은 사각형으로 도시되어 있다. 하지만, 제2-2 표시 영역(DA2-2)은 실시예에 따라서는 원형 등 광학 장치(OS)의 평면 형상에 대응하는 모양을 가질 수도 있다. 이하에서 제2-2 표시 영역(DA2-2)은 '투명 표시 영역'이라고도 한다.
제2-1 표시 영역(DA2-1)은 제2-2 표시 영역(DA2-2)의 일측 또는 양측에 위치하며, 제1 표시 영역(DA1)과 제2-2 표시 영역(DA2-2)의 사이에 위치한다. 제2-1 표시 영역(DA2-1)은 하나의 화소 회로부와 하나의 발광 소자가 일대일로 형성되어 있을 뿐만 아니라 추가적으로 제2-2 표시 영역(DA2-2)에 형성된 복수의 발광 소자에 각각 발광 전류를 전달하기 위한 화소 회로부를 더 포함한다. 이하에서는 제2-1 표시 영역(DA2-1)은 '중간 표시 영역'이라고도 한다.
도 1에서는 제2-2 표시 영역(DA2-2)의 좌우 양측에 제2-1 표시 영역(DA2-1)이 위치하는 실시예이며, 하나의 제2-1 표시 영역(DA2-1)의 좌우 폭은 제2-2 표시 영역(DA2-2)의 좌우 폭의 반 정도의 폭을 가질 수 있다. 또한, 제2-2 표시 영역(DA2-2)의 인접하는 영역으로 제2-1 표시 영역(DA2-1)이 위치하지 않는 영역에는 제1 표시 영역(DA1)이 위치한다. 제2-2 표시 영역(DA2-2)을 기준으로 제2-1 표시 영역(DA2-1)이 위치하는 방향은 전달 트랜지스터(제8 트랜지스터)의 게이트 전극과 연결되어 있는 배선의 연장 방향(제1 방향)과 일치할 수 있다. 또한, 제2-2 표시 영역(DA2-2)에 형성되는 투명 연결 배선은 제2-1 표시 영역(DA2-1)에서부터 제2-2 표시 영역(DA2-2)까지 연장될 수 있다.
도 1에서 도시하고 있지 않지만, 표시 영역(DA)의 외측에는 주변 영역이 더 위치할 수 있다. 또한, 도 1에서는 휴대폰용 표시 패널을 도시하고 있으나, 표시 패널의 배면에 광학 소자(OS)가 위치할 수 있는 표시 패널이면 본 실시예가 적용될 수 있다.
이하에서는 도 2를 통하여 표시 영역(DA)의 구조를 좀 더 상세하게 살펴본다.
도 2는 일 실시예에 따른 발광 표시 장치에서 제1 표시 영역 및 제2 표시 영역을 확대하여 개략적으로 도시한 도면이다.
도 2에서는 일 실시예에 따른 제1 표시 영역(DA1; 노멀 표시 영역), 제2-1 표시 영역(DA2-1; 중간 표시 영역) 및 제2-2 표시 영역(DA2-2; 투명 표시 영역)에서 화소(PX)를 구성하는 화소 회로부 및 발광 소자의 배치 및 제2 표시 영역(DA2)에 추가되어 있는 전달 트랜지스터(이하 제8 트랜지스터라고도 함) 및 투명 연결 배선의 구조를 상세하게 도시하고 있다.
우선, 제1 표시 영역(DA1; 노멀 표시 영역)은 동일한 개수로 형성되어 있는 복수의 발광 소자 및 복수의 화소 회로부(Prda1, Pgda1, Pbda1; 이하 노멀 표시 영역용 화소 회로부라고도 함)가 형성되어 있다. 도 2에서 화소 회로부(Prda1, Pgda1, Pbda1)는 직사각형의 네모로 간략하게 도시하였으며, 발광 소자 중 애노드(Arda1, Agda1, Abda1)는 원형으로 간략하게 도시하였다. 애노드(Arda1, Agda1, Abda1)는 화소 회로부(Prda1, Pgda1, Pbda1)보다 상부에 위치하여 평면도 상 화소 회로부(Prda1, Pgda1, Pbda1)와 중첩할 수 있다. 또한, 애노드(Arda1, Agda1, Abda1)는 원형에서 돌출되어 있는 선형의 연결부를 도시하여 애노드(Arda1, Agda1, Abda1)가 어떠한 화소 회로부(Prda1, Pgda1, Pbda1)와 연결되는지 명확하게 도시하였다. 발광 소자는 애노드 외에 발광층 및 캐소드(도 13 참고)를 더 포함한다. 발광 소자의 평면 모양은 연결부를 제외한 애노드(Arda1, Agda1, Abda1)의 모양에 준하는 모양을 가질 수 있으며, 실시예에 따라서는 연결부를 제외한 애노드(Arda1, Agda1, Abda1)는 마름모 모양, 육각형 모양, 팔각형 모양 등 다양한 모양을 가질 수 있다.
도 2의 실시예에서는 4개의 화소를 단위 화소로 하여 반복 배열하고 있다. 하나의 단위 화소를 구성하는 4개의 화소는 하나의 적색 화소, 하나의 청색 화소 및 두 개의 녹색 화소로 이루어진다. 하지만, 실시예(도 10 참고)에 따라서는 적어도 하나의 적색 화소, 적어도 하나의 녹색 화소 및 적어도 하나의 청색 화소를 포함할 수 있다.
도 2의 실시예에서는 행마다 적색 화소 회로부(Prda1)와 청색 화소 회로부(Pbda1)의 위치가 바뀌는 구조를 가진다.
제2 표시 영역(DA2)에 위치하는 화소의 PPI 값은 제1 표시 영역(DA1)에 형성된 화소의 PPI값보다 작게 형성되어 있다.
제2-1 표시 영역(DA2-1; 중간 표시 영역)은 복수의 화소 회로부(Prda2-1, Prda2-2, Pgda2-1, Pgda2-2, Pbda2-1, Pbda2-2) 및 복수의 발광 소자가 위치하며, 도 2에서는 복수의 발광 소자의 애노드(Arda2-1, Agda2-1, Abda2-1)가 도시되어 있다. 제2-1 표시 영역(DA2-1; 중간 표시 영역)의 복수의 화소 회로부(Prda2-1, Prda2-2, Pgda2-1, Pgda2-2, Pbda2-1, Pbda2-2)는 제2-1 표시 영역용 화소 회로부(Prda2-1, Pgda2-1, Pbda2-1; 이하 중간 표시 영역용 화소 회로부라고도 함)와 제2-2 표시 영역용 화소 회로부(Prda2-2, Pgda2-2, Pbda2-2; 이하 투명 표시 영역용 화소 회로부라고도 함)로 구분된다. 제2-1 표시 영역용 화소 회로부(Prda2-1, Pgda2-1, Pbda2-1)는 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 위치하는 애노드(Arda2-1, Agda2-1, Abda2-1)에 발광 전류를 전달하는 화소 회로부이다. 제2-1 표시 영역용 화소 회로부(Prda2-1, Pgda2-1, Pbda2-1)와 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 위치하는 애노드(Arda2-1, Agda2-1, Abda2-1)는 일대일 대응할 수 있다.
제2-2 표시 영역용 화소 회로부(Prda2-2, Pgda2-2, Pbda2-2)는 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 위치하고 있지만, 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 위치하는 발광 소자에 전달할 발광 전류를 생성한다.
제2-1 표시 영역용 화소 회로부(Prda2-1, Pgda2-1, Pbda2-1)와 제2-2 표시 영역용 화소 회로부(Prda2-2, Pgda2-2, Pbda2-2)는 애노드와 연결되는 구조를 제외하고는 서로 동일한 평면 구조 및 회로 구조를 가진다.
도 2의 실시예에서는 제2-1 표시 영역용 화소 회로부(Prda2-1, Pgda2-1, Pbda2-1)가 연속적으로 4개 형성되고, 그 양측에 두 개씩의 제2-2 표시 영역용 화소 회로부(Prda2-2, Pgda2-2, Pbda2-2)가 위치하고 있다. 하지만, 실시예에 따라서는 다양한 배열로 위치할 수 있으며, 일 예로(도 10 참고)는 제2-1 표시 영역용 화소 회로부(Prda2-1, Pgda2-1, Pbda2-1)와 제2-2 표시 영역용 화소 회로부(Prda2-2, Pgda2-2, Pbda2-2)가 하나씩 교대로 배치될 수도 있다.
제2-2 표시 영역(DA2-2; 투명 표시 영역)에는 화소 회로부가 형성되지 않으며, 복수의 발광 소자, 전달 트랜지스터(T8; 제8 트랜지스터) 및 이들에 연결되는 배선(투명 연결 배선(TCL1) 및 발광 제어선(155))이 형성된다.
도 2에서는 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 발광 소자의 애노드(Arda2-2, Agda2-2, Abda2-2), 전달 트랜지스터(T8; 제8 트랜지스터), 투명 연결 배선(TCL1) 및 발광 제어선(155)이 도시되어 있다. 하나의 애노드(Arda2-2, Agda2-2, Abda2-2)는 하나의 전달 트랜지스터(T8; 제8 트랜지스터)와 연결되어 있다. 전달 트랜지스터(T8; 제8 트랜지스터)의 게이트 전극은 발광 제어선(155)과 연결되어 있으며, 발광 제어선(155)은 화소 회로부가 발광 전류를 발광 소자로 출력할 수 있도록 하는 신호가 전달되는 배선일 수 있으며, 화소 회로부에 포함되어 있는 출력 제어 트랜지스터의 게이트 전극에 연결되어 있는 배선일 수 있다. 또한, 전달 트랜지스터(T8; 제8 트랜지스터)의 입력측 단자는 투명 연결 배선(TCL1)과 연결되며, 출력측 단자는 애노드(Arda2-2, Agda2-2, Abda2-2)와 연결된다. 도 2를 참고하면, 전달 트랜지스터(T8; 제8 트랜지스터)는 적색 애노드(Arda2-2) 및 청색 애노드(Abda2-2)와 평면도상 전체적으로 중첩하면서 위치하지만, 녹색 애노드(Agda2-2)와는 평면도상 일부만 중첩하고 일부는 중첩하지 않는 구조를 가진다. 도 2를 참고하면, 적색 애노드(Arda2-2) 및 청색 애노드(Abda2-2)는 평면도 상 중첩하는 전달 트랜지스터(T8; 제8 트랜지스터)로부터 발광 전류를 전달받으며, 녹색 애노드(Agda2-2)는 녹색 애노드(Agda2-2)와 일부만 중첩하는 전달 트랜지스터(T8; 제8 트랜지스터)로부터 발광 전류를 전달받는다. 하지만, 실시예에 따라서는 전달 트랜지스터(T8; 제8 트랜지스터)가 녹색 애노드(Agda2-2)와도 평면도상 전체적으로 중첩하도록 위치시키거나 중첩하지 않도록 위치하면서 발광 전류를 전달 받도록 형성할 수도 있다.
투명 연결 배선(TCL1)은 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 위치하는 제2-2 표시 영역용 화소 회로부(Prda2-2, Pgda2-2, Pbda2-2)와 연결되어 있어 발광 전류를 인가받아 전달 트랜지스터(T8; 제8 트랜지스터)로 전달한다. 또한, 투명 연결 배선(TCL1)은 투명 도전 물질로 형성되어 있어 제2-2 표시 영역(DA2-2; 투명 표시 영역)의 투명한 영역이 증가할 수 있도록 형성되어 있다. 이러한 구조에 의하여 제2-2 표시 영역(DA2-2; 투명 표시 영역)은 제1 표시 영역(DA1) 및 제2-1 표시 영역(DA2-1)에 비하여 빛을 차단하는 구성 요소(화소 회로부 및 배선 등)가 적게 형성되어 투명한 영역이 충분히 형성되어 있다.
투명 연결 배선(TCL1)은 발광 제어선(155)의 연장 방향(제1 방향)과 수직한 방향(제2 방향)으로 연장되며 제2-1 표시 영역(DA2-1)에 위치하는 제1 부분, 발광 제어선(155)의 연장 방향(제1 방향)과 수직한 방향(제2 방향)으로 연장되며 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 위치하는 제2 부분, 및 제1 부분 및 제2 부분을 연결하며 발광 제어선(155)의 연장 방향(제1 방향)과 평행한 방향으로 형성되어 있는 연결 부분을 포함한다. 여기서, 제1 부분, 제2 부분 및 연결 부분은 동일한 투명 도전 물질로 일체로 형성되어 있다. 투명 연결 배선(TCL1)의 제1 부분 하나에 의하여 열 방향(제2 방향)을 따라서 배열된 복수의 제2-2 표시 영역용 화소 회로부(Prda2-2, Pgda2-2, Pbda2-2)가 연결되어 있다. 또한, 투명 연결 배선(TCL1)의 제2 부분 하나에 의하여 열 방향(제2 방향)을 따라서 배열된 전달 트랜지스터(T8; 제8 트랜지스터)가 연결되어 있다. 하나의 투명 연결 배선(TCL1)으로 전달 트랜지스터(T8; 제8 트랜지스터)에 인가되는 발광 제어선(155)을 통한 발광 신호는 동일 시간에 동시에 전달 트랜지스터(T8; 제8 트랜지스터)를 턴 온 시키지 않아 발광 신호가 서로 중첩되면서 인가되지 않을 수 있다.
도 2의 실시예에서 제2-1 표시 영역(DA2-1; 중간 표시 영역)은 제2-2 표시 영역(DA2-2; 투명 표시 영역)으로부터 발광 제어선(155)의 연장 방향(제1 방향)을 따라 위치한다. 즉, 발광 제어선(155)의 연장 방향(제1 방향)을 따라 제1 표시 영역(DA1; 노멀 표시 영역), 제2-1 표시 영역(DA2-1; 중간 표시 영역) 및 은 제2-2 표시 영역(DA2-2; 투명 표시 영역)이 순차적으로 위치할 수 있다. 발광 제어선(155)은 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)에 걸쳐 금속 배선으로 연속적으로 형성되어 있다. 하지만, 실시예에 따라서는 제2-2 표시 영역(DA2-2; 투명 표시 영역)에서만 투명 도전 물질로 형성될 수 있다.
실시예에 따라서는 제2-2 표시 영역(DA2-2; 투명 표시 영역)에는 제2-1 표시 영역(DA2-1; 중간 표시 영역)이나 제1 표시 영역(DA1; 노멀 표시 영역)에서 필요한 배선(스캔선 및 초기화 제어선 등)이 지나갈 수 있다. 지나가는 배선은 투명 도전 물질을 포함할 수 있으며, 실시예에 따라서는 투명하지 않은 금속을 포함할 수도 있다. 실시예에 따라서는 지나가는 배선은 제2-2 표시 영역(DA2-2; 투명 표시 영역)의 외곽을 따라서 위치할 수 있다.
도 2의 실시예에 의하면, 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 위치하는 제2-1 표시 영역용 화소 회로부(Prda2-1, Pgda2-1, Pbda2-1)의 개수와 제2-2 표시 영역용 화소 회로부(Prda2-2, Pgda2-2, Pbda2-2)의 개수의 합은 제1 표시 영역(DA1; 노멀 표시 영역)에 위치하는 화소 회로부(Prda1, Pgda1, Pbda1)의 개수의 반으로 형성되어 있다. 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 위치하는 제2-1 표시 영역용 화소 회로부(Prda2-1, Pgda2-1, Pbda2-1)와 제2-2 표시 영역용 화소 회로부(Prda2-2, Pgda2-2, Pbda2-2)의 개수는 서로 동일하므로, 제2-1 표시 영역(DA2-1; 중간 표시 영역)이나 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 위치하는 화소(또는 발광 소자)의 개수는 제1 표시 영역(DA1; 노멀 표시 영역)에 위치하는 화소(또는 발광 소자)의 개수의 1/4개이다.
하지만, 실시예(도 15 참고)에 따라서는 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 위치하는 제2-1 표시 영역용 화소 회로부(Prda2-1, Pgda2-1, Pbda2-1)의 개수와 제2-2 표시 영역용 화소 회로부(Prda2-2, Pgda2-2, Pbda2-2)의 개수의 합은 제1 표시 영역(DA1; 노멀 표시 영역)에 위치하는 화소 회로부(Prda1, Pgda1, Pbda1)의 개수와 같을 수 있다. 이 때에는 제2-1 표시 영역(DA2-1; 중간 표시 영역)이나 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 위치하는 화소(또는 발광 소자)의 개수는 제1 표시 영역(DA1; 노멀 표시 영역)에 위치하는 화소(또는 발광 소자)의 개수의 1/2개일 수 있다. 한편, 실시예에 따라서는 제2-1 표시 영역(DA2-1; 중간 표시 영역)이나 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 위치하는 발광 소자의 개수가 다를 수 있으며, 각 표시 영역 간의 발광 소자의 개수 비율도 다양할 수 있다.
이상에서는 도 2를 기초로 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)의 구조를 전체적으로 살펴보았다.
이하에서는 도 3을 통하여 제2 표시 영역(DA2) 중 제2-2 표시 영역(DA2-2; 투명 표시 영역)의 발광 소자를 발광시키는 구조를 중심으로 살펴본다.
도 3은 일 실시예에 따른 발광 표시 장치에서 제2 표시 영역 중 일부 구성 요소를 중심으로 도시한 배치도이다.
도 3에서는 제2-1 표시 영역(DA2-1; 중간 표시 영역)이 도시되어 있지만, 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 위치하는 발광 소자를 발광시키기 위한 제2-1 표시 영역용 화소 회로부(Prda2-1, Pgda2-1, Pbda2-1)는 도시하지 않았으며, 제2-2 표시 영역용 화소 회로부(Pda2-2)만 도시하였다.
도 3에서는 제2-1 표시 영역(DA2-1; 중간 표시 영역) 중 제2-2 표시 영역용 화소 회로부(Pda2-2)가 위치하고 있지 않은 영역에는 제2-1 표시 영역용 화소 회로부(Prda2-1, Pgda2-1, Pbda2-1)가 위치할 수 있다.
제2-1 표시 영역(DA2-1; 중간 표시 영역)의 제2-2 표시 영역용 화소 회로부(Pda2-2)는 오프닝(CNT1)을 통하여 투명 연결 배선(TCL1)과 전기적으로 연결되어 있다. 투명 연결 배선(TCL1)은 제2-2 표시 영역(DA2-2; 투명 표시 영역)으로 연장되어 전달 트랜지스터(T8; 제8 트랜지스터)의 입력측 단자와 오프닝(CNT2)을 통하여 전기적으로 연결된다. 도 3에서는 전달 트랜지스터(T8; 제8 트랜지스터)의 반도체(SC8)가 도시되어 있으며, 투명 연결 배선(TCL1)과 반도체(SC8)의 입력측이 오프닝(CNT2)을 통하여 전기적으로 연결된 구조가 도시되어 있다. 또한, 전달 트랜지스터(T8; 제8 트랜지스터)의 반도체(SC8)의 출력측은 애노드(Ada2-2)와 오프닝(CNT3)을 통하여 전기적으로 연결되어 있다.
도 3의 실시예에서는 투명 연결 배선(TCL1)이 상측을 통하여 연결되는 배선과 하측을 통하여 연결되는 배선으로 구분되어 있다. 제2-1 표시 영역(DA2-1; 중간 표시 영역)과 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 형성되어 있는 또한, 투명 연결 배선(TCL1)의 제1 부분 및 제2 부분은 제2-1 표시 영역(DA2-1; 중간 표시 영역)과 제2-2 표시 영역(DA2-2; 투명 표시 영역)의 경계에서 가까운 배선끼리 연결되어 있는 구조를 도시하고 있다. 이와 같은 연결 구조에 의하면 투명 연결 배선(TCL1)이 서로 교차하지 않아 하나의 투명 도전층으로 형성할 수 있는 장점이 있다.
한편, 제2-1 표시 영역(DA2-1; 중간 표시 영역)과 제2-2 표시 영역(DA2-2; 투명 표시 영역)에는 연속적으로 발광 제어선(155)이 형성되어 있으며, 발광 제어선(155)은 전달 트랜지스터(T8; 제8 트랜지스터)의 반도체(SC8)와 교차한다. 발광 제어선(155) 중 반도체(SC8)와 평면도상 중첩하는 부분은 전달 트랜지스터(T8; 제8 트랜지스터)의 게이트 전극을 구성하고, 반도체(SC8) 중 발광 제어선(155)와 평면도상 중첩하는 부분은 전달 트랜지스터(T8; 제8 트랜지스터)의 채널을 구성한다.
반도체(SC8)는 실리콘 반도체 또는 산화물 반도체로 형성될 수 있으며, 채널을 제외한 부분(입력측 및 출력측)은 도핑되거나 플라즈마 처리되어 도체에 준하는 도전 특성을 가질 수 있다.
도 3에서는 제2-2 표시 영역(DA2-2; 투명 표시 영역)에서 전달 트랜지스터(T8; 제8 트랜지스터)는 애노드(Ada2-2)와 평면도상 중첩하지 않는 위치에 도시되어 있다. 하지만, 제2-2 표시 영역(DA2-2; 투명 표시 영역)의 투명 영역을 넓히기 위해서는 전달 트랜지스터(T8; 제8 트랜지스터)가 애노드(Ada2-2)와 평면도상 중첩할 수 있다.
도 3과 같이, 본 실시예에서는 복수의 전달 트랜지스터(T8; 제8 트랜지스터)를 사용하여, 제2-2 표시 영역(DA2-2; 투명 표시 영역)의 복수의 애노드(Ada2-2)와 제2-1 표시 영역(DA2-1; 중간 표시 영역)의 복수의 제2-2 표시 영역용 화소 회로부(Pda2-2)를 하나의 투명 연결 배선(TCL1)으로 연결하고 있다. 이러한 실시예에 의하면, 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 위치하는 하나의 제2-2 표시 영역용 화소 회로부(Pda2-2)와 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 위치하는 하나의 복수의 애노드(Ada2-2)를 하나의 연결 배선으로 형성하는 비교예에 비하여 연결 배선의 개수를 감소시킬 수 있다. 즉, 비교예와 같은 구조에서는 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 하나의 발광 소자(또는 애노드(Ada2-2))를 형성하는 경우 하나의 연결 배선이 필요하게 된다. 그 결과 비교예에서는 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 형성할 수 있는 발광 소자(또는 애노드(Ada2-2))의 개수는 연결 배선의 개수와 동일하다.
하지만, 본 실시예에서는 전달 트랜지스터(T8; 제8 트랜지스터)를 사용하여 복수의 발광 소자(또는 애노드(Ada2-2))를 연결하게 되므로, 연결 배선의 한계를 넘어 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 발광 소자(또는 애노드(Ada2-2))를 형성할 수 있고 높은 해상도 또는 PPI를 가지도록 할 수 있다. 이 때, 투명 연결 배선(TCL1)을 사용하므로 제2-2 표시 영역(DA2-2; 투명 표시 영역)의 투명 특성이 저하되지 않는다. 또한, 실시예에 따라서, 전달 트랜지스터(T8; 제8 트랜지스터)가 애노드(Ada2-2) 또는 발광 소자와 중첩되도록 형성될 수 있어 제2-2 표시 영역(DA2-2; 투명 표시 영역)의 투명 특성이 저하되지 않을 수 있다.
도 2 및 도 3에서는 도 1에서 도시되어 있는 좌우 두 개의 제2-1 표시 영역(DA2-1; 중간 표시 영역) 중 좌측의 제2-1 표시 영역(DA2-1; 중간 표시 영역)만을 도시하였다. 하지만, 우측에도 제2-1 표시 영역(DA2-1; 중간 표시 영역)이 위치할 수 있으며, 이 경우에는 도 2 및 도 3을 좌우 대칭한 구조를 가질 수 있다.
이하에서는 도 4를 사용하여 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 전달 트랜지스터(T8; 제8 트랜지스터) 및 애노드(Ada2-2)를 형성하는 방법을 순차적으로 살펴본다.
도 4는 일 실시예에 따른 발광 표시 장치에서 제2-2 표시 영역의 제8 트랜지스터 및 주변 구조의 제조 단계에 따라서 도시한 도면이다.
도 4의 (A)는 기판(110)위에 실리콘 반도체 또는 산화물 반도체를 사용하여 반도체(SC8)를 형성한 단계를 도시하고 있다. 그 후, 반도체(SC8)를 덮는 절연막을 형성한 후, 도 4의 (B)와 같이, 발광 제어선(155)을 형성한다. 발광 제어선(155)을 형성한 후, 발광 제어선(155)을 마스크로 하여 반도체(SC8)를 도핑하거나 플라즈마 처리하여 채널을 제외하고 도체화하여 도체에 준하는 특성을 가지도록 한다. 그 후, 발광 제어선(155)을 덮는 절연막을 형성한 후, 도 4의 (C)와 같이, 절연막에 오프닝(CNT2-1, CNT3-1)을 형성하여 반도체(SC8)의 입력측 및 출력측의 일 부분을 노출시킨다. 그 후, 도 4의 (D)와 같이, 오프닝(CNT2-1, CNT3-1)을 덮는 연결 부재(MCL2-1, MCL3-1)를 형성한다. 그 후, 연결 부재(MCL2-1, MCL3-1)를 덮는 절연막을 형성하고, 도 4의 (E)와 같이, 연결 부재(MCL2-1)를 노출시키는 오프닝(CNT2-2)을 형성한다. 그 후, 도 4의 (F)와 같이, 투명 연결 배선(TCL1)을 형성하여 오프닝(CNT2-2)을 통하여 연결 부재(MCL2-1) 및 반도체(SC8)의 입력측과 전기적으로 연결되도록 한다. 그 후, 투명 연결 배선(TCL1)을 덮는 절연막을 형성한 후, 도 4의 (G)와 같이 오프닝(CNT3-2)를 형성하여 연결 부재(MCL3-1)의 일 부분을 노출시킨다. 그 후, 도 4의 (H)와 같이 애노드 연결 부재(ACL3-1)를 형성하여 오프닝(CNT3-2)을 통하여 연결 부재(MCL3-1) 및 반도체(SC8)의 출력측과 전기적으로 연결되도록 한다. 그 후, 도 4의 (I)와 같이, 애노드 연결 부재(ACL3-1)와 전기적으로 연결되는 애노드(Ada2-2)를 형성한다.
이와 같은 구조에 의하면, 발광 제어선(155)을 통하여 전달되는 발광 제어 신호에 의하여 전달 트랜지스터(T8; 제8 트랜지스터)가 턴 온되며, 그 때 투명 연결 배선(TCL1)에 전달되고 있는 발광 전류를 애노드(Ada2-2)로 전달한다.
실시예에 따라서는 절연막, 오프닝, 연결 부재가 더 포함되거나 일부 생략될 수 있다.
또한, 도 4에서 도시하고 있는 각 공정은 제2-2 표시 영역(DA2-2; 투명 표시 영역)에서 전달 트랜지스터(T8; 제8 트랜지스터), 투명 연결 배선(TCL1), 및 애노드(Ada2-2)를 형성하는 공정이지만, 제1 표시 영역(DA1; 노멀 표시 영역) 및 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 화소 회로부를 형성하는 공정과 함께 형성될 수 있다. 즉, 화소 회로부에 포함되는 트랜지스터는 도 4의 (A) 및 (B) 공정과 함께 반도체, 게이트 전극을 형성하고, 도핑 공정 또는 플라즈마 공정을 통하여 일부 반도체를 도체화시킬 수 있다.
하지만, 실시예에 따라서는 둘을 섞어서 사용하는 반도체를 포함하지 않는 트랜지스터를 포함하는 화소 회로부가 사용될 수 있으며, 이하에서는 도 5 내지 도 9을 통하여 실리콘 반도체를 사용하는 트랜지스터와 산화물 반도체를 사용하는 트랜지스터를 모두 포함하는 화소 회로부를 가지는 실시예에 대하여 살펴본다.
도 5 및 도 6은 일 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 회로도이고, 도 7은 일 실시예에 따른 화소의 배치도이고, 도 8은 도 7의 VII-VII선에 따른 단면도이고, 도 9은 일 실시예에 따른 발광 표시 장치에서 제2 표시 영역의 제6 트랜지스터 및 제8 트랜지스터의 단면도이다.
먼저, 도 5 및 도 6을 통하여 화소 회로부 및 발광 소자를 포함하는 하나의 화소의 회로 구조를 살펴본다.
도 5에서 도시된 회로 구조는 제1 표시 영역(DA1; 노멀 표시 영역) 및 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 형성된 화소 회로부 및 발광 소자의 회로 구조이고, 도 6에서 도시된 회로 구조는 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 화소 회로부가 위치하고 제2-2 표시 영역(DA2-2; 투명 표시 영역)에는 발광 소자 및 전달 트랜지스터(T8; 제8 트랜지스터)가 위치하는 회로 구조이다.
먼저, 도 5를 통하여 제1 표시 영역(DA1; 노멀 표시 영역)에 위치하는 화소 및 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 형성된 제2-1 표시 영역용 화소 회로부와 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 위치하는 발광 소자의 회로 구조를 살펴본다.
일 실시예에 따른 하나의 화소는 여러 배선(127, 128, 151, 152, 153, 155, 171, 172, 741)들에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 유지 커패시터(Cst), 부스트 커패시터(Cboost) 그리고 발광 소자(LED)를 포함한다. 여기서, 발광 소자(LED)는 발광 다이오드이며, 그 외의 트랜지스터 및 커패시터는 화소 회로부를 구성한다. 실시예에 따라서는 부스트 커패시터(Cboost)가 생략될 수 있다.
하나의 화소(PX)에는 복수의 배선(127, 128, 151, 152, 153, 155, 171, 172, 741)이 연결되어 있다. 복수의 배선은 제1 초기화 전압선(127), 제2 초기화 전압선(128), 제1 스캔선(151), 제2 스캔선(152), 초기화 제어선(153), 발광 제어선(155), 데이터선(171), 구동 전압선(172) 및 공통 전압선(741)을 포함한다. 도 5의 실시예에서는 제7 트랜지스터(T7)와 연결되는 제1 스캔선(151)은 제2 트랜지스터(T2)에도 연결되어 있지만, 실시예에 따라서는 제7 트랜지스터(T7)가 제2 트랜지스터(T2)와 달리 별도의 바이패스 제어선으로 연결되어 있을 수도 있다.
제1 스캔선(151)은 스캔 구동부(도시되지 않음)에 연결되어 제1 스캔 신호(GW)를 제2 트랜지스터(T2) 및 제7 트랜지스터(T7)에 전달한다. 제2 스캔선(152)은 제1 스캔선(151)의 신호와 동일한 타이밍에 제1 스캔선(151)에 인가되는 전압과 반대 극성의 전압이 인가될 수 있다. 예를 들면, 제1 스캔선(151)에 부극성의 전압이 인가될 때, 제2 스캔선(152)에 정극성의 전압이 인가될 수 있다. 제2 스캔선(152)은 제2 스캔 신호(GC)를 제3 트랜지스터(T3)에 전달한다. 초기화 제어선(153)은 초기화 제어 신호(GI)를 제4 트랜지스터(T4)에 전달한다. 발광 제어선(155)은 발광 제어 신호(EM)를 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 전달한다.
데이터선(171)은 데이터 구동부(도시되지 않음)에서 생성되는 데이터 전압(DATA)을 전달하는 배선으로 이에 따라 발광 소자(LED)에 전달되는 발광 전류의 크기가 변하여 발광 소자(LED)가 발광하는 휘도도 변한다. 구동 전압선(172)은 구동 전압(ELVDD)을 인가한다. 제1 초기화 전압선(127)은 제1 초기화 전압(Vinit)을 전달하고, 제2 초기화 전압선(128)은 제2 초기화 전압(AVinit)을 전달한다. 공통 전압선(741)은 공통 전압(ELVSS)을 발광 소자(LED)의 캐소드로 인가한다. 본 실시예에서 구동 전압선(172), 제1 및 제2 초기화 전압선(127, 128) 및 공통 전압선(741)에 인가되는 전압은 각각 일정한 전압일 수 있다.
구동 트랜지스터(T1; 또는 제1 트랜지스터라고도 함)는 p형 트랜지스터로, 반도체층으로는 실리콘 반도체를 가진다. 구동 트랜지스터(T1)의 게이트 전극의 전압(즉, 유지 커패시터(Cst)에 저장된 전압)의 크기에 따라서 발광 소자(LED)의 애노드로 출력되는 발광 전류의 크기를 조절하는 트랜지스터이다. 발광 소자(LED)의 애노드 전극으로 출력되는 발광 전류의 크기에 따라서 발광 소자(LED)의 밝기가 조절되므로 화소에 인가되는 데이터 전압(DATA)에 따라서 발광 소자(LED)의 발광 휘도를 조절할 수 있다. 이를 위하여 구동 트랜지스터(T1)의 제1 전극은 구동 전압(ELVDD)을 인가 받을 수 있도록 배치되어, 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제1 전극은 제2 트랜지스터(T2)의 제2 전극과도 연결되어 데이터 전압(DATA)도 인가 받는다. 한편, 구동 트랜지스터(T1)의 제2 전극은 발광 소자(LED)로 발광 전류를 출력하여 제6 트랜지스터(T6; 이하 출력 제어 트랜지스터라고도 함)를 경유하여 발광 소자(LED)의 애노드와 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제2 전극은 제3 트랜지스터(T3)와도 연결되어, 제1 전극으로 인가되는 데이터 전압(DATA)을 제3 트랜지스터(T3)로 전달한다. 한편, 구동 트랜지스터(T1)의 게이트 전극은 유지 커패시터(Cst)의 일 전극(이하 '제2 유지 전극'이라고 함)과 연결되어 있다. 이에 유지 커패시터(Cst)에 저장된 전압에 따라서 구동 트랜지스터(T1)의 게이트 전극의 전압이 변하고 그에 따라 구동 트랜지스터(T1)가 출력하는 발광 전류가 변경된다. 유지 커패시터(Cst)는 한 프레임 동안 구동 트랜지스터(T1)의 게이트 전극의 전압을 일정하게 유지시키는 역할을 한다. 한편, 구동 트랜지스터(T1)의 게이트 전극은 제3 트랜지스터(T3)와도 연결되어 구동 트랜지스터(T1)의 제1 전극으로 인가되는 데이터 전압(DATA)이 제3 트랜지스터(T3)를 지나 구동 트랜지스터(T1)의 게이트 전극으로 전달되도록 할 수 있다. 한편, 구동 트랜지스터(T1)의 게이트 전극은 제4 트랜지스터(T4)와도 연결되어 제1 초기화 전압(Vinit)을 전달받아 초기화 될 수 있다.
제2 트랜지스터(T2)는 p형 트랜지스터로, 반도체층으로는 실리콘 반도체를 가진다. 제2 트랜지스터(T2)는 데이터 전압(DATA)을 화소내로 받아들이는 트랜지스터이다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔선(151) 및 부스트 커패시터(Cboost)의 일 전극(이하 '하부 부스트 전극'이라 함)과 연결되어 있다. 제2 트랜지스터(T2)의 제1 전극은 데이터선(171)과 연결되어 있다. 제2 트랜지스터(T2)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극과 연결되어 있다. 제1 스캔선(151)을 통해 전달되는 제1 스캔 신호(GW) 중 부극성의 전압에 의하여 제2 트랜지스터(T2)가 턴 온 되면, 데이터선(171)을 통해 전달되는 데이터 전압(DATA)이 구동 트랜지스터(T1)의 제1 전극으로 전달되며, 최종적으로 데이터 전압(DATA)은 구동 트랜지스터(T1)의 게이트 전극으로 전달되고 유지 커패시터(Cst)에 저장된다.
제3 트랜지스터(T3)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가진다. 제3 트랜지스터(T3)는 구동 트랜지스터(T1)의 제2 전극과 구동 트랜지스터(T1)의 게이트 전극을 전기적으로 연결한다. 그 결과 데이터 전압(DATA)이 구동 트랜지스터(T1)의 문턱 전압만큼 보상된 후 유지 커패시터(Cst)의 제2 유지 전극에 저장되도록 하는 트랜지스터이다. 제3 트랜지스터(T3)의 게이트 전극이 제2 스캔선(152)과 연결되어 있고, 제3 트랜지스터(T3)의 제1 전극이 구동 트랜지스터(T1)의 제2 전극과 연결되어 있다. 제3 트랜지스터(T3)의 제2 전극은 유지 커패시터(Cst)의 제2 유지 전극, 구동 트랜지스터(T1)의 게이트 전극 및 부스트 커패시터(Cboost)의 타 전극(이하 '상부 부스트 전극'이라 함)과 연결되어 있다. 제3 트랜지스터(T3)는 제2 스캔선(152)을 통해 전달받은 제2 스캔 신호(GC) 중 정극성의 전압에 의하여 턴 온 되어, 구동 트랜지스터(T1)의 게이트 전극과 구동 트랜지스터(T1)의 제2 전극을 연결시키고, 구동 트랜지스터(T1)의 게이트 전극에 인가된 전압을 유지 커패시터(Cst)의 제2 유지 전극으로 전달하여 유지 커패시터(Cst)에 저장시킨다. 이 때, 유지 커패시터(Cst)에 저장되는 전압은 구동 트랜지스터(T1)가 턴 오프될 때의 구동 트랜지스터(T1)의 게이트 전극의 전압이 저장되어 구동 트랜지스터(T1)의 문턱 전압(Vth)값이 보상된 상태로 저장된다.
제4 트랜지스터(T4)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가진다. 제4 트랜지스터(T4)는 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제2 유지 전극을 초기화시키는 역할을 한다. 제4 트랜지스터(T4)의 게이트 전극은 초기화 제어선(153)과 연결되어 있고, 제4 트랜지스터(T4)의 제1 전극은 제1 초기화 전압선(127)과 연결되어 있다. 제4 트랜지스터(T4)의 제2 전극은 제3 트랜지스터(T3)의 제2 전극, 유지 커패시터(Cst)의 제2 유지 전극, 구동 트랜지스터(T1)의 게이트 전극, 및 부스트 커패시터(Cboost)의 상부 부스트 전극에 연결되어 있다. 제4 트랜지스터(T4)는 초기화 제어선(153)을 통해 전달받은 초기화 제어 신호(GI) 중 정극성의 전압에 의하여 턴 온 되며, 이 때, 제1 초기화 전압(Vinit)을 구동 트랜지스터(T1)의 게이트 전극, 유지 커패시터(Cst)의 제2 유지 전극, 및 부스트 커패시터(Cboost)의 상부 부스트 전극에 전달하여 초기화한다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 p형 트랜지스터로, 반도체층으로는 실리콘 반도체를 가진다.
제5 트랜지스터(T5)는 구동 전압(ELVDD)을 구동 트랜지스터(T1)에 전달하는 역할을 한다. 제5 트랜지스터(T5)의 게이트 전극은 발광 제어선(155)과 연결되어 있고, 제5 트랜지스터(T5)의 제1 전극은 구동 전압선(172)과 연결되어 있으며, 제5 트랜지스터(T5)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극과 연결되어 있다.
제6 트랜지스터(T6)는 구동 트랜지스터(T1)에서 출력되는 발광 전류를 발광 소자(LED)로 전달하는 역할을 한다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(155)과 연결되어 있고, 제6 트랜지스터(T6)의 제1 전극은 구동 트랜지스터(T1)의 제2 전극과 연결되어 있으며, 제6 트랜지스터(T6)의 제2 전극은 발광 소자(LED)의 애노드와 연결되어 있다.
제7 트랜지스터(T7)는 p형 트랜지스터로, 반도체층으로는 실리콘 반도체 또는 산화물 반도체를 가진다. 제7 트랜지스터(T7)는 발광 소자(LED)의 애노드를 초기화시키는 역할을 한다. 제7 트랜지스터(T7)의 게이트 전극은 제1 스캔선(151)과 연결되어 있고, 제7 트랜지스터(T7)의 제1 전극은 발광 소자(LED)의 애노드와 연결되어 있으며, 제7 트랜지스터(T7)의 제2 전극은 제2 초기화 전압선(128)과 연결되어 있다. 제1 스캔선(151) 중 부극성의 전압에 의해 제7 트랜지스터(T7)가 턴 온 되면 제2 초기화 전압(AVinit)이 발광 소자(LED)의 애노드로 인가되어 초기화된다. 한편, 제7 트랜지스터(T7)의 게이트 전극은 별도의 바이패스 제어선과 연결되어 제1 스캔선(151)과 별도의 배선으로 제어할 수도 있다. 또한, 실시예에 따라서는 제2 초기화 전압(AVinit)이 인가되는 제2 초기화 전압선(128)은 제1 초기화 전압(Vinit)이 인가되는 제1 초기화 전압선(127)이 서로 동일할 수 있다.
하나의 화소(PX)가 7개의 트랜지스터(T1 내지 T7), 2개의 커패시터(유지 커패시터(Cst), 부스트 커패시터(Cboost))를 포함하는 것으로 설명하였으나 이에 한정되는 것은 아니며, 실시예에 따라서는 부스트 커패시터(Cboost)가 제외될 수도 있다. 또한, 제3 트랜지스터 및 제4 트랜지스터가 n형 트랜지스터로 형성된 실시예이지만, 이 들 중 하나만 n형 트랜지스터로 형성되거나 다른 트랜지스터가 n형 트랜지스터로 형성될 수도 있다.
이상에서는 도 5를 통하여 제1 표시 영역(DA1; 노멀 표시 영역)에 위치하는 화소 및 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 형성된 제2-1 표시 영역용 화소 회로부와 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 위치하는 발광 소자의 회로 구조를 살펴보았다.
이에 이하에서는 도 6를 통하여 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 형성된 제2-2 표시 영역용 화소 회로부와 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 위치하는 발광 소자의 회로 구조를 살펴본다.
도 6에서 도시된 회로 구조는 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 화소 회로부가 위치하고 제2-2 표시 영역(DA2-2; 투명 표시 영역)에는 발광 소자 및 전달 트랜지스터(T8; 제8 트랜지스터)가 위치하는 회로 구조이다.
도 6에서는 점선을 통하여 회로 구조 중 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 위치하는 소자가 발광 소자(LED) 및 전달 트랜지스터(T8; 제8 트랜지스터)임을 명확하게 도시하였다.
도 6에서 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 형성된 제2-2 표시 영역용 화소 회로부의 구조는 도 5와 동일하다. 즉, 하나의 화소 회로부는 7개의 트랜지스터(T1 내지 T7), 및 2개의 커패시터(유지 커패시터(Cst), 부스트 커패시터(Cboost))를 포함한다.
이하에서는 도 6중 도 5와 차이가 있는 부분인 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 위치하는 소자를 중심으로 살펴보면 아래와 같다.
제2-1 표시 영역(DA2-1; 중간 표시 영역)에 형성된 제2-2 표시 영역용 화소 회로부에서는 제6 트랜지스터(T6)에서 출력되는 발광 전류가 전달 트랜지스터(T8; 제8 트랜지스터)로 전달된다. 도 2 내지 도 4에 의하면, 제6 트랜지스터(T6)와 전달 트랜지스터(T8; 제8 트랜지스터)간의 연결은 투명 연결 배선(TCL1)을 통하여 이루어 질 수 있다.
제2-2 표시 영역(DA2-2; 투명 표시 영역)에 위치하는 전달 트랜지스터(T8; 제8 트랜지스터)는 제6 트랜지스터(T6)와 같이, p형 트랜지스터로, 반도체층으로는 실리콘 반도체를 가진다.
전달 트랜지스터(T8; 제8 트랜지스터)는 구동 트랜지스터(T1)에서 출력되는 발광 전류가 제6 트랜지스터(T6)를 통하여 전달 받은 후 이를 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 위치하는 발광 소자(LED)로 전달하는 역할을 한다. 전달 트랜지스터(T8; 제8 트랜지스터)의 게이트 전극은 발광 제어선(155)과 연결되어 있고, 전달 트랜지스터(T8; 제8 트랜지스터)의 제1 전극은 제6 트랜지스터(T6)의 제2 전극과 연결되어 있으며, 전달 트랜지스터(T8; 제8 트랜지스터)의 제2 전극은 발광 소자(LED)의 애노드와 연결되어 있다.
전달 트랜지스터(T8; 제8 트랜지스터), 제6 트랜지스터(T6) 및 제5 트랜지스터(T5)는 모두 동일한 발광 제어선(155)에 게이트 전극이 연결되어 있어 동일한 발광 신호에 의하여 제어되며, 동일한 타이밍에 턴 온 된다.
실시예에 따라서, 제6 트랜지스터(T6)가 산화물 반도체를 포함하는 n형 트랜지스터인 경우에는 전달 트랜지스터(T8; 제8 트랜지스터)도 산화물 반도체를 포함하는 n형 트랜지스터일 수 있다. 즉, 제6 트랜지스터(T6) 및 전달 트랜지스터(T8; 제8 트랜지스터)는 동일한 특성을 가지는 트랜지스터일 수 있으며, 채널의 크기(길이 및 폭)도 동일하게 형성할 수 있다.
이하에서는 도 7 및 도 8을 통하여 도 5의 회로 구조를 가지는 제1 표시 영역(DA1; 노멀 표시 영역)에 위치하는 화소 회로부 및 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 형성된 제2-1 표시 영역용 화소 회로부의 배치 및 단면 구조를 살펴본다.
기판(110) 위에는 실리콘 반도체로 형성된 제1 반도체층이 위치한다. 제1 반도체층은 구동 트랜지스터(T1)의 채널(1132), 제1 영역(1131) 및 제2 영역(1133)을 포함한다. 또한, 제1 반도체층은 구동 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 채널을 포함하며, 각 채널의 양측에 플라즈마 처리 또는 도핑에 의하여 도전층 특성을 가지는 영역을 가져 제1 전극 및 제2 전극의 역할을 수행한다. 기판(110)은 유리 등의 리지드(rigid)한 특성을 가져 휘지 않는 물질을 포함하거나 플라스틱이나 폴리이미드(Polyimid)와 같이 휠 수 있는 플렉서블한 물질을 포함할 수 있다.
구동 트랜지스터(T1)의 채널(1132)은 평면 상에서 구부러진 형상으로 이루어질 수 있다. 다만, 구동 트랜지스터(T1)의 채널(1132)의 형상은 이에 한정되지 아니하며, 다양하게 변경될 수 있다. 예를 들면, 구동 트랜지스터(T1)의 채널(1132)은 다른 형상으로 구부러질 수도 있고, 막대 형상으로 이루어질 수도 있다. 구동 트랜지스터(T1)의 채널(1132)의 양측에 구동 트랜지스터(T1)의 제1 영역(1131) 및 제2 영역(1133)이 위치할 수 있다. 제1 반도체층에 위치하는 제1 영역(1131) 및 제2 영역(1133)은 구동 트랜지스터(T1)의 제1 전극 및 제2 전극의 역할을 수행한다. 구동 트랜지스터(T1)의 제1 영역(1131)은 도 4에서 위아래 방향(제2 방향)으로 연장되며, 아래쪽으로 연장된 부분은 제2 트랜지스터(T2)의 제2 전극과 연결되며, 위쪽으로 연장된 부분은 제5 트랜지스터(T5)의 제2 전극과 연결된다. 구동 트랜지스터(T1)의 제2 영역(1133)은 평면 상에서 위로 연장되어 제6 트랜지스터(T6)의 제1 전극과 연결되며, 아랫쪽으로 연장되어 제3 트랜지스터(T3)와 연결된다.
구동 트랜지스터(T1)의 채널(1132), 제1 영역(1131) 및 제2 영역(1133)을 포함하는 제1 반도체층 위에는 제1 게이트 절연막(141)이 위치할 수 있다. 제1 게이트 절연막(141)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제1 게이트 절연막(141) 위에는 구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전층이 위치할 수 있다. 제1 게이트 도전층은 구동 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7) 각각의 게이트 전극 및 부스트 커패시터(Cboost)의 하부 부스트 전극(151a)를 포함한다. 구동 트랜지스터(T1)의 게이트 전극(1151)은 구동 트랜지스터(T1)의 채널(1132)과 중첩할 수 있다. 구동 트랜지스터(T1)의 채널(1132)은 구동 트랜지스터(T1)의 게이트 전극(1151)에 의해 덮여 있다.
제1 게이트 도전층은 제1 스캔선(151) 및 발광 제어선(155)을 더 포함할 수 있다. 제1 스캔선(151) 및 발광 제어선(155)은 대략 가로 방향(제1 방향)으로 연장될 수 있다. 제1 스캔선(151)은 제2 트랜지스터(T2)의 게이트 전극과 연결될 수 있다. 제1 스캔선(151)은 제2 트랜지스터(T2)의 게이트 전극과 일체로 이루어질 수 있다. 제1 스캔선(151)은 제7 트랜지스터(T7)의 게이트 전극과도 연결되며, 제5 트랜지스터(T5)의 게이트 전극 및 제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(155)과 연결된다.
구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 수행하여 제1 반도체층의 노출된 영역을 도체화시킬 수 있다. 즉, 제1 게이트 도전층에 의해 가려진 제1 반도체층은 도체화되지 않고, 제1 게이트 도전층에 의해 덮여 있지 않은 제1 반도체층의 부분은 도전층과 동일한 특성을 가질 수 있다. 그 결과 도체화된 부분을 포함하는 트랜지스터는 p형 트랜지스터 특성을 가져, 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7)는 p형 트랜지스터일 수 있다.
구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전층 및 제1 게이트 절연막(141) 위에는 제2 게이트 절연막(142)이 위치할 수 있다. 제2 게이트 절연막(142)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제2 게이트 절연막(142) 위에는 유지 커패시터(Cst)의 제1 유지 전극(1153), 제3 트랜지스터(T3)의 하부 실딩층(3155) 및 제4 트랜지스터(T4)의 하부 실딩층(4155)을 포함하는 제2 게이트 도전층이 위치할 수 있다. 하부 실딩층(3155, 4155)은 각각 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 채널의 하부에 위치하여 하측으로부터 채널에 제공되는 광 또는 전자기 간섭 등으로부터 실딩(shielding)하는 역할을 할 수 있다.
제1 유지 전극(1153)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩하여 유지 커패시터(Cst)를 이룬다. 유지 커패시터(Cst)의 제1 유지 전극(1153)에는 오프닝(1152)가 형성되어 있다. 유지 커패시터(Cst)의 제1 유지 전극(1153)의 오프닝(1152)는 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩할 수 있다. 제3 트랜지스터(T3)의 하부 실딩층(3155)은 제3 트랜지스터(T3)의 채널(3137) 및 게이트 전극(3151)과 중첩할 수 있다. 제4 트랜지스터(T4)의 하부 실딩층(4155)은 제4 트랜지스터(T4)의 채널(4137) 및 게이트 전극(4151)과 중첩할 수 있다.
제2 게이트 도전층은 하부 제2 스캔선(152a), 하부 초기화 제어선(153a) 및 제1 초기화 전압선(127)을 더 포함할 수 있다. 하부 제2 스캔선(152a), 하부 초기화 제어선(153a) 및 제1 초기화 전압선(127)은 대략 가로 방향(제1 방향)으로 연장될 수 있다. 하부 제2 스캔선(152a)은 제3 트랜지스터(T3)의 하부 실딩층(3155)과 연결될 수 있다. 하부 제2 스캔선(152a)은 제3 트랜지스터(T3)의 하부 실딩층(3155)과 일체로 이루어질 수 있다. 하부 초기화 제어선(153a)은 제4 트랜지스터(T4)의 하부 실딩층(4155)과 연결될 수 있다. 하부 초기화 제어선(153a)은 제4 트랜지스터(T4)의 하부 실딩층(4155)과 일체로 이루어질 수 있다.
유지 커패시터(Cst)의 제1 유지 전극(1153), 제3 트랜지스터(T3)의 하부 실딩층(3155) 및 제4 트랜지스터(T4)의 하부 실딩층(4155)을 포함하는 제2 게이트 도전층 위에는 제1 층간 절연막(161)이 위치할 수 있다. 제1 층간 절연막(161)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있으며, 실시예에 따라서는 무기 절연 물질을 두껍게 형성할 수 있다. 하지만 실시예에 따라서는 유기 물질을 포함할 수도 있다.
제1 층간 절연막(161) 위에는 제3 트랜지스터(T3)의 채널(3137), 제1 영역(3136) 및 제2 영역(3138), 제4 트랜지스터(T4)의 채널(4137), 제1 영역(4136) 및 제2 영역(4138)을 포함하는 산화물 반도체층이 위치할 수 있다. 또한, 산화물 반도체층은 커패시터(Cboost)의 상부 부스트 전극(3138t)을 포함할 수 있다.
제3 트랜지스터(T3)의 채널(3137), 제1 영역(3136) 및 제2 영역(3138), 제4 트랜지스터(T4)의 채널(4137), 제1 영역(4136) 및 제2 영역(4138)은 서로 연결되어 일체로 이루어질 수 있다. 제3 트랜지스터(T3)의 채널(3137)의 양측에 제3 트랜지스터(T3)의 제1 영역(3136) 및 제2 영역(3138)이 위치하며, 제4 트랜지스터(T4)의 채널(4137)의 양측에 제4 트랜지스터(T4)의 제1 영역(4136) 및 제2 영역(4138)이 위치한다. 제3 트랜지스터(T3)의 제2 영역(3138)은 제4 트랜지스터(T4)의 제2 영역(4138)과 연결된다. 제3 트랜지스터(T3)의 채널(3137)은 하부 실딩층(3155)과 중첩하며, 제4 트랜지스터(T4)의 채널(4137)은 하부 실딩층(4155)과 중첩한다.
부스트 커패시터(Cboost)의 상부 부스트 전극(3138t)은 부스트 커패시터(Cboost)의 하부 부스트 전극(151a)과 중첩하여, 부스트 커패시터(Cboost)를 구성한다.
제3 트랜지스터(T3)의 채널(3137), 제1 영역(3136) 및 제2 영역(3138), 제4 트랜지스터(T4)의 채널(4137), 제1 영역(4136) 및 제2 영역(4138), 및 부스트 커패시터(Cboost)의 상부 부스트 전극(3138t)을 포함하는 산화물 반도체층 위에는 제3 게이트 절연막(143)이 위치할 수 있다.
제3 게이트 절연막(143)은 산화물 반도체층 및 제1 층간 절연막(161) 위의 전면에 위치할 수 있다. 따라서, 제3 게이트 절연막(143)은 제3 트랜지스터(T3)의 채널(3137), 제1 영역(3136) 및 제2 영역(3138), 제4 트랜지스터(T4)의 채널(4137), 제1 영역(4136) 및 제2 영역(4138), 부스트 커패시터(Cboost)의 상부 부스트 전극(3138t)의 상부면 및 측면을 덮을 수 있다. 다만, 본 실시예가 이에 한정되는 것은 아니며, 제3 게이트 절연막(143)이 산화물 반도체층 및 제1 층간 절연막(161) 위의 전면에 위치하지 않을 수도 있다. 예를 들면, 제3 게이트 절연막(143)이 제3 트랜지스터(T3)의 채널(3137)과 중첩하고, 제1 영역(3136) 및 제2 영역(3138)과는 중첩하지 않을 수도 있다. 또한, 제3 게이트 절연막(143)이 제4 트랜지스터(T4)의 채널(4137)과 중첩하고, 제1 영역(4136) 및 제2 영역(4138)과는 중첩하지 않을 수도 있다.
제3 게이트 절연막(143) 위에는 제3 트랜지스터(T3)의 게이트 전극(3151) 및 제4 트랜지스터(T4)의 게이트 전극(4151)을 포함하는 제3 게이트 도전층이 위치할 수 있다.
제3 트랜지스터(T3)의 게이트 전극(3151)은 제3 트랜지스터(T3)의 채널(3137)과 중첩할 수 있다. 제3 트랜지스터(T3)의 게이트 전극(3151)은 제3 트랜지스터(T3)의 하부 실딩층(3155)과 중첩할 수 있다.
제4 트랜지스터(T4)의 게이트 전극(4151)은 제4 트랜지스터(T4)의 채널(4137)과 중첩할 수 있다. 제4 트랜지스터(T4)의 게이트 전극(4151)은 제4 트랜지스터(T4)의 하부 실딩층(4155)과 중첩할 수 있다.
제3 게이트 도전층은 상부 제2 스캔선(152b) 및 상부 초기화 제어선(153b)을 더 포함할 수 있다.
상부 제2 스캔선(152b) 및 상부 초기화 제어선(153b)은 대략 가로 방향(제1 방향)으로 연장될 수 있다. 상부 제2 스캔선(152b)은 하부 제2 스캔선(152a)과 함께 제2 스캔선(152)을 이룬다. 상부 제2 스캔선(152b)은 제3 트랜지스터(T3)의 게이트 전극(3151)과 연결될 수 있다. 상부 제2 스캔선(152b)은 제3 트랜지스터(T3)의 게이트 전극(3151)과 일체로 이루어질 수 있다. 상부 초기화 제어선(153b)은 하부 초기화 제어선(153a)과 함께 초기화 제어선(153)을 이룬다. 상부 초기화 제어선(153b)은 제4 트랜지스터(T4)의 게이트 전극(4151)과 연결될 수 있다. 상부 초기화 제어선(153b)은 제4 트랜지스터(T4)의 게이트 전극(4151)과 일체로 이루어질 수 있다.
제3 트랜지스터(T3)의 게이트 전극(3151) 및 제4 트랜지스터(T4)의 게이트 전극(4151)을 포함하는 제3 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 통하여, 제3 게이트 도전층에 의해 가려진 산화물 반도체층의 부분은 채널로 형성하고, 제3 게이트 도전층에 의해 덮여 있지 않은 산화물 반도체층의 부분은 도체화 된다. 제3 트랜지스터(T3)의 채널(3137)은 게이트 전극(3151)과 중첩하도록 게이트 전극(3151) 아래에 위치할 수 있다. 제3 트랜지스터(T3)의 제1 영역(3136) 및 제2 영역(3138)은 게이트 전극(3151)과 중첩하지 않을 수 있다. 제4 트랜지스터(T4)의 채널(4137)은 게이트 전극(4151)과 중첩하도록 게이트 전극(4151) 아래에 위치할 수 있다. 제4 트랜지스터(T4)의 제1 영역(4136) 및 제2 영역(4138)은 게이트 전극(4151)과 중첩하지 않을 수 있다. 상부 부스트 전극(3138t)은 제3 게이트 도전층과 중첩하지 않을 수 있다. 산화물 반도체층을 포함하는 트랜지스터는 n형 트랜지스터의 특성을 가질 수 있다.
제3 트랜지스터(T3)의 게이트 전극(3151) 및 제4 트랜지스터(T4)의 게이트 전극(4151)을 포함하는 제3 게이트 도전층 위에는 제2 층간 절연막(162)이 위치할 수 있다. 제2 층간 절연막(162)은 단층 또는 다층 구조를 가질 수 있다. 제2 층간 절연막(162)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있으며, 실시예에 따라서는 유기 물질을 포함할 수 있다. 제2 층간 절연막(162)은 제1 오프닝(1165), 제2 오프닝(1166), 제3 오프닝(3165) 및 제4 오프닝(3166)를 포함할 수 있다.
제1 오프닝(1165)는 구동 트랜지스터(T1)의 게이트 전극(1151)의 적어도 일부와 중첩할 수 있다. 제1 오프닝(1165)는 제3 게이트 절연막(143), 제1 층간 절연막(161) 및 제2 게이트 절연막(142)에도 형성될 수 있다. 제1 오프닝(1165)는 제1 유지 전극(1153)의 오프닝(1152)와 중첩할 수 있다. 제1 오프닝(1165)는 제1 유지 전극(1153)의 오프닝(1152)의 내측에 위치할 수 있다.
제2 오프닝(1166)는 부스트 커패시터(Cboost)와 적어도 일부 중첩할 수 있다. 제2 오프닝(1166)는 제3 게이트 절연막(143)에 더 형성될 수 있다.
제3 오프닝(3165)는 구동 트랜지스터(T1)의 제2 영역(1133)의 적어도 일부와 중첩할 수 있다. 제3 오프닝(3165)는 제3 게이트 절연막(143), 제1 층간 절연막(161), 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)에 더 형성될 수 있다.
제4 오프닝(3166)는 제3 트랜지스터(T3)의 제1 영역(3136)의 적어도 일부와 중첩할 수 있다. 제4 오프닝(3166)는 제3 게이트 절연막(143)에 더 형성될 수 있다.
제2 층간 절연막(162) 위에는 제1 연결 전극(1175) 및 제2 연결 전극(3175)을 포함하는 제1 데이터 도전층이 위치할 수 있다.
제1 연결 전극(1175)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩할 수 있다. 제1 연결 전극(1175)은 제1 오프닝(1165) 및 제1 유지 전극(1153)의 오프닝(1152)를 통해 구동 트랜지스터(T1)의 게이트 전극(1151)과 연결될 수 있다. 제1 연결 전극(1175)은 부스트 커패시터(Cboost)와 중첩할 수 있다. 제1 연결 전극(1175)은 제2 오프닝(1166)를 통해 부스트 커패시터(Cboost)의 상부 부스트 전극(3138t)과 연결될 수 있다. 따라서, 제1 연결 전극(1175)에 의해 구동 트랜지스터(T1)의 게이트 전극(1151)과 부스트 커패시터(Cboost)의 상부 부스트 전극(3138t)이 연결될 수 있다. 이때, 제1 연결 전극(1175)에 의해 구동 트랜지스터(T1)의 게이트 전극(1151)은 제3 트랜지스터(T3)의 제2 영역(3138) 및 제4 트랜지스터(T4)의 제2 영역(4138)과도 연결될 수 있다.
제2 연결 전극(3175)은 구동 트랜지스터(T1)의 제2 영역(1133)과 중첩할 수 있다. 제2 연결 전극(3175)은 제3 오프닝(3165)를 통해 구동 트랜지스터(T1)의 제2 영역(1133)과 연결될 수 있다. 제2 연결 전극(3175)은 제3 트랜지스터(T3)의 제1 영역(3136)과 중첩할 수 있다. 제2 연결 전극(3175)은 제4 오프닝(3166)를 통해 제3 트랜지스터(T3)의 제1 영역(3136)과 연결될 수 있다. 따라서, 제2 연결 전극(3175)에 의해 구동 트랜지스터(T1)의 제2 영역(1133)과 제3 트랜지스터(T3)의 제1 영역(3136)이 연결될 수 있다.
제1 데이터 도전층은 제2 초기화 전압선(128)을 더 포함할 수 있다. 제2 초기화 전압선(128)은 대략 가로 방향(제1 방향)으로 연장될 수 있다.
제1 연결 전극(1175) 및 제2 연결 전극(3175)을 포함하는 제1 데이터 도전층 위에는 제1 유기막(163)이 위치할 수 있다. 제1 유기막(163)은 유기 물질로 형성될 수 있다.
제1 유기막(163) 위에는 데이터선(171) 및 구동 전압선(172)을 포함하는 제2 데이터 도전층이 위치할 수 있다. 데이터선(171) 및 구동 전압선(172)은 대략 세로 방향(제2 방향)으로 연장될 수 있다. 데이터선(171)은 제2 트랜지스터(T2)와 연결될 수 있다. 구동 전압선(172)은 제5 트랜지스터(T5)와 연결될 수 있다. 또한, 구동 전압선(172)은 제1 유지 전극(1153)과 연결될 수 있다.
도 7을 참고하면, 제2 데이터 도전층은 추가적으로 애노드 연결 부재(ACL1)를 포함할 수 있다. 애노드 연결 부재(ACL1)는 제1 유기막(163) 및 그 아래의 절연막에 형성된 오프닝(3261)에 의하여 노출된 제6 트랜지스터(T6)의 제2 영역(1163)과 연결된다. 애노드 연결 부재(ACL1)는 오프닝(CNT1)에 의하여 노출되어 애노드와 전기적으로 연결된다.
데이터선(171), 구동 전압선(172) 및 애노드 연결 부재(ACL1)를 포함하는 제2 데이터 도전층의 위에는 추가 유기막(164), 제2 유기막(180) 및 제3 유기막(181)이 위치할 수 있다. 추가 유기막(164), 제2 유기막(180) 및 제3 유기막(181)은 유기 물질로 형성될 수 있다.
도 7 및 도 8에서는 도시를 생략하였으나, 제2 유기막(180)의 위이며, 제2-1 표시 영역(DA2-1; 중간 표시 영역)에는 투명 도전 배선(TCL1)이 위치할 수 있으며, 투명 도전 배선(TCL1)은 제3 유기막(181)에 의하여 덮여 있다.
또한, 도 7 및 도 8에서는 도시를 생략하였으나, 제3 유기막(181) 위에는 애노드가 위치할 수 있다. 애노드 위이며, 애노드의 일단과 중첩하면서 화소 정의막이 형성될 수 있다. 화소 정의막에 형성된 오프닝은 애노드를 노출시키며, 오프닝 내에 발광 소자층을 형성하고, 화소 정의막과 발광 소자층 위에 캐소드를 형성하여 애노드, 발광 소자층, 캐소드를 포함하는 발광 소자(LED)를 완성한다. 한편, 캐소드의 위에는 이를 덮는 봉지층을 더 포함할 수 있다.
이상에서는 도 5의 구조에 따라 제1 표시 영역(DA1; 노멀 표시 영역)에 위치하는 화소 회로부 및 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 형성된 제2-1 표시 영역용 화소 회로부의 실제 배치 구조를 살펴보았다.
이하에서는 도 6에 기초하여 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 위치하는 애노드(Ada2-2) 및 전달 트랜지스터(T8; 제8 트랜지스터)의 단면 구조를 중심으로 제2-1 표시 영역(DA2-1; 중간 표시 영역)의 화소 회로부 중 제6 트랜지스터(T6)의 단면 구조 및 연결 관계를 살펴본다.
제2-1 표시 영역(DA2-1; 중간 표시 영역)의 제6 트랜지스터(T6)와 제2-2 표시 영역(DA2-2; 투명 표시 영역)의 전달 트랜지스터(T8; 제8 트랜지스터)는 동일한 단면 구조를 가진다.
즉, 기판(110) 위에 위치하는 제1 반도체층에 제6 트랜지스터(T6) 및 전달 트랜지스터(T8; 제8 트랜지스터)의 채널이 위치한다. 제1 반도체층 중 제6 트랜지스터(T6)의 채널(1162)의 양측에는 제1 영역(1161) 및 제2 영역(1163)이 위치한다. 전달 트랜지스터(T8; 제8 트랜지스터)의 채널의 양측에도 제1 영역 및 제2 영역이 위치한다.
제6 트랜지스터(T6)의 채널(1162), 제1 영역(1161) 및 제2 영역(1163)과 전달 트랜지스터(T8; 제8 트랜지스터)의 채널, 제1 영역 및 제2 영역을 포함하는 제1 반도체층 위에는 제1 게이트 절연막(141)이 위치한다.
제1 게이트 절연막(141) 위에는 제6 트랜지스터(T6) 및 전달 트랜지스터(T8; 제8 트랜지스터)의 게이트 전극(155)이 위치한다. 제6 트랜지스터(T6) 및 전달 트랜지스터(T8; 제8 트랜지스터)의 게이트 전극(155)은 각각의 채널과 중첩한다. 제6 트랜지스터(T6) 및 전달 트랜지스터(T8; 제8 트랜지스터)의 게이트 전극(155)은 발광 제어선(155)의 일 부분으로, 일체로 형성될 수 있다.
제6 트랜지스터(T6) 및 전달 트랜지스터(T8; 제8 트랜지스터)에서는 게이트 전극(155)을 마스크로 하여 제1 반도체층을 플라즈마 처리 또는 도핑 공정을 수행하여 제1 반도체층의 노출된 영역을 도체화시킬 수 있다. 즉, 게이트 전극(155)으로 제1 반도체층은 도체화되지 않아 채널이 형성되고, 게이트 전극(155)으로 덮여 있지 않은 제1 반도체층의 부분은 도전층과 동일한 특성을 가지도록 도체화 된다.
제6 트랜지스터(T6) 및 전달 트랜지스터(T8; 제8 트랜지스터)의 게이트 전극(155)의 위에는 제2 게이트 절연막(142), 제1 층간 절연막(161), 제3 게이트 절연막(143), 및 제2 층간 절연막(162)이 순차적으로 위치할 수 있다.
제1 게이트 절연막(141), 제2 게이트 절연막(142), 제1 층간 절연막(161), 제3 게이트 절연막(143), 및 제2 층간 절연막(162)에는 오프닝이 형성되어 제1 반도체층의 일부분을 노출시킨다.
오프닝(3165)에 의하여 제6 트랜지스터(T6)의 제1 영역(1161)이 노출되고, 제2 층간 절연막(162) 위에 위치하는 제2 연결 전극(3175)에 의하여 구동 트랜지스터(T1)의 제2 영역(1133)과 제6 트랜지스터(T6)의 제1 영역(1161)이 전기적으로 연결된다.
오프닝에 의하여 전달 트랜지스터(T8; 제8 트랜지스터)의 제1 반도체층의 제1 영역 및 제2 영역이 각각 노출되며, 연결 부재(MCL2-1, MCL3-1)에 의하여 전달 트랜지스터(T8; 제8 트랜지스터)의 제1 영역 및 제2 영역과 연결된다.
제2 연결 전극(3175) 및 연결 부재(MCL2-1, MCL3-1)는 제1 데이터 도전층에 형성되며, 제1 데이터 도전층을 덮는 제1 유기막(163)이 덮여 있다.
제1 유기막(163) 및 그 아래의 절연막(162, 143, 161, 142, 141)에는 오프닝(3261)이 형성되며, 오프닝(3261)에 제6 트랜지스터(T6)의 제2 영역(1163)이 노출된다. 제1 유기막(163)의 위에는 제2 데이터 도전층으로 애노드 연결 부재(ACL1)가 형성되어 제6 트랜지스터(T6)의 제2 영역(1163)과 연결되어 있다.
제2 데이터 도전층을 덮는 추가 유기막(164)이 위치하며, 오프닝(CNT1, CNT2-2)에 의하여 각각 애노드 연결 부재(ACL1) 및 연결 부재(MCL2-1)가 노출된다. 오프닝(CNT1, CNT2-2)에 의하여 노출된 애노드 연결 부재(ACL1) 및 연결 부재(MCL2-1)는 추가 유기막(164)위에 위치하는 투명 연결 배선(TCL1)에 의하여 서로 연결된다. 투명 연결 배선(TCL1)은 제2 유기막(180)에 의하여 덮여 있다. 제2 유기막(180), 추가 유기막(164), 및 제1 유기막(163)은 오프닝(CNT3-2)가 형성되어 있으며, 오프닝(CNT3-2)에 의하여 연결 부재(MCL3-1)가 노출된다. 노출된 연결 부재(MCL3-1)는 제2 유기막(180)위에 위치하는 애노드 연결 부재(ACL3-1)와 연결된다. 애노드 연결 부재(ACL3-1)는 제3 유기막(181)에 의하여 덮여 있으며, 제3 유기막(181)에 위치하는 오프닝을 통하여 애노드(Ada2-2)와 애노드 연결 부재(ACL3-1)가 연결된다.
도 9과 같은 단면 구조에 의하여, 제2-1 표시 영역(DA2-1; 중간 표시 영역)의 제6 트랜지스터(T6)에서 출력된 발광 전류는 제2-2 표시 영역(DA2-2; 투명 표시 영역)의 전달 트랜지스터(T8; 제8 트랜지스터)를 지나 애노드(Ada2-2)로 전달될 수 있다.
이하에서는 도 10 내지 도 14을 통하여 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 위치하는 애노드 중 일부는 전달 트랜지스터(T8; 제8 트랜지스터)를 사용하여 연결하고, 나머지 일부는 전달 트랜지스터(T8; 제8 트랜지스터)없이 직접 제2-1 표시 영역(DA2-1; 중간 표시 영역)의 제2-2 표시 영역용 화소 회로부와 투명 연결 배선으로 직접 연결되는 구조를 살펴본다.
먼저, 도 10의 실시예의 구조를 살펴보면 아래와 같다.
도 10는 일 실시예에 따른 발광 표시 장치에서 제2 표시 영역을 도시한 배치도이다.
도 10에서는 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 위치하는 애노드(Arda2-2, Agda2-2, Abda2-2)를 제1 애노드와 제2 애노드로 구분할 수 있으며, 제1 애노드는 전달 트랜지스터(T8; 제8 트랜지스터)없이 투명 연결 배선(TCL1)만을 통하여 발광 전류를 전달받는 애노드이다. 한편, 제2 애노드는 전달 트랜지스터(T8; 제8 트랜지스터)를 포함하며, 하나의 투명 연결 배선(TCL2)을 사용하여 복수의 애노드에 발광 전류를 전달받는 애노드이다.
도 10의 제2-1 표시 영역(DA2-1; 중간 표시 영역)은 복수의 화소 회로부(Prda2-1, Prda2-2, Pgda2-1, Pgda2-2, Pbda2-1, Pbda2-2) 및 복수의 발광 소자가 위치하며, 도 10에서는 복수의 발광 소자의 애노드(Arda2-1, Agda2-1, Abda2-1)가 도시되어 있다. 제2-1 표시 영역(DA2-1; 중간 표시 영역)의 복수의 화소 회로부(Prda2-1, Prda2-2, Pgda2-1, Pgda2-2, Pbda2-1, Pbda2-2)는 제2-1 표시 영역용 화소 회로부(Prda2-1, Pgda2-1, Pbda2-1)와 제2-2 표시 영역용 화소 회로부(Prda2-2, Pgda2-2, Pbda2-2)로 구분된다. 제2-1 표시 영역용 화소 회로부(Prda2-1, Pgda2-1, Pbda2-1)는 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 위치하는 애노드(Arda2-1, Agda2-1, Abda2-1)에 발광 전류를 전달하는 화소 회로부이다. 제2-1 표시 영역용 화소 회로부(Prda2-1, Pgda2-1, Pbda2-1)와 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 위치하는 애노드(Arda2-1, Agda2-1, Abda2-1)는 일대일 대응할 수 있다.
제2-2 표시 영역용 화소 회로부(Prda2-2, Pgda2-2, Pbda2-2)는 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 위치하고 있지만, 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 위치하는 발광 소자에 전달할 발광 전류를 생성한다.
도 10의 실시예에서는 제2-1 표시 영역용 화소 회로부(Prda2-1, Pgda2-1, Pbda2-1)와 제2-2 표시 영역용 화소 회로부(Prda2-2, Pgda2-2, Pbda2-2)가 교대로 위치하고 있다. 하지만, 실시예에 따라서는 다양한 배열로 위치할 수 있다.
또한, 도 10의 실시예에서는 3개의 화소를 단위 화소로 하여 반복 배열하고 있다. 하나의 단위 화소를 구성하는 3개의 화소는 하나의 적색 화소, 하나의 청색 화소 및 하나의 녹색 화소로 이루어진다. 하지만, 실시예에 따라서는 적어도 하나의 적색 화소, 적어도 하나의 녹색 화소 및 적어도 하나의 청색 화소를 포함한다.
제2-2 표시 영역용 화소 회로부(Prda2-2, Pgda2-2, Pbda2-2)중 일부는 하나의 화소 회로부마다 하나의 투명 연결 배선(TCL1)이 연결되고, 하나의 투명 연결 배선(TCL1)은 제2-2 표시 영역(DA2-2; 투명 표시 영역)의 하나의 애노드와 연결되어 있다. 투명 연결 배선(TCL1)은 제1 방향으로 연장되어 있다. 이 때, 도 11을 참고하면, 투명 연결 배선(TCL1)은 제2 유기막(180)위에 위치하며, 제3 유기막(181)으로 덮여 있을 수 있다.
한편, 제2-2 표시 영역용 화소 회로부(Prda2-2, Pgda2-2, Pbda2-2)중 나머지 일부는 적은 수의 투명 연결 배선(TCL2)을 사용하면서 전달 트랜지스터(T8; 제8 트랜지스터)를 포함하여 발광 전류를 전달한다. 즉, 제2-1 표시 영역(DA2-1; 중간 표시 영역)에서 복수의 화소 회로부가 하나의 투명 연결 배선(TCL2)으로 연결되고, 하나의 투명 연결 배선(TCL2)은 제2-2 표시 영역(DA2-2; 투명 표시 영역)에서도 복수의 전달 트랜지스터(T8; 제8 트랜지스터)와 연결되어 복수의 애노드에 발광 전류를 전달한다. 도 10에서는 발광 제어선(155)을 도시하고 있지 않지만, 제1 방향으로 연장되며 전달 트랜지스터(T8; 제8 트랜지스터)의 게이트 전극과 연결되어 있다. 그 결과 발광 제어선(155)에 인가되는 발광 신호에 의하여 턴 온 될 수 있으며, 턴 온된 전달 트랜지스터(T8; 제8 트랜지스터)에 연결된 애노드로 발광 전류가 전달된다.
도 10에서 투명 연결 배선(TCL2)은 발광 제어선(155)의 연장 방향(제1 방향)과 수직한 방향(제2 방향)으로 연장되며 제2-1 표시 영역(DA2-1)에 위치하는 제1 부분, 발광 제어선(155)의 연장 방향(제1 방향)과 수직한 방향(제2 방향)으로 연장되며 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 위치하는 제2 부분, 및 제1 부분 및 제2 부분을 연결하며 발광 제어선(155)의 연장 방향(제1 방향)과 평행한 방향으로 형성되어 있는 연결 부분을 포함한다. 이 때, 도 11을 참고하면, 투명 연결 배선(TCL2)은 제2 층간 절연막(162)위에 위치하며, 제1 유기막(163)으로 덮여 있을 수 있다. 즉, 두 투명 연결 배선(TCL1, TCL2)은 서로 다른 층에 위치시켜 평면도상 교차할 수 있다.
전달 트랜지스터(T8; 제8 트랜지스터)는 제2-2 표시 영역(DA2-2; 투명 표시 영역)의 애노드와 평면도상 중첩할 수 있으며, 투명 연결 배선(TCL2)은 투명 도전 물질로 형성되어 있어 제2-2 표시 영역(DA2-2; 투명 표시 영역)의 투명 영역이 감소되지 않을 수 있다.
도 10에서는 전달 트랜지스터(T8; 제8 트랜지스터)를 사용하여 연결하는 애노드는 4개 도시하고 있으며, 전달 트랜지스터(T8; 제8 트랜지스터)를 사용하지 않고 연결하는 애노드는 8개 도시하였다. 하지만, 전달 트랜지스터(T8; 제8 트랜지스터)를 사용하여 형성할지 여부는 제2-2 표시 영역(DA2-2; 투명 표시 영역)의 면적에 형성할 수 있는 투명 배선의 개수를 고려하여 복수개를 하나의 배선으로 연결할 필요가 있는 경우 전달 트랜지스터(T8; 제8 트랜지스터)를 사용하여 연결하도록 형성할 수 있다. 이때에는 전달 트랜지스터(T8; 제8 트랜지스터)를 사용하여 연결하는 애노드의 수가 더 적을 수 있다. 하지만, 실시예에 따라서는 도 2 및 도 3에서와 같이 전부 또는 많은 수의 애노드를 전달 트랜지스터(T8; 제8 트랜지스터)를 이용하여 연결할 수도 있다.
이하에서는 도 11을 통하여 또 도 8 및 도 9과 다른 실시예에 따른 단면 구조를 살펴본다.
도 11은 일 실시예에 따른 발광 표시 장치에서 제1 표시 영역 및 제2 표시 영역의 층상 구조를 도시한 단면도이다.
도 11을 참고하면, 도 8 및 도 9과 달리, 기판(110)과 제1 반도체층(ACT)의 사이에 금속층(BML) 및 버퍼층(111)이 위치한다. 금속층(BML)은 트랜지스터의 채널과 중첩할 수 있다.
도 11의 단면 구조는 도 8 및 도 9과 달리 두 개의 투명 연결 배선(TCL1, TCL2)을 포함하며, 하나의 투명 연결 배선(TCL1)은 제2 유기막(180)위에 위치하며, 제3 유기막(181)으로 덮여 있으며, 다른 하나의 투명 연결 배선(TCL2)은 제2 층간 절연막(162)위에 위치하며, 제1 유기막(163)으로 덮여 있다.
도 11을 참고하여 화소 회로부의 트랜지스터로 실리콘 반도체를 포함하는 트랜지스터(LTPS TFT)와 산화물 반도체를 포함하는 트랜지스터(Oxide TFT)의 층상 구조를 중심으로 전체 단면 구조를 살펴본다.
도 11에서 기판(110)은 유리 등의 리지드(rigid)한 특성을 가져 휘지 않는 물질을 포함하거나 플라스틱이나 폴리이미드(Polyimid)와 같이 휠 수 있는 플렉서블한 물질을 포함할 수 있다.
기판(110) 위에는 금속층(BML)이 위치하며, 금속층(BML)은 제1 반도체층(ACT)의 채널과 중첩하는 영역에 위치한다. 금속층(BML)은 하부 실딩층이라고도 하며, 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
금속층(BML)의 위에는 이를 덮는 버퍼층(111)이 위치할 수 있으며, 버퍼층은 제1 반도체층에 불순 원소의 침투를 차단하는 역할을 하며, 산화규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
버퍼층(111)의 위에는 제1 반도체층(ACT)이 위치한다. 제1 반도체층(ACT)은 채널 영역과 채널 영역의 양측에 위치하는 제1 영역 및 제2 영역을 포함한다.
제1 게이트 절연막(141)은 제1 반도체층(ACT)을 덮거나 제1 반도체층(ACT)의 채널 영역과만 중첩하도록 위치할 수 있다. 제1 게이트 절연막(141)은 산화규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
제1 게이트 절연막(141) 위에는 제1 게이트 도전층(GAT1)이 위치하며, 제1 게이트 도전층(GAT1)은 실리콘 반도체를 포함하는 트랜지스터(LTPS TFT)의 게이트 전극을 포함한다. 제1 게이트 도전층(GAT1)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다. 제1 반도체층(ACT) 중 평면상 게이트 전극(124)과 중첩하는 영역이 채널 영역일 수 있다.
제1 게이트 도전층(GAT1)은 제2 게이트 절연막(142)으로 덮여 있으며, 제2 게이트 절연막(142)은 산화규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
제2 게이트 절연막(142)의 위에는 제2 게이트 도전층(GAT2)이 위치하며, 제2 게이트 도전층(GAT2)은 게이트 전극과 유지 커패시터를 구성하는 제1 유지 전극 및 산화물 반도체층(ACT2)의 하부에 위치하는 산화물 반도체 트랜지스터용 하부 실딩층을 포함한다. 제2 게이트 도전층(GAT2)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제2 게이트 도전층(GAT2)은 제1 층간 절연막(161)에 의하여 덮여 있으며, 제1 층간 절연막(161)은 산화규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있다.
제1 층간 절연막(161)의 위에는 산화물 반도체층(ACT2)이 위치하며, 산화물 반도체층(ACT2)은 채널 영역과 채널 영역의 양측에 위치하는 제1 영역 및 제2 영역을 포함한다.
산화물 반도체층(ACT2)은 제3 게이트 절연막(143)에 의하여 덮여 있으며, 제3 게이트 절연막(143)은 산화규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있다.
제3 게이트 절연막(143) 및 제1 층간 절연막(161)은 제2 게이트 도전층(GAT2) 중 산화물 반도체 트랜지스터용 하부 실딩층의 일부와 중첩하는 오프닝을 가질 수 있다.
제3 게이트 절연막(143)의 위에는 제3 게이트 도전층(GAT3)이 위치하며, 제3 게이트 도전층(GAT3)은 산화물 반도체 트랜지스터의 게이트 전극 및 산화물 반도체 트랜지스터용 하부 실딩층과 연결되는 연결 부재를 포함한다. 제3 게이트 도전층(GAT3)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제3 게이트 도전층(GAT3)은 제2 층간 절연막(162)에 의하여 덮여 있으며, 제2 층간 절연막(162)은 산화규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 유기 물질을 포함할 수 있다.
제2 층간 절연막(162) 및 그 하부에 위치하는 절연막은 제1 반도체층(ACT) 및 산화물 반도체층(ACT2)과 중첩하는 오프닝을 포함할 수 있다.
제2 층간 절연막(162)의 위에는 제1 데이터 도전층(SD1)이 위치하며, 제1 데이터 도전층(SD1)은 연결 부재를 포함하여 제1 반도체층(ACT) 및 산화물 반도체층(ACT2)에 전압 또는 전류를 제공하거나 전압 또는 전류를 다른 소자로 전달하는 역할을 할 수 있다. 제1 데이터 도전층(SD1)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
여기서, 도 11의 실시예에 따른 발광 표시 장치에서는 제2 층간 절연막(162)의 위에 투명 연결 배선(TCL2)이 형성될 수 있다. 투명 연결 배선(TCL2)은 ITO　(Indium-Tin Oxide),　IZO　(Indium-Zinc Oxide),　IGZO　(Indium-Gallium-Zinc Oxide) 등의 투명 도전 물질로 형성되어 제2 층간 절연막(162)의 위에 동일하게 위치하지만 제1 데이터 도전층(SD1)과는 별도의 마스크로 형성될 수 있다. 도 10에서와 같이 투명 연결 배선(TCL2)은 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 위치하는 화소 회로부와 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 위치하는 전달 트랜지스터(T8; 제8 트랜지스터)를 연결하는 배선일 수 있다. 전달 트랜지스터(T8; 제8 트랜지스터)의 구조는 도 11의 실리콘 반도체를 포함하는 트랜지스터(LTPS TFT)의 단면 구조를 가질 수 있다.
제1 데이터 도전층(SD1) 및 투명 연결 배선(TCL2)은 제1 유기막(163)에 의하여 덮여 있다. 제1 유기막(163)은 유기 물질을 포함하는 유기 절연막일 수 있으며, 유기 물질로는 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
제1 유기막(163)은 제1 데이터 도전층(SD1) 및 투명 연결 배선(TCL2)와 중첩하는 오프닝을 포함할 수 있으며, 제1 유기막(163)의 위에는 제2 데이터 도전층(SD2)이 위치한다. 제2 데이터 도전층(SD2)은 오프닝을 통하여 제1 데이터 도전층(SD1)이나 투명 연결 배선(TCL2)과 연결될 수 있다. 제2 데이터 도전층(SD2)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제2 데이터 도전층(SD2)은 제2 유기막(180)에 의하여 덮여 있다. 제2 유기막(180)은 유기 절연막일 수 있으며, 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
제2 유기막(180)의 위에는 ITO　(Indium-Tin Oxide),　IZO　(Indium-Zinc Oxide),　IGZO　(Indium-Gallium-Zinc Oxide) 등의 투명 도전 물질로 형성되어 있는 투명 연결 배선(TCL1)이 위치한다. 도 10에서와 같이 투명 연결 배선(TCL1)은 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 위치하는 화소 회로부와 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 위치하는 애노드를 연결하는 배선일 수 있다.
투명 연결 배선(TCL1)은 제3 유기막(181)에 의하여 덮여 있다. 제3 유기막(181)은 유기 절연막일 수 있으며, 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
제3 유기막(181)의 위에는 애노드 층(Anode, Ada2-2)이 위치할 수 있으며, 제3 유기막(181) 및/또는 제2 유기막(180)에 위치하는 오프닝을 통하여 제2 데이터 도전층(SD2) 또는 투명 연결 배선(TCL1)과 연결되는 구조를 가진다. 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 위치하며 투명 연결 배선(TCL2)와 연결되는 애노드는 투명 연결 배선(TCL2)과 전기적으로 연결되어 있는 제2 데이터 도전층(SD2)을 통하여 전기적으로 연결될 수 있다. 애노드 층(Anode, Ada2-2)은 투명 전도성 산화막 및 금속 물질을 포함하는 단일층 또는 이들을 포함하는 다중층으로 구성될 수 있다. 투명 전도성 산화막은 ITO(Indium Tin Oxide), 폴리(poly)-ITO, IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 등을 포함할 수 있고, 금속 물질은 은(Ag), 몰리브덴(Mo), 구리(Cu), 금(Au) 및 알루미늄(Al) 등을 포함할 수 있다.
애노드 층(Anode, Ada2-2)의 위에는 애노드를 노출시키면서 애노드의 적어도 일부를 덮는 화소 정의막(380)이 위치할 수 있다. 화소 정의막(380; Pixel Defining Layer; PDL)은 격벽이라고도 하며, 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함하는 유기 절연막일 수 있다. 또한, 실시예에 따라 화소 정의막(380)은 검은색을 가지는 블랙(Black) PDL(Pixel Define Layer)로 형성될 수 있다.
이상에서는 도 10 및 도 11을 이용하여 두 개의 투명 연결 배선(TCL1, TCL2)을 사용하는 실시예에 대하여 살펴보았다.
이하에서는 도 12 내지 도 14을 통하여 동일한 발광 전류를 인가받는 복수의 발광 소자(이하 카피 발광 소자라고도 함)를 포함하는 실시예에 대하여 살펴본다.
먼저, 도 12을 통하여 도 10의 변형 실시예를 살펴본다.
도 12은 일 실시예에 따른 발광 표시 장치에서 제2 표시 영역을 도시한 배치도이다.
도 12의 실시예는 도 10의 실시예에서 추가적으로 투명 연결 배선(TCL3)과 이에 연결되어 있는 카피 애노드(Arda2-1c, Agda2-1c, Abda2-1c, Arda2-2c, Agda2-2c, Abda2-2c)를 더 포함한다. 카피 애노드(Arda2-1c, Agda2-1c, Abda2-1c, Arda2-2c, Agda2-2c, Abda2-2c)는 도 12에서 c로 표시되어 있다.
본 애노드(Arda2-1, Agda2-1, Abda2-1, Arda2-2, Agda2-2, Abda2-2)는 화소 회로부(Prda2-1, Prda2-2, Pgda2-1, Pgda2-2, Pbda2-1, Pbda2-2)로부터 직접 발광 전류가 인가되는 애노드이며, 투명 연결 배선(TCL3)은 본 애노드(Arda2-1, Agda2-1, Abda2-1, Arda2-2, Agda2-2, Abda2-2) 또는 화소 회로부(Prda2-1, Prda2-2, Pgda2-1, Pgda2-2, Pbda2-1, Pbda2-2)로부터 동일한 발광 전류를 카피 애노드(Arda2-1c, Agda2-1c, Abda2-1c, Arda2-2c, Agda2-2c, Abda2-2c)로 전달한다.
카피 애노드(Arda2-1c, Agda2-1c, Abda2-1c, Arda2-2c, Agda2-2c, Abda2-2c)를 포함하는 발광 소자는 카피 발광 소자이며, 본 애노드(Arda2-1, Agda2-1, Abda2-1, Arda2-2, Agda2-2, Abda2-2)를 포함하는 본 발광 소자와 항상 동일한 발광 전류를 전달받아 동일한 휘도의 빛을 방출한다.
이와 같은 카피 발광 소자는 제2-1 표시 영역(DA2-1; 중간 표시 영역) 및 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 형성될 수 있으며, 화소의 수가 많아 보이는 효과를 가진다. 특히 제1 표시 영역(DA1; 노멀 표시 영역)에 비하여 화소 수가 줄어드는 제2 표시 영역에서 화소 수가 제1 표시 영역(DA1; 노멀 표시 영역)에 준하는 정도로 많게 보이는 장점이 있다. 제1 표시 영역(DA1; 노멀 표시 영역)에는 카피 발광 소자는 형성되지 않을 수 있다.
제2-1 표시 영역(DA2-1; 중간 표시 영역)에 형성되는 카피 애노드(Arda2-1c, Agda2-1c, Abda2-1c)는 본 애노드(Arda2-1, Agda2-1, Abda2-1)와 투명 연결 배선(TCL3)에 의하여 연결된다.
한편, 제2-2 표시 영역(DA2-2; 투명 표시 영역)에 위치하는 카피 애노드(Arda2-2c, Agda2-2c, Abda2-2c)는 본 애노드(Arda2-2, Agda2-2, Abda2-2)와 투명 연결 배선(TCL1, TCL2)에 의하여 연결된다.
제2-2 표시 영역(DA2-2; 투명 표시 영역)에 위치하는 카피 애노드(Arda2-2c, Agda2-2c, Abda2-2c)는 전달 트랜지스터(T8; 제8 트랜지스터)없이 투명 연결 배선(TCL1)만을 통하여 발광 전류를 전달받는 애노드에 연결되어 있는 경우와 전달 트랜지스터(T8; 제8 트랜지스터) 및 투명 연결 배선(TCL2)을 사용하여 발광 전류를 전달받는 애노드에 연결되어 있는 경우로 구분된다.
도 12에서는 카피 애노드(Arda2-2c, Agda2-2c, Abda2-2c)로 인하여 화소 회로부(Prda2-1, Prda2-2, Pgda2-1, Pgda2-2, Pbda2-1, Pbda2-2)간의 상하 간격이 도 10의 실시예에 비하여 클 수 있다. 도 12의 실시예에서는 도시하고 있지 않지만, 카피 애노드(Arda2-2c, Agda2-2c, Abda2-2c)와 평면도상 중첩하는 부분에 배선이 위치할 수 있다.
이하에서는 도 13를 통하여 도 12의 구조의 단면 구조를 살펴본다.
도 13는 일 실시예에 따른 발광 표시 장치에서 제1 표시 영역 및 제2 표시 영역의 층상 구조를 도시한 단면도이다.
도 13의 단면 구조에서 금속층(BML)에서부터 화소 정의막(380)까지의 구조는 도 10의 구조와 실질적으로 동일할 수 있다.
도 13에서는 기판(110)이 도 10와 달리 복수의 층으로 구성되어 있는 실시예로, 플렉서블한 특성을 가지는 기판일 수 있음을 도시하고 있다. 즉, 도 13의 실시예와 같이 플렉서블한 특성을 가지는 기판(110)은 폴리 이미드층과 배리어층의 이중층이 복수 번 반복된 구조를 가질 수 있으며, 도 13에서는 폴리 이미드층과 배리어층이 두 번 반복 형성된 구조를 가진다.
또한, 도 13의 실시예에서는 도 10의 실시예와 달리 제3 게이트 도전층(GAT3)이 이중층을 가지는 구조로 도시되어 있다.
도 13에서 추가 형성되는 카피 애노드(Arda2-1c, Agda2-1c, Abda2-1c, Arda2-2c, Agda2-2c, Abda2-2c)는 다른 애노드(Anode, Ada2-2)와 동일한 층에 동일한 물질로 형성되어 있다.
한편, 도 13에서 추가 형성되는 투명 연결 배선(TCL3)은 다른 투명 연결 배선(TCL1, TCL2)보다 상층에 위치하며, 애노드(Anode, Ada2-2)보다도 상층에 형성되어 있다.
도 13를 참고하면, 화소 정의막(380)의 위에는 스페이서(385)가 위치하고 있다. 스페이서(385)는 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함하는 유기 절연막일 수 있다. 한편, 실시예에 따라서는 화소 정의막(380)과 동일한 물질로 화소 정의막(380)과 함께 형성될 수 있다. 또한, 실시예에 따라 스페이서(385)도 화소 정의막(380)과 같이 검은색을 가지는 블랙 유기 물질로 형성될 수 있다.
스페이서(385) 및 화소 정의막(380)의 위에 투명 연결 배선(TCL3)이 위치한다. 투명 연결 배선(TCL3)은 ITO(Indium Tin Oxide), 폴리(poly)-ITO, IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 등을 포함하여 형성될 수 있다.
도 13에 의하면 투명 연결 배선(TCL3)은 화소 정의막(380)에 형성되어 있는 오프닝을 통하여 노출되어 있는 애노드(Anode, Ada2-2)와 직접 연결되는 구조를 가진다.
애노드(Anode, Ada2-2), 스페이서(385), 화소 정의막(380), 및 투명 연결 배선(TCL3)의 위에는 발광층(EL) 및 캐소드(Cathode)가 순차적으로 형성될 수 있다. 발광층(EL) 및 캐소드(Cathode)는 전 영역에 걸쳐 형성될 수 있으며, 이러한 실시예에서 발광층(EL)은 모두 동일한 색(예를 들면 백색)의 빛을 방출할 수 있다. 한편, 실시예에 따라서는 발광층(EL)이 화소 정의막(380)에 형성되어 있는 오프닝의 내에만 위치하여 노출되어 있는 애노드(Anode, Ada2-2)의 상부에만 위치할 수 있다. 이러한 실시예에서는 각 발광층(EL)은 서로 다른 색의 빛을 방출할 수 있다.
발광층(EL)은 전자 주입층, 전자 전달층, 정공 전달층, 및 정공 주입층과 같은 보조층도 포함할 수 있으며, 발광층(EL)의 하부에 정공 주입층 및 정공 전달층이 위치하고, 발광층(EL)의 상부에 전자 전달층 및 전자 주입층이 위치할 수 있다.
캐소드(Cathode)는 투광성 전극 또는 반사 전극으로 형성될 일 수 있다. 실시예에 따라서, 캐소드는 투명 또는 반투명 전극일 수 있으며, 리튬(Li), 칼슘(Ca), 플루오린화 리튬/칼슘(LiF/Ca), 플루오린화 리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg) 및 이들의 화합물을 포함하는 일 함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 산화 아연(ZnO) 또는 산화 인듐(In2O3) 등의 투명 산화 도전막(TCO; transparent conductive oxide)이 더 배치될 수 있다. 캐소드는 표시영역(DA) 전면에 걸쳐 일체(一體)로 형성되어, 발광층(EL)과 화소 정의막(380)의 상부에 배치될 수 있다. 또한, 캐소드(Cathode)는 반투명 특성을 가질 수 있으며, 이 때에는 애노드(Anode, Ada2-2)와 함께 마이크로 캐비티를 구성할 수 있다. 마이크로 캐비티 구조에 의하면, 양 전극 사이의 간격 및 특성에 의하여, 특정 파장의 빛이 상부로 방출되도록 하며, 그 결과 적색, 녹색 또는 청색을 표시할 수 있다.
캐소드(Cathode) 위에는 봉지층(400)이 위치한다. 봉지층(400)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함하며, 실시예에 따라서는 제1 무기 봉지층, 유기 봉지층 및 제2 무기 봉지층을 포함하는 삼중층 구조를 가질 수 있다. 봉지층(400)은 외부로부터 유입될 수 있는 수분이나 산소 등으로부터 발광 소자(LED)를 보호하기 위한 것일 수 있다. 실시예에 따라 봉지층(400)은 무기층과 유기층이 순차적으로 더 적층된 구조를 포함할 수 있다.
봉지층(400) 위에는 터치 감지를 위하여 감지 절연층(510), 복수의 감지 전극(540, 541) 및 무기 보호막(501)이 위치한다. 도 13의 실시예에서는 두 개의 감지 전극(540, 541)을 이용하여 정전용량 방식(capacitive type)으로 터치를 감지할 수 있다.
봉지층(400)의 위에는 무기 보호막(501)이 형성되며, 그 위에 복수의 감지 전극(540, 541)이 형성된다. 복수의 감지 전극(540, 541)은 감지 절연층(510)을 사이에 두고 절연될 수 있으며, 일부는 감지 절연층(510)에 위치하는 오프닝을 통하여 전기적으로 연결될 수 있다. 여기서 감지 전극(540, 541)은 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
상부의 감지 전극(541)의 위에는 차광 부재(220) 및 컬러 필터층(230)이 위치한다.
차광 부재(220)는 감지 전극(540, 541)과 평면상 중첩하도록 위치할 수 있고, 애노드(Anode, Ada2-2)와는 평면상 중첩하지 않도록 위치할 수 있다. 이는, 화상을 표시할 수 있는 애노드(Anode, Ada2-2)가 차광 부재(220) 및 감지 전극(540, 541)에 의해 가려지지 않도록 하기 위함이다.
감지 절연층(510) 및 차광 부재(220) 위에는 컬러 필터층(230)이 위치한다. 컬러 필터층(230)은 적색광(Red light)을 투과시키는 적색 컬러 필터, 녹색광(Green light)을 투과시키는 녹색 컬러 필터 및 청색광(Blue light)을 투과시키는 청색 컬러 필터를 포함한다. 각각의 컬러 필터(230)는 발광 소자의 애노드(Anode, Ada2-2)와 평면상 중첩하도록 위치할 수 있다. 발광층(EL)에서 방출된 빛은 컬러 필터를 지나면서 해당 색으로 변경되면서 방출될 수 있다.
차광 부재(220)는 각각의 컬러 필터(230) 사이에 위치할 수 있다. 실시예에 따라서 컬러 필터층(230)이 색변환층으로 대체되거나, 색변환층을 더 포함할 수 있다. 색변환층은 퀀텀 닷(Quantum Dot)을 포함할 수 있다.
컬러 필터층(230) 위에는 컬러 필터층(230)을 덮는 제1 평탄화층(550)이 위치한다. 제1 평탄화층(550)의 위에는 표시 장치의 정면 시인성 및 출광 효율을 향상시키기 위하여 저 굴절층(560) 및 제2 평탄화층(570)이 위치할 수 있다. 저 굴절층(560)은 개구부를 포함하며, 전체적으로 제2 평탄화층(570)에 의하여 덮여 있다. 제1 평탄화층(550) 및 제2 평탄화층(570)은 발광 표시 장치의 상면을 평탄화하기 위한 것으로, 제1 평탄화층(550) 및 제2 평탄화층(570)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어 군에서 선택되는 하나 이상의 물질을 포함하는 유기 절연막일 수 있다. 또한, 제2 평탄화층(570)은 고 굴절률을 가지는 물질을 포함할 수 있다. 한편, 저 굴절층(560)은 저 굴절률을 가지는 광투과성 유기 절연 물질을 포함할 수 있으며, 그 예로는 아크릴(acrylic) 수지, 폴리이미드(polyimide) 수지, 폴리아미드(polyamide) 수지 및 Alq3[Tris(8-hydroxyquinolinato)aluminium] 중 적어도 하나를 포함할 수 있다. 저 굴절층(560)은 제2 평탄화층(570)보다 상대적으로 작은 굴절률을 가질 수 있다. 예를 들면, 저 굴절층(560)은 1.40 내지 1.59의 굴절률을 가질 수 있으며, 제2 평탄화층(570)은 1.60 내지 1.80의 굴절률을 가질 수 있다. 이러한 저 굴절층(560) 및 제2 평탄화층(570)의 구조에 의하여 발광층(EL)에서 발생한 빛의 적어도 일부가 저 굴절층(560) 및 제2 평탄화층(570) 사이의 계면에서 전반사됨으로써, 정면으로 빛이 집광될 수 있다.
도 13와 같은 구조를 마스크를 사용하여 식각하는 공정을 기준으로 순서대로 도시하면 도 14과 같을 수 있다.
도 14은 일 실시예에 따른 발광 표시 장치의 제조 단계 및 그에 따른 변형 예를 도시한 도면이다.
도 14에서는 크게 제1 표시 영역(DA1; 노멀 표시 영역)에서 제조 공정의 순서는 좌측에 도시되어 있으며, 추가적으로 투명 연결 배선(TCL1, TCL2, TCL3)을 형성하는 공정은 우측에 추가적으로 도시하였다. 좌측에 각 단계에 기재되어 있는 숫자는 제1 표시 영역(DA1; 노멀 표시 영역)을 형성할 때 사용되는 마스크의 숫자를 기재한 것으로 제1 표시 영역(DA1; 노멀 표시 영역)에 스페이서까지 형성할 때, 총 16개의 마스크를 사용하여 형성할 수 있다.
한편, 도 14에서는 투명 연결 배선(TCL1, TCL3)의 공정 순서는 고정되어 있지만, 투명 연결 배선(TCL2)의 공정 순서는 다양하게 변경될 수 있음을 도시하였다. 하지만, 실시예에 따라서는 투명 연결 배선(TCL1, TCL3)의 공정 순서도 투명 연결 배선(TCL2)의 공정 순서 중 하나의 순서에 위치할 수도 있다.
도 14에 의하면, 제1 표시 영역(DA1; 노멀 표시 영역)에서는 첫번째 마스크를 이용하여 기판(110) 위에는 금속층(BML)을 형성한다. 금속층(BML)의 위에는 버퍼층(111)이 형성된 후, 그 위에 제1 반도체층(ACT)을 두번째 마스크를 이용하여 형성한다. 제1 반도체층(ACT) 위에 제1 게이트 절연막(141)을 형성한 후, 세번째 마스크를 사용하여 제1 게이트 도전층(GAT1)을 형성한다. 제1 게이트 도전층(GAT1) 위에 제2 게이트 절연막(142)을 형성하며, 그 후, 네번째 마스크를 사용하여 제2 게이트 도전층(GAT2)을 형성한다. 제2 게이트 도전층(GAT2) 위에는 제1 층간 절연막(161)을 형성 한 후, 다섯번째 마스크를 사용하여 산화물 반도체층(ACT2)을 형성한다. 산화물 반도체층(ACT2) 위에 제3 게이트 절연막(143)을 형성한 후, 여섯번째 마스크를 사용하여 제3 게이트 절연막(143) 및 제1 층간 절연막(161)에 오프닝(GCNT)을 형성한다. 그 후, 제3 게이트 절연막(143) 위에 일곱번째 마스크를 사용하여 제3 게이트 도전층(GAT3)을 형성한다. 제3 게이트 도전층(GAT3)은 제3 게이트 절연막(143) 및 제1 층간 절연막(161)에 형성한 오프닝(GCNT)을 통하여 산화물 반도체 트랜지스터용 하부 실딩층과 연결되는 연결 부재를 포함한다. 제3 게이트 도전층(GAT3) 위에 제2 층간 절연막(162)을 형성한 후, 여덟번째 마스크 및 아홉번째 마스크를 사용하여 오프닝(PCNT, OCNT)를 형성한다. 여덟번째 마스크로는 제2 층간 절연막(162), 제3 게이트 절연막(143), 제1 층간 절연막(161), 제2 게이트 절연막(142), 및 제1 게이트 절연막(141)에 오프닝(PCNT)을 형성하여 제1 반도체층(ACT)을 노출시키며, 아홉번째 마스크로는 제2 층간 절연막(162) 및 제3 게이트 절연막(143)에 오프닝(OCNT)를 형성하여 산화물 반도체층(ACT2)을 노출할 수 있다. 제2 층간 절연막(162) 위에 열번째 마스크를 사용하여 제1 데이터 도전층(SD1)을 형성한다. 제1 데이터 도전층(SD1)은 오프닝(PCNT)을 통하여 제1 반도체층(ACT)과 연결되는 부분 및 오프닝(OCNT)을 통하여 산화물 반도체층(ACT2)와 연결되는 부분을 더 포함할 수 있다. 제1 데이터 도전층(SD1)위에 제1 유기막(163)을 형성하고, 그 후, 열 한번째 마스크를 사용하여 제1 유기막(163)에 오프닝(CNT)을 형성한다. 제1 유기막(163) 위에 열 두번째 마스크를 사용하여 제2 데이터 도전층(SD2)를 형성한다. 제2 데이터 도전층(SD2)은 제1 유기막(163)에 형성된 오프닝(CNT)을 통하여 제1 데이터 도전층(SD1)과 연결되는 부분을 포함한다. 제2 데이터 도전층(SD2)은 제2 유기막(180)을 형성하고, 그 후, 열 세번째 마스크를 사용하여 제2 유기막(180)에 오프닝(CNT)을 형성한다. 제2 유기막(180) 위에 열 네번째 마스크를 사용하여 애노드 층(Anode)를 형성한다. 애노드 층(Anode)은 제2 유기막(180)에 오프닝(CNT)을 통하여 제2 데이터 도전층(SD2)과 연결되어 있다. 제2 유기막(180)의 위에 열 다섯번째 마스크를 사용하여 화소 정의막(380)을 형성한다. 그 후, 열 여섯번째 마스크를 사용하여 화소 정의막(BPDL; 380)위에 스페이서(SPC; 385)를 형성한다. 그 위에 형성되는 발광층(EL) 및 캐소드(Cathode)는 마스크 없이 전체 영역에 형성될 수 있다.
도 12 및 도 13의 실시예는 이상과 같은 제1 표시 영역(DA1; 노멀 표시 영역)의 화소 회로부 및 발광 소자의 구조에 더하여 제2 표시 영역(DA2)은 추가적으로 세 개의 투명 연결 배선(TCL1, TCL2, TCL3)을 더 형성한다.
도 12 및 도 13의 실시예에서 가장 아래에 위치하는 투명 연결 배선(TCL2)는 별도의 마스크를 사용하여 제2 층간 절연막(162)의 위에 형성될 수 있다. 투명 연결 배선(TCL2)은 투명 도전 물질로 형성되어 제2 층간 절연막(162)의 위에 제1 데이터 도전층(SD1)과 동일한 층에 위치하지만 별도의 마스크로 형성된다. 도 14에 의하면, 투명 연결 배선(TCL2)은 제2 게이트 도전층(GAT2)을 형성한 이후부터 제1 데이터 도전층(SD1)을 형성한 이후까지의 단계 중 하나의 단계에서 형성될 수 있다.
한편, 도 12 및 도 13의 실시예에서 중간에 위치하는 투명 연결 배선(TCL1)은 별도의 마스크를 사용하여 형성하며, 열 세번째 마스크를 사용하여 오프닝(CNT)을 형성한 후, 열 네번째 마스크를 사용하여 애노드 층(Anode)를 형성하기 전에 형성한다. 즉, 제2 유기막(180)의 위에 하나의 마스크로 투명 연결 배선(TCL1)을 형성하고, 그 후, 투명 연결 배선(TCL1)을 덮는 제3 유기막(181)을 형성하고, 추가 마스크를 사용하여 제3 유기막(181)에 오프닝(CNT)을 형성한다. 그 후, 애노드 층(Anode)를 형성한다.
한편, 도 12 및 도 13의 실시예에서 가장 위에 위치하는 투명 연결 배선(TCL3)은 스페이서(SPC; 385)를 형성한 후, 별도의 마스크를 사용하여 형성한다.
이와 같이 세 개의 투명 연결 배선(TCL1, TCL2, TCL3)을 형성하면 총 4장의 마스크가 더 필요할 수 있다. 또한, 실시예에 따라서는 세 개의 투명 연결 배선(TCL1, TCL2, TCL3)의 상하 위치 관계는 도 14과 달리 다른 층에 위치할 수도 있다.
실시예에 따라서, 투명 표시 영역용 화소 회로부(Prda2-2, Pgda2-2, Pbda2-2)에서 전달 트랜지스터(T8; 제8 트랜지스터)를 연결하는 투명 연결 배선을 제1 투명 연결 배선이라 하고, 애노드와 투명 표시 영역용 화소 회로부(Prda2-2, Pgda2-2, Pbda2-2)를 전달 트랜지스터(T8; 제8 트랜지스터)없이 직접 연결하는 투명 연결 배선을 제2 투명 연결 배선이라 할 때, 제2 투명 연결 배선은 제1 투명 연결 배선보다 기판(110)에 가깝게 형성될 수 있다.
또한, 카피 애노드(Arda2-1c, Agda2-1c, Abda2-1c, Arda2-2c, Agda2-2c, Abda2-2c)와 연결하는 투명 연결 배선을 제3 투명 연결 배선이라 하면, 제3 투명 연결 배선은 제1 투명 연결 배선 및 제2 투명 연결 배선보다 기판(110)에서 멀리 형성될 수 있다.
또한, 도 14을 참고하면, 제1 투명 연결 배선은 투명 표시 영역용 화소 회로부(Prda2-2, Pgda2-2, Pbda2-2)에 포함되는 트랜지스터를 제조하는 공정 중 또는 트랜지스터를 제조한 후 다음 공정 전에 위치할 수 있다.
이하에서는 도 15를 통하여 도 2의 실시예보다 더 많은 발광 소자를 제2 표시 영역(DA)에 형성할 수 있는 실시예를 살펴본다.
도 15는 일 실시예에 따른 발광 표시 장치에서 제1 표시 영역 및 제2 표시 영역을 확대하여 개략적으로 도시한 도면이다.
도 15는 도 2의 변형예로, 도 2에서 제2-1 표시 영역(DA2-1; 중간 표시 영역)에 위치하는 복수의 화소 회로부(Prda2-1, Prda2-2, Pgda2-1, Pgda2-2, Pbda2-1, Pbda2-2)의 개수보다 두 배 많은 개수의 화소 회로부(Prda2-1, Prda2-2, Pgda2-1, Pgda2-2, Pbda2-1, Pbda2-2)를 가진다. 도 15의 실시예는 도 2의 실시예에 비하여 제2-1 표시 영역용 화소 회로부(Prda2-1, Pgda2-1, Pbda2-1)의 개수 및 제2-2 표시 영역용 화소 회로부(Prda2-2, Pgda2-2, Pbda2-2)의 개수도 두 배이다.
도 15의 실시예에서는 투명 연결 배선(TCL1) 하나에 연결되는 전달 트랜지스터(T8; 제8 트랜지스터) 및 애노드(Arda2-2, Agda2-2, Abda2-2)의 개수도 도 2의 실시예에 비하여 두 배일 수 있다.
제2 표시 영역(DA2)에 위치하는 화소의 PPI(Pixel Per Inch) 값은 제1 표시 영역(DA1)에 형성된 화소의 PPI값보다 작게 형성되어 있다. 도 15의 실시예의 PPI값도 도 2의 실시예의 PPI값보다 클 수 있다.
이에 대하여 표로 정리하면 아래의 표 1과 같다.
제1 방향 제2 방향 화소 수 PPI
제1 표시 영역 1 1 1 515
제2-2
표시 영역		 도 2 실시예 1/2 1/2 1/4 257.5
도 15 실시예 1/2 1 1/2 364.2
표 1에서는 도 2 및 도 15의 실시예에서 제1 표시 영역(DA1)에 형성되는 발광 소자와 제2-2 표시 영역(DA2-2)에 형성되는 발광 소자의 관계를 기술하며, 제1 방향 및 제2 방향은 해당 방향으로의 화소(화소 회로부 또는 발광 소자)의 개수 관계를 보여주고, 화소 수는 일정 면적에서의 화소(화소 회로부 또는 발광 소자)의 개수 관계를 보여주며, PPI는 인치에 대한 화소 개수를 나타내고 있다. 특히, 제1 방향, 제2 방향, 및 화소 수는 제1 표시 영역(DA1)에 형성되는 발광 소자의 개수를 1로 볼 때, 도 2의 실시예와 도 15의 실시예에서 제2-2 표시 영역(DA2-2)에 형성되는 발광 소자의 개수 비를 기재하고 있다.
먼저, 도 2의 실시예에서는 제2-2 표시 영역(DA2-2)에 형성되는 발광 소자의 개수는 제1 방향 및 제2 방향으로 각각 개수가 반으로 줄어 단위 면적에 대해서 제2-2 표시 영역(DA2-2)에 형성되는 발광 소자의 개수는 1/4값을 가진다. 이에 PPI 값은 제1 표시 영역(DA1)의 PPI값의 반값을 가진다.
한편, 도 15의 실시예에서는 제2-2 표시 영역(DA2-2)에 형성되는 발광 소자의 개수는 제1 방향으로만 개수가 반으로 줄어 단위 면적에 대해서 제2-2 표시 영역(DA2-2)에 형성되는 발광 소자의 개수는 1/2값을 가진다. 이에 PPI 값은 제1 표시 영역(DA1)의 PPI값과 도 2의 실시예의 제2-2 표시 영역(DA2-2)에서의 PPI값의 사이 값을 가진다.
본 발명의 제2-2 표시 영역(DA2-2)에 형성되는 발광 소자는 하나의 투명 연결 배선(TCL1)을 통하여 복수의 전달 트랜지스터(T8; 제8 트랜지스터) 및 애노드가 연결되어 있어 제2-2 표시 영역(DA2-2)의 애노드로 연결하는 배선의 수를 줄일 수 있어 보다 많은 애노드가 제2-2 표시 영역(DA2-2)에 형성되도록 할 수 있다.
한편, 하나의 투명 연결 배선(TCL1)으로 전달 트랜지스터(T8; 제8 트랜지스터)에 인가되는 발광 제어선(155)을 통한 발광 신호는 동일 시간에 동시에 전달 트랜지스터(T8; 제8 트랜지스터)를 턴 온 시키지 않아 발광 신호가 서로 중첩되면서 인가되지 않을 수 있다.
또한, 추가적으로 도 2 및 도 15의 실시예에서도 도 10와 같이 카피 애노드나 카피 발광 소자가 추가될 수 있다.
이하에서는 이상과 같은 표시 패널이 포함되는 표시 장치의 구조를 도 16 및 도 17을 통하여 전체적으로 살펴본다.
도 16는 일 실시예에 따른 발광 표시 장치의 분해 사시도이고, 도 17는 일 실시예에 따른 발광 표시 장치의 개략적인 단면도이다.
도 16 및 도 17을 참조하면, 표시 장치(1000)는 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의되는 평면상에서 제3 방향(DR3)을 향해 영상을 표시한다. 각 부재들의 전면 (또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다. 제1 내지 제3 방향(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로 다른 방향으로 변환될 수 있다.
표시 장치(1000)는 커버 윈도우(WU), 표시 패널(DP) 및 하우징 부재(HM)를 포함한다. 본 실시예에서, 커버 윈도우(WU), 표시 패널(DP) 및 하우징 부재(HM)가 결합되어 표시 장치(1000)를 구성할 수 있다.
커버 윈도우(WU)는 표시 패널(DP) 상에 배치되어 표시 패널(DP)을 보호한다. 커버 윈도우(WU)는 투과 영역(TA) 및 차단 영역(BA)을 포함할 수 있다. 투과 영역(TA)은 광학적으로 투명한 영역이고, 입사되는 광을 투과시키는 영역일 수 있다. 차단 영역(BA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 차단 영역(BA)은 투과 영역(TA)의 형상을 정의한다. 차단 영역(BA)은 투과 영역(TA)을 둘러쌀 수 있다. 차단 영역(BA)은 소정의 색을 나타낼 수 있다. 차단 영역(BA)은 표시 패널(DP)의 비표시 영역(PA)과 중첩하여 비표시 영역(PA)이 외부에서 시인되는 것을 차단할 수 있다.
표시 패널(DP)은 플랫한 리지드 표시 패널이거나, 이에 제한되지 않고 플렉서블 표시 패널일 수 있다. 본 발명의 일 실시예에 따른 표시 패널은 발광형 표시 패널일 수 있고, 이에 특별히 제한되지 않는다. 예컨대, 표시 패널은 유기 발광 표시 패널 또는 퀀텀닷 발광 표시 패널일 수 있다. 유기 발광 표시 패널의 발광층은 유기 발광 물질을 포함할 수 있다. 퀀텀닷 발광 표시 패널의 발광층은 퀀텀닷, 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널은 유기 발광 표시 패널로 설명된다.
표시 패널(DP)은 전면에 영상을 표시한다. 표시 패널(DP)의 전면은 표시 영역(DA) 및 비표시 영역(PA)을 포함한다. 영상은 표시 영역(DA)에 표시된다. 비표시 영역(PA)은 표시 영역(DA)을 둘러쌀 수 있다.
표시 패널(DP)은 표시 영역(DA)에 위치하는 복수의 화소들을 포함할 수 있다. 화소들은 전기적 신호에 응답하여 광을 표시할 수 있다. 화소들이 표시하는 광들은 영상을 구현할 수 있다. 일 화소가 포함하는 트랜지스터의 수와 커패시터의 수 및 연결 관계는 다양하게 변형 가능하다.
일 실시예에 따른 표시 패널(DP)은 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)을 포함할 수 있다. 제2 표시 영역(DA2)은 영상을 표시하는 고유의 기능 외에 다른 기능을 할 수 있도록 하는 부분으로 제2-1 표시 영역(DA2-1) 및 제2-2 표시 영역(DA2-2)을 포함할 수 있다. 제2-2 표시 영역(DA2-2)은 광학 장치(OS)와 중첩할 수 있으며, 높은 광 투과율을 가지고, 제2-1 표시 영역(DA2-1)은 제2-2 표시 영역(DA2-2)을 기준으로 제1 방향(DR1)으로 양측에 위치할 수 있다. 여기서 광 투과율은 표시 패널(DP)을 제3 방향(DR3)으로 투과하는 광의 투과율을 의미한다. 광은 가시광 및/또는 가시광 외의 파장의 광(예컨대, 적외광)일 수 있다.
표시 영역(DA)에서 제2 표시 영역(DA2)은 다양하게 배치될 수 있다. 도시된 실시예에서, 제2 표시 영역(DA2)은 제1 표시 영역(DA1) 내에 위치하고 제1 표시 영역(DA1)에 의해 둘러싸여 있다. 제2 표시 영역(DA2)은 비표시 영역(PA)에 접하여 위치할 수 있고, 예를 들어, 표시 영역(DA)의 상단에서 좌측, 우측 및/또는 중앙에 2개 이상의 영역으로 분리되어 위치할 수 있다. 제2 표시 영역(DA2)은 사각형, 삼각형 등의 다각형, 원형, 타원형 등 다양한 형상을 가질 수 있다.
표시 패널(DP)은 표시 영역(DA)으로부터 연장되어 복수의 신호선 및 패드부가 위치하는 비표시 영역(PA)을 포함한다. 비표시 영역(PA)에는 데이터 구동부(50)가 위치할 수 있다. 일 실시예에 따르면 비표시 영역(PA)의 패드부는 구동칩(80)을 포함하는 인쇄 회로 기판(PCB)과 전기적으로 연결될 수 있다.
도 2에 도시된 바와 같이 표시 패널(DP)과 커버 윈도우(WU) 사이에는 표시 패널(DP) 및 커버 윈도우(WU)를 결합시키는 접착층(AD)이 위치할 수 있다. 한편 본 명세서는 도시하지 않았으나 표시 패널(DP)과 커버 윈도우(WU) 사이에 위치하는 터치 유닛을 더 포함할 수 있다. 터치 유닛은 표시 장치(1000)의 터치스크린 기능을 위해 표시 패널(DP) 상에 배치될 수 있다. 터치 유닛은 표시 패널(DP) 상에 일체로 형성될 수 있다. 터치 유닛은 다양한 패턴의 터치 전극을 포함할 수 있으며, 저항막 방식 또는 정전용량 방식 등일 수 있다.
다시 도 1을 참조하면 광학 장치(OS)는 표시 장치(1000)를 동작시키기 위한 다양한 기능성 모듈을 포함한다. 광학 장치(OS)는 미 도시된 커넥터 등을 통해 표시 패널(DP)과 전기적으로 연결될 수 있다. 예를 들어, 광학 장치(OS)는 카메라, 또는 광학 센서 등일 수 있다.
광학 장치(OS)는 일 예로 표시 패널(DP)의 제2-2 표시 영역(DA2-2) 및 커버 윈도우(WU)의 투과 영역(TA)을 통해 수신되는 외부 피사체를 감지할 수 있다. 광학 장치(OS)는 제2-2 표시 영역(DA2-2) 및 투과 영역(TA)을 통해 전달되는 외부 입력을 수신하거나 제2-2 표시 영역(DA2-2) 및 투과 영역(TA)을 통해 출력을 제공할 수 있다.
예를 들어, 광학 장치(OS)는 발광 모듈, 광 감지 모듈, 및 촬영 모듈 중 적어도 어느 하나일 수 있다. 예를 들어, 광학 장치(OS)는 적외선을 출력하는 발광 모듈, 적외선 감지를 위한 CMOS 센서, 외부 피사체를 촬영하는 카메라 모듈 중 적어도 어느 하나를 포함할 수 있다.
하우징 부재(HM)는 표시 패널(DP)의 하측에 배치된다. 하우징 부재(HM)는 커버 윈도우(WU)와 결합되어 표시 장치(1000)의 외관을 구성한다. 하우징 부재(HM)는 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 하우징 부재(HM)는 글라스, 플라스틱, 메탈로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다.
하우징 부재(HM)는 소정의 수용 공간을 제공한다. 표시 패널(DP)은 수용 공간 내에 수용되어 외부 충격으로부터 보호될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
DA1: 제1 표시 영역 DA2: 제2 표시 영역
DA2-1: 제2-1 표시 영역, 중간 표시 영역
DA2-2: 제2-2 표시 영역, 투명 표시 영역
TCL1, TCL2, TCL3: 투명 연결 배선 T8: 전달 트랜지스터
T6: 제6 트랜지스터, 출력 제어 트랜지스터
155: 게이트 전극, 발광 제어선 ACL: 애노드 연결 부재
Anode, Ada2-2, Arda1, Agda1, Abda1, Arda2-1, Agda2-1, Abda2-1, Arda2-2, Agda2-2, Abda2-2: 애노드
Arda2-1c, Agda2-1c, Abda2-1c, Arda2-2c, Agda2-2c, Abda2-2c: 카피 애노드
Prda1, Pgda1, Pbda1, Prda2-1, Prda2-2, Pgda2-1, Pgda2-2, Pbda2-1, Pbda2-2: 화소 회로부
110: 기판 111: 버퍼층
141, 142, 143: 게이트 절연막 161, 162: 층간 절연막
163, 164, 180, 181: 유기막 ACT: 제1 반도체층
ACT2: 산화물 반도체층 GAT1, GAT2, GAT3: 게이트 도전층
SD1, SD2: 데이터 도전층

Claims (20)

  1. 표시 영역을 포함하는 표시 패널을 포함하며,
    상기 표시 패널의 상기 표시 영역은
    투명 표시 영역;
    상기 투명 표시 영역에서 제1 방향을 따라 일측 또는 양측에 위치하며, 투명 표시 영역용 화소 회로부를 포함하는 중간 표시 영역; 및
    노멀 표시 영역용 화소 회로부를 포함하는 노멀 표시 영역을 포함하며,
    상기 투명 표시 영역은
    제1 애노드; 및
    상기 투명 표시 영역용 화소 회로부에서 출력된 발광 전류를 상기 제1 애노드로 전달하는 전달 트랜지스터를 포함하며,
    상기 전달 트랜지스터는 상기 노멀 표시 영역용 화소 회로부에는 포함되지 않으며, 상기 투명 표시 영역용 화소 회로부에 포함되어 있는 발광 표시 장치.
  2. 제1항에서,
    상기 투명 표시 영역용 화소 회로부에서 상기 전달 트랜지스터를 연결하는 배선은 투명 도전 물질을 포함하는 제1 투명 연결 배선인 발광 표시 장치.
  3. 제2항에서,
    상기 투명 연결 배선 하나는 복수의 상기 투명 표시 영역용 화소 회로부와 복수의 상기 전달 트랜지스터를 연결하는 발광 표시 장치.
  4. 제3항에서,
    상기 투명 연결 배선은 제1 부분, 제2 부분 및 상기 제1 부분과 상기 제2 부분을 연결하는 연결 부분을 포함하며,
    상기 제1 부분은 상기 중간 표시 영역에 위치하며, 복수의 상기 투명 표시 영역용 화소 회로부와 연결되어 있으며,
    상기 제2 부분은 상기 투명 표시 영역에 위치하며, 복수의 상기 전달 트랜지스터와 연결되어 있는 발광 표시 장치.
  5. 제4항에서,
    상기 연결 부분은 제1 방향으로 연장되어 상기 제1 부분과 상기 제2 부분을 연결하며,
    상기 제1 부분 및 상기 제2 부분은 상기 제1 방향에 수직한 제2 방향으로 연장되어 있는 발광 표시 장치.
  6. 제5항에서,
    상기 제1 부분, 상기 제2 부분, 및 상기 연결 부분은 동일한 투명 도전 물질로 일체로 형성되어 있는 발광 표시 장치.
  7. 제3항에서,
    상기 중간 표시 영역은
    중간 표시 영역용 화소 회로부; 및
    상기 중간 표시 영역용 화소 회로부의 발광 전류를 전달받으며, 상기 중간 표시 영역에 위치하는 애노드를 더 포함하는 발광 표시 장치.
  8. 제7항에서,
    상기 중간 표시 영역의 상기 투명 표시 영역용 화소 회로부와 상기 중간 표시 영역용 화소 회로부는 서로 동일한 구조를 가지는 발광 표시 장치.
  9. 제7항에서,
    상기 중간 표시 영역용 화소 회로부는
    구동 트랜지스터, 및
    상기 구동 트랜지스터의 발광 전류를 전달 받아 출력하는 출력 제어 트랜지스터를 포함하며,
    상기 출력 제어 트랜지스터의 게이트 전극은 발광 제어선과 연결되어 있는 발광 표시 장치.
  10. 제9항에서,
    상기 전달 트랜지스터의 게이트 전극은 상기 발광 제어선과 연결되어 있는 발광 표시 장치.
  11. 제7항에서,
    상기 노멀 표시 영역은
    상기 노멀 표시 영역용 화소 회로부의 발광 전류를 전달받으며, 상기 중간 표시 영역에 위치하는 애노드를 더 포함하는 발광 표시 장치.
  12. 제11항에서,
    상기 노멀 표시 영역용 화소 회로부는
    구동 트랜지스터, 및
    상기 구동 트랜지스터의 발광 전류를 전달 받아 출력하는 출력 제어 트랜지스터를 포함하며,
    상기 출력 제어 트랜지스터의 게이트 전극은 발광 제어선과 연결되어 있는 발광 표시 장치.
  13. 제12항에서,
    상기 전달 트랜지스터의 게이트 전극은 상기 발광 제어선과 연결되어 있는 발광 표시 장치.
  14. 제3항에서,
    상기 투명 표시 영역은 상기 전달 트랜지스터를 거치지 않고 상기 투명 표시 영역용 화소 회로부로부터 직접 발광 전류를 전달 받는 제2 애노드를 더 포함하는 발광 표시 장치.
  15. 제14항에서,
    상기 제2 애노드와 상기 투명 표시 영역용 화소 회로부는 투명 도전 물질을 포함하는 제2 투명 연결 배선에 의하여 연결되어 있는 발광 표시 장치.
  16. 제15항에서,
    상기 제1 투명 연결 배선은 상기 제2 투명 연결 배선보다 기판에 가깝게 형성되어 있는 발광 표시 장치.
  17. 제15항에서,
    상기 투명 표시 영역 및 상기 중간 표시 영역을 포함하는 제2 표시 영역은 상기 제1 애노드 또는 상기 제2 애노드와 전기적으로 연결되어 있는 카피 애노드를 더 포함하는 발광 표시 장치.
  18. 제17항에서,
    상기 제1 애노드 또는 상기 제2 애노드와 상기 카피 애노드는 투명 도전 물질을 포함하는 제3 투명 연결 배선에 의하여 연결되어 있으며,
    상기 제3 투명 연결 배선은 상기 제1 투명 연결 배선 및 상기 제2 투명 연결 배선보다 기판에서 멀리 형성되어 있는 발광 표시 장치.
  19. 제2항에서,
    상기 제1 투명 연결 배선은 상기 투명 표시 영역용 화소 회로부에 포함되는 트랜지스터를 제조하는 공정 중 또는 상기 트랜지스터를 제조한 후 다음 공정 전에 형성될 수 있는 발광 표시 장치.
  20. 제1항에서,
    상기 표시 패널의 배면에 위치하는 광학 소자를 더 포함하며,
    상기 투명 표시 영역은 상기 광학 소자와 평면상 중첩하는 발광 표시 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12542102B2 (en) * 2022-02-25 2026-02-03 Chengdu Boe Optoelectronics Technology Co., Ltd. Organic light emitting diode (OLED) display substrate and display apparatus incorporating photosensitive camera sensor
KR20250064125A (ko) * 2023-11-01 2025-05-09 삼성디스플레이 주식회사 표시장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10707281B2 (en) * 2018-08-10 2020-07-07 Au Optronics Corporation Display apparatus

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101486038B1 (ko) * 2012-08-02 2015-01-26 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102411543B1 (ko) * 2015-06-29 2022-06-22 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102636147B1 (ko) * 2015-12-31 2024-02-08 엘지디스플레이 주식회사 투명표시장치
CN107425038B (zh) * 2017-06-09 2020-01-21 武汉天马微电子有限公司 一种有机发光显示面板及其制造方法、以及电子设备
KR102778471B1 (ko) 2019-01-16 2025-03-12 삼성디스플레이 주식회사 표시 장치 및 그 제조방법
KR102907358B1 (ko) 2019-11-07 2026-01-02 삼성디스플레이 주식회사 디스플레이 패널
KR20210078650A (ko) * 2019-12-18 2021-06-29 삼성디스플레이 주식회사 디스플레이 패널 및 이를 포함하는 디스플레이 장치
KR102850208B1 (ko) * 2019-12-24 2025-08-22 엘지디스플레이 주식회사 유기발광 표시장치
CN111785761B (zh) 2020-07-20 2022-07-19 武汉天马微电子有限公司 一种显示面板及显示装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10707281B2 (en) * 2018-08-10 2020-07-07 Au Optronics Corporation Display apparatus

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