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KR102806400B1 - 표시 패널 - Google Patents

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KR102806400B1
KR102806400B1 KR1020190027015A KR20190027015A KR102806400B1 KR 102806400 B1 KR102806400 B1 KR 102806400B1 KR 1020190027015 A KR1020190027015 A KR 1020190027015A KR 20190027015 A KR20190027015 A KR 20190027015A KR 102806400 B1 KR102806400 B1 KR 102806400B1
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김양완
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 제1영역 및 제2영역, 상기 제1영역 및 상기 제2영역을 둘러싸는 비표시영역, 및 상기 비표시영역을 둘러싸는 표시영역을 구비한 기판; 상기 표시영역에 배치된 복수의 화소들; 상기 복수의 화소들에 신호를 공급하는 배선들; 상기 배선들 중 제1배선들과 연결되며, 상기 비표시영역에 배치된 로드 유닛(load unit)들을 포함하는 로드 매칭 영역(load matching area); 및 상기 비표시영역에서 상기 로드 유닛과 이격된 더미 유닛(dummy unit)들을 포함하는 더미 영역(dummy area);을 포함하며, 상기 로드 유닛은, 절연층을 사이에 두고 적어도 일부 중첩된 로드 반도체층, 제1로드 도전층, 및 제2로드 도전층을 포함하며, 상기 로드 반도체층은 상기 제2로드 도전층과 제1컨택홀을 통해서 접속된, 표시 패널을 제공한다.

Description

표시 패널{Display panel}
본 발명의 실시예들은 표시 패널에 관한 것이다.
근래에 표시 장치는 그 용도가 다양해지고 있다. 또한, 표시 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
표시 장치가 다양하게 활용됨에 따라 표시 장치의 형태를 설계하는데 다양한 방법이 있을 수 있고, 또한 표시 장치에 접목 또는 연계할 수 있는 기능이 증가하고 있다.
표시 장치에 접목 또는 연계할 수 있는 기능을 증가하는 방법으로, 본 발명의 실시예는, 표시영역의 내측에 카메라, 센서 등이 배치될 수 있는 영역들을 구비한 표시 패널 및 이를 구비한 장치를 제공할 수 있다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 제1영역 및 제2영역, 상기 제1영역 및 상기 제2영역을 둘러싸는 비표시영역, 및 상기 비표시영역을 둘러싸는 표시영역을 구비한 기판; 상기 표시영역에 배치된 복수의 화소들; 상기 복수의 화소들에 신호를 공급하는 배선들; 상기 배선들 중 제1배선들과 연결되며, 상기 비표시영역에 배치된 로드 유닛(load unit)들을 포함하는 로드 매칭 영역(load matching area); 및 상기 비표시영역에서 상기 로드 유닛과 이격된 더미 유닛(dummy unit)들을 포함하는 더미 영역(dummy area);을 포함하며, 상기 로드 유닛은, 절연층을 사이에 두고 적어도 일부 중첩된 로드 반도체층, 제1로드 도전층, 및 제2로드 도전층을 포함하며, 상기 로드 반도체층은 상기 제2로드 도전층과 제1컨택홀을 통해서 접속된, 표시 패널을 제공한다.
일 실시예에 있어서, 상기 제1배선들은 상기 비표시영역으로 연장되어 상기 제1로드 도전층과 연결될 수 있다.
일 실시예에 있어서, 상기 더미 유닛은, 절연층을 사이에 두고 적어도 일부 중첩된 더미 반도체층, 제1더미 도전층, 및 제2더미 도전층을 포함하며, 상기 더미 반도체층 및 상기 제1더미 도전층은 상기 제2더미 도전층과 각각 제2컨택홀 및 제3컨택홀을 통해서 접속될 수 있다.
일 실시예에 있어서, 상기 제1영역 및 상기 제2영역은 제1방향을 따라 좌측에서 우측으로 배열되며, 상기 로드 매칭 영역은 제1영역의 좌측에 배치된 제1로드 매칭 영역 및 상기 제2영역의 우측에 배치된 제2로드 매칭 영역을 포함할 수 있다.
일 실시예에 있어서, 상기 제1로드 매칭 영역은 제1방향의 반대방향으로 볼록한 형상을 구비할 수 있다.
일 실시예에 있어서, 상기 로드 매칭 영역은 제1영역의 우측에 배치된 제3로드 매칭 영역 및 상기 제2영역의 좌측에 배치된 제4로드 매칭 영역을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제3로드 매칭 영역은 상기 제1방향의 수직인 제2방향을 따라 배치된 상부 영역 및 하부 영역을 포함하며, 상기 상부 영역 및 하부 영역의 제1방향으로의 폭은 상기 제2방향을 따라 점진적으로 커지다가 다시 작아질 수 있다.
일 실시예에 있어서, 상기 제1로드 매칭 영역의 로드 유닛들은 상기 제1영역을 우회하는 배선들을 통해서 상기 제3로드 영역의 로드 유닛들과 연결될 수 있다.
일 실시예에 있어서, 상기 더미 영역은 상기 제1영역 및 상기 제2영역 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 제1영역 및 상기 제2영역은 제1방향을 따라 좌측에서 우측으로 배열되며, 상기 로드 매칭 영역은 제1영역의 우측에 배치된 제3로드 매칭 영역 및 상기 제2영역의 좌측에 배치된 제4로드 매칭 영역을 포함할 수 있다.
일 실시예에 있어서, 상기 제3로드 매칭 영역과 연결되는 상기 제1배선들은 상기 제1영역의 가장자리를 따라 우회할 수 있다.
본 발명의 다른 실시예는, 제1영역 및 제2영역, 상기 제1영역 및 상기 제2영역을 둘러싸는 비표시영역, 및 상기 비표시영역을 둘러싸는 표시영역을 구비한 기판; 상기 표시영역에 배치된 복수의 화소들; 상기 복수의 화소들과 연결되며 제1방향으로 연장된 스캔라인들; 상기 복수의 화소들과 연결되며, 상기 제1방향과 교차하는 제2방향으로 연장된 데이터라인들; 및 상기 스캔라인들 중 제1스캔라인들과 연결되며, 상기 비표시영역에 배치된 로드 유닛(load unit)들을 포함하는 로드 매칭 영역(load matching area);을 포함하며, 상기 로드 유닛 각각은, 절연층을 사이에 두고 적어도 일부 중첩된 로드 반도체층, 제1로드 도전층, 및 제2로드 도전층을 포함하며, 상기 로드 반도체층은 상기 제2로드 도전층과 전기적으로 연결되고, 상기 로드 유닛들은 상기 데이터라인들 중 일부와 중첩되는, 표시 패널을 제공한다.
일 실시예에 있어서, 상기 제2로드 도전층은 상기 데이터라인들과 동일층에 배치되되, 상기 데이터라인들과 이격되어 배치될 수 있다.
일 실시예에 있어서, 상기 제1로드 도전층은 상기 데이터라인들 중 일부와 중첩될 수 있다.
일 실시예에 있어서, 상기 데이터라인들은 서로 다른 층에 배치된 제1데이터라인들 및 제2데이터라인들을 포함하며, 상기 제1데이터라인들과 상기 제2데이터라인들은 상기 제1영역 및 상기 제2영역을 우회하는 영역에서 서로 교번적으로 배치될 수 있다.
일 실시예에 있어서, 상기 제1영역과 상기 제2영역 사이에 배치되며, 더미 유닛을 포함하는 더미 영역;을 더 포함하며, 상기 더미 유닛은, 절연층을 사이에 두고 적어도 일부 중첩된 더미 반도체층, 제1더미 도전층, 및 제2더미 도전층을 포함하며, 상기 더미 반도체층 및 상기 제1더미 도전층은 상기 제2더미 도전층과 각각 제2컨택홀 및 제3컨택홀을 통해서 접속될 수 있다.
일 실시예에 있어서, 상기 제1영역 및 상기 제2영역은 제1방향을 따라 좌측에서 우측으로 배열되며, 상기 로드 매칭 영역은 제1영역의 좌측에 배치된 제1로드 매칭 영역 및 상기 제2영역의 우측에 배치된 제2로드 매칭 영역을 포함할 수 있다.
일 실시예에 있어서, 상기 로드 매칭 영역은 제1영역의 우측에 배치된 제3로드 매칭 영역 및 상기 제2영역의 좌측에 배치된 제4로드 매칭 영역을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1영역 및 상기 제2영역은 제1방향을 따라 좌측에서 우측으로 배열되며, 상기 로드 매칭 영역은 제1영역의 우측에 배치된 제3로드 매칭 영역 및 상기 제2영역의 좌측에 배치된 제4로드 매칭 영역을 포함할 수 있다.
일 실시예에 있어서, 상기 제1영역 및 상기 제2영역 사이에 배치된 제3영역을 더 포함하며, 상기 제1영역, 상기 제3영역, 및 상기 제2영역은 제1방향을 따라 좌측에서 우측으로 배열되며, 상기 로드 매칭 영역은 제1영역의 좌측에 배치된 제1로드 매칭 영역 및 상기 제2영역의 우측에 배치된 제2로드 매칭 영역을 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 화소들에 구동전압을 인가하는 구동전압선;을 더 포함하며, 상기 제2로드 도전층은 상기 구동전압선과 연결될 수 있다.
본 발명의 실시예들에 따르면, 센서나 카메라 등과 같은 전자요소와 대응되는 영역들 근처에 로드 매칭 영역을 배치하고 있어, 로드의 차이에 의한 휘도 편차가 최소화되는 표시 패널을 제공할 수 있다. 또한, 로드 매칭 영역 사이에는 더미 영역이 배치되어, 패턴 밀도를 균일하게 할 수 있어 고품질의 표시 패널을 제공할 수 있다. 그러나, 전술한 효과는 예시적인 것으로, 실시예들에 따른 효과는 후술하는 내용을 통해 자세하게 설명한다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이다.
도 2는 본 발명의 실시예들에 따른 표시 패널의 단면도이다.
도 3은 본 발명의 다른 실시예들에 따른 표시 패널의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 개략적인 평면도이다.
도 5a 및 도 5b는 본 발명의 실시예들에 적용될 수 있는 화소의 등가 회로도이다.
도 6은 도 4의 III 영역에 대응될 수 있는 일 실시예를 나타낸 확대 평면도이다.
도 7은 도 6의 IV 영역에 대응될 수 있는 일 실시예를 나타낸 확대 평면도이다.
도 8은 도 6의 A-A'선, 도 7의 B-B'선 및 C-C'선에 따른 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 개략적인 평면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 개략적인 평면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 개략적인 평면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 개략적인 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이다.
도 1을 참조하면, 표시 장치(1)는 빛을 방출하는 표시영역(DA)과 빛을 방출하지 않는 비표시영역(NDA)을 포함한다.
표시 장치(1)는 표시영역(DA)을 통해 이미지를 제공할 수 있다. 표시 장치(1)는 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 퀀텀닷 발광 표시 장치 (Quantum dot Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display), 등일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시 장치(1)로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 표시 장치는 이에 제한되지 않으며, 다양한 방식의 표시 장치가 사용될 수 있다.
표시 장치(1)는 제1영역(R1)과 제2영역(R2)을 포함한다. 제1영역(R1)과 제2영역(R2)은 도 2a등을 참조하여 후술하는 바와 같이 전자요소가 배치되는 위치이다. 제1영역(R1)과 제2영역(R2)은 전자요소로부터 외부로 출력되거나 외부로부터 전자요소를 향해 진행하는 빛 또는/및 음향이 투과할 수 있는 개구영역 또는 투과영역(transmission area)으로 이해될 수 있다. 도 1에서는 개구영역 또는 투과영역이 제1영역(R1)과 제2영역(R2)의 2개인 것을 도시하고 있으나, 본 발명은 이에 제한되지 않으며 3개 이상의 투과영역이 구비될 수 있음은 물론이다.
본 발명의 일 실시예로, 제1영역(R1)과 제2영역(R2)으로 빛이 투과하는 경우, 광 투과율은 약 50% 이상, 보다 바람직하게 70% 이상이거나, 75% 이상이거나 80% 이상이거나, 85% 이상일 수 있다.
비표시영역(NDA)은 제1영역(R1)과 제2영역(R2)을 둘러싸는 제1비표시영역(NDA1), 및 표시영역(DA)의 외곽을 둘러싸는 제2비표시영역(NDA2)을 포함할 수 있다. 제1비표시영역(NDA1)은 제1영역(R1)과 제2영역(R2)을 전체적으로 둘러싸고, 표시영역(DA)은 제1비표시영역(NDA1)을 전체적으로 둘러싸며, 제2비표시영역(NDA2)은 표시영역(DA)을 전체적으로 둘러쌀 수 있다.
도 1에는 제1영역(R1) 및 제2영역(R2)이 표시영역(DA)의 우상측에 배치된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 제1영역(R1) 및 제2영역(R2)의 위치는 다양하게 변경될 수 있다.
도 2는 본 발명의 실시예들에 따른 표시 패널의 단면도로, 도 1의 II-II'선에 따른 단면에 대응할 수 있다.
도 2를 참조하면, 표시 장치(1)는 표시요소를 포함하는 표시 패널(10), 표시 패널(10)의 제1 및 제2영역(R1, R2)에 각각 대응하는 제1 및 제2전자요소(20, 30)을 포함할 수 있다. 도시되지는 않았으나, 표시 패널(10) 상에는 터치입력을 감지하는 입력감지부재, 편광자(polarizer)와 지연자(retarder) 또는 컬러필터와 블랙매트릭스를 포함하는 반사 방지부재, 및 투명한 윈도우와 같은 구성요소가 더 배치될 수 있다.
표시 패널(10)은 기판(100), 기판(100)과 마주보는 봉지부재로서 봉지기판(400A), 및 이들 사이에 개재되는 실링부재(450)를 포함할 수 있다.
기판(100)은 글래스 또는 고분자 수지를 포함할 수 있다. 고분자 수지는 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelene n napthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP) 등을 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다. 봉지기판(400A)은 글래스 또는 전술한 고분자 수지를 포함할 수 있다.
기판(100)의 표시영역(DA)에는 박막트랜지스터(TFT), 이와 연결된 표시요소로서 유기발광다이오드(organic light-emitting diode, OLED), 및 신호라인(SGL)들이 배치된다. 기판(100)의 제1비표시영역(NDA1)에는 신호라인(SGL)들 및 더미 박막트랜지스터(TFT')가 배치된다.
도시되지는 않았으나, 신호라인(SGL)은 제1 및 제2영역(R1, R2)을 중심으로 y방향을 따라 상호 이격된 표시요소들에 소정의 신호(예, 데이터신호, 스캔신호 등)을 제공할 수 있다.
표시 패널(10)은 제1 및 제2영역(R1, R2)에 대응하는 관통홀을 포함할 수 있다. 예컨대, 기판(100) 및 봉지기판(400A)은 각각 제1 및 제2영역(R1, R2)에 대응하는 관통홀(100H, 400AH)들을 포함할 수 있으며, 제1 및 제2영역(R1, R2)에 대응하는 기판(100)과 봉지기판(400A)사이의 절연층(IL)이나 구성요소들도 모두 제거될 수 있다.
도 2는 제1 및 제2영역(R1, R2)의 양측에 실링부재(450)가 배치된 것을 도시하고 있으나, 기판(100)의 주면에 수직한 방향에서 보았을 때, 제1 및 제2영역(R1, R2) 각각은 실링부재(450)에 의해 전체적으로 둘러싸인 것으로 이해할 수 있다.
제1 및 제2전자요소(20, 30)는 각각 제1 및 제2영역(R1, R2)에 위치할 수 있다. 제1 및 제2전자요소(20, 30)는 빛이나 음향을 이용하는 전자요소일 수 있다. 예컨대, 전자요소는 적외선 센서와 같이 광을 수광하여 이용하는 센서, 빛을 수광하여 이미지를 촬상하는 카메라, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커 등일 수 있다. 빛을 이용하는 전자요소의 경우, 가시광, 적외선광, 자외선광 등 다양한 파장 대역의 빛을 이용할 수 있음은 물론이다.
도 2에서와 같이 표시 패널(10)이 제1 및 제2영역(R1, R2)과 대응하는 관통홀을 포함하는 경우, 제1 및 제2전자요소(20, 30)에서 출력하거나 수신하는 빛이나 음향을 더욱 효과적으로 활용할 수 있다.
도 2에서는 표시 패널(10)이 제1 및 제2영역(R1, R2)과 대응하는 관통홀을 포함하고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 표시 패널(10)의 봉지기판(400A)은 제1 및 제2영역(R1, R2)과 대응하는 관통홀(400AH)을 구비하지만, 기판(100)은 관통홀을 구비하지 않을 수 있다. 또 다른 실시예로, 표시 패널(10)의 기판(100)과 봉지기판(400A)이 모두 제1 및 제2영역(R1, R2)과 대응하는 관통홀을 구비하지 않을 수 있다. 기판(100) 및 봉지기판(400A)가 관통홀을 구비하지 않더라도, 제1 및 제2영역(R1, R2)에 대응하는 기판(100)과 봉지기판(400A) 사이의 절연층(IL)이나 구성요소들을 제거함으로써, 제1 및 제2전자요소(20, 30)를 위한 광 투과율을 확보할 수 있기 때문이다.
도 3은 본 발명의 다른 실시예들에 따른 표시 패널의 단면도로서, 도 1의 II-II'선에 따른 단면에 대응할 수 있다.
도 3을 참조하면, 표시 장치(1)는 앞서 도 2를 참조하여 설명한 표시 장치(1)와 마찬가지로 표시요소를 포함하는 표시 패널(10), 표시 패널(10)의 제1 및 제2영역(R1, R2)에 각각 대응하는 제1 및 제2전자요소(20, 30)을 포함할 수 있다. 또한, 도시되지는 않았으나, 표시 장치(1)는 표시 패널(10) 상에 배치되는, 터치입력을 감지하는 입력감지부재, 반사 방지부재 및 윈도우 등을 더 포함할 수 있다.
앞서 도 2를 참조하여 설명한 표시 패널(10)이 봉지부재로서 봉지기판(400A) 및 실링부재(450)를 포함하는 것과 달리, 본 실시예에 따른 표시 패널(10)은 박막봉지층(400B)을 포함할 수 있으며, 이 경우 표시 패널(10)의 가요성을 더 향상시킬 수 있다. 이하에서는, 설명의 편의를 위하여 차이점을 중심으로 설명한다.
박막봉지층(400B)은 적어도 하나의 무기봉지층과 적어도 하나의 유기봉지층을 포함할 수 있다. 이와 관련하여, 도 3a는 제1 및 제2무기봉지층(410, 430)과 이들 사이의 유기봉지층(420)을 도시한다.
제1 및 제2무기봉지층(410, 430)은 알루미늄옥사이드, 티타늄옥사이드, 타탈륨옥사이드, 하프늄옥사이드, 아연옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 하나 이상의 무기 절연물을 포함할 수 있다. 유기봉지층(420)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다.
표시 패널(10)은 제1 및 제2영역(R1, R2)에 대응하는 관통홀을 포함할 수 있다. 예컨대, 기판(100) 및 박막봉지층(400B)은 각각 제1 및 제2영역(R1, R2)에 대응하는 관통홀(100H, 400BH)들을 포함할 수 있다. 제1 및 제2영역(R1, R2)에 빛이나 음향을 이용하는 제1 및 제2전자요소(20, 30)가 배치될 수 있음은 앞서 설명한 바와 같다.
도 3에서 표시 패널(10)이 제1 및 제2영역(R1, R2)과 대응하는 관통홀을 포함하는 것과 달리, 표시 패널(10)은 관통홀을 포함하지 않을 수 있다. 예컨대, 박막봉지층(400B)은 제1 및 제2영역(R1, R2)과 대응하는 관통홀(400BH)을 구비하지만 기판(100)은 관통홀을 구비하지 않을 수 있다. 또 다른 실시예로, 기판(100)과 박막봉지층(400B)이 모두 제1 및 제2영역(R1, R2)에 대응하는 관통홀을 구비하지 않을 수 있다. 기판(100)이 관통홀(100H)을 구비하지 않더라도, 제1 및 제2영역(R1, R2)에 대응하는 기판(100)과 박막봉지층(400B) 사이의 절연층(IL)이나 구성요소들을 제거함으로써, 제1 및 제2전자요소(20, 30)를 위한 광 투과율을 확보할 수 있기 때문이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 개략적인 평면도이다.
도 4를 참조하면, 표시 패널(10)은 표시영역(DA)에 배치된 복수의 화소(P)들을 포함한다. 화소(P)들은 제1방향으로 연장된 스캔라인(SL, SL1i, SL2i)과, 제1방향과 교차하는 제2방향으로 연장된 데이터라인(DL) 및 구동전압라인(PL)에 연결될 수 있다.
화소(P)들은 각각 유기발광다이오드(OLED)와 같은 표시요소를 포함할 수 있다. 화소(P)는 유기발광다이오드를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 본 명세서에서의 화소(P)라 함은 전술한 바와 같이 적색, 녹색, 청색, 백색 중 어느 하나의 색상의 빛을 방출하는 화소로 이해할 수 있다. 표시영역(DA)은 앞서 도 2 및 도 3을 참조하여 설명한 봉지부재로 커버되어 외기 또는 수분 등으로부터 보호될 수 있다.
제1비표시영역(NDA1)은 동시에 제1 및 제2영역(R1, R2)을 둘러싼다. 제1비표시영역(NDA1)은 이미지가 구현되지 않는 영역으로, 제1 및 제2영역(R1, R2) 주변에 구비된 화소(P)들에 신호를 제공하는 신호라인들이 배치될 수 있다.
제2비표시영역(NDA2)에는 화소(P)들에 스캔신호를 제공하는 제1스캔 드라이버(1100), 및 제2스캔 드라이버(1200)가 배치될 수 있다. 제1스캔 드라이버(1100)은 표시영역(DA)의 좌측에 대응되도록 배치될 수 있으며, 제2스캔 드라이버(1200)은 표시영역(DA)의 우측에 대응되도록 배치될 수 있다.
제1스캔 드라이버(1100)에서 생성된 스캔 신호는 제1스캔라인(SL1i, i=1,2,..., n)들을 통해 일부 화소들(P)에 제공되고, 제2스캔 드라이버(40)에서 생성된 스캔 신호는 제2스캔라인(SL2i)들을 통해 일부 화소들(P)에 제공될 수 있다.
제1스캔 드라이버(1100) 및 제2스캔 드라이버(1200)는 표시영역(DA)의 양측에 배치되며, 듀얼 스캐닝할 수 있다. 예컨대, 제1스캔 드라이버(1100)는 표시영역(DA)에 구비된 화소들(P) 중 일부 화소들(P)에 스캔 신호를 생성하여 전달하고, 제2스캔 드라이버(1200)는 표시영역(DA)에 구비된 화소들(P) 중 나머지 화소들(P)에 스캔 신호를 생성하여 전달할 수 있다. 제1스캔 드라이버(1100) 및 제2스캔 드라이버(1200)는 동기 처리된 클럭 신호에 의해 동기화될 수 있다.
일 실시예에 있어서, 제1비표시영역(NDA1)의 좌측에 배치된 화소들(P)은 제1스캔 드라이버(1100)에서 생성된 스캔 신호를 전달받을 수 있으며, 제1비표시영역(NDA1)의 우측에 배치된 화소들(P)는 제2스캔 드라이버(1200)에서 생성된 스캔 신호를 전달받을 수 있다. 본 실시예에 있어서, 제1스캔라인(SL1i, i=1,2,..., n)과 제2스캔라인(SL2i)은 상기 제1비표시영역(NDA1)에서 서로 이격되어 배치될 수 있다.
제2비표시영역(NDA2)에는 화소(P)들 및 더미화소(Pd)에 데이터신호를 제공하는 데이터 드라이버(2000), 구동전압 및 공통전압을 제공하기 위한 메인 전원배선(미도시) 등이 배치될 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 표시 패널에 포함될 수 있는 화소의 등가회로도들이다.
도 5a를 참조하면, 각 화소(P)는 스캔라인(SL) 및 데이터선(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광소자(OLED)를 포함한다.
화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(T2)는 스캔라인(SL) 및 데이터선(DL)에 연결되며, 스캔라인(SL)을 통해 입력되는 스캔 신호(Sn)에 따라 데이터선(DL)을 통해 입력된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)로 전달한다.
스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2) 및 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 제1전원전압(ELVDD, 또는 구동전압)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광소자(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광소자(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 5a에서는 화소회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 도 4b에 도신된 바와 같이, 화소회로(PC)는 7개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함할 수 있다.
도 5b를 참조하면, 각 화소(P)는 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다. 화소회로(PC)는 복수의 박막트랜지스터들 및 스토리지 커패시터(storage capacitor)를 포함할 수 있다. 박막트랜지스터들 및 스토리지 커패시터는 신호선(SL, SL-1, EL, DL), 초기화전압선(VL), 및 구동전압선(PL)에 연결될 수 있다.
도 5b에서는 각 화소(Pm, Pa)가 신호선(SL, SL-1, EL, DL), 초기화전압선(VL), 및 구동전압선(PL)에 연결된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호선(SL, SL-1, EL, DL) 중 적어도 어느 하나, 초기화전압선(VL)과 구동전압선(PL) 등은 이웃하는 화소들에서 공유될 수 있다.
복수의 박막트랜지스터는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)를 포함할 수 있다.
신호선은 스캔신호(Sn)를 전달하는 스캔라인(SL), 제1초기화 박막트랜지스터(T4)와 제2초기화 박막트랜지스터(T7)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔라인(SL-1), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광 제어선(EL), 스캔라인(SL)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함한다. 구동전압선(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압선(VL)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달한다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(Cst1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 메인 유기발광소자(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 메인 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔라인(SL)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압선(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔라인(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔라인(SL)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(Cst1), 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 스캔라인(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극(G4)은 이전 스캔라인(SL-1)에 연결되어 있고, 제1초기화 박막트랜지스터(T4)의 제1초기화 소스전극(S4)은 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인전극(D7)과 초기화전압선(VL)에 연결되어 있으며, 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(Cst1), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)는 이전 스캔라인(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광 제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극(S5)은 하부 구동전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광 제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2초기화 박막트랜지스터(T7)의 제2초기화 소스전극(S7) 및 유기발광소자(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광 제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 메인 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2초기화 박막트랜지스터(T7)의 제2초기화 게이트전극(G7)은 이전 스캔라인(SL-1)에 연결되어 있고, 제2초기화 박막트랜지스터(T7)의 제2초기화 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 메인 유기발광소자(OLED)의 화소전극에 연결되어 있으며, 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인전극(D7)은 제1초기화 박막트랜지스터(T4)의 제1초기화 소스전극(S4) 및 초기화전압선(VL)에 연결되어 있다. 제2초기화 박막트랜지스터(T7)는 이전 스캔라인(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 메인 유기발광소자(OLED)의 화소전극을 초기화시킨다.
도 5b에서는 제1초기화 박막트랜지스터(T4)와 제2초기화 박막트랜지스터(T7)가 이전 스캔라인(SL-1)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제1초기화 박막트랜지스터(T4)는 이전 스캔라인(SL-1)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동하고, 제2초기화 박막트랜지스터(T7)는 별도의 신호선(예컨대, 이후 스캔라인)에 연결되어 상기 신호선에 전달되는 신호에 따라 구동될 수 있다.
스토리지 커패시터(Cst)의 제2스토리지 축전판(Cst2)은 구동전압선(PL)에 연결되어 있으며, 유기발광소자(OLED)의 대향전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 5b에서는 보상 박막트랜지스터(T3)와 제1초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 보상 박막트랜지스터(T3)와 제1초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다.
도 6은 도 4의 III 영역에 대응될 수 있는 확대 평면도이고, 도 7은 도 6의 IV 영역을 확대한 개략적인 평면도, 도 8은 도 4의 A-A', 및 도 7의 B-B', C-C'선에 따른 단면도이다.
우선, 도 6을 참조하면, 1영역(R1)과 제2영역(R2)은 제1방향을 따라 배치되며, 제1비표시영역(NDA1)은 제1영역(R1)과 제2영역(R2)를 둘러싸고, 표시영역(DA)는 제1비표시영역(NDA1)을 둘러싸며 배치된다.
표시영역(DA)에는 복수의 화소(P)들이 배치되고, 제1비표시영역(NDA1)에는 제1로드 매칭 영역(LMA1), 제2로드 매칭 영역(LMA2),및 더미 영역(DMA)이 배치될 수 있다.
복수의 신호라인들은 복수의 화소(P)을 전기적으로 연결하도록 배치될 수 있다. 이와 관련하여, 도 6은 제1방향(x방향)으로 연장된 스캔라인들(SLa, SLb)이 표시영역(DA)의 화소(P)를 연결하는 것을 도시하며, 제1방향과 교차하는 제2방향(y방향)으로 데이터라인들(DLa, DLb)이 화소(P)를 연결하는 것을 도시한다.
본 실시예에서, 스캔라인들(SLa, SLb)들 중 제1스캔라인(SLa)들은 제1방향(x방향)을 따라 연장되되, 제1비표시영역(NDA1)에서 단선되어 구비될 수 있다.
한편, 제1비표시영역(NDA1)에서, 제1영역(R1)과 제2영역(R2)에서 먼 곳에 배치되는 제2스캔라인(SLb)들 또는 제1비표시영역(NDA1)을 지나지 않는 제2스캔라인(SLb)들은 단선되지 않고 표시영역(DA)을 제1방향으로 가로지르도록 연장될 수 있다. 이 때, 제1비표시영역(NDA1)을 지나는 제2스캔라인(SLb)들 중 일부는 단선되지 않고 제1영역(R1) 및 제2영역(R2)의 가장자리를 따라 우회하도록 배치될 수 있다.
만일, 제1비표시영역(NDA1)을 지나는 스캔라인(SLa, SLb)들이 모두 단선되지 않고 제1영역(R1) 및 제2영역(R2)의 가장자리를 따라 우회하도록 배치된다면, 상기 우회하는 스캔라인들에 의해서 제1비표시영역(NDA1)의 공간이 더 많이 요구될 수 있다.
본 실시예에서는, 제1비표시영역(NDA1)을 지나는 스캔라인들 중 제1스캔라인들(SLa)은 제1비표시영역(NDA1)에서 단선되는 바, 제1비표시영역(NDA1)의 공간, 예컨대, 제1비표시영역(NDA1)의 상부 또는 하부 영역을 최소화할 수 있다.
한편, 제1스캔라인(SLa)들은 제2스캔라인(SLb)들에 비해 길이가 짧고 연결된 화소(P)들의 수가 적은 바, 제1스캔라인(SLa)들에 연결되는 로드(load)는 제2스캔라인(SLb)들에 연결되는 로드(load)와 다를 수 있다.
이에 따라, 본 실시예에서는, 단선된 스캔라인(SLa)에 로드 유닛들을 연결하여, 연장된 스캔라인(SLb)에 연결되는 로드(load)의 양과 유사하게 맞추는 로드 매칭 영역(LMA1, 2)을 도입하고 있다.
또한, 본 실시예에서는, 로드 매칭 영역(LMA1, 2)이 배치되지 않은 제1비표시영역(NDA1)에 패턴 밀도를 맞추기 위한 더미 영역(DMA)이 배치될 수 있다.
로드 매칭 영역(LMA1, 2)은 제1로드 매칭 영역(LMA1) 및 제2로드 매칭 영역(LMA2)를 포함할 수 있다. 제1로드 매칭 영역(LMA1)은 제1영역(R1)의 좌측에 배치되어, 제1영역(R1)의 좌측에 배치되는 제1스캔라인(SLa)들과 연결될 수 있다. 제2로드 매칭 영역(LMA2)은 제2영역(R2)의 우측에 배치되어, 제2영역(R2)의 우측에 배치되는 제1스캔라인(SLa)들과 연결될 수 있다.
제1로드 매칭 영역(LMA1)은 제1방향(-x방향)으로 볼록한 형상으로 구비될 수 있다. 제1로드 매칭 영역(LMA1)의 제1방향으로의 폭은 상기 제2방향을 따라 점진적으로 증가하다가 다시 감소하는 것으로 이해될 수 있다. 또는, 제1로드 매칭 영역(LMA1)은 초승달 형상으로 구비될 수 있다.
제2로드 매칭 영역(LMA2)은 제1방향(+x방향)으로 볼록한 형상으로 구비될 수 있다. 제2로드 매칭 영역(LMA2)의 제1방향으로의 폭은 상기 제2방향을 따라 점진적으로 증가하다가 다시 감소하는 것으로 이해될 수 있다. 또는, 제2로드 매칭 영역(LMA2)은 초승달 형상으로 구비될 수 있다.
그러나, 본 발명의 실시예들에 있어서, 로드 매칭 영역(LMA1, 2)의 형상은 이에 한정되지 않는다. 로드 매칭 영역의 형상은 다각형, 원형, 타원형 등 다양한 형상으로 구비될 수 있음은 물론이다.
더미 영역(DMA)은 제1영역(R1) 및 제2영역(R2) 사이에 배치될 수 있다. 더미 영역(DMA)은 제1로드 매칭 영역(LMA1) 및 제2로드 매칭 영역(LMA2) 사이에 배치되며, 상기 제1로드 매칭 영역(LMA1) 및 제2로드 매칭 영역(LMA2)과 이격되어 배치될 수 있다.
한편, 제1비표시영역(NDA1)을 지나는 데이터라인들(DLa, DLb)은 상기 로드 매칭 영역(LMA1, 2) 및 더미 영역(DMA)을 지나도록 제2방향으로 연장될 수 있다. 즉, 데이터라인들(DLa, DLb)은 로드 매칭 영역(LMA1, 2) 및/또는 더미 영역(DMA)과 적어도 일부 중첩될 수 있다.
도 7 및 도 8을 참조하면, 로드 매칭 영역(LMA1,2)은 복수의 로드 유닛(LU)을 포함한다. 로드 유닛(LU)은 절연층(112, 113, 115)을 사이에 두고 적어도 일부 중첩된 로드 반도체층(L10), 제1로드 도전층(L20), 및 제2로드 도전층(L30)을 포함할 수 있다.
로드 유닛(LU)에서 상기 로드 반도체층(L10), 제1로드 도전층(L20) 및 제2로드 도전층(L30)은 서로 적어도 일부 중첩하는 바, 커패시턴스가 형성되며 로드(load)의 역할을 할 수 있다.
제1로드 도전층(L20)은 제1방향으로 연장되도록 구비될 수 있다. 제1로드 도전층(L20)은 제1스캔라인(SLa)과 동일층에 배치되어, 일체로 형성될 수 있다. 그러나, 이에 한정되지 않는다. 제1로드 도전층(L20)은 제1스캔라인(SLa)와 다른층에 배치되어, 컨택홀을 통해 연결될 수 있다.
일부 실시예에서, 제1로드 도전층(L20)의 폭(W1)은 제1스캔라인(SLa)의 폭(Ws)보다 크게 구비될 수 있다. 제1로드 도전층(L20)의 폭(W1)은 로드의 크기에 따라 다양하게 변형될 수 있다.
제2로드 도전층(L30)은 제2방향으로 연장되도록 구비될 수 있다. 제2로드 도전층(L30)은 화소(P)들에 구동전압을 전달하는 구동전압선과 일체로 형성될 수 있다. 즉, 제2로드 도전층(L30)은 구동전압을 인가받을 수 있다. 제2로드 도전층(L30)은 제1컨택홀(CNT1)을 통해 로드 반도체층(L10)과 연결될 수 있다. 이에 따라, 로드 반도체층(L10)은 제2로드 도전층(L30)과 동일한 전압레벨을 가질 수 있다. 로드 반도체층(L10)은 제1비표시영역(NDA1) 내부에서 아일랜드 형상으로 구비될 수 있다.
로드 유닛(LU)의 제1로드 도전층(L20)은 제1스캔라인(SLa)와 전기적으로 연결되고, 제2로드 도전층(L30) 및 로드 반도체층(L10)은 구동전압선과 전기적으로 연결될 수 있다.
더미 영역(DMA)은 복수의 더미 유닛(DU)을 포함한다. 더미 유닛(DU)은 절연층(112, 113, 115)을 사이에 두고 적어도 일부 중첩된 더미 반도체층(D10), 제1더미 도전층(D20), 및 제2더미 도전층(D30)을 포함할 수 있다.
더미 유닛(DU)은 제1비표시영역(NDA1)에서 로드 유닛(LU)이 배치되지 않은 영역에 배치될 수 있다. 더미 유닛(DU)들은 패턴 밀도를 맞추어 주어 공정상 불량을 최소화하기 위해 도입된 것일 수 있다. 이에 따라, 더미 유닛(DU)들은 로드 유닛(LU)들과 이격되어 배치될 수 있다. 즉, 제1더미 도전층(D20)은 제1방향으로 연장되되, 그 끝단은 상기 제1로드 도전층(L20)의 끝단과 이격되도록 배치될 수 있다.
제2더미 도전층(D30)은 제2방향으로 연장되도록 구비될 수 있다. 제2더미 도전층(D30)은 화소(P)들에 구동전압을 전달하는 구동전압선과 일체로 형성될 수 있다. 즉, 제2더미 도전층(D30)은 구동전압을 인가받을 수 있다. 제2더미 도전층(D30)은 제2컨택홀(CNT2)을 통해 더미 반도체층(D10)과 연결될 수 있다. 또한, 제2더미 도전층(D30)은 제3컨택홀(CNT3)을 통해 제1더미 도전층(D10)과 연결될 수 있다.
이에 따라, 더미 반도체층(D10) 및 제1더미 도전층(D20)은 제2더미 도전층(D30)과 동일한 전압레벨을 가질 수 있다. 더미 반도체층(D10) 및 제1더미 도전층(D20)은 제1비표시영역(NDA1) 내부에서 아일랜드 형상으로 구비될 수 있다. 더미 반도체층(D10) 및 제1더미 도전층(D20)이 전압을 인가 받음에 따라, 정전기 방전에 의한 손상을 최소화할 수 있다.
로드 매칭 영역(LMA1, 2) 및 더미 영역(DMA)에는 데이터라인들(DL1, DL2)이 배치될 수 있다. 데이터라인들(DL1, DL2)은 로드 유닛(LU) 및/또는 더미 유닛(DU)와 중첩될 수 있다. 예컨대, 데이터라인들(DL1, DL2)은 로드 유닛(LU)의 제1로드 도전층(L20)과 중첩될 수 있다. 한편, 데이터라인들(DL1, DL2)는 로드 유닛(LU)의 로드 반도체층(L10) 및 제2로드 도전층(L30)과는 중첩되지 않을 수 있다. 일부 실시예에서, 데이터라인들(DL1, DL2) 중 제1데이터라인(DL1)은 제2로드 도전층(L30)과 동일한 층에서 이격되어 배치될 수 있다. 제2데이터라인(DL2)은 제1데이터라인(DL1)과 다른 층에 배치될 수 있다. 서로 다른 층에 배치된 제1데이터라인(DL1)과 제2데이터라인(DL2)은 서로 교번적으로 배치되어, 우회하는 데이터라인(DL1, DL2)들 간의 간격을 최소화할 수 있다.
이하, 도 8을 참조하며, 화소(P), 로드 유닛(LU), 및 더미 유닛(DU)의 구조를 적층 순서대로 살펴보도록 한다.
기판(100)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelenen naphthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethyelene terepthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP)와 같은 고분자 수지를 포함할 수 있다. 기판(100)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(100)은 유기물/무기물/유기물의 구조를 가질 수 있다.
버퍼층(111)은 기판(100) 상에 위치하여, 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
기판(100)과 버퍼층(111) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(100) 등으로부터의 불순물이 반도체층(A, L10, D10)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(111) 상에는 박막트랜지스터의 반도체층(A), 로드 반도체층(L10), 및 더미 반도체층(D10)이 배치될 수 있다. 반도체층(A, L10, D10)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 다른 실시예로, 반도체층(A, L10, D10)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 일부 실시예에서, 반도체층(A, L10, D10)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 또 다른 실시예에서, 반도체층(A, L10, D10)은 ZnO에 인듐(In), 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체일 수 있다. 반도체층(A, L10, D10)은 채널영역과 상기 채널영역의 양옆에 배치된 소스 영역 및 드레인 영역을 포함할 수 있다. 반도체층(A, L10, D10)은 단층 또는 다층으로 구성될 수 있다.
박막트랜지스터(TFF)의 반도체층(A)상에는 제1게이트절연층(112)을 사이에 두고, 상기 반도체층(A)과 적어도 일부 중첩되도록 게이트전극(G)이 배치된다. 게이트전극(G)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 게이트전극(G)은 Mo의 단층일 수 있다.
제1로드 도전층(L20)은 제1게이트절연층(112) 상에서 상기 로드 반도체층(L10)과 적어도 일부 중첩되도록 배치될 수 있다. 제1로드 도전층(L20)은 게이트전극(G)과 동일층에서 동일 물질로 구비될 수 있다.
제1더미 도전층(D20)은 제1게이트절연층(112) 상에서 상기 더미 반도체층(D10)과 적어도 일부 중첩되도록 배치될 수 있다. 제1더미 도전층(D20)은 게이트전극(G)과 동일층에서 동일 물질로 구비될 수 있다.
제1게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
게이트전극(G), 제1로드 도전층(L20), 및 제1더미 도전층(D20)을 덮도록 제2게이트절연층(113)이 구비될 수 있다. 제2게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
스토리지 커패시터(Cst)의 제1스토리지 축전판(CE1)은 박막트랜지스터(TFT)와 중첩할 수 있다. 예컨대, 박막트랜지스터(TFT)의 게이트전극(G)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(CE1)으로의 기능을 수행할 수 있다.
스토리지 커패시터(Cst)의 제2스토리지 축전판(CE2)은 제2게이트절연층(113)을 사이에 두고 제1스토리지 축전판(CE1)과 중첩한다. 이 경우, 제2게이트절연층(113)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다. 제2스토리지 축전판(CE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제2스토리지 축전판(CE2)은 Mo의 단층이거나 또는 Mo/Al/Mo의 다층일 수 있다.
도면에서, 스토리지 커패시터(Cst)는 박막트랜지스터(TFT)와 중첩하는 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 스토리지 커패시터(Cst)는 박막트랜지스터(TFT)과 비중첩되도록 배치될 수 있는 등 다양한 변형이 가능하다.
스토리지 커패시터(Cst)의 제2스토리지 축전판(CE2)을 덮도록 층간절연층(115)이 구비될 수 있다. 상기 층간절연층(115)은 제1로드 도전층(L20) 및 제1더미 도전층(D20)의 상부까지 연장되어 구비될 수 있다. 층간절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
박막트랜지스터(TFT)의 소스전극(S) 및 드레인전극(D)은 층간절연층(115) 상에 배치될 수 있다. 소스전극(S) 및 드레인전극(D)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 소스전극(S)과 드레인전극(D)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
층간절연층(115) 상부에는 제2로드 도전층(L30) 및 제2더미 도전층(D30), 제1데이터라인(DL1)이 배치될 수 있다. 제2로드 도전층(L30)은 층간절연층(115)의 상부에서 로드 반도체층(L10) 및 제1로드 도전층(L20)과 적어도 일부 중첩되도록 배치될 수 있다. 제2로드 도전층(L30)은 층간절연층(115), 제2게이트절연층(113) 및 제1게이트절연층(112)를 관통하는 제1컨택홀(CNT1)을 통해서 로드 반도체층(L10)과 연결될 수 있다.
제2더미 도전층(D30)은 층간절연층(115)의 상부에서 더미 반도체층(D10) 및 제1더미 도전층(D20)과 적어도 일부 중첩되도록 배치될 수 있다. 제2더미 도전층(D30)은 층간절연층(115), 제2게이트절연층(113) 및 제1게이트절연층(112)를 관통하는 제2컨택홀(CNT2)을 통해서 더미 반도체층(D30)과 연결될 수 있다. 또한, 제2더미 도전층(D30)은 층간절연층(115) 및 제2게이트절연층(113)을 관통하는 제3컨택홀(CNT3)을 통해서 제1더미 도전층(D20)과 연결될 수 있다.
제1데이터라인(DL1)은 화소(P)에 데이터 신호를 전달하는 배선으로, 제2로드 도전층(L30) 및 제2더미 도전층(D30)과 이격되어 배치될 수 있다.
소스전극(S), 드레인전극(D), 제2로드 도전층(L30) 및 제2더미 도전층(D30), 제1데이터라인(DL1) 상에는 비아층(117, Via layer) 및 추가 비아층(118)이 위치하며, 추가 비아층(118) 상에 화소(P) 영역에는 유기발광다이오드(OLED)가 위치할 수 있다. 일부 실시예에서, 추가 비아층(118)은 생략될 수 있다.
비아층(117) 및 추가 비아층(118)은 화소전극(310)이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다. 비아층(117) 및 추가 비아층(118)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 이러한, 비아층(117) 및 추가 비아층(118)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 비아층(117) 및 추가 비아층(118)은 무기 물질을 포함할 수 있다. 이러한, 비아층(117)및 추가 비아층(118)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 비아층(117) 및 추가 비아층(118)이 무기 물질로 구비되는 경우, 경우에 따라서 화학적 평탄화 폴리싱을 진행할 수 있다. 한편, 비아층(117)은 유기물질 및 무기물질을 모두 포함할 수도 있다.
비아층(117)과 추가 비아층(118) 사이에는 제2데이터라인(DL2)이 배치될 수 있다. 제2데이터라인(DL2)은 화소(P)에 데이터 신호를 전달하는 배선으로, 제1영역(R1) 및 제2영역(R2)을 우회하는 영역에서 제1데이터라인(DL1)과 교번적으로 배치될 수 있다.
기판(100)의 표시영역(DA)에 있어서, 추가 비아층(118) 상에는 유기발광다이오드(OLED)가 배치된다. 유기발광다이오드(OLED)는 화소전극(310), 유기발광층을 포함하는 중간층(320) 및 대향전극(330)을 포함한다.
비아층(117) 및 추가 비아층(118)에는 박막트랜지스터(TFT)의 소스전극(S) 및 드레인전극(D) 중 어느 하나를 노출시키는 비아홀이 존재하며, 화소전극(310)은 상기 비아홀을 통해 소스전극(S) 또는 드레인전극(D)과 컨택하여 박막트랜지스터(TFT)와 전기적으로 연결된다.
화소전극(310)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소전극(310)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소전극(310)은 ITO/Ag/ITO로 적층된 구조로 구비될 수 있다.
추가 비아층(118) 상에는 화소정의막(119)이 배치될 수 있으며, 화소정의막(119)은 표시영역(DA)에서 각 화소전극(310)들에 대응하는 개구부, 즉 적어도 화소전극(310)의 중앙부가 노출되도록 하는 개구부(OP)를 가짐으로써 화소(P)의 발광영역을 정의할 수 있다. 또한, 화소정의막(119)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(330)의 사이의 거리를 증가시킴으로서 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(119)는 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
상기 화소정의막(119)의 개구부(OP)에 의해서 화소(P), 즉, 화소(P)의 발광영역이 정의될 수 있다. 즉, 화소(P)의 가장자리는 화소정의막(119)의 개구부(OP)의 가장자리를 의미할 수 있다. 또한, 화소정의막(119)의 개구부(OP)의 가장자리는 화소전극(310)이 상기 개구부(OP)에 의해서 노출되는 경계를 의미할 수 있다.
유기발광다이오드(OLED)의 중간층(320)은 유기발광층(321) 및 유기발광층(321) 상부 및 하부에 배치될 수 있는 제1 공통층(322) 및 제2 공통층(323)을 포함할 수 있다.
유기발광층(321)은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층(321)은 저분자 유기물 또는 고분자 유기물일 수 있다.
상기 제1 공통층(322)은 정공 주입층(HIL: hole injection layer) 및/또는 정공 수송층(HTL: hole transport layer)을 포함할 수 있으며, 제2 공통층(323)은 전자 수송층(ETL: electron transport layer) 및/또는 전자 주입층(EIL: electron injection layer)을 포함할 수 있다.
중간층(320)은 복수의 화소전극(310) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않는다. 중간층(320)은 복수의 화소전극(310)에 걸쳐서 일체인 층, 예컨대, 제1공통층(322) 및/또는 제2공통층(323)을 포함할 수 있는 등 다양한 변형이 가능하다. 제1공통층(322) 및/또는 제2공통층(323)은 생략될 수 있다.
대향전극(330)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(330)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향전극(330)은 표시영역(DA) 및 주변영역(PA)에 걸쳐 배치되며, 중간층(320)과 화소정의막(119)의 상부에 배치될 수 있다. 대향전극(330)은 복수의 유기발광다이오드(OLED)들에 있어서 일체(一體)로 형성되어 복수의 화소전극(310)에 대응할 수 있다.
화소전극(310)이 반사전극, 대향전극(330)이 투광성 전극으로 구비되는 경우, 중간층(320)에서 방출되는 광은 대향전극(330) 측으로 방출되어, 디스플레이 장치는 전면(全面) 발광형이 될 수 있다. 화소전극(310)이 투명 또는 반투명 전극으로 구성되고, 대향전극(330)이 반사 전극으로 구성되는 경우, 중간층(320)에서 방출된 광은 기판(100) 측으로 방출되어, 디스플레이 장치는 배면 발광형이 될 수 있다. 그러나, 본 실시예는 이에 한정되지 않는다. 본 실시예의 디스플레이 장치는 전면 및 배면 양 방향으로 광을 방출하는 양면 발광형일 수도 있다.
대향전극(330) 상부에는 캡핑층(340)이 배치될 수 있다. 캡핑층(340)은 대향전극(330)보다 낮은 굴절률을 가지며, 유기 발광층(321)을 포함하는 중간층(320)에서 발생된 빛이 전반사되어 외부로 방출되지 않는 비율을 감소시켜 광효율을 향상시키는 역할을 할 수 있다.
예시적으로, 캡핑층(340)은 폴리(3,4-에틸렌디옥시티오펜)(Poly(3,4- ethylenedioxythiophene), PEDOT), 4,4'－비스[N-(3-메틸페닐)-N-페닐 아미노]비페닐(TPD), 4,4',4''-트리스[(3-메틸페닐)페닐 아미노]트리페닐아민(m-MTDATA), 1,3,5-트리스[N,N-비스(2-메틸페닐)-아미노]-벤젠(o-MTDAB), 1,3,5-트리스[N,N-비스(3-메틸페닐)-아미노]-벤젠(m-MTDAT), 1,3,5-트리스[N,N-비스(4-메틸페닐)-아미노]-벤젠(p-MTDAB), 4,4'－비스[N,N-비스(3-메틸페닐)-아미노]-디페닐메탄(BPPM), 4,4'－디카르바졸릴-1,1'－비페닐(CBP), 4,4',4''-트리스(N-카르바졸)트리페닐아민(TCTA), 2,2',2''-(1,3,5-벤젠톨릴)트리스-[1-페닐-1H-벤조이미다졸](TPBI), 및 3-(4-비페닐)-4-페닐-5-t-부틸페닐-1,2,4-트리아졸(TAZ)과 같은 유기물을 포함할 수 있다.
또는, 캡핑층(340)은 산화 아연(zinc oxide), 산화 티타늄(titanium oxide), 산화 지르코늄(zirconium oxide), 산화 질소(silicon nitride), 산화 나이오븀(niobium oxide), 산화 탄탈(tantalum oxide), 산화 주석(tin oxide), 산화 니켈(nickel oxide), 질화 인듐(indium nitride), 및 질화 갈륨(gallium nitride)과 같은 무기물을 포함할 수 있다. 물론, 캡핑층(340)을 형성할 수 있는 물질은 이에 한정되는 것은 아니며 다양한 물질들로 형성될 수 있다.
캡핑층(340)상에는 커버층(미도시)이 배치될 수 있다. 커버층은 플라즈마 등을 이용한 후속 공정 과정에서 발생할 수 있는 손상으로부터 유기발광소자(OLED)를 보호한다. 커버층은 플루오린화 리튬(LiF; lithium fluoride)을 포함할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 단면도이다. 도 9에 있어서, 도 8과 동일한 참조부호는 동일 부재를 일컫는 바, 이들의 중복 설명은 생략한다.
도 9를 참조하면, 로드 유닛(LU)은 절연층(112, 113, 115)을 사이에 두고 적어도 일부 중첩된 로드 반도체층(L10), 제1로드 도전층(L20), 및 제2로드 도전층(L30)을 포함하며, 상기 로드 반도체층(L10)은 상기 제2로드 도전층(L30)과 제1컨택홀(CNT1)을 통해서 접속된다.
또한, 더미 유닛(DU)은 절연층(112, 113, 115)을 사이에 두고 적어도 일부 중첩된 더미 반도체층(D10), 제1더미 도전층(D20), 및 제2더미 도전층(D30)을 포함하며, 상기 더미 반도체층(D10) 및 상기 제1더미 도전층(D20)은 상기 제2더미 도전층(D30)과 각각 제2컨택홀(CNT2) 및 제3컨택홀(CNT3)을 통해서 접속된다.
본 실시예에서, 제1로드 도전층(L20) 및/또는 제1더미 도전층(D20)은 제2게이트 절연층(113) 상부에 배치될 수 있다. 즉, 제1로드 도전층(L20) 및/또는 제1더미 도전층(D20)은 제2스토리지 축전판(CE2)와 동일층에 동일한 물질로 구비될 수 있다. 이에 따라, 제1로드 도전층(L20)과 로드 반도체층(L10) 사이에는 제1게이트절연층(112) 및 제2게이트 절연층(113)이 배치되는 바, 제1로드 도전층(L20)과 로드 반도체층(L10) 사이의 거리가 멀어질 수 있어, 정전기 방전에 의한 손상을 최소화할 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 평면도이다. 도 10에 있어서, 도 6과 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 10을 참조하면, 제제1영역(R1)과 제2영역(R2)은 제1방향을 따라 배치되며, 제1비표시영역(NDA1)은 제제1영역(R1)과 제2영역(R2)를 둘러싸고, 표시영역(DA)은 제1비표시영역(NDA1)을 둘러싸며 배치된다.
표시영역(DA)에는 복수의 화소(P)들이 배치되고, 제1비표시영역(NDA1)에는 제3로드 매칭 영역(LMA3), 제4로드 매칭 영역(LMA4), 및 더미 영역(DMA)이 배치될 수 있다.
본 실시예에서, 제3로드 매칭 영역(LMA3) 및 제4로드 매칭 영역(LMA4)은 제제1영역(R1) 및 제2영역(R2) 사이에 배치될 수 있다. 즉, 제3로드 매칭 영역(LMA3)은 제1영역(R1)의 우측에 배치될 수 있고, 제4로드 매칭 영역(LMA4)는 제2영역(R2)의 좌측에 배치될 수 있다.
로드 매칭 영역(LMA3,4)의 위치는 데드 스페이스(dead space)의 영역의 크기를 고려하여 설정될 수 있다. 예컨대, 로드 매칭 영역(LMA3, 4)에 포함되는 로드 유닛(LU)의 개수가 많이 필요한 경우, 제1영역(R1) 좌측의 비표시영역의 공간이 부족할 수 있다. 이에 따라, 로드 매칭 영역(LMA3, 4)을 제1영역(R1)과 제2영역(R2) 사이로 설정하여, 제1비표시영역(NDA1)의 공간을 효율적으로 활용할 수 있다.
로드 매칭 영역(LMA3, 4)을 제1영역(R1)과 제2영역(R2) 사이로 설정하는 경우, 로드 매칭 영역(LMA3, 4)의 로드 유닛(LU)들과 연결되는 제1스캔라인(SLa)들은 제1영역(R1) 또는 제2영역(R2)의 가장자리를 따라 우회할 수 있다.
이러한, 제1스캔라인(SLa)들은 그 일부는 제1영역(R1)의 상부를 따라 우회하며, 나머지는 제1영역(R1)의 하부를 따라 우회할 수 있다. 이에 따라, 제3로드 매칭 영역(LMA3)은 상부 로드 영역(LMA3-1) 및 하부 로드 영역(LMA3-2)로 구분될 수 있다.
일부 실시예에서, 상기 상부 로드 영역(LMA3-1) 및 하부 로드 영역(LMA3-2)의 제1방향으로의 폭은 제2방향을 따라 점진적으로 커지다가 다시 작아지는 형상으로 구비될 수 있다. 마찬가지로, 제4로드 매칭 영역(LMA4)은 상부 로드 영역(LMA4-1) 및 하부 로드 영역(LMA4-2)로 구분될 수 있다.
더미 영역(DMA)은 제3로드 매칭 영역(LMA3) 및 제4로드 매칭 영역(LMA4) 사이에서, 상기 제3로드 매칭 영역(LMA3) 및 제4로드 매칭 영역(LMA4)과 이격되어 배치될 수 있다.
제2방향으로 연장된 데이터라인(DLa, DLb)들은 상기 제3로드 매칭 영역(LMA3), 제4로드 매칭 영역(LMA4), 및 더미 영역(DMA)과 중첩되어 배치될 수 있다.
한편, 제3로드 매칭 영역(LMA3) 및 제4로드 매칭 영역(LMA4)에 포함되는 로드 유닛은 도 7 내지 도 9를 참조하여 설명한 로드 유닛(LU)의 구조를 가질 수 있으며, 더미 영역(LMA)에 포함되는 더미 유닛(DU)은 도 7 내지 도 9를 참조하여 설명한 더미 유닛(DU)의 구조를 가질 수 있음은 물론이다.
도 11은 본 발명의 또 다른 실시예에 따른 표시 패널의 일부를 나타낸 개략적인 평면도이다. 도 11에 있어서, 도 6 및 도 10과 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 10을 참조하면, 제1영역(R1)과 제2영역(R2)은 제1방향을 따라 배치되며, 제1비표시영역(NDA1)은 제1영역(R1)과 제2영역(R2)를 둘러싸고, 표시영역(DA)은 제1비표시영역(NDA1)을 둘러싸며 배치된다.
표시영역(DA)에는 복수의 화소(P)들이 배치되고, 제1비표시영역(NDA1)에는 제1내지 제4로드 매칭 영역(LMA1~4) 및 더미 영역(DMA)이 배치될 수 있다.
제1로드 매칭 영역(LMA1)은 제1영역(R1)의 좌측에 배치되고, 제2로드 매칭 영역(LMA2)은 제2영역(R2)의 우측에 배치될 수 있다. 또한, 제3로드 매칭 영역(LMA3) 및 제4로드 매칭 영역(LMA4)은 제1영역(R1) 및 제2영역(R2) 사이에 배치될 수 있다. 즉, 제3로드 매칭 영역(LMA3)은 제1영역(R1)의 우측에 배치될 수 있고, 제4로드 매칭 영역(LMA4)는 제2영역(R2)의 좌측에 배치될 수 있다.
로드 매칭 영역(LMA1~4)이 제1영역(R1), 제2영역(R2)의 좌측 및 우측에 배치됨에 따라, 로드 매칭 영역(LMA1~4)에 연결되는 제1스캔라인(SLa)들 중 일부는 제1영역(R1) 또는 제2영역(R2)의 가장자리를 따라 우회하게 되며, 나머지는 우회하지 않을 수 있다.
로드 매칭 영역(LMA1~4)의 위치는 데드 스페이스(dead space)의 영역의 크기를 고려하여 설정될 수 있다. 즉, 제1스캔라인(SLa)들 중 일부는 제1영역(R1)의 좌측에서 제1로드 매칭 영역(LMA1)과 연결되도록 하고, 일부는 제1영역(R1)의 우측에서 제3로드 매칭 영역(LMA3)과 연결되도록 하여, 로드 매칭 영역(LMA1~4)이 제1비표시영역(NDA1)에 효율적으로 분배되도록 할 수 있다.
본 발명의 실시예들에 있어서, 투과 영역이 2개인 경우를 예로 들어 설명하였으나, 본 발명은 이에 한정되지 않는다. 본 발명은 도 12 및 도 13과 같이 투과 영역이 3개 또는 4개, 그리고 그 이상의 경우에도 적용될 수 있음은 물론이다.
도 12과 같이, 투과영역인 제3영역(R3)가 제1영역(R1) 및 제2영역(R2) 사이에 배치될 수 있다. 즉, 제1방향을 따라, 제1영역(R1), 제3영역(R3), 및 제2영역(R2)이 나란히 배치될 수 있다. 또는 도 13과 같이, 투과영역인 제3영역(R3) 및 제4영역(R4)가 제1영역(R1) 및 제2영역(R2) 사이에 배치될 수 있다. 즉, 제1방향을 따라, 제1영역(R1), 제3영역(R3), 제4영역(R4) 및 제2영역(R2)이 나란히 배치될 수 있다.
제1방향을 따라 연장되는 스캔라인들(SLa, SLb) 중 제1스캔라인(SLa)들은 제1영역(R1)의 좌측 및 제2영역(R2)의 우측에서 단선되어 구비되며, 제1스캔라인(SLa)들은 로드 매칭 영역(LMA1, 2)의 로드 유닛들과 연결될 수 있다.
더미 영역(DMA)은 상기 로드 매칭 영역(LMA1, 2)이 배치되지 않는 제1비표시영역(NDA1)에 배치되며, 상기 로드 매칭 영역(LMA1, 2)와 이격되어 형성될 수 있다.
제2방향을 따라 연장되는 데이터라인들(DLa, DLb)은 상기 로드 매칭 영역(LMA) 또는 더미 영역(DMA)과 중첩되도록 배치될 수 있다.
한편, 로드 매칭 영역(LMA)의 위치는 다양하게 변형될 수 있다. 로드 매칭 영역(LMA)은 제1 내지 제4영역(R1 ~4)의 상부 또는 하부에 대응하여 배치될 수 있는 등 다양한 변형이 가능하다. 일 예로, 도 13에 있어서는 제1비표시영역의 중간의 상부 및 하부에 로드 매칭 영역(LMA5, 6)이 배치되는 것을 도시하고 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판
111: 버퍼층
112: 제1게이트절연층
113: 제2게이트절연층
115: 층간절연층
117: 비아층
118: 추가 비아층
119: 화소정의막
310: 화소전극
320: 중간층
321: 유기발광층
322: 제1공통층
323: 제2공통층
330: 대향전극
340: 캡핑층
LU : 로드 유닛
LMA : 로드 매칭 영역
DU : 더미 유닛
DMA: 더미 영역

Claims (20)

  1. 제1영역 및 제2영역, 상기 제1영역 및 상기 제2영역을 둘러싸는 비표시영역, 및 상기 비표시영역을 둘러싸는 표시영역을 구비한 기판;
    상기 표시영역에 배치된 복수의 화소들;
    상기 복수의 화소들에 신호를 공급하는 배선들;
    상기 배선들 중 제1배선들과 연결되며, 상기 비표시영역에 배치된 로드 유닛(load unit)들을 포함하는 로드 매칭 영역(load matching area); 및
    상기 비표시영역에서 상기 로드 유닛과 이격된 더미 유닛(dummy unit)들을 포함하는 더미 영역(dummy area);을 포함하며,
    상기 로드 유닛은, 절연층을 사이에 두고 적어도 일부 중첩된 로드 반도체층, 제1로드 도전층, 및 제2로드 도전층을 포함하며, 상기 로드 반도체층은 상기 제2로드 도전층과 제1컨택홀을 통해서 접속되며,
    상기 더미 유닛은, 절연층을 사이에 두고 적어도 일부 중첩된 더미 반도체층, 제1더미 도전층, 및 제2더미 도전층을 포함하며, 상기 더미 반도체층 및 상기 제1더미 도전층은 상기 제2더미 도전층과 각각 제2컨택홀 및 제3컨택홀을 통해서 접속된, 표시 패널.
  2. 제1항에 있어서,
    상기 제1배선들은 상기 비표시영역으로 연장되어 상기 제1로드 도전층과 연결되는, 표시 패널.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1영역 및 상기 제2영역은 제1방향을 따라 좌측에서 우측으로 배열되며,
    상기 로드 매칭 영역은 제1영역의 좌측에 배치된 제1로드 매칭 영역 및 상기 제2영역의 우측에 배치된 제2로드 매칭 영역을 포함하는, 표시 패널.
  5. 제4항에 있어서,
    상기 제1로드 매칭 영역은 제1방향의 반대방향으로 볼록한 형상을 구비한, 표시 패널.
  6. 제4항에 있어서,
    상기 로드 매칭 영역은 제1영역의 우측에 배치된 제3로드 매칭 영역 및 상기 제2영역의 좌측에 배치된 제4로드 매칭 영역을 더 포함하는, 표시 패널.
  7. 제6항에 있어서,
    상기 제3로드 매칭 영역은 상기 제1방향의 수직인 제2방향을 따라 배치된 상부 영역 및 하부 영역을 포함하며, 상기 상부 영역 및 하부 영역의 제1방향으로의 폭은 상기 제2방향을 따라 점진적으로 커지다가 다시 작아지는, 표시 패널.
  8. 제6항에 있어서,
    상기 제1로드 매칭 영역의 로드 유닛들은 상기 제1영역을 우회하는 배선들을 통해서 상기 제3로드 매칭 영역의 로드 유닛들과 연결된, 표시 패널.
  9. 제1항에 있어서,
    상기 제1영역 및 상기 제2영역은 제1방향을 따라 좌측에서 우측으로 배열되며,
    상기 로드 매칭 영역은 제1영역의 우측에 배치된 제3로드 매칭 영역 및 상기 제2영역의 좌측에 배치된 제4로드 매칭 영역을 포함하는, 표시 패널.
  10. 제9항에 있어서,
    상기 제3로드 매칭 영역과 연결되는 상기 제1배선들은 상기 제1영역의 가장자리를 따라 우회하는, 표시 패널.
  11. 제1영역 및 제2영역, 상기 제1영역 및 상기 제2영역을 둘러싸는 비표시영역, 및 상기 비표시영역을 둘러싸는 표시영역을 구비한 기판;
    상기 표시영역에 배치된 복수의 화소들;
    상기 복수의 화소들과 연결되며 제1방향으로 연장된 스캔라인들;
    상기 복수의 화소들과 연결되며, 상기 제1방향과 교차하는 제2방향으로 연장된 데이터라인들; 및
    상기 스캔라인들 중 제1스캔라인들과 연결되며, 상기 비표시영역에 배치된 로드 유닛(load unit)들을 포함하는 로드 매칭 영역(load matching area);을 포함하며,
    상기 로드 유닛 각각은, 절연층을 사이에 두고 적어도 일부 중첩된 로드 반도체층, 제1로드 도전층, 및 제2로드 도전층을 포함하며, 상기 로드 반도체층은 상기 제2로드 도전층과 전기적으로 연결되고,
    상기 로드 유닛들은 상기 데이터라인들 중 일부와 중첩되고,
    상기 데이터라인들은 서로 다른 층에 배치된 제1데이터라인들 및 제2데이터라인들을 포함하며, 상기 제1데이터라인들과 상기 제2데이터라인들은 상기 제1영역 및 상기 제2영역을 우회하는 영역에서 서로 교번적으로 배치된, 표시 패널.
  12. 제11항에 있어서,
    상기 제2로드 도전층은 상기 데이터라인들과 동일층에 배치되되, 상기 데이터라인들과 이격되어 배치되는, 표시 패널.
  13. 제11항에 있어서,
    상기 제1로드 도전층은 상기 데이터라인들 중 일부와 중첩되는, 표시 패널.
  14. 삭제
  15. 제11항에 있어서,
    상기 제1영역과 상기 제2영역 사이에 배치되며, 더미 유닛을 포함하는 더미 영역;을 더 포함하며,
    상기 더미 유닛은, 절연층을 사이에 두고 적어도 일부 중첩된 더미 반도체층, 제1더미 도전층, 및 제2더미 도전층을 포함하며, 상기 더미 반도체층 및 상기 제1더미 도전층은 상기 제2더미 도전층과 각각 제2컨택홀 및 제3컨택홀을 통해서 접속된, 표시 패널.
  16. 제11항에 있어서,
    상기 제1영역 및 상기 제2영역은 제1방향을 따라 좌측에서 우측으로 배열되며,
    상기 로드 매칭 영역은 제1영역의 좌측에 배치된 제1로드 매칭 영역 및 상기 제2영역의 우측에 배치된 제2로드 매칭 영역을 포함하는, 표시 패널.
  17. 제16항에 있어서,
    상기 로드 매칭 영역은 제1영역의 우측에 배치된 제3로드 매칭 영역 및 상기 제2영역의 좌측에 배치된 제4로드 매칭 영역을 더 포함하는, 표시 패널.
  18. 제11항에 있어서,
    상기 제1영역 및 상기 제2영역은 제1방향을 따라 좌측에서 우측으로 배열되며,
    상기 로드 매칭 영역은 제1영역의 우측에 배치된 제3로드 매칭 영역 및 상기 제2영역의 좌측에 배치된 제4로드 매칭 영역을 포함하는, 표시 패널.
  19. 제11항에 있어서,
    상기 제1영역 및 상기 제2영역 사이에 배치된 제3영역을 더 포함하며,
    상기 제1영역, 상기 제3영역, 및 상기 제2영역은 제1방향을 따라 좌측에서 우측으로 배열되며,
    상기 로드 매칭 영역은 제1영역의 좌측에 배치된 제1로드 매칭 영역 및 상기 제2영역의 우측에 배치된 제2로드 매칭 영역을 포함하는, 표시 패널.
  20. 제11항에 있어서,
    상기 복수의 화소들에 구동전압을 인가하는 구동전압선;을 더 포함하며,
    상기 제2로드 도전층은 상기 구동전압선과 연결된, 표시 패널.
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