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KR102876875B1 - 반도체 장치 - Google Patents

반도체 장치

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KR102876875B1
KR102876875B1 KR1020200091624A KR20200091624A KR102876875B1 KR 102876875 B1 KR102876875 B1 KR 102876875B1 KR 1020200091624 A KR1020200091624 A KR 1020200091624A KR 20200091624 A KR20200091624 A KR 20200091624A KR 102876875 B1 KR102876875 B1 KR 102876875B1
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gate electrode
channel
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이경환
김용석
김현철
유성원
홍재호
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삼성전자주식회사
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Abstract

반도체 장치는, 기판 상에 형성된 게이트 전극, 상기 기판 상에 형성되어 상기 게이트 전극의 측벽을 둘러싸는 채널, 및 상기 기판 상에 형성되어, 상기 기판의 상면에 평행한 제1 방향으로의 상기 게이트 전극의 양 측들에 각각 형성된 소스/드레인 전극들을 포함할 수 있으며, 상기 채널의 상기 기판 상면에 평행한 수평 방향으로의 두께는 상기 기판 상면에 수직한 수직 방향을 따라 일정하지 않고 변동할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 상세하게 본 발명은 산화물 반도체 물질을 포함하는 채널을 갖는 반도체 장치에 관한 것이다.
종래 산화물 반도체를 포함하는 채널을 갖는 트랜지스터는 상기 채널 상에 소스/드레인 전극들이 형성되고, 이들 사이에 게이트 전극이 형성되는데, 상기 채널에 불순물을 도핑할 수 없으므로 상기 소스 전극과 상기 드레인 전극 사이의 거리가 증가할수록 온-전류가 감소하고 스윙 특성이 열화된다. 이에 상기 소스 전극과 상기 드레인 전극 사이의 거리를 감소시키는 경우, 상기 소스/드레인 전극들과 상기 게이트 전극 사이의 기생 커패시턴스가 증가하고, 이들 사이에 형성된 절연막이 항복전압에 의해 터지는 현상이 발생한다.
본 발명의 과제는 우수한 특성을 갖는 반도체 장치를 제공하는 데 있다.
상기 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 게이트 전극, 상기 기판 상에 형성되어 상기 게이트 전극의 측벽을 둘러싸는 채널, 및 상기 기판 상에 형성되어, 상기 기판의 상면에 평행한 제1 방향으로의 상기 게이트 전극의 양 측들에 각각 형성된 소스/드레인 전극들을 포함할 수 있으며, 상기 채널의 상기 기판 상면에 평행한 수평 방향으로의 두께는 상기 기판 상면에 수직한 수직 방향을 따라 일정하지 않고 변동할 수 있다.
상기 본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 게이트 전극, 상기 기판 상에 형성되어 상기 게이트 전극의 측벽을 둘러싸는 채널, 및 상기 기판 상에 형성되어, 상기 기판의 상면에 평행한 제1 방향으로의 상기 게이트 전극의 양 측들에 각각 형성된 소스/드레인 전극들을 포함할 수 있으며, 상기 게이트 전극과 상기 각 소스/드레인 전극들 사이의 상기 제1 방향으로의 거리는 상기 기판 상면에 수직한 수직 방향을 따라 일정하지 않고 변동할 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 게이트 전극, 상기 기판 상에 형성되어 상기 게이트 전극의 측벽을 둘러싸는 채널, 상기 기판 상에 형성되어, 상기 기판의 상면에 평행한 수평 방향으로의 상기 게이트 전극의 양 측들에 각각 형성된 소스/드레인 전극들, 상기 게이트 전극 상에 형성된 제1 콘택 플러그, 상기 소스/드레인 전극들 상에 각각 형성된 제2 및 제3 콘택 플러그들, 및 상기 제1 내지 제3 콘택 플러그들의 상면에 각각 접촉하는 제1 내지 제3 배선들을 포함할 수 있으며, 상기 채널의 상기 수평 방향으로의 두께는 상기 기판 상면에 수직한 수직 방향을 따라 일정하지 않고 변동하고, 이에 대응하여 상기 각 소스/드레인 전극들의 상기 수평 방향으로의 두께도 상기 수직 방향을 따라 일정하지 않고 변동할 수 있으며, 상기 제1 콘택 플러그와 상기 각 제2 및 제3 콘택 플러그들 사이의 상기 수평 방향으로의 거리는 상기 게이트 전극과 상기 각 소스/드레인 전극들 사이의 상기 수평 방향으로의 거리의 최소값보다 클 수 있다.
예시적인 실시예들에 따른 반도체 장치는 증가된 온-전류, 및 향상된 성능 및 부임계 스윙 특성을 가질 수 있다. 특히, 채널이 산화물 반도체 물질을 포함하는 경우에도 온-전류가 낮지 않을 수 있으며, 게이트 전극과 소스/드레인 전극 사이에 형성된 채널이 증가된 폭을 가짐으로써, 상기 효과가 배가될 수 있다.
한편, 게이트 전극 상에 형성된 콘택 플러그와 소스/드레인 전극 상에 형성된 콘택 플러그 사이의 이격 거리가 클 수 있으며, 이에 따라 이들 사이의 기생 커패시턴스가 감소될 수 있고, 이들 사이에 형성된 절연막이 항복전압에 의해 터지는 현상이 감소될 수 있다.
도 1 및 2는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다.
도 3 내지 도 21은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 22는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 23은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 24 및 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 26 내지 도 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1 및 2는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다. 도 1은 평면도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이다.
이하에서는 기판(100) 상면에 평행하고 서로 교차하는 두 개의 수평 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하고, 기판(100) 상면에 수직한 수직 방향을 제3 방향(D3)으로 정의한다. 예시적인 실시예들에 있어서, 제1 및 제2 방향들(D1, D2)은 서로 직교할 수 있다.
도 1 및 2를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 게이트 전극(250), 게이트 전극(250)의 측벽을 둘러싸는 채널(180), 기판(100) 상에 형성되어 제1 방향(D1)으로의 게이트 전극(250)의 양 측들에 각각 형성된 소스/드레인 전극들(260, 265), 게이트 전극(250) 상에 형성된 제1 콘택 플러그(280), 소스/드레인 전극들(260, 265) 상에 각각 형성된 제2 및 제3 콘택 플러그들(290, 295), 및 제1 내지 제3 콘택 플러그들(280, 290, 295)의 상면에 각각 접촉하는 제1 내지 제3 배선들(310, 320, 325)을 포함할 수 있다.
또한, 상기 반도체 장치는 패드막(110), 식각 저지막(120), 절연막(130), 분리막(150), 게이트 절연 패턴(190) 및 배리어 패턴(230)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaAs, AlGaAs, InAs, InGaAs 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다.
기판(100) 상에는 패드막(110) 및 식각 저지막(120)이 순차적으로 적층될 수 있다. 패드막(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 식각 저지막(120)은 예를 들어, 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다.
예시적인 실시예에 있어서, 게이트 전극(250)은 제1 방향(D1)으로 서로 이격된 소스/드레인 전극들(260, 265) 사이에서 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이에, 도면 상에서는 서로 대응하는 소스/드레인 전극들(260, 265) 사이에 서로 이격된 2개의 게이트 전극들(250)이 도시되어 있다. 다만, 본 발명의 개념은 이에 한정되지는 않으며, 서로 대응하는 소스/드레인 전극들(260, 265) 사이에서 1개의 게이트 전극(250)만이 형성될 수도 있다.
게이트 전극(250)은 예를 들어, 텅스텐, 구리, 알루미늄, 티타늄, 탄탈륨 등과 같은 금속을 포함할 수 있다.
게이트 전극(250)의 측벽 및 저면은 게이트 절연 패턴(190)에 의해 커버될 수 있다. 게이트 절연 패턴(190)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
채널(180)은 게이트 전극(250)의 측벽 및 저면을 커버하는 게이트 절연 패턴(190)의 측벽 및 저면을 커버할 수 있으며, 이에 따라 게이트 전극(250)의 측벽을 둘러쌀 수 있다.
예시적인 실시예들에 있어서, 채널(180)은 상기 수평 방향으로의 두께가 제3 방향(D3) 즉, 상기 수직 방향을 따라 일정하지 않고 변동될 수 있다. 즉, 게이트 절연 패턴(190)에 접촉하는 내측벽과는 달리, 이에 접촉하지 않는 채널(180)의 외측벽은 제3 방향(D3)을 따라 편평하지 않고 요철 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 채널(180)은 상기 수평 방향으로 상대적으로 큰 두께를 갖는 제1 부분, 및 상기 수평 방향으로 상대적으로 작은 두께를 갖는 제2 부분을 포함할 수 있으며, 상기 제1 및 제2 부분들은 제3 방향(D3)을 따라 교대로 반복적으로 적층될 수 있다. 이때, 채널(180)의 상기 제2 부분은 절연막(130)의 측벽과 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 방향(D1)으로 서로 이격된 소스/드레인 전극들(260, 265) 사이에서 제2 방향(D2)을 따라 서로 이격된 복수의 게이트 전극들(250)의 측벽을 각각 둘러싸는 채널들(180)은 이들 사이에서 서로 연결될 수 있다. 다만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 복수의 게이트 전극들(250)의 측벽을 각각 둘러싸는 채널들(180)이 서로 연결되지 않고 서로 이격될 수도 있다. 이 경우, 채널들(180)의 상기 제1 부분들 사이에는 예를 들어, 실리콘 질화물과 같은 질화물을 포함하는 제1 희생막(140, 도 9 및 10 참조)의 일부가 잔류할 수 있다.
예시적인 실시예들에 있어서, 채널(180)은 산화물 반도체 물질을 포함할 수 있다. 상기 산화물 반도체는 예를 들어, 바륨 주석 산화물(BaSnO3), 아연 산화물(ZnO), 적층된 란타늄 알루미네이트/스트론튬 티타네이트(LaAlO3/SrTiO3), 갈륨 산화물(Ga2O3), 주석 산화물(SnO2), 인듐 산화물(In2O3), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide: IGZO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide: IZTO), 인듐 주석 산화물(Indium Tin Oxide: ITO), 인듐 텅스텐 주석 산화물(Indium Tungsten Tin Oxide: IWZO), 인듐 아연 산화물(Indium Zinc Oxide: IZO) 등을 포함할 수 있다.
다만, 본 발명의 개념은 채널(180)이 산화물 반도체 물질을 포함하는것에 국한되지는 않으며, 다른 물질을 포함할 수도 있다. 이에 따라, 다른 실시예들에 있어서, 채널(180)은 비정질 실리콘, 폴리실리콘, 단결정 실리콘, 실리콘-게르마늄 등을 포함할 수 있다. 또 다른 실시예들에 있어서, 채널(180)은 2차원 물질 즉, 탄소나노튜브(Carbon NanoTube: CNT)나, 혹은 몰리브덴 텔루라이드(MoTe2), 몰리브덴 디설파이드(MoS2) 등과 같은 전이금속 칼코겐 화합물(Transition Metal Dichalcogenides: TMDC)을 포함할 수 있다.
각 소스/드레인 전극들(260, 265)은 제3 방향(D3)으로 연장되는 수직부, 및 이로부터 상기 수평 방향으로 연장되는 수평부를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 수평부는 제3 방향(D3)으로 서로 이격되도록 복수 개로 형성될 수 있으며, 이에 따라 각 소스/드레인 전극들(260, 265)은 상기 수평 방향으로의 폭이 제3 방향(D3)을 따라 주기적으로 증감될 수 있다.
예시적인 실시예들에 있어서, 채널(180)의 상기 제1 부분은 제1 방향(D1)을 따라 각 소스/드레인 전극들(260, 265)의 상기 수평부에 대향할 수 있으며, 채널(180)의 상기 제2 부분은 제1 방향(D1)을 따라 각 소스/드레인 전극들(260, 265)의 상기 수직부에 대향할 수 있다. 이때, 채널(180)의 상기 제2 부분과 각 소스/드레인 전극들(260, 265)의 상기 수직부 사이에는 절연막(130)이 개재될 수 있다.
예시적인 실시예들에 있어서, 채널(180)의 상기 제1 부분에 대향하는 각 소스/드레인 전극들(260, 265)의 상기 수평부의 측벽과 게이트 전극(250)의 측벽 사이의 제1 이격 거리(S1)는 채널(180)의 상기 제2 부분에 대향하는 각 소스/드레인 전극들(260, 265)의 상기 수직부의 측벽과 게이트 전극(250)의 측벽 사이의 제2 이격 거리(S2)보다 작을 수 있다. 즉, 게이트 전극(250)의 측벽을 둘러싸는 채널(180)의 상기 제1 부분이 상기 제2 부분보다 더 큰 두께를 갖지만, 각 소스/드레인 전극들(260, 265)에서 채널(180)의 상기 제1 부분에 대응하는 상기 수평부가 채널(180)의 상기 제2 부분에 대응하는 상기 수직부보다 더 큰 폭을 가짐으로써, 상기 수직부에 비해 게이트 전극(250)에 이르는 거리가 더 작을 수 있다.
이에 따라, 게이트 전극(250)과 각 소스/드레인 전극들(260, 265) 사이의 제1 방향(D1)으로의 거리는 제3 방향(D3)을 따라 일정하지 않고 변동될 수 있다. 특히, 채널(180)의 상기 제1 및 제2 부분들이 제3 방향(D3)을 따라 교대로 반복적으로 배치되고 또한 각 소스/드레인 전극들(260, 265)의 상기 수평부 및 수직부가 제3 방향(D3)을 따라 교대로 반복적으로 배치되므로, 게이트 전극(250)과 각 소스/드레인 전극들(260, 265) 사이의 제1 방향(D1)으로의 거리는 제3 방향(D3)을 따라 주기적으로 증감될 수 있다.
예시적인 실시예들에 있어서, 게이트 전극(250)의 제1 방향(D1)으로의 양 측들에 각각 형성된 소스/드레인 전극들(260, 265) 중 하나는 소스 전극, 다른 하나는 드레인 전극 역할을 수행할 수 있다. 각 소스/드레인 전극들(260, 265) 은 예를 들어, 텅스텐, 구리, 알루미늄, 티타늄, 탄탈륨 등과 같은 금속을 포함할 수 있다.
배리어 패턴(230)은 각 소스/드레인 전극들(260, 265)의 측벽 및 저면을 커버할 수 있다. 이에 따라, 각 소스/드레인 전극들(260, 265)의 상기 수평부의 측벽을 커버하는 배리어 패턴(230)은 이에 대향하는 채널(180)의 상기 제1 부분의 측벽과 접촉할 수 있다. 배리어 패턴(230)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물, 혹은 예를 들어 티타늄, 탄탈륨과 같은 금속을 포함할 수 있다.
각 소스/드레인 전극들(260, 265) 및 배리어 패턴(230)은 함께 소스/드레인 전극 구조물을 형성할 수 있다.
절연막(130)은 제3 방향(D3)을 따라 서로 이격되는 복수의 층들에 형성될 수 있으며, 채널(180)의 상기 제2 부분 및 각 소스/드레인 전극들(260, 265)의 상기 수평부와 동일한 높이에 형성되어 이들 사이에 개재될 수 있다. 절연막(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
분리막(150)은 식각 저지막(120) 상에 형성되어, 게이트 전극(250), 게이트 절연 패턴(190), 채널(180), 소스/드레인 전극들(260, 265), 배리어 패턴(230), 및 절연막(130)을 각각 포함하는 구조물들 사이를 분리시킬 수 있으며, 이에 따라 상기 구조물들은 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 분리막(150)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 절연막(130)과 병합될 수도 있다.
예시적인 실시예들에 있어서, 제1 콘택 플러그(280)는 게이트 전극(250) 상에서 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 또한, 각 제2 및 제3 콘택 플러그들(290, 295)은 대응하는 소스/드레인 전극들(260, 265) 상에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으나, 역시 본 발명의 개념은 반드시 이에 한정되지는 않는다. 제1 내지 제3 콘택 플러그들(280, 290, 295)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 콘택 플러그(280)와 각 제2 및 제3 콘택 플러그들(290, 295) 사이의 제1 방향(D1)으로의 제3 이격 거리(S3)는 게이트 전극(250)과 각 소스/드레인 전극들(260, 265) 사이의 제1 방향(D1)으로의 거리의 최소값 즉, 제1 이격 거리(S1)보다 클 수 있다. 나아가, 제3 이격 거리(S3)는 게이트 전극(250)과 각 소스/드레인 전극들(260, 265) 사이의 제1 방향(D1)으로의 거리의 최대값 즉, 제2 이격 거리(S2)보다도 클 수 있다.
제1 배선(310)은 제1 방향(D1)으로 연장될 수 있으며, 게이트 전극(250) 상에서 제1 방향(D1)을 따라 배치된 복수의 제1 콘택 플러그들(280)의 상면에 공통적으로 접촉할 수 있다. 또한 각 제2 및 제3 배선들(320, 325)은 대응하는 소스/드레인 전극들(260, 265) 상에서 제2 방향(D2)을 따라 배치된 복수의 제2 및 제3 콘택 플러그들(290, 295)의 상면에 공통적으로 접촉할 수 있다.
제1 내지 제3 배선들(310, 320, 325)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
전술한 바와 같이, 상기 반도체 장치에서 각 소스/드레인 전극들(260, 265)은 제3 방향(D3)으로 연장되는 수직부 및 이로부터 상기 수평 방향으로 연장되는 수평부를 포함하며, 게이트 전극(250)으로부터 각 소스/드레인 전극들(260, 265)에 이르는 최소 이격 거리는 게이트 전극(250)으로부터 상기 수평부에 이르는 제1 이격 거리(S1)로서 이는 게이트 전극(250)으로부터 상기 수직부에 이르는 제2 이격 거리(S2)보다 작을 수 있다.
그런데, 게이트 전극(250)과 각 소스/드레인 전극들(260, 265)의 상기 수직부 사이에 형성된 채널(180)의 상기 제2 부분은 절연막(130)에 의해서 실질적으로 채널 역할을 수행하지 않으며, 게이트 전극(250)과 각 소스/드레인 전극들(260, 265)의 상기 수평부 사이에 형성된 채널(180)의 상기 제1 부분이 실질적으로 채널 역할을 수행할 수 있다. 이에 따라, 게이트 전극(250), 채널(180) 및 소스/드레인 전극들(260, 265)을 포함하는 트랜지스터에서, 실질적으로 채널 역할을 수행하는 채널(180)의 상기 제1 부분이 가운데에 형성된 게이트 전극(250)과 각 소스/드레인 전극들(260, 265) 사이의 거리는 작은 값을 가질 수 있으며, 결국 상기 트랜지스터는 증가된 온-전류(on-current), 및 향상된 성능(performance) 및 부임계 스윙(subthreshold swing) 특성을 가질 수 있다.
특히, 채널(180)이 산화물 반도체 물질을 포함하는 경우, 예를 들어 실리콘을 포함하는 채널에 비해서, 낮은 오프-전류(off-current)를 갖는 대신에 낮은 모빌리티(mobility)에 의한 낮은 온-전류를 가질 수 있으나, 위와 같이 게이트 전극(250)과 각 소스/드레인 전극들(260, 265) 사이의 거리가 작은 값을 가짐으로써, 증가된 온-전류를 가질 수 있다.
나아가, 채널(180)의 상기 제1 부분이 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성되며 또한 각 소스/게이트 전극들(260, 265) 역시 이에 대향하여 상기 수평부가 제3 방향(D3)을 따라 복수 개로 형성되므로, 게이트 전극(250)과 각 소스/드레인 전극들(260, 265) 사이에 형성되어 실질적인 채널 역할을 수행하는 채널(180)의 상기 제1 부분의 제3 방향(D3)으로의 폭이 증가되는 효과를 가지므로, 전술한 효과는 배가될 수 있다.
한편, 게이트 전극(250) 상에 형성된 제1 콘택 플러그(280)와 소스/드레인 전극들(260, 265) 상에 각각 형성된 제2 및 제3 콘택 플러그들(290, 295) 사이의 제3 이격 거리(S3)는 게이트 전극(250)과 각 소스/드레인 전극들(260, 265) 사이의 최소 거리인 제1 이격 거리(S1)보다 더 클 수 있으며, 나아가 이들 사이의 제2 이격 거리(S2)보다도 더 클 수 있다. 이에 따라, 제1 콘택 플러그(280)와 각 제2 및 제3 콘택 플러그들(290, 295) 사이의 기생 커패시턴스가 감소될 수 있으며, 이들 사이에 형성된 제1 층간 절연막(270)이 항복전압(Breakdown Voltage: BV)에 의해 터지는 현상이 감소될 수 있다.
도 3 내지 도 21은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 3, 5, 7, 9, 11, 13, 15, 18 및 20은 평면도들이고, 도 4, 6, 8, 10, 12, 14, 16-17, 19 및 21은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이다.
도 3 및 4를 참조하면, 기판(100) 상에 패드막(110) 및 식각 저지막(120)을 순차적으로 적층한 후, 절연막(130) 및 제1 희생막(140)을 교대로 반복적으로 적층하여 식각 저지막(120) 상에 몰드막을 형성할 수 있다.
절연막(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 희생막(140)은 절연막(130)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물과 같은 질화물, 실리콘-게르마늄(SiG2), 폴리실리콘 등을 포함할 수 있으며, 식각 저지막(120)은 절연막(130) 및 제1 희생막(140)에 대해 식각 선택비를 갖는 물질, 예를 들어 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다.
도 5 및 6을 참조하면, 상기 몰드막을 부분적으로 식각하여 식각 저지막(120) 상면을 노출시키는 제1 개구를 형성한 후, 상기 제1 개구를 채우는 분리막(150)을 형성할 수 있다.
분리막(150)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 이에 따라, 분리막(150)은 절연막(130)과 병합될 수도 있다.
분리막(150)이 형성됨에 따라서, 절연막(130) 및 제1 희생막(140)을 포함하는 상기 몰드막은 제1 및 제2 방향들(D1, D2)로 서로 이격되는 복수의 몰드들로 분리될 수 있다. 일 실시예에 있어서, 상기 각 몰드들은 제1 방향(D1)으로 연장될 수 있다.
도 7 및 8을 참조하면, 상기 각 몰드들을 부분적으로 식각하여 식각 저지막(120) 상면을 노출시키는 제2 개구(160)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 개구(160)는 상기 각 몰드의 제1 방향(D1)으로의 가운데 부분에 제2 방향(D2)으로 서로 이격되도록 복수 개로 형성될 수 있으며, 도면 상에서는 상기 각 몰드들 내에 형성된 2개의 제2 개구들(160)이 도시되어 있다. 다만, 경우에 따라서는 상기 각 몰드들 내에 1개의 제2 개구(160)만이 형성될 수도 있다.
일 실시예에 있어서, 각 제2 개구들(160)은 제1 방향(D1)으로 연장될 수 있다.
도 9 및 10을 참조하면, 제2 개구(160)에 인접한 각 제1 희생막들(140) 부분을 제거하여 제1 리세스(170)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 리세스(170)는 습식 식각 공정을 통해 형성될 수 있으며, 이에 따라 최상층 제1 희생막(140)의 상부도 함께 제거될 수 있다. 제1 리세스(170)는 제2 개구(160)와 연통될 수 있으며, 제1 방향(D1)으로 적층된 절연막들(130) 사이에 형성된 제1 리세스(170)는 제2 개구(160)의 측벽으로부터 제1 방향(D1)을 따라 폭(W)을 가질 수 있다.
일 실시예에 있어서, 상기 각 몰드들 내에서 제2 방향(D2)으로 서로 이격된 제2 개구들(160) 사이에 형성된 각 제1 희생막들(140) 부분이 모두 제거될 수 있다. 다만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 제2 방향(D2)으로 서로 이격된 제2 개구들(160) 사이의 거리가 먼 경우, 이들 사이에 형성된 각 제1 희생막들(140) 부분 중 일부가 잔류할 수도 있다.
도 11 및 12를 참조하면, 제1 리세스(170)를 채우는 채널막을 식각 저지막(120), 제1 희생막(140), 절연막(130) 및 분리막(150) 상에 형성하고, 상기 채널막 상에 게이트 절연막을 컨포멀하게 형성한 후, 제2 개구(160)를 채우는 제2 희생막을 형성할 수 있다.
상기 제2 희생막은 절연막(130), 제1 희생막(140) 및 분리막(150)에 대해 식각 선택비를 갖는 물질, 예를 들어 폴리실리콘을 포함할 수 있다.
이후, 최상층 절연막(130) 및 분리막(150)의 상면이 노출될 때까지 상기 제2 희생막, 상기 게이트 절연막 및 상기 채널막을 평탄화할 수 있다. 이에 따라, 제1 리세스(170)를 채우며 절연막(130) 및 제1 희생막(140)의 측벽 및 식각 저지막(120)의 상면에 접촉하는 채널(180)이 형성될 수 있으며, 채널(180) 상에는 게이트 절연 패턴(190)이 형성될 수 있고, 게이트 절연 패턴(190) 상에는 제2 개구(160)를 채우는 제2 희생 패턴(200)이 형성될 수 있다.
상기 평탄화 공정은 예를 들어, 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
제3 방향(D3)을 따라 적층된 절연막들(130) 사이에 형성된 채널(180)의 제1 방향(D1)으로의 두께(T)는 도 9 및 10을 참조로 설명한 공정을 통해 형성되는 제1 리세스(170)의 제1 방향(D1)으로의 폭(W)에 비례하므로, 제1 리세스(170) 형성을 위한 상기 습식 식각 공정을 조절함으로써, 채널(180)의 제1 방향(D1)으로의 두께(T)가 조절될 수 있다.
도 13 및 14를 참조하면, 상기 각 몰드를 부분적으로 식각하여 식각 저지막(120)의 상면을 노출시키는 제3 개구(210)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 개구(210)는 상기 각 몰드들 내에서 제1 방향(D1)으로 제2 희생 패턴(200)의 각 양측들에 형성될 수 있다. 이에 따라, 제3 개구(210)에 의해서 상기 각 몰드들에 포함된 절연막(130) 및 제1 희생막(140)이 부분적으로 노출될 수 있다.
도 15 및 16을 참조하면, 제3 개구(210)에 의해 노출된 제1 희생막(140)을 제거할 수 있으며, 이에 따라 제3 방향(D3)으로 적층된 절연막들(130) 사이에 제2 리세스(220)가 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 리세스(220)는 습식 식각 공정에 의해 형성될 수 있다. 제2 리세스(220)가 형성됨에 따라서, 채널(180)의 외측벽 및 각 절연막들(130)의 상하면이 노출될 수 있다.
도 17을 참조하면, 제3 개구(210) 및 제2 리세스(220)에 의해 노출된 식각 저지막(120) 상면 및 각 절연막들(130)의 측벽 및 상하면에 배리어 패턴(230)을 형성할 수 있다.
배리어 패턴(230)은 제3 개구(210) 및 제2 리세스(220)에 의해 노출된 식각 저지막(120) 상면 및 각 절연막들(130)의 측벽 및 상하면과, 분리막(150), 채널(180), 게이트 절연 패턴(190) 및 제2 희생 패턴(200)의 상면에 배리어 막을 형성하고, 분리막(150), 채널(180), 게이트 절연 패턴(190) 및 제2 희생 패턴(200)의 상면 및 최상층 절연막(130)의 상면에 형성된 상기 배리어 막 부분을 제거함으로써 형성할 수 있다.
이후, 제2 희생 패턴(200)을 제거하여 제4 개구(240)를 형성할 수 있으며, 이에 따라 게이트 절연 패턴(190)의 상면이 노출될 수 있다.
도 18 및 19를 참조하면, 제3 개구(210)를 채우는 게이트 전극(250) 및, 제4 개구(240) 및 제2 리세스(220)를 채우는 소스/드레인 전극들(260, 265)을 형성할 수 있다.
게이트 전극(250) 및 소스/드레인 전극들(260, 265)은 제3 및 제4 개구들(210, 240) 및 제2 리세스(220)를 채우는 도전막을 게이트 절연 패턴(190), 배리어 패턴(230), 최상층 절연막(130), 분리막(150) 및 채널(180) 상에 형성한 후, 최상층 절연막(130) 및 분리막(150) 상면이 노출될 때까지 상기 도전막을 평탄화함으로써 형성될 수 있다.
각 소스/드레인 전극들(260, 265)과 이의 측벽 및 저면을 커버하는 배리어 패턴(230)은 함께 소스/드레인 전극 구조물을 형성할 수 있다.
도 20 및 21을 참조하면, 게이트 전극(250), 소스/드레인 전극들(260, 265), 최상층 절연막(130), 분리막(150), 채널(180), 게이트 절연 패턴(190) 및 배리어 패턴(230) 상에 제1 층간 절연막(270)을 형성한 후, 이를 관통하여 게이트 전극(250) 및 소스/드레인 전극들(260, 265)의 상면에 각각 접촉하는 제1 내지 제3 콘택 플러그들(280, 290, 295)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 콘택 플러그(280)는 각 게이트 전극들(250) 상면에 하나 혹은 복수 개로 형성될 수 있으며, 도면 상에서는 제1 방향(D1)을 따라 서로 이격되도록 형성된 5개의 제1 콘택 플러그들(280)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
또한 예시적인 실시예들에 있어서, 각 제2 및 제3 콘택 플러그들(290, 295)은 대응하는 각 소스/드레인 전극들(260, 265) 상면에 하나 혹은 복수 개로 형성될 수 있으며, 도면 상에서는 제2 방향(D2)을 따라 서로 이격되도록 형성된 3개의 제2 콘택 플러그들(290) 및 3개의 제3 콘택 플러그들(295)이 도시되어 있으나, 본 발명의 개념은 역시 이에 한정되지는 않는다.
다시 도 1 및 2를 참조하면, 제1 층간 절연막(270) 및 제1 내지 제3 콘택 플러그들(280, 290, 295) 상에 제2 층간 절연막(300)을 형성한 후, 이를 관통하여 제1 내지 제3 콘택 플러그들(280, 290, 295) 상면에 각각 접촉하는 제1 내지 제3 배선들(310, 320, 325)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 배선(310)은 각 게이트 전극들(250) 상면에 접촉하는 제1 콘택 플러그들(280) 상면에 접촉하도록 제1 방향(D1)으로 연장될 수 있으며, 각 제2 및 제3 배선들(320, 325)은 대응하는 각 소스/드레인 전극들(260, 265) 상면에 접촉하는 제2 및 제3 콘택 플러그들(290, 295) 상면에 접촉하도록 제2 방향(D2)으로 연장될 수 있다.
전술한 공정들을 통해 상기 반도체 장치를 완성할 수 있다.
전술한 바와 같이, 절연막(130) 및 제1 희생막(140)이 교대로 적층된 각 몰드들을 부분적으로 식각하여 제2 개구(160)를 형성하고, 이에 인접한 제1 희생막(140) 부분을 제거하여 제1 리세스(170)를 형성한 다음, 이를 채우도록 채널(180)을 형성하고, 제2 개구(160) 내에는 제2 희생 패턴(200)을 형성할 수 있다. 이후 제2 개구(160)와 제1 방향(D1)으로 이격된 상기 각 몰드들을 부분적으로 식각하여 제3 개구(210)를 형성하고, 이를 통해 제1 희생막(140)을 제거하여 제2 리세스(220)를 형성한 다음, 제2 희생 패턴(200)을 제거하여 제4 개구(240)를 형성할 수 있다. 이후, 제4 개구(240)를 채우는 게이트 전극(250), 및 제3 개구(210) 및 제2 리세스(220)를 채우는 소스/드레인 전극들(260, 265)을 형성할 수 있으며, 게이트 전극(250)과 각 소스/드레인 전극들(260, 265) 사이에는 채널(180)이 형성될 수 있다.
채널(180)은 제1 리세스(170)의 제1 방향으로의 폭(W)에 비례하는 두께(T)를 가질 수 있으며, 이에 따라 제1 리세스(170) 형성을 위한 식각 공정을 조절함으로써 채널(180)의 두께(T)가 조절될 수 있다.
도 22는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 소스/드레인 전극 구조물을 제외하고는, 도 1 및 2를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 중복적인 설명은 생략한다.
도 22를 참조하면, 배리어 패턴(230)은 식각 저지막(120)의 상면에는 접촉하지 않으며, 이에 따라 각 소스/드레인 전극들(260, 265)의 저면이 식각 저지막(120) 상면에 접촉할 수 있다. 즉, 각 소스/드레인 전극 구조물에서 배리어 패턴(230)은 각 소스/드레인 전극들(260, 265)의 측벽만을 커버하며 저면은 커버하지 않을 수 있다.
이는 도 17을 참조로 설명한 바와 같이, 배리어 패턴(230)을 형성하는 공정 시, 분리막(150), 채널(180), 게이트 절연 패턴(190) 및 제2 희생 패턴(200)의 상면 및 최상층 절연막(130)의 상면에 형성된 배리어 막 부분이 제거될 때, 식각 저지막(120) 상면에 형성된 상기 배리어 막 부분도 함께 제거됨으로써 구현될 수 있다.
도 23은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 게이트 전극, 게이트 절연 패턴 및 채널을 제외하고는, 도 1 및 2를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 중복적인 설명은 생략한다.
도 23을 참조하면, 채널(180) 및 게이트 절연 패턴(190)은 식각 저지막(120)의 상면에는 형성되지 않으며, 이에 따라 게이트 전극(250)의 저면이 식각 저지막(120) 상면에 접촉할 수 있다.
이는 도 11 및 12를 참조로 설명한 바와 같이, 제1 리세스(170)를 채우는 채널막을 식각 저지막(120), 제1 희생막(140), 절연막(130) 및 분리막(150) 상에 형성하고, 상기 채널막 상에 게이트 절연막을 컨포멀하게 형성한 후, 제2 개구(160)를 채우도록 제2 희생막을 형성하기 이전에, 식각 저지막(120), 최상층 절연막(130) 및 분리막(150) 상면에 형성된 상기 게이트 절연막 및 상기 채널막 부분을 제거함으로써 구현될 수 있다.
이에 따라, 상기 게이트 절연막 및 상기 채널막은 각각 게이트 절연 패턴(190) 및 채널(180)로 변환될 수 있으며, 이후 최상층 절연막(130) 및 분리막(150) 상면이 노출될 때까지 상기 제2 희생막을 평탄화함으로써 제2 희생 패턴(200)이 형성될 수 있다.
도 24 및 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 3 내지 도 21 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 24를 참조하면, 도 3 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 각 몰드들, 분리막(150), 채널(180), 게이트 절연 패턴(190) 및 제2 희생 패턴(200) 상에 캐핑막(350)을 형성할 수 있다.
캐핑막(350)은 절연막(130), 제1 희생막(140) 및 분리막(150)에 대해 식각 선택비를 갖는 물질, 예를 들어 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다.
도 25를 참조하면, 도 13 내지 도 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 상기 각 몰드를 부분적으로 식각하여 식각 저지막(120)의 상면을 노출시키는 제3 개구(210)를 형성할 수 있으며, 제3 개구(210)를 통해 제1 희생막(140)을 제거하여 제2 리세스(220)를 형성할 수 있다.
한편, 상기 각 몰드들, 분리막(150), 채널(180), 게이트 절연 패턴(190) 및 제2 희생 패턴(200) 상에는 절연막(130), 제1 희생막(140) 및 분리막(150)에 대해 식각 선택비를 갖는 물질을 포함하는 캐핑막(350)이 형성되어 있으므로, 제3 개구(210) 및 제2 리세스(220)를 형성할 때, 제2 희생 패턴(200)은 캐핑막(350)에 의해 커버되어 제거되지 않을 수 있다. 이에 따라, 도 11 및 12를 참조로 설명한 것과는 달리, 제2 희생 패턴(200)은 제1 희생막(140)에 대해서는 식각 선택비를 갖지 않아도 되고, 절연막(130) 및 분리막(150)에 대해서만 식각 선택비를 가지면 된다. 즉, 제2 희생 패턴(200)은 절연막(130) 및 분리막(150)에 대해 식각 선택비를 갖는 물질, 예를 들어 폴리실리콘 혹은 실리콘 질화물을 포함할 수 있다.
이후, 도 17 내지 도 21 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치의 제조를 완성할 수 있다.
도 26 내지 도 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 3 내지 도 21 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 26을 참조하면, 도 3 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 제1 리세스(170) 및 제2 개구(160)를 채우는 제2 희생 패턴(200)을 형성할 수 있다.
도 27을 참조하면, 도 13 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 상기 각 몰드들 내에 제3 개구(210) 및 제2 리세스(220)를 형성하고, 이들에 의해 노출된 식각 저지막(120) 상면 및 각 절연막들(130)의 측벽 및 상하면에 배리어 패턴(230)을 형성할 수 있다.
다만, 배리어 패턴(230) 형성 후, 제2 희생 패턴(200)을 제거하지는 않을 수 있다.
이후, 도 18 및 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제3 개구(210) 및 제2 리세스(220)를 채우는 소스/드레인 전극들(260, 265)을 배리어 패턴(230) 상에 형성할 수 있으며, 제2 희생 패턴(200)이 제거되지 않았으므로, 게이트 전극(250)은 아직 형성되지 않을 수 있다.
도 28을 참조하면, 제2 희생 패턴(200)을 제거하여 제4 개구(240)를 형성한 후, 도 11 및 12를 참조로 설명한 공정을 수행하여, 제1 리세스(170)를 채우는 채널막을 식각 저지막(120), 제1 희생막(140), 절연막(130) 및 분리막(150) 상에 형성하고, 상기 채널막 상에 게이트 절연막을 컨포멀하게 형성할 수 있다.
다만, 제4 개구(240) 내에 상기 제2 희생막을 형성하지 않으며, 제4 개구(240)를 채우는 상기 도전막을 상기 게이트 절연막 상에 형성할 수 있다.
이후, 최상층 절연막(130) 및 분리막(150)의 상면이 노출될 때까지 상기 도전막, 상기 게이트 절연막 및 상기 채널막을 평탄화함으로써, 제1 리세스(170)를 채우며 절연막(130) 및 배리어 패턴(230)의 측벽 및 식각 저지막(120)의 상면에 접촉하는 채널(180)이 형성될 수 있으며, 채널(180) 상에는 게이트 절연 패턴(190)이 형성될 수 있고, 게이트 절연 패턴(190) 상에는 제4 개구(240)를 채우는 게이트 전극(250)이 형성될 수 있다.
예시적인 실시예들에 있어서, 채널(180)은 배리어 패턴(230) 및 소스/드레인 전극들(260, 265)을 형성한 이후에 형성되므로, 이들을 형성하기 위한 열공정에 의해 그 특성이 열화되는 것이 방지될 수 있다.
이후, 도 20 및 21 및 도 1 및 2를 를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 상기 반도체 장치의 제조를 완성할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 110: 패드막
120: 식각 저지막 130: 절연막
140: 제1 희생막 150: 분리막
160, 210, 240: 제2 내지 제4 개구 170, 220: 제1, 제2 리세스
180: 채널 190: 게이트 절연 패턴
200: 제2 희생 패턴 230: 배리어 패턴
250: 게이트 전극 260, 265: 소스/드레인 전극
270, 300: 제1, 제2 층간 절연막
280, 290, 295: 제1 내지 제3 콘택 플러그
310, 320, 325: 제1 내지 제3 배선

Claims (10)

  1. 기판 상에 형성된 게이트 전극;
    상기 기판 상에 형성되어 상기 게이트 전극의 측벽을 둘러싸는 채널; 및
    상기 기판 상에 형성되어, 상기 기판의 상면에 평행한 제1 방향으로의 상기 게이트 전극의 양 측들에 각각 형성된 소스/드레인 전극들을 포함하고,
    상기 채널의 상기 기판 상면에 평행한 수평 방향으로의 두께는 상기 기판 상면에 수직한 수직 방향을 따라 일정하지 않고 변동하며,
    상기 게이트 전극은 상기 소스/드레인 전극들 사이에서 상기 기판 상면에 평행하고 상기 제1 방향에 수직한 제2 방향을 따라 서로 이격되어 복수 개로 배치된 반도체 장치.
  2. 제 1 항에 있어서, 상기 각 소스/드레인 전극들은
    상기 수직 방향을 따라 연장되는 수직부; 및
    상기 수직부로부터 상기 수평 방향을 따라 연장되는 수평부를 포함하며,
    상기 채널은 상기 제1 방향으로 상기 각 소스/드레인 전극들의 상기 수평부에 대향하는 제1 부분의 두께가 상기 제1 방향으로 상기 각 소스/드레인 전극들의 상기 수직부에 대향하는 제2 부분의 두께보다 큰 반도체 장치.
  3. 제 2 항에 있어서, 상기 각 소스/드레인 전극들에서 상기 수평부는 상기 수직 방향을 따라 서로 이격되도록 복수 개로 형성되며,
    이에 따라 상기 채널은 상대적으로 큰 두께를 갖는 상기 제1 부분과 상대적으로 작은 두께를 갖는 상기 제2 부분이 상기 수직 방향을 따라 교대로 배치되는 반도체 장치.
  4. 제 1 항에 있어서, 상기 채널은 산화물 반도체를 포함하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 채널은 바륨 주석 산화물(BaSnO3), 아연 산화물(ZnO), 적층된 란타늄 알루미네이트/스트론튬 티타네이트(LaAlO3/SrTiO3), 갈륨 산화물(Ga2O3), 주석 산화물(SnO2), 인듐 산화물(In2O3), 인듐 갈륨 아연 산화물(IGZO), 인듐 아연 주석 산화물(IZTO), 인듐 주석 산화물(ITO), 인듐 텅스텐 주석 산화물(IWZO), 혹은 인듐 아연 산화물(IZO)을 포함하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 채널은 비정질 실리콘, 폴리실리콘, 단결정 실리콘 혹은 실리콘-게르마늄을 포함하는 반도체 장치.
  7. 제 1 항에 있어서, 상기 각 소스/드레인 전극들의 측벽을 커버하는 배리어 패턴을 더 포함하며,
    상기 채널은 상기 배리어 패턴에 접촉하는 반도체 장치.
  8. 기판 상에 형성된 게이트 전극;
    상기 기판 상에 형성되어 상기 게이트 전극의 측벽을 둘러싸는 채널; 및
    상기 기판 상에 형성되어, 상기 기판의 상면에 평행한 제1 방향으로의 상기 게이트 전극의 양 측들에 각각 형성된 소스/드레인 전극들을 포함하고,
    상기 게이트 전극과 상기 각 소스/드레인 전극들 사이의 상기 제1 방향으로의 거리는 상기 기판 상면에 수직한 수직 방향을 따라 일정하지 않고 변동하며,
    상기 게이트 전극은 상기 소스/드레인 전극들 사이에서 상기 기판 상면에 평행하고 상기 제1 방향에 수직한 제2 방향을 따라 서로 이격되어 복수 개로 배치된 반도체 장치.
  9. 제 8 항에 있어서, 상기 각 소스/드레인 전극들은
    상기 수직 방향을 따라 연장되는 수직부; 및
    상기 수직부로부터 상기 기판 상면에 평행한 수평 방향을 따라 연장되는 수평부를 포함하며,
    상기 게이트 전극과 상기 각 소스/드레인 전극들의 상기 수직부 사이의 상기 제1 방향으로의 거리는 상기 게이트 전극과 상기 각 소스/드레인 전극들의 상기 수평부 사이의 상기 제1 방향으로의 거리보다 큰 반도체 장치.
  10. 기판 상에 형성된 게이트 전극;
    상기 기판 상에 형성되어 상기 게이트 전극의 측벽을 둘러싸는 채널;
    상기 기판 상에 형성되어, 상기 기판의 상면에 평행한 수평 방향으로의 상기 게이트 전극의 양 측들에 각각 형성된 소스/드레인 전극들;
    상기 게이트 전극 상에 형성된 제1 콘택 플러그;
    상기 소스/드레인 전극들 상에 각각 형성된 제2 및 제3 콘택 플러그들; 및
    상기 제1 내지 제3 콘택 플러그들의 상면에 각각 접촉하는 제1 내지 제3 배선들을 포함하며,
    상기 채널의 상기 수평 방향으로의 두께는 상기 기판 상면에 수직한 수직 방향을 따라 일정하지 않고 변동하고, 이에 대응하여 상기 각 소스/드레인 전극들의 상기 수평 방향으로의 두께도 상기 수직 방향을 따라 일정하지 않고 변동하며,
    상기 제1 콘택 플러그와 상기 각 제2 및 제3 콘택 플러그들 사이의 상기 수평 방향으로의 거리는 상기 게이트 전극과 상기 각 소스/드레인 전극들 사이의 상기 수평 방향으로의 거리의 최소값보다 큰 반도체 장치.
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