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KR102814849B1 - 반도체 소자 - Google Patents

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KR102814849B1
KR102814849B1 KR1020190070028A KR20190070028A KR102814849B1 KR 102814849 B1 KR102814849 B1 KR 102814849B1 KR 1020190070028 A KR1020190070028 A KR 1020190070028A KR 20190070028 A KR20190070028 A KR 20190070028A KR 102814849 B1 KR102814849 B1 KR 102814849B1
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insulating film
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강승모
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양문승
유종렬
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삼성전자주식회사
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  • Thin Film Transistor (AREA)

Abstract

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 기판 상의 절연막 상기 절연막 상에 수직적으로 서로 이격되어 적층된 채널 반도체 패턴들; 상기 채널 반도체 패턴들을 가로지르는 게이트 전극; 상기 게이트 전극의 양측에 각각 배치되고, 상기 채널 반도체 패턴들에 의해 연결되는 소스/드레인 영역들, 상기 소스/드레인 영역들은 오목한 형상의 하면을 갖고; 및 상기 절연막과 상기 소스/드레인 영역들의 상기 하면 사이의 에어갭들(air gaps)을 포함할 수 있다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성 및 신뢰도가 향상된 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른 반도체 소자는, 기판 상의 절연막 상기 절연막 상에 수직적으로 서로 이격되어 적층된 채널 반도체 패턴들; 상기 채널 반도체 패턴들을 가로지르는 게이트 전극; 상기 게이트 전극의 양측에 각각 배치되고, 상기 채널 반도체 패턴들에 의해 연결되는 소스/드레인 영역들, 상기 소스/드레인 영역들은 오목한 형상의 하면을 갖고; 및 상기 절연막과 상기 소스/드레인 영역들의 상기 하면 사이의 에어갭들(air gaps)을 포함할 수 있다.
본 발명의 개념에 따른 반도체 소자는, 기판 상의 절연막; 상기 절연막 상의 제1 수직레벨에 위치한 제1 채널 반도체 패턴; 상기 제1 채널 반도체 패턴 상에 적층되어, 상기 제1 수직레벨보다 높은 제2 수직레벨에 위치한 제2 채널 반도체 패턴; 상기 제1 및 제2 채널 반도체 패턴들을 가로지르는 게이트 전극; 상기 게이트 전극의 측면 상에 배치되어 상기 제1 및 제2 채널 반도체 패턴들과 연결된 소스/드레인 영역을 포함하되, 상기 소스/드레인 영역은 상기 제1 및 제2 채널 반도체 패턴들의 측면을 덮는 제1 반도체 패턴 및 상기 제1 반도체 패턴 상의 제2 반도체 패턴을 포함하고, 상기 제1 수직레벨에서의 상기 제1 반도체 패턴의 폭은 상기 제2 수직레벨에서의 상기 제1 반도체 패턴의 폭에 비해 클 수 있다.
본 발명의 개념에 따른 반도체 소자는, 기판 상의 절연막; 상기 절연막 상에 제1 방향으로 서로 이격된 제1 및 제2 채널 스택들, 상기 제1 및 제2 채널 스택들의 각각은 수직적으로 서로 이격되어 적층된 채널 반도체 패턴들을 포함하고; 및 상기 제1 및 제2 채널 영역들 사이의 소스/드레인 영역을 포함하되, 상기 소스/드레인 영역은 상기 채널 영역들의 측면들을 덮고 상기 제1 방향으로 서로 이격된 한 쌍의 제1 반도체 패턴들 및 상기 제1 반도체 패턴들 상에 배치되어 상기 한 쌍의 제1 패턴들을 연결하는 제2 반도체 패턴들을 포함할 수 있다.
본 발명의 실시예들에 따르면, 소스/드레인 패턴의 하부가 안정된 구조를 가짐으로써, 신뢰성이 향상된 반도체 소자가 제공될 수 있다. 또한, 본 발명의 실시예들에 따르면, 채널 반도체 패턴들에 제공되는 스트레인이 증대될 수 있고, 전기적 특성이 향상된 반도체 소자가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2c는 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 3은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 확대 단면도로 도 2a의 AA 부분에 대응된다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 확대 단면도들로 도 2a의 AA 부분에 대응된다.
도 6 내지 도 8b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로 도 1의 C-C'선에 대응된다.
도 9, 도 11, 도 13, 도 18 및 도 20은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 10a, 도 12a, 도 14a, 16a 및 도 21a는 각각 도 9, 도 11, 도 13, 도 18 및 도 20의 A-A'선에 따른 단면도들이다.
도 10b, 도 12b, 도 14b, 도 19b 및 도 21b는 각각 도 9, 도 11, 도 13, 도 18 및 도 20의 B-B'선에 따른 단면도들이다.
도 14c, 도 19c 및 21c는 각각 도 13, 도 18 및 도 20의 C-C'선에 따른 단면도들이다.
도 15 내지 도 17는 본 발명의 실시예들에 따른 소스/드레인 패턴의 형성 방법을 나타내는 단면도들로, 도 13의 A-A'선에 대응된다.
이하 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자에 대해 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2c는 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 1, 도 2a, 도 2b 및 도 1c를 참조하면, 기판(100) 상에 절연막(105)이 배치될 수 있다. 기판(100)은 반도체 기판일 수 있다. 기판(100)은, 예컨대, 실리콘 기판 또는 게르마늄 기판일 수 있다. 절연막(105)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 예컨대, 기판(100)과 절연막(105)은 SOI(Silicon On Insulator) 기판의 일부일 수 있다. 즉, 상기 기판(100)은 SOI 기판의 핸들 기판(handle substrate)일 수 있으며, 상기 절연막(105)은 SOI 기판의 절연체(insulator)일 수 있다.
절연막(105) 상에 채널 스택들(CS)이 제공될 수 있다. 채널 스택들(CS)은 제1 방향(D1) 및 제2 방향(D2)으로 따라 2차원적으로 배치될 수 있다. 채널 스택들(CS)은 후술될 게이트 전극들(GE)의 아래에 배치될 수 있다. 그리고, 채널 스택들(CS)은 한 쌍의 소스/드레인 영역들(SD)의 사이에 배치될 수 있다. 채널 스택들(CS)의 각각은 수직적으로 적층된 복수의 채널 반도체 패턴들(CH1, CH2, CH3)을 포함할 수 있다. 하나의 채널 스택(CS)에 포함된 채널 반도체 패턴들(CH1, CH2, CH3)은 절연막(105)으로부터 제3 방향(D3)으로 서로 다른 이격 거리들을 가질 수 있다. 그리고, 채널 반도체 패턴들(CH1, CH2, CH3)은 수직적으로 서로 이격될 수 있다. 채널 반도체 패턴들(CH1, CH2, CH3)의 각각은 직육면체의 형상의 나노시트 형태로 구현될 수 있다. 채널 반도체 패턴들(CH1, CH2, CH3)은 전계 효과 트랜지스터의 채널 영역으로 이용될 수 있는 반도체 물질을 포함할 수 있다. 예컨대, 채널 반도체 패턴들(CH1, CH2, CH3)은 Si, SiGe 또는 Ge을 포함할 수 있다. 채널 반도체 패턴들(CH1, CH2, CH3)은 N형 또는 P형의 불순물로 도핑될 수 있다. 3개의 적층된 채널 반도체 패턴들(CH1, CH2, CH3)이 하나의 채널 스택(CS)을 구성하는 것으로 예시되어 있으나, 이들의 개수는 특별히 제한되지 않는다.
절연막(105) 상에 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 방향(D1)을 따라 배열될 수 있다. 게이트 전극들(GE)의 각각은 적어도 하나의 채널 스택(CS)을 가로질러 제2 방향(D2)으로 연장될 수 있다. 예컨대, 게이트 전극들(GE)의 각각은 제2 방향(D2)을 따라 배치되는 복수의 채널 스택들(CS)을 가로질러 제2 방향(D2)으로 연장될 수 있다.
게이트 전극(GE)의 측벽 및 바닥면을 따라 연장되는 게이트 절연 패턴(GI)이 제공될 수 있다. 그리고, 게이트 전극(GE)과 게이트 절연 패턴(GI)을 덮는 게이트 캡핑 패턴(GP)이 제공될 수 있다. 게이트 절연 패턴(GI)의 상면 및 게이트 전극(GE)의 상면은, 게이트 캡핑 패턴(GP)의 바닥면과 접할 수 있다. 게이트 전극(GE) 및 게이트 절연 패턴(GI)은 수직적으로 서로 인접한 채널 반도체 패턴들(CH1, CH2, CH3) 사이들 및 최하부의 채널 반도체 패턴(CH1)과 절연막(105) 사이의 공간을 채울 수 있다. 즉, 게이트 전극(GE) 및 게이트 절연 패턴(GI)은 채널 반도체 패턴들(122) 각각의 외주면을 둘러쌀 수 있다. 다른 관점에서, 채널 반도체 패턴들(CH1, CH2, CH3)의 각각은 게이트 전극들(GE)을 관통할 수 있으며, 게이트 전극들(GE)의 양 측벽들로부터 각각 돌출되는 양 단부들을 가질 수 있다.
게이트 전극(GE)은 도핑된 반도체, 도전성 금속 질화물 및/또는 금속을 포함할 수 있다. 일 예로, 게이트 전극(GE)은 TiN, WN 및 TaN와 같은 금속 질화물 및/또는 Ti, W, Ta와 같은 금속을 포함할 수 있다. 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 고유전막 중 적어도 하나를 포함할 수 있다. 고유전막은 하프늄 산화물(HfO), 알루미늄 산화물(AlO) 또는 탄탈륨 산화물(TaO)과 같이 실리콘 산화물보다 유전상수가 큰 물질을 포함할 수 있다. 게이트 캡핑 패턴(GP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
게이트 전극들(GE)의 측벽들 상에 게이트 스페이서(GS)가 배치될 수 있다. 게이트 스페이서(GS)는 게이트 전극들(GE)의 측벽들을 따라 제2 방향(D2)으로 연장될 수 있다. 게이트 스페이서(GS)는 단일막 또는 다층막일 수 있다. 예컨대, 게이트 스페이서(GS)는 실리콘 질화막, 실리콘 산화질화막, 실리콘 탄화질화막 중 적어도 하나를 포함할 수 있다.
소스/드레인 영역들(SD)이 게이트 전극(GE)의 양측에 배치될 수 있다. 서로 인접한 한 쌍의 소스/드레인 영역들(SD)은 그들 사이에 개재된 채널 스택(CS)과 직접 연결될 수 있다. 달리 얘기하면, 하나의 채널 스택(CS)에 포함된 채널 반도체 패턴들(CH1, CH2, CH3)은 서로 인접한 한 쌍의 소스/드레인 영역들(SD)을 연결할 수 있다. 소스/드레인 영역들(SD)은 채널 반도체 패턴들(CH1, CH2, CH3)을 씨드층으로 하여 형성된 에피택시얼 패턴들일 수 있다.
소스/드레인 영역들(SD)은 채널 반도체 패턴들(CH1, CH2, CH3)에 스트레인을 제공할 수 있다. 소스/드레인 영역들(SD)은, 예컨대, PMOSFET을 구성할 수 있고, 채널 반도체 패턴들(CH1, CH2, CH3)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 구체적으로, 채널 반도체 패턴들(CH1, CH2, CH3)은 제1 반도체 원소를 포함하고, 소스/드레인 영역들(SD)은, 상기 제1 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 제2 반도체 원소를 포함할 수 있다. 제1 반도체 원소는, 예컨대, 실리콘(Si)일 수 있다. 제2 반도체 원소는, 예컨대, 게르마늄(Ge)일 수 있다. 소스/드레인 영역들(SD)은 제1 반도체 원소 및 제2 반도체 원소를 함께 포함할 수 있다. 일 예로, 채널 반도체 패턴들(CH1, CH2, CH3)이 Si을 포함하는 경우, 소스/드레인 영역들(SD)은 Si보다 격자 상수가 큰 SiGe층을 포함할 수 있다. 소스/드레인 영역들(SD)은 P형의 도전형을 가질 수 있다.
소스/드레인 영역들(SD)의 제2 방향(D2)로 대향하는 측벽들은, 도 2c에 도시된 바와 같이, 옆으로 뾰족한 쐐기 형상을 가질 수 있다. 즉, 소스/드레인 영역들(SD)의 각각은 절연막(105)의 상면과 멀어질수록 간격이 커지는 하부 측벽들 및 절연막(105)의 상면과 멀어질수록 간격이 작아지는 상부 측벽들을 포함할 수 있다. 소스/드레인 영역(SD)의 하면은 오목한 형상을 가질 수 있다. 또한, 소스/드레인 영역(SD)의 최하부 표면은 절연막(105)의 최상부 표면에 비해 낮지 않은 레벨에 위치할 수 있다. 제2 방향(D2)으로 서로 인접한 소스/드레인 영역들(SD)의 마주하는 일 측벽들은 서로 이격될 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예 따르면, 서로 인접한 소스/드레인 영역들(SD)의 마주하는 일 측벽들은 서로 연결될 수 있다.
절연막(105)과 소스/드레인 영역들(SD)의 사이에 에어갭들(air gaps, AG)이 제공될 수 있다. 에어갭(AG)은 고상 물질이 제공되지 않는 영역으로, 실질적으로 빈 공간일 수 있다. 에어갭(AG)은 절연막(105)의 상면 및 소스/드레인 영역(SD)의 오목한 형상을 갖는 하면에 의해 정의될 수 있다. 도 3을 함께 참조하면, 에어갭(AG)의 최상부(AGt)는 수직적으로 적층된 채널 반도체 패턴들(CH1, CH2, CH3) 중 절연막(105)에 가장 인접한 제1 채널 반도체 패턴(CH1)의 하면(CH1L)보다 낮은 레벨에 위치할 수 있다. 이로써, 제1 채널 반도체 패턴(CH1)에 인가되는 스트레인이 에어갭(AG)에 의해 감소되지 않을 수 있다. 에어갭(AG)의 최하단(AGb)은 절연막(105)의 최상부 표면(105t)에 비해 낮은 레벨에 위치할 수 있다.
소스/드레인 영역(SD)은 순차적으로 형성된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다.
제1 반도체 패턴(SP1)은 채널 스택(CS)과 제2 반도체 패턴(SP2) 사이에 개재된 버퍼층일 수 있다. 제1 반도체 패턴(SP1)은 상대적으로 저농도의 게르마늄(Ge)을 함유할 수 있다. 일 예로, 제1 반도체 패턴(SP1)의 게르마늄(Ge)의 농도는 5 at% 내지 15 at%일 수 있다. 제2 반도체 패턴(SP2)의 게르마늄(Ge)의 농도는 제1 반도체 패턴(SP1)의 게르마늄(Ge)의 농도보다 클 수 있다. 일 예로, 제2 반도체 패턴(SP2)의 게르마늄(Ge)의 농도는 20 at% 내지 60 at%일 수 있다.
제3 반도체 패턴(SP3)은 제2 반도체 패턴(SP2)을 보호하기 위한 캡핑층일 수 있다. 제3 반도체 패턴(SP3)은 기판(100)과 동일한 반도체 원소를 포함할 수 있다. 일 예로, 제3 반도체 패턴(SP3)은 단결정 실리콘(Si)을 포함할 수 있다. 제3 반도체 패턴(SP3)의 실리콘(Si)의 농도는 약 90 at% 내지 약 100 at%일 수 있다.
본 발명의 실시예들에 있어서, 소스/드레인 영역(SD)의 반도체 패턴들 중 제2 반도체 패턴(SP3)은 가장 높은 게르마늄 농도를 가지고, 가장 큰 부피를 차지할 수 있다. 이로써, 소스/드레인 영역들(SD)은 그의 측벽 상의 채널 스택(CS)에 높은 스트레인을 제공할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 확대 단면도로 도 2a의 AA 부분에 대응된다.
보다 구체적으로, 도 3을 함께 참조하면, 소스/드레인 패턴(SD)은 제1 방향(D1)으로 서로 이격된 제1 채널 스택(CS1) 및 제2 채널 스택(CS2)의 사이에 제공될 수 있다. 제1 채널 스택(CS1) 및 제2 채널 스택(CS2)의 각각은 수직적으로 서로 이격되어 적층된 제1 내지 제3 채널 반도체 패턴들(CH1, CH2, CH3)을 포함할 수 있다. 제1 내지 제3 채널 반도체 패턴들(CH1, CH2, CH3)은, 각각, 제1 내지 제3 수직레벨들(LV1, LV2, LV3)에 위치할 수 있다. 소스/드레인 패턴(SD)은 제1 내지 제3 채널 반도체 패턴들(CH1, CH2, CH3)의 측벽들을 덮을 수 있다. 소스/드레인 패턴(SD)의 최상단(SDt)은 제3 채널 반도체 패턴(CH3)의 상면보다 높은 레벨에 위치할 수 있다. 소스/드레인 패턴(SD)의 최하단(SP1b)은 제1 채널 반도체 패턴(CH1)의 하면 보다 낮은 레벨에 위치할 수 있고, 절연막(105)의 최상부 표면(105t)보다 낮지 않은 레벨에 위치할 수 있다.
한 쌍의 제1 반도체 패턴들(SP1)이 제1 채널 스택(CS1)의 측면 및 제2 채널 스택(CS2)의 측면을 덮을 수 있다. 한 쌍의 제1 반도체 패턴들(SP1)은 제1 방향(D1)으로 서로 대칭된 형상을 가질 수 있다. 한 쌍의 제1 반도체 패턴들(SP1)의 각각은 상부(SP1U)에 비해 제1 방향(D1)으로 더 큰 폭을 갖는 하부(SP1L)를 가질 수 있다. 제1 반도체 패턴들(SP1)의 상부(SP1U)는 하부(SP1L)와 가까워질수록 큰 제1 방향(D1)의 폭을 가질 수 있다. 제1 반도체 패턴들(SP1)의 하부(SP1L)는 마주하는 다른 제1 반도체 패턴들(SP1)을 향하여 돌출된 돌출부(PS)를 포함할 수 있다. 제1 반도체 패턴들(SP1)의 하부(SP1L)는 돌출부(PS)가 위치한 수직 레벨과 멀어질수록 작아지는 제1 방향(D1)의 폭을 가질 수 있다.
제1 반도체 패턴(SP1)은 제1 채널 반도체 패턴(CH1)이 위치한 제1 수직레벨(LV1)에서 제1 폭(d1)을 가질 수 있다. 제1 반도체 패턴(SP1)은 제2 채널 반도체 패턴(CH2)이 위치한 제2 수직레벨(LV2)에서 제2 폭(d2)을 가질 수 있다. 제1 반도체 패턴(SP1))은 제3 채널 반도체 패턴(CH3)이 위치한 제3 수직레벨(LV3)에서 제3 폭(d3)을 가질 수 있다. 제1 폭(d1)은 제2 폭(d2)에 비해 클 수 있고, 제2 폭(d2)은 제3 폭(d3)에 비해 클 수 있다.
제2 반도체 패턴(SP2)이 한 쌍의 제1 반도체 패턴들(SP1) 상에 제공되어 상기 한 쌍의 제1 반도체 패턴들(SP1)을 연결할 수 있다. 제2 반도체 패턴(SP2)의 하면은 제1 반도체 패턴(SP1)의 돌출부(PS)보다 낮은 레벨에 위치할 수 있다. 제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1) 및 절연막(105)과 함께 에어갭(AG)을 정의할 수 있다. 에어갭(AG)의 최상단(AGt)은 제2 반도체 패턴(SP2)의 하면에 의해 정의될 수 있다. 에어갭(AG)의 최상단(AGt)은 제1 채널 반도체 패턴(CH1)의 하면(CH1L)에 비해 낮은 레벨에 위치할 수 있다.
제2 반도체 패턴(SP2)은 순차적으로 형성된 제1 서브 반도체 패턴(SP2a), 제2 서브 반도체 패턴(SP2b) 및 제3 서브 반도체 패턴(SP2c)을 포함할 수 있다. 제2 서브 반도체 패턴(SP2b)은 제1 서브 반도체 패턴(SP2a)의 표면을 덮을 수 있다. 제3 서브 반도체 패턴(SP2c)은 제2 서브 반도체 패턴(SP2b)의 표면을 덮을 수 있다. 제1 서브 반도체 패턴(SP2a)의 게르마늄(Ge)의 함량은 20 at% 내지 30 at%일 수 있고, 제2 서브 반도체 패턴(SP2b)의 게르마늄(Ge)의 함량은 35 at% 내지 45 at%일 수 있고, 제3 서브 반도체 패턴(SP2c)의 게르마늄(Ge)의 함량은 50 at% 내지 60 at%일 수 있다. 제3 반도체 패턴(SP3)은 제3 서브 반도체 패턴(SP2c)의 표면을 덮도록 형성될 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 절연막(105), 게이트 스페이서들(GS) 및 소스/드레인 영역들(SD)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은 게이트 캐핑 패턴(GP)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 제공될 수 있다. 예컨대, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 소스/드레인 영역들(SD)에 연결되는 활성 콘택들(AC)이 제공될 수 있다. 예컨대, 활성 콘택들(AC)은 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로 도 2a의 AA 부분에 대응된다.
도 4를 참조하면, 제1 반도체 패턴(SP1)의 하부가 에어갭(AG)을 향하여 볼록하게 돌출될 수 있고, 이로써, 에어갭(AG)은 오목한 형상의 상부 측면들을 가질 수 있다. 제1 반도체 패턴(SP1)의 최하부(SP1L, 즉 소스/드레인 패턴의 최하부)는 절연막(105)의 상면(105t)에 비해 낮은 레벨에 위치할 수 있다.
도 5를 참조하면, 전술된 한 쌍의 제1 반도체 패턴들(SP1)은 서로 연결되어 일체를 이룰 수 있다. 제1 채널 스택(CS1)의 측면 상의 제1 반도체 패턴(SP1)의 일부와 제1 채널 스택(CS1) 측면 상의 제1 반도체 패턴(SP1)의 다른 일부를 연결하는 연결부(CR)가 제공될 수 있다. 달리 말해서, 제1 반도체 패턴(SP1)은 제1 채널 스택(CS1)의 측면 및 제2 채널 스택(CS2)의 측면을 덮고, 오목한 형상의 하면 및 상면을 가질 수 있다. 에어갭(AG)의 최상단(AGt)는 제1 반도체 패턴(SP1)의 하면에 의해 정의될 수 있다.
도 6 내지 도 8b은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로 도 1의 C-C'선에 대응된다.
도 6을 참조하면, 소스/드레인 영역들(SD)은 절연막(105)과 이격될 수 있다. 실시예들에 따르면, 소스/드레인 영역들(SD)과 절연막(105)의 사이에 제1 층간 절연막(110)이 채워질 수 있다. 이로써, 소스/드레인 영역들(SD)의 하면이 제1 층간 절연막(110)에 의해 덮일 수 있다. 제1 층간 절연막(110)은 제2 반도체 패턴(SP2)의 하면과 접촉할 수 있다.
도 7을 참조하면, 소스/드레인 영역들(SD)은 절연막(105)과 이격될 수 있고, 제3 반도체 패턴(SP3)은 제2 반도체 패턴(SP2)을 둘러싸도록 형성될 수 있다. 달리 말해서, 제2 반도체 패턴(SP2)의 하면은 제3 반도체 패턴(SP3)에 의해 덮여 노출되지 않을 수 있다.
도 8a 및 도 8b를 도 5와 함께 참조하면, 제1 채널 스택(CS1) 상의 제1 반도체 패턴(SP1)과 제2 채널 스택(CS2) 상의 제1 반도체 패턴(SP1)은 서로 연결되어 일체를 이룰 수 있다. 이때, 제1 반도체 패턴(SP1)의 표면의 일부가 제2 반도체 패턴(SP2)에 의해 덮일 수 있다. 일 예에 따르면, 도 8a에 도시된 바와 같이, 제1 반도체 패턴(SP1)의 표면의 다른 일부(즉, 하면)는 제1 층간 절연막(110)에 의해 덮일 수 있다. 다른 예에 따르면, 도 8b에 도시된 바와 같이, 제1 반도체 패턴(SP1)의 하면 및 제2 반도체 패턴(SP2)의 하면은 제3 반도체 패턴(SP3)에 의해 덮일 수 있다.
이하 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자의 제조 방법이 설명된다.
도 9, 도 11, 도 13, 도 18 및 도 20은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 10a, 도 12a, 도 14a, 16a 및 도 21a는 각각 도 9, 도 11, 도 13, 도 18 및 도 20의 A-A'선에 따른 단면도들이다. 도 10b, 도 12b, 도 14b, 도 19b 및 도 21b는 각각 도 9, 도 11, 도 13, 도 18 및 도 20의 B-B'선에 따른 단면도들이다. 도 14c, 도 19c 및 21c는 각각 도 13, 도 18 및 도 20의 C-C'선에 따른 단면도들이다. 도 15 내지 도 17는 본 발명의 실시예들에 따른 소스/드레인 패턴의 형성 방법을 나타내는 단면도들로, 도 13의 A-A'선에 대응된다.
도 9, 도 10a 및 도 10b를 참조하면, SOI 기판이 준비될 수 있다. SOI 기판은 기판(100)과 기판(100) 상의 절연막(105)을 포함할 수 있다. SOI 기판 상에 하부 반도체층(107)이 형성될 수 있다. 하부 반도체층(107)은 그 상면 상에 희생층들(SAC) 및 채널 반도체층들(CHL)을 성장시키기 위한 씨드층일 수 있다. 이어서, 하부 반도체층(107) 상에 희생층들(SAC) 및 채널 반도체층들(CHL)이 교대로 반복하여 적층될 수 있다. 희생층들(SAC)은 채널 반도체층들(CHL)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 즉, 소정의 식각 레서피를 사용하여 희생층들(SAC)을 식각하는 공정에서, 희생층들(SAC)은 채널 반도체층들(CHL)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 채널 반도체층들(CHL)의 식각 속도에 대한 희생층들(SAC)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 희생층들(SAC)은 채널 반도체층들(CHL)에 대하여 1:10 내지 1:200의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 일 예로, 희생층들(SAC)은 SiGe, Si, 및 Ge 중 하나이고, 채널 반도체층들(CHL)은 SiGe, Si, 및 Ge 중 다른 하나일 수 있다.
희생층들(SAC)은 하부 반도체층(107) 및 채널 반도체층들(CHL)을 씨드층으로 하는 에피택시얼 성장(epitaxial growth) 공정에 의하여 형성될 수 있다. 채널 반도체층들(CHL)은 희생층들(SAC)을 씨드층으로 하는 에피택시얼 성장 공정에 의하여 형성될 수 있다. 예컨대, 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정 일 수 있다. 희생층들(SAC) 및 채널 반도체층들(CHL)은 동일 챔버에서 연속적으로 형성될 수 있다. 희생층들(SAC) 및 채널 반도체층들(CHL)은 기판(100) 상에 선택적으로 성장(selective epitaxial growth)되지 않고 기판(100)의 전면에 콘포멀하게 성장될 수 있다. 희생층들(SAC) 및 채널 반도체층들(CHL)은 실질적으로 동일한 두께로 형성될 수 있으나, 이에 한정되지 않는다.
이어서, 희생층들(SAC) 및 채널 반도체층들(CHL)을 패터닝하여 예비 채널 스택들(pCS)을 형성할 수 있다. 예비 채널 스택들(pCS)은 제1 방향(D1)로 연장되는 라인 또는 바 형상을 가질 수 있으며, 제2 방향(D2)으로 서로 이격될 수 있다. 패터닝 공정은 마스크 패턴(미도시)을 이용한 이방성 식각 공정을 이용할 수 있다. 일 예에 따르면, 희생층들(SAC) 및 채널 반도체층들(CHL)이 패터닝되는 동안, 하부 반도체층(107)이 함께 패터닝될 수 있다. 즉, 도 10b에 도시된 것과 달리, 하부 반도체층(107)은 희생층들(SAC) 및 채널 반도체층들(CHL)의 아래에 국소적으로 잔존될 수도 있다.
도 11, 도 12a 및 도 12b를 참조하면, 예비 채널 스택들(pCS)을 가로지르는 희생 게이트 패턴들(PP)이 형성될 수 있다. 희생 게이트 패턴들(PP)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태로 형성될 수 있다. 희생 게이트 패턴들(PP)을 형성하는 것은, 기판(100) 상에 희생막을 형성하는 것, 상기 희생막 상에 마스크 패턴들(MP)을 형성하는 것, 및 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 식각하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘을 이용하여 형성될 수 있다. 마스크 패턴들(MP)은, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 이용하여 형성될 수 있다. 희생 게이트 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 CVD 또는 ALD와 같은 증착 공정으로 스페이서막을 형성하는 것, 및 상기 스페이서막에 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 일 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
도 13 및 도 14a 내지 도 14c를 참조하면, 예비 채널 스택들(pCS)의 일부를 제거하여, 채널 스택들(CS)을 형성할 수 있다. 채널 반도체층들(CHL)의 일부가 제거되어, 수직적으로 서로 이격되어 적층된 제1 내지 제3 채널 반도체 패턴들(CH1, CH2, CH3) 이 형성될 수 있다. 희색층들(SAC)의 일부가 제거되어 희생패턴들(SAP)이 형성될 수 있다. 희생패턴들(SAP)과 채널 반도체 패턴들(CH1, CH2, CH3)은 교대로 적층될 수 있다.
구체적으로, 도 15를 함께 참조하면, 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 식각 마스크로 희생 게이트 패턴들(PP)의 일측 또는 양측에 위치한 제1 예비 채널 스택들(pCS)의 일부분들을 제거 수 있다. 예비 채널 스택들(pCS)의 일부를 제거하는 것은 이방성 식각 공정을 이용하여 수행될 수 있다. 일 실시예에 따르면, 상기 이방성 식각 공정은 절연막(105)의 상면이 노출될 때까지 수행될 수 있다. 그 결과, 각각의 예비 채널 스택들(pCS)이 제1 방향(D1)으로 분리되어, 제1 방향(D1) 및 제2 방향(D2)을 따라 배열되는 채널 스택들(CS)이 형성될 수 있다. 또한, 제1 방향(D1)으로 서로 인접한 채널 스택들(CS)의 사이들에 리세스 영역들(RS)이 형성될 수 있다. 리세스 영역들(RS)의 각각은 'U'자 형상의 단면 프로파일을 가질 수 있다. 예컨대, 일 단면의 관점에서, 리세스 영역들(RS)은 그의 중단에서 최대의 제1 방향(D1)의 폭을 가질 수 있다. 리세스 영역들(RS)에 의해 예비 채널 스택들(pCS)이 복수의 채널 스택들(CS)로 분리될 수 있도록, 리세스 영역들(RS)의 바닥면은 절연막(105)의 상면에 비해 높지 않은 레벨에 위치할 수 있다. 예컨대, 리세스 영역들(RS)의 바닥면은 절연막(105)의 상면에 비해 낮은 레벨에 위치할 수 있다.
이어서, 리세스 영역들(RS) 각각의 내에 소스/드레인 영역들(SD)이 형성될 수 있다. 소스/드레인 영역들(SD)은 순차적으로 형성된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 포함할 수 있다.
도 16를 참조하면, 제1 리세스 영역들(RS1)에 의해 노출된 채널 반도체 패턴들(CH1, CH2, CH3)을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 이용하여 예비 제1 반도체 패턴(pSP1)을 형성할 수 있다. 예비 제1 반도체 패턴(pSP1)은 저농도의 제2 반도체 원소를 함유할 수 있다. 제1 반도체 패턴(SP1)은 인 시츄 방식에 의해 저농도의 불순물로 도핑될 수 있다. 일 예로, 예비 제1 반도체 패턴(pSP1)은 인 시츄로 붕소가 도핑된 실리콘-게르마늄(SiGe)을 포함할 수 있다. 제1 반도체 패턴(SP1)의 게르마늄(Ge)의 농도는 5 at% 내지 15 at%]일 수 있다.
상기 제1 선택적 에피택시얼 성장 공정은 후술할 제2 선택적 에피택시얼 성장 공정 및 제3 선택적 에피택시얼 성장 공정보다 높은 압력 조건에서 수행될 수 있다. 일 예로, 상기 제1 선택적 에피택시얼 성장 공정은 [50 Torr 내지 300 Torr]의 압력 하에서 수행될 수 있다. 이에 따라, 예비 제1 반도체 패턴(pSP1)은 리세스 영역(RS)의 내측벽 상에 콘포말하게 형성될 수 있다.
도 16 및 도 17을 참조하면, 예비 제1 반도체 패턴(pSP1) 상에 리플로우 공정을 수행하여 제1 반도체 패턴(SP1)을 형성할 수 있다. 리플로우 공정은 수소 분위기에서 수행될 수 있다. 리플로우 공정은 제1 선택적 에피택시얼 성장 공정에 비하여 낮은 압력 조건에서 수행될 수 있다. 일 예로, 리플로우 공정 약 30Torr의 압력에서 수행될 수 있다. 리플로우 공정은, 예컨대, 500℃ 내지 700℃의 온도에서 수행될 수 있다. 리플로우 공정이 수행되는 동안 예비 제1 반도체 패턴(pSP1)의 상부의 제1 방향(D1)의 폭은 작아질 수 있고, 제1 반도체 패턴(pSP1)의 하부의 제1 방향(D1)의 폭이 증가될 수 있다. 이로써, 절연막(105)과 가장 인접한 희생패턴(SAP)의 측벽들이 제1 반도체 패턴(SP1)에 의해 보다 두껍게 덮힐 수 있고, 후술될 희생패턴(SAP)의 제거 공정에서 소스/드레인 영역(SD)의 하부가 손상되는 것이 방지될 수 있다.
다시 도 13 및 도 14a 내지 도 14c를 참조하면, 제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1)을 씨드층으로 하는 제2 선택적 에피택시얼 성장 공정들에 의해 형성될 수 있다. 제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1)보다 높은 농도를 갖는 제2 반도체 원소를 함유할 수 있다. 제2 반도체 패턴(SP2)은 인 시츄 방식에 의해 고농도의 불순물로 도핑될 수 있다. 제2 선택적 에피택시얼 성장 공정들은 제2 반도체 원소의 농도를 높이고, 압력을 낮추면서 반복적으로 수행될 수 있다. 이로써, 제1 내지 제3 서브 반도체 패턴들(SP2a, SP2b, SP2c)이 형성될 수 있다. 일 예로, 1 내지 제3 서브 반도체 패턴들(SP2a, SP2b, SP2c)의 각각은 인 시츄로 붕소가 도핑된 실리콘-게르마늄(SiGe)을 포함할 수 있다. 제2 반도체 패턴(SP2)의 게르마늄(Ge)의 함량은 20 at% 내지 60 at%일 수 있다.
제3 반도체 패턴(SP3)은 제2 반도체 패턴(SP2)을 씨드층으로 하는 제3 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 제3 반도체 패턴(SP3)은 기판(100)과 동일한 제1 반도체 원소를 함유할 수 있다. 일 예로, 제3 반도체 패턴(SP3)은 단결정 실리콘(Si)을 포함할 수 있다. 상술한 제1 내지 제3 선택적 에피택시얼 성장 공정들은 동일한 챔버 내에서 순차적으로 수행될 수 있다.
제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)이 형성되는 동안, 소스/드레인 영역(SD)과 절연막(105)의 사이에 에어갭(AG)이 형성될 수 있다.
도 18 및 도 19a 내지 도 19c를 참조하면, 기판(100)의 전면 상에 제1 층간 절연막(110)을 형성하고, 희생 게이트 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)을 평탄화시킬 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 마스크 패턴들(MP)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다. 이어서, 노출된 희생 게이트 패턴들(PP) 및 희생 패턴들(SAP)을 선택적으로 제거할 수 있다.
도 5 내지 도 8b에 도시된 바와 같이, 소스/드레인 영역(SD)이 절연막(105)과 이격되어 형성된 경우, 제1 층간 절연막(110)은 에어갭(AG)을 채우도록 형성될 수도 있다.
도 20 및 도 21a 내지 도 21c를 참조하면, 희생 게이트 패턴들(PP) 및 희생 패턴들(SAP)이 제거된 빈 공간들에 게이트 유전 패턴(GI), 게이트 전극(GE) 및 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 유전 패턴(GI)은 빈 공간을 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 게이트 유전 패턴(GI)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 형성될 수 있다. 일 예로, 게이트 유전 패턴(GI)은 고유전율 물질을 포함할 수 있다. 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은 빈 공간의 잔부를 완전히 채우는 게이트 전극막을 형성하고, 상기 게이트 전극막을 평탄화함으로써 형성될 수 있다. 일 예로, 상기 게이트 전극막은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
이어서, 게이트 전극들(GE)의 상부들이 리세스될 수 있다. 게이트 전극들(GE) 상에 게이트 캐핑 패턴들(GP)이 형성될 수 있다. 게이트 캐핑 패턴들(GP)은 게이트 전극들(GE)의 리세스된 영역들을 완전히 채우도록 형성될 수 있다. 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
도 1 및 도 2a 내지 도 2c를 다시 참조하면, 제1 층간 절연막(110) 및 게이트 캐핑 패턴들(GP) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막 또는 low-k 산화막을 포함할 수 있다. 일 예로, 상기 low-k 산화막은 SiCOH와 같이 탄소로 도핑된 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120)은 CVD 공정에 의해 형성될 수 있다.
제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 소스/드레인 영역들(SD)을 노출하는 콘택 홀들이 형성될 수 있다. 일 예로, 상기 콘택 홀들은 게이트 캐핑 패턴들(GP) 및 게이트 스페이서들(GS)에 의해 자기 정렬되는 자기 정렬 콘택 홀들(self-align contact holes)일 수 있다. 상기 콘택 홀들 내에 소스/드레인 영역들(SD)과 전기적으로 연결되는 콘택들(AC)이 형성될 수 있다. ㄴ
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 기판 상의 절연막;
    상기 절연막 상에 수직적으로 서로 이격되어 적층된 채널 반도체 패턴들;
    상기 채널 반도체 패턴들을 가로지르는 게이트 전극;
    상기 게이트 전극의 양측에 각각 배치되고, 상기 채널 반도체 패턴들에 의해 연결되는 소스/드레인 영역들; 및
    상기 절연막과 상기 소스/드레인 영역들의 하면 사이의 에어갭들(air gaps)을 포함하고,
    상기 소스/드레인 영역들의 상기 하면은, 상기 에어갭들에 의해 상기 소스/드레인 영역들의 내측을 향하여 오목하게 들어가는 형상을 가지는 반도체 소자.
  2. 제1 항에 있어서,
    상기 에어갭의 최상부는 상기 채널 반도체 패턴들 중 상기 절연막에 가장 인접한 채널 반도체 패턴의 하면보다 낮은 레벨에 위치하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 에어갭의 최하부는 상기 절연막의 최상부 표면보다 낮은 레벨에 위치하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 소스/드레인 영역들은 제1 방향으로 서로 이격되고,
    상기 소스/드레인 영역들의 각각은 상기 제1 방향으로 서로 이격된 한 쌍의 제1 반도체 패턴들을 포함하되,
    상기 제1 반도체 패턴들은 상부에 비해 제1 방향으로 더 큰 폭을 갖는 하부를 갖는 반도체 소자.
  5. 제1 항에 있어서,
    상기 소스/드레인 영역들은 제1 방향으로 서로 이격되고,
    상기 소스/드레인 영역들의 각각은 상기 제1 방향으로 서로 이격된 한 쌍의 제1 반도체 패턴들 및 상기 한 쌍의 제1 반도체 패턴들 상에 형성되어 상기 제1 반도체 패턴들을 연결하는 제2 반도체 패턴을 포함하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 채널 반도체 패턴들은 제1 반도체 원소를 포함하고, 상기 제1 반도체 패턴들 및 상기 제2 반도체 패턴의 각각은 상기 제1 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 제2 반도체 원소를 포함하되,
    상기 제2 반도체 패턴은 상기 제1 반도체 패턴에 비하여 높은 제2 반도체 원소의 농도를 갖는 반도체 소자.
  7. 제5 항에 있어서,
    상기 에어갭의 최상부는 상기 제2 반도체 패턴의 하면에 의해 정의되는 반도체 소자.
  8. 제1 항에 있어서,
    상기 채널 반도체 패턴들은 제1 반도체 원소를 포함하고, 상기 소스/드레인 영역들은 상기 제1 반도체 원소 및 상기 제1 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 제2 반도체 원소를 포함하되,
    상기 소스/드레인 영역들은 상기 절연막에 가까워질수록 낮은 제2 반도체 원소의 농도를 갖는 반도체 소자.
  9. 기판 상의 절연막;
    상기 절연막 상의 제1 수직레벨에 위치한 제1 채널 반도체 패턴;
    상기 제1 채널 반도체 패턴 상에 적층되어, 상기 제1 수직레벨보다 높은 제2 수직레벨에 위치한 제2 채널 반도체 패턴;
    상기 제1 및 제2 채널 반도체 패턴들을 가로지르는 게이트 전극, 상기 게이트 전극은 제1 방향으로 연장되고;
    상기 게이트 전극의 측면 상에 배치되어 상기 제1 및 제2 채널 반도체 패턴들과 연결된 소스/드레인 영역을 포함하되,
    상기 소스/드레인 영역은:
    상기 제1 방향에 수직인 제2 방향으로 서로 이격된 한 쌍의 제1 반도체 패턴들; 및
    상기 한 쌍의 제1 반도체 패턴들 상에 형성되어 상기 제1 반도체 패턴들을 연결하는 제2 반도체 패턴을 포함하고,
    상기 제1 반도체 패턴들은 상기 제1 및 제2 반도체 패턴들의 측면을 덮고,
    상기 제1 수직레벨에서의 상기 제1 반도체 패턴의 폭은 상기 제2 수직레벨에서의 상기 제1 반도체 패턴의 폭에 비해 큰 반도체 소자.
  10. 기판 상의 절연막;
    상기 절연막 상에 제1 방향으로 서로 이격된 제1 및 제2 채널 스택들, 상기 제1 및 제2 채널 스택들의 각각은 수직적으로 서로 이격되어 적층된 채널 반도체 패턴들을 포함하고; 및
    상기 제1 및 제2 채널 영역들 사이의 소스/드레인 영역을 포함하되,
    상기 소스/드레인 영역은 상기 채널 영역들의 측면들을 덮고 상기 제1 방향으로 서로 이격된 한 쌍의 제1 반도체 패턴들 및 상기 제1 반도체 패턴들 상에 배치되어 상기 한 쌍의 제1 패턴들을 연결하는 제2 반도체 패턴들을 포함하는 반도체 소자.
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