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KR102810031B1 - 웨이퍼의 가공 방법 - Google Patents

웨이퍼의 가공 방법 Download PDF

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KR102810031B1
KR102810031B1 KR1020190158354A KR20190158354A KR102810031B1 KR 102810031 B1 KR102810031 B1 KR 102810031B1 KR 1020190158354 A KR1020190158354 A KR 1020190158354A KR 20190158354 A KR20190158354 A KR 20190158354A KR 102810031 B1 KR102810031 B1 KR 102810031B1
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히데카즈 이이다
겐타 치토
영석 김
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가부시기가이샤 디스코
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Abstract

본 발명은 비아(Via) 전극이 매설된 웨이퍼를 가공하여 디바이스 칩을 제조하는 공정을 간략화하는 것을 과제로 한다.
비아 전극이 매설되고, 상기 비아 전극을 덮는 제1 절연막이 형성된 웨이퍼를 가공하는 웨이퍼의 가공 방법으로서, 상기 비아 전극을 덮는 상기 제1 절연막이 이면 측에 노출되지 않을 정도로 상기 웨이퍼를 상기 이면 측으로부터 연삭하는 연삭 단계와, 상기 웨이퍼의 상기 이면을 에칭하여 상기 제1 절연막으로 덮인 상기 비아 전극을 상기 이면 측으로 돌출시키는 전극 돌출 단계와, 상기 비아 전극이 돌출된 상기 웨이퍼의 이면에 플라즈마화된 불활성 가스를 공급하여, 상기 웨이퍼의 상기 이면에 왜곡층을 형성하는 왜곡층 형성 단계와, 상기 웨이퍼의 상기 이면에 제2 절연막을 형성하는 절연막 형성 단계와, 상기 비아 전극과 중복되는 영역에서 상기 제1 절연막과, 상기 제2 절연막을 제거하고, 상기 웨이퍼의 이면 측에 노출된 비아 전극에 접속되는 이면 측 전극을 형성하는 전극 형성 단계를 포함한다.

Description

웨이퍼의 가공 방법{WAFER PROCESSING METHOD}
본 발명은 비아(Via) 전극이 매설된 웨이퍼의 가공 방법에 관한 것이다.
전자 기기에 탑재되는 디바이스 칩은, 반도체 등의 재료로 형성되는 웨이퍼의 표면에 복수의 교차하는 분할 예정 라인을 설정하고, 상기 분할 예정 라인으로 구획된 각 영역에 디바이스를 형성하고, 상기 웨이퍼를 분할 예정 라인을 따라 분할하는 것에 의해 형성된다. 최근, 디바이스 칩의 공간을 절약하기 위해 박형의 디바이스 칩이 요구되고 있고, 웨이퍼는 분할되기 전에 이면 측으로부터 연삭되어, 미리 결정된 마무리 두께까지 박화된다.
또한, 최근, 미리 결정된 실장 대상에 디바이스 칩을 실장할 때의 실장 면적을 줄이는 것이나 디바이스 칩의 고성능화가 요구되고 있다. 따라서, 복수의 디바이스 칩이 적층되고, 디바이스 칩의 적층체가 하나의 패키지에 수용된 패키지 칩이 제조된다.
그러나, 종래, 상기 패키지 칩에 포함되는 복수의 디바이스 칩은 와이어 본딩 등의 방법에 의해 서로 접속되었지만, 이 경우, 결선을 위한 영역이 필요해지는 만큼 패키지를 크게 해야 하고, 디바이스 칩의 다층화는 한계에 도달했다.
따라서, 예컨대, 디바이스 칩을 두께 방향으로 관통하는 비아 전극(관통 전극)을 상기 디바이스 칩에 형성하고, 복수의 디바이스 칩 사이를 상기 비아 전극으로 접속하는 기술이 개발되어 있다. 예컨대, 실리콘 웨이퍼가 분할되어 제작된 디바이스 칩에 형성된 비아 전극에 의해 상하의 디바이스 칩을 접속하는 기술은 TSV(Through-silicon via)로 불리고 있다. 상기 비아 전극은, 본딩 와이어보다 짧게 형성할 수 있기 때문에, TSV 기술은 패키지 칩의 처리의 고속화에도 기여한다.
비아 전극을 갖는 디바이스 칩은, 이하에 설명하는 순서에 의해 작성된다. 우선, 원판형의 웨이퍼를 준비하고, 디바이스를 형성하기 전 또는 후에, 분할 예정 라인에 의해 구획되는 각 영역에 표면으로부터 상기 디바이스 칩의 마무리 두께를 넘는 미리 결정된 깊이까지 비아 전극을 매립한다. 또, 비아 전극과 웨이퍼 사이를 절연시키기 위해, 또한, 비아 전극의 형성 프로세스의 사정에 의해, 비아 전극을 매립하는 구멍(비아 홀)의 내벽에는 산화규소막 등의 절연막이 형성된다.
그리고, 상기 웨이퍼를 이면 측으로부터 연삭하고, 그 후, 비아 전극을 이면 측에 노출시킨다. 또한, 비아 전극의 노출 부분에 단자가 되는 전극(범프)을 형성하고, 상기 웨이퍼를 분할 예정 라인을 따라 분할한다(특허문헌 1 참조).
특허문헌 1 : 일본 특허 공개 제2014-33160호 공보
웨이퍼에 매립된 비아 전극을 이면 측에 노출시킬 때에는, 우선, 웨이퍼를 구성하는 재료를 투과하는 파장의 적외선 등을 상기 웨이퍼의 이면 측으로부터 조사하여, 비아 전극의 바닥부와 웨이퍼의 이면의 거리(깊이)를 검출한다. 다음으로, 비아 전극을 덮는 절연막을 이면 측에 노출시키지 않을 정도로 웨이퍼를 이면 측으로부터 연삭한다. 또한, 웨이퍼의 이면 측을 에칭하는 것에 의해, 웨이퍼를 디바이스 칩의 마무리 두께까지 박화하는 동시에 상기 절연막에 덮인 비아 전극을 웨이퍼의 이면 측으로 돌출시킨다.
그 후, 금속 원소 등이 외부로부터 웨이퍼(디바이스 칩)의 내부에 확산되는 것을 방지하는 게터링층이 되는 질화규소막을 웨이퍼의 이면 측에 형성하고, 또한 패시베이션막이 되는 산화규소막을 웨이퍼의 이면 측에 형성한다. 그 후, 비아 전극과 중복되는 게터링층과, 패시베이션막과, 상기 비아 전극을 덮는 절연막을 CMP(Chemical Mechanical Polishing)에 의해 제거하여 비아 전극을 웨이퍼의 이면 측에 노출시킨다. 또한, 노출된 비아 전극에 단자가 되는 전극(범프)을 형성한다.
이와 같이, 비아 전극을 구비하는 디바이스 칩은 복수의 단계를 거쳐 형성되기 때문에, 상기 디바이스 칩의 제조 비용이 높아지기 쉬운 경향이 있어, 단계의 간략화가 요구되고 있다. 예컨대, 게터링층이 되는 질화규소막을 형성하는 단계에는 큰 비용이 들기 때문에, 상기 디바이스 칩의 제조 비용을 삭감하기 위해 상기 단계를 생략하는 것이 요구되고 있다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 비아 전극이 매설된 웨이퍼를 가공하여 비아 전극을 갖는 디바이스 칩을 제조하는 공정을 간략화하여 저비용화할 수 있는 웨이퍼의 가공 방법을 제공하는 것이다.
본 발명의 일양태에 의하면, 교차하는 복수의 분할 예정 라인이 표면에 설정되고, 상기 분할 예정 라인에 의해 구획된 각 영역에 디바이스가 형성되고, 상기 각 영역에 두께 방향을 따르는 비아 전극이 매설되고, 상기 비아 전극을 덮는 제1 절연막이 형성된 웨이퍼를 가공하는 웨이퍼의 가공 방법으로서, 상기 웨이퍼의 상기 표면에 보호 부재를 배치하는 보호 부재 배치 단계와, 상기 웨이퍼의 상기 보호 부재 측을 척테이블에 의해 유지하고, 상기 비아 전극을 덮는 상기 제1 절연막이 이면 측에 노출되지 않을 정도로 상기 웨이퍼를 상기 이면 측으로부터 연삭하는 연삭 단계와, 연삭 단계를 실시한 후, 상기 웨이퍼를 제1 진공 챔버에 수용하고, 상기 웨이퍼의 이면에 플라즈마화된 제1 에칭 가스를 공급해 상기 웨이퍼의 상기 이면을 에칭하여 상기 제1 절연막으로 덮인 상기 비아 전극을 상기 이면 측으로 돌출시키는 전극 돌출 단계와, 상기 전극 돌출 단계 후, 상기 비아 전극이 돌출된 상기 웨이퍼의 상기 이면에 플라즈마화된 불활성 가스를 공급하여, 상기 웨이퍼의 상기 이면에 왜곡층을 형성하는 왜곡층 형성 단계와, 상기 왜곡층 형성 단계 후, 상기 왜곡층이 형성된 상기 웨이퍼의 상기 이면에 제2 절연막을 형성하는 절연막 형성 단계와, 상기 절연막 형성 단계 후, 상기 비아 전극과 중복되는 영역에서 상기 제1 절연막과 상기 제2 절연막을 제거하고, 상기 웨이퍼의 상기 이면 측에 노출된 상기 비아 전극에 접속하는 이면 측 전극을 형성하는 전극 형성 단계를 포함하는 것을 특징으로 하는 웨이퍼의 가공 방법이 제공된다.
바람직하게는, 상기 왜곡층 형성 단계에서는, 상기 전극 돌출 단계에서 상기 웨이퍼가 수용된 상기 제1 진공 챔버에 상기 웨이퍼를 수용한 채로, 상기 제1 에칭 가스를 배기한 후, 상기 제1 진공 챔버에 플라즈마화된 상기 불활성 가스를 공급한다.
또는, 바람직하게는, 상기 전극 돌출 단계 후, 상기 왜곡층 형성 단계 전에, 제2 진공 챔버에 상기 웨이퍼를 수용하고, 상기 웨이퍼의 상기 이면에 플라즈마화된 제2 에칭 가스를 공급하여 상기 웨이퍼의 상기 이면에 형성된 자연 산화막을 제거하는 산화막 제거 단계를 더 포함하고, 상기 왜곡층 형성 단계에서는, 상기 웨이퍼를 상기 제2 진공 챔버에 수용한 채로 상기 제2 에칭 가스를 배기한 후, 플라즈마화된 상기 불활성 가스를 상기 제2 진공 챔버에 공급한다.
본 발명의 일양태에 관한 웨이퍼의 가공 방법에서는, 제1 절연막에 덮인 비아 전극이 매설된 웨이퍼를 이면 측으로부터 연삭하고, 그 후, 플라즈마화된 제1 에칭 가스를 공급하여 웨이퍼의 이면을 에칭하고, 상기 비아 전극을 이면 측으로 돌출시킨다. 그 후, 상기 비아 전극이 돌출된 상기 웨이퍼의 이면에 플라즈마화된 불활성 가스를 공급하여, 상기 웨이퍼의 상기 이면에 왜곡층을 형성한다.
상기 왜곡층은, 외부로부터 상기 웨이퍼에 진입하려는 금속 원소를 게터링하는 게터링층으로서 기능하기 때문에, 게터링층으로서 기능하는 질화규소막을 별도로 형성할 필요가 없어, 공정이 간략화된다. 그 후, 게터링층으로서 기능하는 왜곡층이 형성된 웨이퍼를 분할 예정 라인을 따라 분할하면, 비아 전극을 갖는 개개의 디바이스 칩을 제조할 수 있다.
따라서, 본 발명의 일양태에 의하면, 비아 전극이 매설된 웨이퍼를 가공하여 비아 전극을 갖는 디바이스 칩을 제조하는 공정을 간략화하여 저비용화할 수 있는 웨이퍼의 가공 방법이 제공된다.
도 1의 (A)는, 웨이퍼를 모식적으로 나타내는 사시도이고, 도 1의 (B)는, 웨이퍼를 확대하여 모식적으로 나타내는 사시도이다.
도 2의 (A)는, 보호 부재 배치 단계를 모식적으로 나타내는 사시도이고, 도 2의 (B)는, 비아 전극의 깊이의 측정의 모습을 모식적으로 나타내는 단면도이다.
도 3의 (A)는, 연삭 단계를 모식적으로 나타내는 단면도이고, 도 3의 (B)는, 연삭 단계가 실시된 후의 웨이퍼를 모식적으로 나타내는 단면도이다.
도 4는 플라즈마 에칭 장치를 모식적으로 나타내는 단면도이다.
도 5의 (A)는, 전극 돌출 단계에서 테이블에 고정된 웨이퍼를 모식적으로 나타내는 단면도이고, 도 5의 (B)는, 전극 돌출 단계가 실시된 후의 웨이퍼를 모식적으로 나타내는 단면도이다.
도 6의 (A)는, 왜곡층 형성 단계에서 테이블에 고정된 웨이퍼를 모식적으로 나타내는 단면도이고, 도 6의 (B)는, 왜곡층 형성 단계가 실시된 후의 웨이퍼를 모식적으로 나타내는 단면도이다.
도 7의 (A)는, 절연막 형성 단계가 실시된 웨이퍼를 모식적으로 나타내는 단면도이고, 도 7의 (B)는, 비아 전극과 중복되는 영역에서 제1 절연막 및 제2 절연막이 제거된 웨이퍼를 모식적으로 나타내는 단면도이고, 도 7의 (C)는, 전극 형성 단계가 실시된 웨이퍼를 모식적으로 나타내는 단면도이다.
도 8의 (A)는, 웨이퍼의 가공 방법의 일례를 나타내는 플로우차트이고, 도 8의 (B)는, 웨이퍼의 가공 방법의 다른 일례를 나타내는 플로우차트이다.
첨부 도면을 참조하여, 본 발명의 일양태에 관한 실시형태에 관해 설명한다. 우선, 본 실시형태에 관한 웨이퍼의 가공 방법에서의 피가공물인 웨이퍼에 관해, 도 1의 (A) 및 도 1의 (B)를 이용하여 설명한다. 도 1의 (A)는, 웨이퍼(1)를 모식적으로 나타내는 사시도이고, 도 1의 (B)는, 웨이퍼(1)를 확대하여 모식적으로 나타내는 사시도이다.
웨이퍼(1)는, 예컨대, Si(실리콘), SiC(실리콘카바이드), GaN(질화갈륨), GaAs(비화갈륨) 혹은 그 밖의 반도체 등의 재료, 또는, 사파이어, 유리, 석영 등의 재료로 이루어진 대략 원판형의 기판 등이다.
웨이퍼(1)의 표면(1a)에는 교차하는 복수의 분할 예정 라인(3)이 설정되고, 상기 분할 예정 라인(3)에 의해 구획된 각 영역에는 IC(Integrated Circuit)나 LSI(Large Scale Integrated circuit) 등의 디바이스(5)가 형성된다. 웨이퍼(1)를 분할 예정 라인(3)을 따라 분할함으로써, 디바이스(5)를 구비하는 디바이스 칩을 형성할 수 있다.
최근, 디바이스 칩의 박형화를 위해, 웨이퍼(1)는 분할되기 전에 이면(1b) 측으로부터 가공되어 미리 결정된 마무리 두께까지 박화된다. 또한, 디바이스 칩의 고성능화를 위해, 또한, 상기 디바이스 칩을 실장할 때의 실장 면적을 줄이기 위해, 복수의 디바이스 칩이 적층되고, 디바이스 칩의 적층체가 하나의 패키지에 수용된 패키지 칩이 형성된다. 적층된 디바이스 칩 사이의 전기적인 접속은, 예컨대, 각각의 디바이스 칩을 두께 방향으로 관통하는 비아 전극(관통 전극)에 의해 실현된다.
웨이퍼(1)의 분할 예정 라인(3)에 의해 구획된 각 영역, 즉, 디바이스(5)가 형성되는 영역에는, 도 1의 (B)에 나타내는 바와 같이, 웨이퍼(1)의 두께 방향을 따라 비아 전극(9)이 매설되고, 디바이스(5)가 구비하는 전극(7)에 접속된다. 비아 전극(9)은, 1장의 디바이스 칩의 마무리 두께를 넘는 깊이까지 형성된다.
그 후, 웨이퍼(1)를 상기 마무리 두께까지 박화하여 비아 전극(9)을 이면 측에 노출시키고, 또한, 노출된 비아 전극(9)에 단자가 되는 전극(범프)을 형성한다. 다음으로, 웨이퍼(1)를 분할 예정 라인(3)을 따라 분할함으로써 디바이스(5)를 구비하는 디바이스 칩을 형성한다. 그리고, 복수의 상기 디바이스 칩을 적층하여 패키지 칩을 형성할 때, 비아 전극(9)을 통해 각 디바이스 칩의 디바이스(5)를 전기적으로 접속한다.
비아 전극(9)은, 디바이스(5)보다 전 또는 후에 웨이퍼(1)에 형성된다. 비아 전극(9)을 형성할 때에는, 우선, 웨이퍼(1)의 분할 예정 라인(3)에 의해 구획된 각 영역에서 미리 결정된 위치에 비아 전극(9)을 매설하기 위한 비아 홀이라고 불리는 오목부를 웨이퍼(1)의 표면(1a) 측에 형성한다. 비아 홀은, 디바이스 칩의 마무리 두께를 넘는 깊이까지 형성된다.
비아 홀의 바닥부 및 내벽에는, 제1 절연막(13)(도 3의 (B) 등 참조)이 형성된다. 상기 제1 절연막(13)은, 예컨대 산화규소막이며, CVD(Chemical Vapor Deposition) 등의 방법으로 형성된다. 다음으로, 비아 홀에 Cu, W, Al 또는 폴리실리콘 등을 매립하여 비아 전극(9)으로 한다. 그 후, 웨이퍼(1)의 이면(1b) 측이 가공되면, 웨이퍼(1)가 박화되면 비아 전극(9)이 상기 이면(1b) 측에 노출된다.
다음으로, 본 실시형태에 관한 웨이퍼의 가공 방법에서 사용하는 플라즈마 처리 장치의 일례에 관해 설명한다. 상기 플라즈마 처리 장치는, 웨이퍼(1)의 이면(1b) 측에 플라즈마화된 에칭 가스를 공급함으로써 웨이퍼(1)의 이면(1b) 측을 에칭한다. 또한, 웨이퍼(1)의 이면(1b) 측에 플라즈마화된 불활성 가스를 공급함으로써 웨이퍼(1)의 이면(1b) 측에 왜곡층을 형성한다. 도 4는, 플라즈마 처리 장치(16)의 구성예를 모식적으로 나타내는 단면도이다.
플라즈마 처리 장치(16)는, 처리 공간(18)을 형성하는 제1 진공 챔버(20)를 구비한다. 제1 진공 챔버(20)는, 바닥벽(20d)과, 상벽(20b)과, 제1 측벽(20c)과, 제2 측벽(20d)과, 제3 측벽(20e)과, 제4 측벽(도시하지 않음)을 포함하는 직방체형으로 형성되어 있고, 제2 측벽(20d)에는 웨이퍼(1)를 반입 반출하기 위한 개구(22)가 설치되어 있다.
개구(22)의 외측에는, 개구(22)를 개폐하는 게이트(24)가 설치되어 있다. 이 게이트(24)는, 개폐 기구(26)에 의해 상하로 이동한다. 개폐 기구(26)는, 에어 실린더(28)와 피스톤 로드(30)를 포함하고 있다. 에어 실린더(28)는 브래킷(32)을 통해 제1 진공 챔버(20)의 바닥벽(20a)에 고정되어 있고, 피스톤 로드(30)의 선단은 게이트(24)의 하부에 연결되어 있다.
개폐 기구(26)로 게이트(24)를 개방하는 것에 의해, 개구(22)를 통해 웨이퍼(1)를 제1 진공 챔버(20)의 처리 공간(18)에 반입하고, 또는, 웨이퍼(1)를 상기 처리 공간(18)으로부터 반출할 수 있다. 제1 진공 챔버(20)의 바닥벽(20a)에는 배기구(34)가 형성되어 있다. 이 배기구(34)는, 진공 펌프 등의 배기 기구(36)와 접속되어 있다.
제1 진공 챔버(20)의 처리 공간(18)에는, 하부 전극(38)과 상부 전극(40)이 대향하도록 배치되어 있다. 하부 전극(38)은 도전성의 재료로 형성되어 있고, 원반형의 유지부(42)와, 유지부(42)의 하면 중앙으로부터 하측으로 돌출된 원기둥형의 지지부(44)를 포함한다.
지지부(44)는, 제1 진공 챔버(20)의 바닥벽(20a)에 형성된 개구(46)에 삽입 관통되어 있다. 개구(46) 내에서, 바닥벽(20a)과 지지부(44) 사이에는 고리형의 절연 부재(48)가 배치되어 있고, 제1 진공 챔버(20)와 하부 전극(38)은 절연되어 있다. 하부 전극(38)은, 제1 진공 챔버(20)의 외부에서 고주파 전원(50)과 접속되어 있다.
유지부(42)의 상면에는 오목부가 형성되어 있고, 이 오목부에는, 웨이퍼(1)가 배치되는 테이블(52)이 설치되어 있다. 테이블(52)에는 흡인로(도시하지 않음)가 형성되어 있고, 이 흡인로는, 하부 전극(38)의 내부에 형성된 유로(54)를 통해 흡인원(56)과 접속되어 있다.
또한, 유지부(42)의 내부에는 냉각 유로(58)가 형성되어 있다. 냉각 유로(58)의 일단은, 지지부(44)에 형성된 냉매 도입로(60)를 통해 냉매 순환 기구(62)와 접속되어 있고, 냉각 유로(58)의 타단은, 지지부(44)에 형성된 냉매 배출로(64)를 통해 냉매 순환 기구(62)와 접속되어 있다. 이 냉매 순환 기구(62)를 작동시키면, 냉매는, 냉매 도입로(60), 냉각 유로(58), 냉매 배출로(64)의 순으로 흘러, 하부 전극(38)을 냉각시킨다.
상부 전극(40)은, 도전성의 재료로 형성되어 있고, 원반형의 가스 분출부(66)와, 가스 분출부(66)의 상면 중앙으로부터 상측으로 돌출된 원기둥형의 지지부(68)를 포함한다. 지지부(68)는, 제1 진공 챔버(20)의 상벽(20b)에 형성된 개구(70)에 삽입 관통되어 있다. 개구(70) 내에서, 상벽(20b)과 지지부(68)의 사이에는 고리형의 절연 부재(72)가 배치되어 있고, 제1 진공 챔버(20)와 상부 전극(40)은 절연되어 있다.
상부 전극(40)은, 제1 진공 챔버(20)의 외부에서 고주파 전원(74)과 접속되어 있다. 또한, 지지부(68)의 상단부에는, 승강 기구(76)와 연결된 지지 아암(78)이 부착되어 있고, 이 승강 기구(76) 및 지지 아암(78)에 의해 상부 전극(40)은 상하로 이동한다.
가스 분출부(66)의 하면에는 복수의 분출구(80)가 설치되어 있다. 이 분출구(80)는, 가스 분출부(66)에 형성된 유로(82) 및 지지부(68)에 형성된 유로(84)를 통해, 제1 가스 공급원(86) 및 제2 가스 공급원(88)에 접속되어 있다. 제1 가스 공급원(86), 제2 가스 공급원(88), 유로(82, 84) 및 분출구(80)에 의해, 제1 진공 챔버(20) 내에 가스를 도입하는 가스 도입부가 구성된다. 또, 플라즈마 처리 장치(16)가 구비하는 가스 도입부를 구성하는 가스 공급원은 2개에 한정되지 않는다.
개폐 기구(26), 배기 기구(36), 고주파 전원(50), 흡인원(56), 냉매 순환 기구(62), 고주파 전원(74), 승강 기구(76), 제1 가스 공급원(86), 제2 가스 공급원(88) 등은, 제어 장치(90)에 접속되어 있다.
배기 기구(36)로부터 제어 장치(90)에는, 처리 공간(18)의 압력에 관한 정보가 입력된다. 또한, 냉매 순환 기구(62)로부터 제어 장치(90)에는, 냉매의 온도에 관한 정보(즉, 하부 전극(38)의 온도에 관한 정보)가 입력된다.
또한, 제어 장치(90)에는, 제1 가스 공급원(86), 제2 가스 공급원(88)으로부터, 각 가스의 유량에 관한 정보가 입력된다. 제어 장치(90)는, 이들 정보나, 사용자로부터 입력되는 다른 정보 등에 기초하여, 전술한 각 구성을 제어하는 제어 신호를 출력한다.
다음으로, 본 실시형태에 관한 웨이퍼의 가공 방법에 관해, 도 8의 (A)에 나타내는 플로우차트를 참조하여 설명한다. 도 8의 (A)는, 본 실시형태에 관한 웨이퍼의 가공 방법의 각 공정의 흐름의 일례를 나타내는 플로우차트이다.
본 실시형태에 관한 웨이퍼의 가공 방법에서는, 우선, 보호 부재 배치 단계(S1)를 실시한다. 도 2의 (A)는, 보호 부재 배치 단계(S1)를 모식적으로 나타내는 사시도이다. 보호 부재 배치 단계(S1)에서는, 웨이퍼(1)의 표면(1a)에 보호 부재(11)를 배치한다.
보호 부재(11)는, 본 실시형태에 관한 웨이퍼의 가공 방법을 실시하고 있는 동안, 웨이퍼(1)의 표면(1a)에 형성된 디바이스(5) 등을 보호하는 기능을 갖는다. 보호 부재(11)는, 예컨대, 웨이퍼(1)의 직경과 동일한 정도의 직경의 원형의 점착 테이프이며, 보호 부재 배치 단계(S1)에서는, 웨이퍼(1)의 표면(1a)에 상기 점착 테이프가 접착된다. 또는, 보호 부재(11)는, 유리나 수지, 세라믹스 등의 재료로 형성된 강성을 갖는 원판형의 플레이트이며, 이 경우, 접착 부재에 의해 웨이퍼(1)의 표면(1a)에 접착된다.
보호 부재 배치 단계(S1) 후, 연삭 단계(S2)가 실시된다. 연삭 단계(S2)에서는, 웨이퍼(1)가 이면(1b) 측으로부터 연삭된다. 연삭 단계(S2)를 실시할 때에는, 미리, 상기 이면(1b)으로부터 비아 전극(9)의 선단까지의 깊이의 측정이 실시된다. 그 후, 측정된 상기 깊이의 값을 참조하여 웨이퍼(1)를 이면 측으로부터 연삭하여, 비아 전극(9) 및 제1 절연막(13)(도 3의 (B) 등 참조)이 노출되지 않을 정도로 웨이퍼(1)를 박화한다. 도 2의 (B)는, 비아 전극의 깊이의 측정의 모습을 모식적으로 나타내는 단면도이다.
도 2의 (B)에 나타낸 바와 같이, 우선, 웨이퍼(1)의 표면(1a) 측을 하측을 향하게 하여, 상기 웨이퍼(1)를 척테이블(4)의 위에 얹는다. 다음으로, 척테이블(4)의 상측에 설치된 높이 검출 유닛(2)을 사용하여 비아 전극(9)의 선단의 깊이의 측정을 실시한다.
높이 검출 유닛(2) 및 척테이블(4)은, 예컨대, 다음에 설명하는 연삭 장치(도 3의 (A) 참조)에 배치된다. 또는, 독립된 높이 측정 장치에 배치되어 있어도 좋다. 높이 검출 유닛(2)은, 예컨대 적외선 카메라 유닛이며, 웨이퍼(1)를 투과하는 파장의 적외선을 웨이퍼(1)에 이면(1b) 측으로부터 조사시키고, 웨이퍼(1)의 상측을 이동시키고, 반사된 적외선을 관측하여 비아 전극(9)의 상기 이면(1b)으로부터의 깊이를 측정한다.
다음으로, 웨이퍼(1)의 연삭을 실시하는 연삭 장치에 관해 설명한다. 도 3의 (A)는, 연삭 단계를 모식적으로 나타내는 단면도이다. 도 3의 (A)에 나타내는 연삭 장치(6)는, 척테이블(4)과, 척테이블(4)의 상측에 배치된 연삭 유닛(6a)을 구비한다.
척테이블(4)의 상면은, 다공질 부재가 노출된 유지면이 된다. 척테이블(4)은, 일단이 상기 다공질 부재에 접속된 흡인로(도시하지 않음)를 내부에 구비하고, 상기 흡인로의 타단은 흡인원(도시하지 않음)에 접속되어 있다. 척테이블(4)의 유지면의 위에 표면(1a)을 하측을 향하게 한 상태로 웨이퍼(1)를 얹고, 상기 흡인원을 작동시켜 상기 흡인로 및 상기 다공질 부재를 통해 웨이퍼(1)에 부압을 작용시키면, 웨이퍼(1)가 척테이블(4)에 흡인 유지된다. 또, 척테이블(4)은, 상기 유지면에 수직인 축의 둘레에 회전 가능하다.
척테이블(4)의 상측의 연삭 유닛(6a)은, 척테이블(4)의 유지면에 수직인 방향을 따르는 스핀들(8)과, 스핀들(8)의 하단에 고정된 휠마운트(10)와, 휠마운트(10)의 하면에 장착된 연삭휠(12)을 구비한다. 연삭휠(12)의 하면에는 연삭 지석(14)이 장착되어 있다. 스핀들(8)의 상단에는 도시하지 않은 회전 구동원이 접속되어 있고, 스핀들(8)을 상기 유지면에 수직인 방향의 둘레에 회전시키면, 연삭휠(12)이 회전하여 연삭 지석(14)이 회전 궤도 상을 이동한다.
연삭 단계(S2)에서는, 척테이블(4)과 스핀들(8)을 각각 회전시켜, 연삭 유닛(6a)을 하강시킨다. 회전 궤도 상을 이동하는 연삭 지석(14)이 척테이블(4)에 유지된 웨이퍼(1)의 이면(1b) 측에 접촉하면, 웨이퍼(1)가 연삭된다. 또한, 웨이퍼(1)의 비아 전극(9) 및 제1 절연막(13)(도 3의 (B) 등 참조)이 이면(1b) 측에 노출되지 않을 정도의 미리 결정된 높이 위치까지 연삭 유닛(6a)을 하강시킨다.
도 3의 (B)는, 연삭 단계(S2)가 실시된 후의 웨이퍼(1)를 확대하여 모식적으로 나타내는 단면도이다. 도 3의 (B)에 나타내는 바와 같이, 연삭 단계(S2)를 실시하면, 비아 전극(9)을 덮는 상기 제1 절연막(13)이 이면(1b) 측에 노출되지 않을 정도로 웨이퍼(1)가 이면(1b) 측으로부터 연삭된다.
또, 실리콘 등으로 형성된 원판형의 웨이퍼(1)의 외주부에는, 미리 상기 외주부의 이지러짐을 방지하기 위해 모서리부를 제거하는 면취 가공이 실시되어 있다. 그 때문에, 웨이퍼(1)의 표면(1a)과 이면(1b)을 접속하는 측면은 곡면이 된다. 이 경우, 연삭 단계(S2)를 실시하여 웨이퍼(1)를 이면(1b) 측으로부터 연삭하면, 웨이퍼(1)의 외주부에 나이프 엣지와 같이 뾰족한 형상이 나타나, 웨이퍼(1)의 이지러짐이 생기기 쉬워진다. 따라서, 웨이퍼(1)를 연삭하기 전에, 웨이퍼(1)의 외주부를 제거하는 엣지 트리밍 가공을 실시해도 좋다.
본 실시형태에 관한 웨이퍼의 가공 방법에서는, 연삭 단계(S2)를 실시한 후, 제1 절연막(13)으로 덮인 비아 전극(9)을 웨이퍼(1)의 이면(1b) 측으로 돌출시키는 전극 돌출 단계(S3)를 실시한다. 전극 돌출 단계(S3)는, 예컨대, 도 4에 나타내는 플라즈마 처리 장치(16)에 의해 실시된다.
전극 돌출 단계(S3)에서는, 우선, 개폐 기구(26)로 플라즈마 처리 장치(16)의 게이트(24)를 하강시킨다. 다음으로, 개구(22)를 통해 웨이퍼(1)를 제1 진공 챔버(20)의 처리 공간(18)에 반입하고, 하부 전극(38)의 테이블(52)에 이면(1b) 측이 상측에 노출되도록 배치한다. 또, 웨이퍼(1)의 반입 시에는, 승강 기구(76)에 의해 상부 전극(40)을 상승시켜, 하부 전극(38)과 상부 전극(40)의 간격을 넓혀 놓는 것이 바람직하다.
그 후, 흡인원(56)의 부압을 작용시켜, 웨이퍼(1)를 테이블(52) 위에 고정한다. 또한, 개폐 기구(26)로 게이트(24)를 상승시켜 처리 공간(18)을 밀폐한다. 또한, 상부 전극(40)과 하부 전극(38)이 플라즈마 가공에 적합한 미리 결정된 위치 관계가 되도록, 승강 기구(76)에 의해 상부 전극(40)의 높이 위치를 조절한다. 또한, 배기 기구(36)를 작동시켜 처리 공간(18)을 진공(저압)으로 한다. 도 5의 (A)는, 전극 돌출 단계(S3)에서 플라즈마 처리 장치에 반입된 웨이퍼(1)를 모식적으로 나타내는 단면도이다.
또, 처리 공간(18)의 감압 후, 흡인원(56)의 부압에 의해 웨이퍼(1)를 유지하는 것이 어려운 경우는, 웨이퍼(1)를 전기적인 힘(대표적으로는 정전 인력) 등에 의해 테이블(52) 위에 유지한다. 예컨대, 테이블(52)의 내부에 전극을 매립하고, 이 전극에 전력을 공급하는 것에 의해, 테이블(52)과 웨이퍼(1)의 사이에 전기적인 힘을 작용시킨다.
다음으로, 제1 에칭 가스를 포함하는 플라즈마 가공용의 가스를 미리 결정된 유량으로 공급하면서, 하부 전극(38) 및 상부 전극(40)에 미리 결정된 고주파 전력을 공급한다. 여기서, 제1 에칭 가스는, 예컨대 CF4 또는 SF6이며, 제1 에칭 가스는 또한 수소 가스 또는 산소 가스 등과 미리 결정된 비율로 혼합되어 웨이퍼(1)에 공급된다.
전극 돌출 단계(S3)에서는, 처리 공간(18) 내를 미리 결정된 압력(예컨대, 5 Pa 이상 50 Pa 이하)으로 유지하고, 제1 가스 공급원(86)으로부터 제1 에칭 가스를 미리 결정된 유량으로 공급하면서 하부 전극(38) 및 상부 전극(40)에 미리 결정된 고주파 전력(예컨대, 1000 W 이상 3000 W 이하)을 부여한다.
이것에 의해, 하부 전극(38)과 상부 전극(40)의 사이에 플라즈마가 발생하고, 플라즈마화된 제1 에칭 가스로부터 발생한 이온이 하부 전극(38) 측으로 끌어당겨져, 웨이퍼(1)의 이면(1b)에 공급된다. 여기서, 에칭은, 웨이퍼(1)와 제1 절연막(13) 사이의 선택비가 높은 조건으로 실시된다. 즉, 전극 돌출 단계(S3)를 실시하면, 웨이퍼(1)가 에칭되어 서서히 제거되는 한편, 노출된 제1 절연막(13)은 에칭되기 어렵다.
따라서, 도 5의 (B)에 나타내는 바와 같이, 전극 돌출 단계(S3)를 실시하면, 웨이퍼(1)가 후퇴하고, 웨이퍼(1)의 이면(1b)에 대하여 비아 전극(9) 및 제1 절연막(13)이 돌출된 상태가 된다. 도 5의 (B)는, 전극 돌출 단계를 실시한 후의 상태를 확대하여 모식적으로 나타내는 단면도이다.
다음으로, 본 실시형태에 관한 웨이퍼의 가공 방법에서는, 비아 전극(9)이 돌출된 웨이퍼(1)의 이면(1b)에 플라즈마화된 불활성 가스를 공급하여, 웨이퍼(1)의 이면(1b)에 왜곡층을 형성하는 왜곡층 형성 단계(S4)를 실시한다.
왜곡층 형성 단계(S4)는, 전극 돌출 단계(S3)에서 웨이퍼(1)가 수용된 제1 진공 챔버(20)에 웨이퍼(1)를 수용한 채로, 전극 돌출 단계(S3)에 이어서 제1 진공 챔버(20)에서 실시되어도 좋다. 이 경우, 상기 제1 에칭 가스를 배기한 후, 제1 진공 챔버(20)에 플라즈마화된 상기 불활성 가스를 공급한다. 도 6의 (A)는, 왜곡층 형성 단계(S4)에서, 제1 진공 챔버(20)의 내부의 테이블(52)에 고정된 웨이퍼(1)를 모식적으로 나타내는 단면도이다.
즉, 왜곡층 형성 단계(S4)에서는, 웨이퍼(1)를 테이블(52) 위에 고정한 채로 플라즈마 가공용의 불활성 가스를 미리 결정된 유량으로 공급하면서, 하부 전극(38) 및 상부 전극(40)에 미리 결정된 고주파 전력을 공급한다. 왜곡층 형성 단계(S4)에서는, 처리 공간(18) 내를 미리 결정된 압력(예컨대, 5 Pa 이상 50 Pa 이하)으로 유지하고, 제2 가스 공급원(88)으로부터 Ar, He, Ne 등의 불활성 가스를 미리 결정된 유량으로 공급하면서 하부 전극(38) 및 상부 전극(40)에 미리 결정된 고주파 전력(예컨대, 1000 W 이상 3000 W 이하)을 부여한다.
이것에 의해, 하부 전극(38)과 상부 전극(40)의 사이에 플라즈마가 발생하고, 플라즈마화된 불활성 가스로부터 발생한 이온이 하부 전극(38) 측으로 끌어당겨져, 웨이퍼(1)의 이면(1b)에 공급된다. 그리고, 웨이퍼(1)의 이면(1b)이 스퍼터되고, 이면(1b)에는 미세한 요철이나 크랙(왜곡)이 형성된다. 이 왜곡이 형성된 영역이 왜곡층(15)이 된다.
도 6의 (B)는, 왜곡층 형성 단계(S4)가 실시된 웨이퍼(1)를 확대하여 모식적으로 나타내는 단면도이다. 도 6의 (B)에 나타내는 바와 같이, 왜곡층 형성 단계(S4)가 실시되면, 웨이퍼(1)의 이면(1b) 측에는 왜곡층(15)이 형성된다. 왜곡층(15)은, 웨이퍼(1)의 이면(1b) 측으로부터 웨이퍼(1)의 내부에 진입하려는 금속 원소를 트랩하는 게터링층으로서 기능한다.
본 실시형태에 관한 웨이퍼의 가공 방법에서는, 왜곡층 형성 단계(S4)에 의해 게터링층으로서 기능하는 왜곡층(15)을 형성할 수 있기 때문에, 웨이퍼(1)의 이면(1b) 측에 질화규소막 등으로 이루어진 게터링층을 성막하기 위한 성막 공정이 불필요해진다. 특히, 전극 돌출 단계(S3) 후에 연속하여 왜곡층 형성 단계(S4)를 실시하는 경우, 전극 돌출 단계(S3)가 실시된 플라즈마 처리 장치(16)에서, 웨이퍼(1)에 공급되는 가스종을 전환하는 것만으로 왜곡층 형성 단계(S4)를 실시할 수 있다.
즉, 본 실시형태에 관한 웨이퍼의 가공 방법에서는, 왜곡층 형성 단계(S4)를 실시하는 데 요하는 비용은 매우 적어, 웨이퍼(1)의 이면(1b) 측에 효율적으로 게터링층을 형성할 수 있다. 즉, 비아 전극(9)을 갖는 디바이스 칩을 제조하는 공정을 간략화할 수 있고, 높은 가공 효율로 웨이퍼(1)를 가공할 수 있다.
또, 왜곡층 형성 단계(S4)에서는, 플라즈마화된 불활성 가스를 웨이퍼(1)의 이면(1b)에 충돌시켜 왜곡층(15)을 형성하지만, 이 과정에서 웨이퍼(1)에 유래하는 부스러기가 발생하고, 제1 진공 챔버(20)의 내벽에 부착되어 퇴적될 우려가 있다. 여기서, 전극 돌출 단계(S3)와 왜곡층 형성 단계(S4)를 제1 진공 챔버(20)에서 실시하는 경우, 왜곡층 형성 단계(S4)를 실시한 후, 제1 진공 챔버(20)에서는, 다음에 가공되는 웨이퍼에 대하여 전극 돌출 단계(S3)가 실시된다.
전극 돌출 단계(S3)에서는, 플라즈마화된 제1 에칭 가스가 웨이퍼의 이면(1b)에 공급되지만, 플라즈마화된 제1 에칭 가스는 제1 진공 챔버(20)의 내벽에 부착된 상기 부스러기에도 도달하기 때문에, 상기 부스러기가 제거된다. 따라서, 제1 진공 챔버(20)에서 복수의 웨이퍼에 대하여 차례차례 전극 돌출 단계(S3)와 왜곡층 형성 단계(S4)를 실시하면, 제1 진공 챔버(20)의 클리닝의 빈도를 낮출 수 있고, 웨이퍼의 가공 효율은 더욱 높아진다.
왜곡층 형성 단계(S4) 후에는, 절연막 형성 단계(S5)가 실시된다. 절연막 형성 단계(S5)에서는, 왜곡층(15)이 형성된 웨이퍼(1)의 이면(1b)에 제2 절연막을 형성한다. 도 7의 (A)는, 절연막 형성 단계(S5)가 실시된 웨이퍼를 확대하여 모식적으로 나타내는 단면도이다. 절연막 형성 단계(S5)에서는, 스퍼터법 또는 CVD법 등에 의해, 웨이퍼(1)의 이면(1b) 측에 제2 절연막(17)으로서 산화규소막을 형성한다. 제2 절연막(17)은, 웨이퍼(1)의 이면 측을 보호하는 패시베이션막으로서 기능한다.
절연막 형성 단계(S5) 후에는, 전극 형성 단계(S6)를 실시한다. 전극 형성 단계(S6)에서는, 웨이퍼(1)의 이면(1b) 측에 비아 전극(9)을 노출시키고, 비아 전극(9)에 접속되는 이면 측 전극을 형성한다. 전극 형성 단계(S6)에서는, 상기 이면 측 전극을 형성하기 전에 미리 비아 전극(9)과 중복되는 영역에서, 제1 절연막(13) 및 제2 절연막(17)을 제거한다. 도 7의 (B)는, 비아 전극(9)과 중복되는 영역에서 제1 절연막(13) 및 제2 절연막(17)이 제거된 웨이퍼(1)를 확대하여 모식적으로 나타내는 단면도이다.
제1 절연막(13) 및 제2 절연막(17)의 제거는, 예컨대 CMP 가공에 의해 실시된다. 제1 절연막(13)에 의해 덮인 비아 전극(9)은, 전극 돌출 단계(S3)에 의해 웨이퍼(1)의 이면(1b)으로부터 돌출되어 있다. 그 때문에, CMP 가공을 실시하여 웨이퍼(1)의 이면(1b) 측의 돌출된 부분을 제거하는 것에 의해, 비아 전극(9)과 중복되는 제1 절연막(13) 및 제2 절연막(17)을 제거하여 비아 전극(9)을 이면(1b) 측에 노출시킬 수 있다. 그렇게 하면, 비아 전극(9)에 전기적으로 접속되는 이면 측 전극의 형성이 가능해진다.
또, 웨이퍼(1)의 이면(1b)의 주요 영역은 제2 절연막(17)에 의해 보호되기 때문에, 상기 이면(1b) 측에 형성된 왜곡층(15)에는 CMP 가공에 의한 손상이 생기지 않는다. 또한, 비아 전극(9)은 포토리소그래피에 의해 노출되어도 좋다.
다음으로, 비아 전극(9)에 접속되는 전극을 형성한다. 도 7의 (C)는, 전극 형성 단계(S6)가 실시된 웨이퍼(1)를 확대하여 모식적으로 나타내는 단면도이다. 전극(19)은, 예컨대, Au, Cu, Sn 등의 금속, 또는, 이들의 적층체로 형성되는 범프이며, 예컨대, 비아 전극(9)에 금속 와이어를 압착하고, 짧은 길이로 절단하는 것에 의해 형성된다. 또는, 비아 전극(9)을 노출시키는 개구를 갖는 레지스트막을 상기 이면(1b)에 형성하고, 전해 도금에 의해 비아 전극(9)의 노출된 영역에 상기 전극(19)을 형성한다.
그 후, 웨이퍼를 디바이스마다 분할하는 것에 의해, 비아 전극(9)을 구비하는 디바이스 칩을 형성할 수 있다. 그리고, 복수의 디바이스 칩을 비아 전극(9)에 의해 접속하면서 적층시키고, 이것을 하나의 패키지에 수용하면, 패키지 칩을 형성할 수 있다.
또, 상기 실시형태에서는, 전극 돌출 단계(S3)와, 왜곡층 형성 단계(S4)를 동일한 제1 진공 챔버(20)에서 연속하여 실시하는 경우에 관해 설명했지만, 본 발명의 일양태는 이것에 한정되지 않는다. 예컨대, 전극 돌출 단계(S3)와 왜곡층 형성 단계(S4)를, 제1 진공 챔버(20)에서 연속하여 실시하지 않아도 좋고, 양 단계 사이에 진공 챔버의 밖에서 임의의 처리를 실시해도 좋다. 이 경우, 왜곡층 형성 단계(S4)는 제2 진공 챔버를 구비하는 다른 플라즈마 처리 장치에서 실시되어도 좋다.
도 8의 (B)는, 왜곡층 형성 단계(S4)를 제2 진공 챔버를 구비하는 다른 플라즈마 처리 장치에서 실시하는 경우의 본 발명의 일양태에 관한 웨이퍼의 가공 방법의 각 공정의 흐름을 나타내는 플로우차트이다. 여기서, 제2 진공 챔버를 구비하는 플라즈마 처리 장치는, 플라즈마 처리 장치(16)와 동일하게 구성된다.
또, 전극 돌출 단계(S3) 후에 제1 진공 챔버(20)를 구비하는 플라즈마 처리 장치(16)로부터 웨이퍼(1)를 반출하고, 제2 진공 챔버를 구비하는 상기 플라즈마 처리 장치에 웨이퍼(1)를 반입하는 동안에, 웨이퍼(1)의 이면(1b)에 자연 산화막이 형성되는 경우가 있다. 따라서, 전극 돌출 단계(S3) 후, 왜곡층 형성 단계(S4) 전에, 상기 자연 산화막을 제거하는 산화막 제거 단계(S7)를 실시해도 좋다.
산화막 제거 단계(S7)에서는, 제2 진공 챔버에 웨이퍼(1)를 수용하고, 웨이퍼(1)의 이면(1b)에 플라즈마화된 제2 에칭 가스를 공급하여 웨이퍼(1)의 이면(1b)에 형성된 자연 산화막을 제거한다. 여기서, 제2 에칭 가스는, 예컨대 C4F6 또는 C4F8 등이며, 제2 에칭 가스는 또한 수소 가스 등과 미리 결정된 비율로 혼합되어 웨이퍼(1)에 공급된다.
그 후에 실시되는 상기 왜곡층 형성 단계(S4)에서는, 웨이퍼(1)를 제2 진공 챔버에 수용한 채로 제2 에칭 가스를 배기한 후, 플라즈마화된 불활성 가스를 제2 진공 챔버에 공급한다. 이 경우, 산화막 제거 단계(S7)가 실시된 플라즈마 처리 장치에서, 웨이퍼(1)에 공급되는 가스종을 전환하는 것만으로 왜곡층 형성 단계(S4)를 실시할 수 있기 때문에 효율적이다.
기타, 상기 실시형태에 관한 구조, 방법 등은, 본 발명의 목적으로 하는 범위를 일탈하지 않는 한 적절하게 변경하여 실시할 수 있다.
1 : 기판
1a : 표면
1b : 이면
3 : 분할 예정 라인
5 : 디바이스
7 : 전극
9 : 비아 전극
11 : 보호 부재
13, 17 : 절연막
15 : 왜곡층
19 : 전극
2 : 높이 검출 유닛
4 : 척테이블
6 : 연삭 장치
6a : 연삭 유닛
8 : 스핀들
10 : 휠마운트
12 : 연삭휠
14 : 연삭 지석
16 : 플라즈마 처리 장치
18 : 처리 공간
20 : 진공 챔버
20a, 20b, 20c, 20d, 20e : 벽
22 : 개구
24 : 게이트
26 : 개폐 기구
28 : 에어 실린더
30 : 피스톤 로드
32 : 브래킷
34 : 배기구
36 : 배기 기구
38, 40 : 전극
42 : 유지부
44 : 지지부
46 : 개구
48 : 절연 부재
50 : 고주파 전원
52 : 테이블
54 : 유로
56 : 흡인원
58 : 냉각 유로
60 : 냉매 도입로
62 : 냉매 순환 기구
64 : 냉매 배출로
66 : 가스 분출부
68 : 지지부
70 : 개구
72 : 절연 부재
74 : 고주파 전원
76 : 승강 기구
78 : 지지 아암
80 : 분출구
82, 84 : 유로
86, 88 : 가스 공급원
90 : 제어 장치

Claims (3)

  1. 교차하는 복수의 분할 예정 라인이 표면에 설정되고, 상기 분할 예정 라인에 의해 구획된 각 영역에 디바이스가 형성되고, 상기 각 영역에 두께 방향을 따르는 비아(Via) 전극이 매설되고, 상기 비아 전극을 덮는 제1 절연막이 형성된 웨이퍼를 가공하는 웨이퍼의 가공 방법으로서,
    상기 웨이퍼의 상기 표면에 보호 부재를 배치하는 보호 부재 배치 단계와,
    상기 웨이퍼의 상기 보호 부재 측을 척테이블에 의해 유지하고, 상기 비아 전극을 덮는 상기 제1 절연막이 이면 측에 노출되지 않을 정도로 상기 웨이퍼를 상기 이면 측으로부터 연삭하는 연삭 단계와,
    연삭 단계를 실시한 후, 상기 웨이퍼를 제1 진공 챔버에 수용하고, 상기 웨이퍼의 이면에 플라즈마화된 제1 에칭 가스를 공급해 상기 웨이퍼의 상기 이면을 에칭하여 상기 제1 절연막으로 덮인 상기 비아 전극을 상기 이면 측으로 돌출시키는 전극 돌출 단계와,
    상기 전극 돌출 단계 후, 상기 비아 전극이 돌출된 상기 웨이퍼의 상기 이면에 플라즈마화된 불활성 가스를 공급하여, 상기 웨이퍼의 상기 이면에 왜곡층을 형성하는 왜곡층 형성 단계와,
    상기 왜곡층 형성 단계 후, 상기 왜곡층이 형성된 상기 웨이퍼의 상기 이면에 제2 절연막을 형성하는 절연막 형성 단계와,
    상기 절연막 형성 단계 후, 상기 비아 전극과 중복되는 영역에서 상기 제1 절연막과 상기 제2 절연막을 제거하고, 상기 웨이퍼의 상기 이면 측에 노출된 상기 비아 전극에 접속되는 이면 측 전극을 형성하는 전극 형성 단계
    를 포함하고,
    상기 전극 돌출 단계 후, 상기 왜곡층 형성 단계 전에, 제2 진공 챔버에 상기 웨이퍼를 수용하고, 상기 웨이퍼의 상기 이면에 플라즈마화된 제2 에칭 가스를 공급하여 상기 웨이퍼의 상기 이면에 형성된 자연 산화막을 제거하는 산화막 제거 단계를 더 포함하고,
    상기 왜곡층 형성 단계에서는, 상기 웨이퍼를 상기 제2 진공 챔버에 수용한 채로 상기 제2 에칭 가스를 배기한 후, 플라즈마화된 상기 불활성 가스를 상기 제2 진공 챔버에 공급하는 것을 특징으로 하는, 웨이퍼의 가공 방법.
  2. 삭제
  3. 삭제
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