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KR102815808B1 - 반도체 패키지용 테스트 모듈 - Google Patents

반도체 패키지용 테스트 모듈 Download PDF

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KR102815808B1
KR102815808B1 KR1020200053178A KR20200053178A KR102815808B1 KR 102815808 B1 KR102815808 B1 KR 102815808B1 KR 1020200053178 A KR1020200053178 A KR 1020200053178A KR 20200053178 A KR20200053178 A KR 20200053178A KR 102815808 B1 KR102815808 B1 KR 102815808B1
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resistance
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Abstract

반도체 패키지용 테스트 모듈은 인쇄회로기판(PCB), 소켓, 저항 측정 패턴 및 테스터를 포함할 수 있다. 상기 PCB는 복수개의 상부 패드들, 복수개의 하부 패드들 및 상기 상부 패드들과 상기 하부 패드들을 연결하는 복수개의 비아 라인들을 포함할 수 있다. 상기 소켓은 상기 PCB의 상부면에 배치되어, 반도체 패키지를 상기 상부 패드들에 전기적으로 연결시킬 수 있다. 상기 저항 측정 패턴은 상기 PCB에 구비될 수 있다. 상기 테스터는 상기 저항 측정 패턴으로 직류를 공급하여, 상기 저항 측정 패턴의 저항을 측정할 수 있다. 따라서, 저항 측정 패턴의 저항은 PCB의 비아 라인의 저항과 대응되므로, 저항 측정 패턴의 저항으로부터 PCB의 수명이 정확하게 예측될 수 있다.

Description

반도체 패키지용 테스트 모듈{TEST MODULE FOR A SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지용 테스트 모듈에 관한 것이다. 보다 구체적으로, 본 발명은 정확한 수명을 예측할 수 있는 반도체 패키지용 테스트 모듈에 관한 것이다.
일반적으로, 반도체 패키지를 테스트하기 위해서 테스트 모듈이 사용될 수 있다. 테스트 모듈은 인쇄회로기판(Printed Circuit Board : PCB), 소켓 및 테스터를 포함할 수 있다. 소켓은 반도체 패키지를 인쇄회로기판에 전기적으로 연결시킬 수 있다. 테스터는 인쇄회로기판과 소켓을 통해서 테스트 신호를 반도체 패키지로 제공하여, 반도체 패키지의 전기적 특성들을 테스트할 수 있다.
관련 기술들에 따르면, 여러 가지 테스트 환경들에서 반도체 패키지를 테스트하게 되면, 인쇄회로기판의 비아 라인이나 소켓에 불량이 발생될 수 있다. 이러한 인쇄회로기판이나 소켓의 불량은 테스트 결과의 신뢰도를 저하시킬 수 있다.
따라서, 불량이 발생된 테스트 모듈을 새로운 테스트 모듈로 교체할 것이 요구되는데, 기존에는 테스트 모듈의 외관 검사나 저 저항 테스트와 같은 수동 방식으로 테스트 모듈의 수명을 모니터링할 수 있다. 그러나, 이러한 수동 방식을 통한 테스트 모듈의 수명은 정확하지가 않아서, 테스트 결과의 신뢰도는 여전히 낮을 수 있다.
본 발명은 정확한 수명 예측이 가능한 반도체 패키지용 테스트 모듈을 제공한다.
본 발명의 일 견지에 따른 반도체 패키지용 테스트 모듈은 인쇄회로기판(Printed Circuit Board : PCB), 소켓, 저항 측정 패턴 및 테스터를 포함할 수 있다. 상기 PCB는 복수개의 상부 패드들, 복수개의 하부 패드들 및 상기 상부 패드들과 상기 하부 패드들을 연결하는 복수개의 비아 라인들을 포함할 수 있다. 상기 소켓은 상기 PCB의 상부면에 배치되어, 반도체 패키지를 상기 상부 패드들에 전기적으로 연결시킬 수 있다. 상기 저항 측정 패턴은 상기 PCB에 구비될 수 있다. 상기 테스터는 상기 저항 측정 패턴으로 직류를 공급하여, 상기 저항 측정 패턴의 저항을 측정할 수 있다.
본 발명의 다른 견지에 따른 반도체 패키지용 테스트 모듈은 PCB, 소켓, 제 1 저항 측정 라인, 제 2 저항 측정 라인, 제 1 저항 측정 패드, 제 2 저항 측정 패드, 연결 라인 및 테스터를 포함할 수 있다. 상기 PCB는 복수개의 상부 패드들, 복수개의 하부 패드들 및 상기 상부 패드들과 상기 하부 패드들을 연결하는 복수개의 비아 라인들을 포함할 수 있다. 상기 소켓은 상기 PCB의 상부면에 배치되어, 반도체 패키지를 상기 상부 패드들에 전기적으로 연결시킬 수 있다. 상기 제 1 저항 측정 라인은 상기 PCB를 관통할 수 있다. 상기 제 1 저항 측정 라인은 상기 비아 라인들의 구조 및 재질과 동일한 구조 및 재질을 가질 수 있다. 상기 제 1 저항 측정 라인은 상기 비아 라인들의 길이들 중에서 가장 긴 길이와 동일한 길이를 가질 수 있다. 상기 제 2 저항 측정 라인은 상기 PCB를 관통할 수 있다. 상기 제 2 저항 측정 라인은 상기 비아 라인들의 구조 및 재질과 동일한 구조 및 재질을 가질 수 있다. 상기 제 2 저항 측정 라인은 상기 제 1 저항 측정 라인의 길이와 동일한 길이를 가질 수 있다. 상기 제 1 저항 측정 패드는 상기 제 1 저항 측정 라인의 상단과 연결될 수 있다. 상기 제 2 저항 측정 패드는 상기 제 2 저항 측정 라인의 상단과 연결될 수 있다. 상기 연결 라인은 상기 제 1 저항 측정 패드와 상기 제 2 저항 측정 패드를 연결할 수 있다. 상기 테스터는 상기 제 1 저항 측정 라인, 상기 제 1 저항 측정 패드, 상기 연결 라인, 상기 제 2 저항 측정 패드 및 상기 제 2 저항 측정 라인으로 직류를 공급하여, 상기 제 1 및 제 2 저항 측정 라인들의 저항을 측정할 수 있다.
상기된 본 발명에 따르면, 테스트가 PCB에 내장된 저항 측정 패턴으로 직류를 공급하여 저항 측정 패턴의 저항을 측정할 수 있다. 저항 측정 패턴의 저항은 PCB의 비아 라인의 저항과 대응되므로, 저항 측정 패턴의 저항으로부터 PCB의 수명이 정확하게 예측될 수 있다.
또한, 연결 라인을 소켓 내에 배치한 경우, 상기된 방식을 통해서 소켓의 저항 측정도 가능해질 수 있다. 따라서, 소켓의 수명도 정확하게 예측될 수 있다.
특히, 상기된 PCB나 소켓의 저항 측정은 반도체 패키지의 테스트 동작 중에 실시간으로 수행될 수 있으므로, 반도체 패키지의 테스트 도중에도 PCB나 소켓의 불량 발생 여부를 즉각적으로 검출할 수가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지용 테스트 모듈을 나타낸 단면도이다.
도 2는 도 1에 도시된 테스트 모듈의 인쇄회로기판을 나타낸 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지용 테스트 모듈을 나타낸 단면도이다.
도 4는 도 3에 도시된 테스트 모듈의 인쇄회로기판을 나타낸 평면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지용 테스트 모듈을 나타낸 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지용 테스트 모듈을 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지용 테스트 모듈을 나타낸 단면도이고, 도 2는 도 1에 도시된 테스트 모듈의 인쇄회로기판을 나타낸 평면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 패키지용 테스트 모듈(100)은 인쇄회로기판(PCB)(110)), 소켓(140) 및 테스터(130)를 포함할 수 있다.
PCB(110)는 복수개의 상부 패드(112)들, 복수개의 하부 패드(114)들 및 복수개의 비아 라인들을 포함할 수 있다. 상부 패드(112)들은 PCB(110)의 상부면에 배치될 수 있다. 하부 패드(114)들은 PCB(110)의 하부면에 배치될 수 있다.
여러 가지 종류들의 반도체 패키지(P)들을 테스트하기 위해서, PCB(110)의 상부 패드(112)들은 반도체 패키지(P)의 외부접속단자(B)들의 수보다 많은 수로 이루어질 수 있다. 따라서, 반도체 패키지(P)의 종류에 따라, 상부 패드(112)들 중 일부는 반도체 패키지(P)의 외부접속단자(B)들에 전기적으로 연결되지 않을 수 있다.
비아 라인들은 상부 패드(112)들과 하부 패드(114)들을 전기적으로 연결시킬 수 있다. 본 실시예에서, 비아 라인들은 PCB(110) 내부를 수직으로 관통하는 구조를 가질 수 있다.
본 실시예에서, 비아 라인들은 제 1 길이를 갖는 제 1 비아 라인(116a), 제 2 길이를 갖는 제 2 비아 라인(116b), 제 3 길이를 갖는 제 3 비아 라인(116c) 및 제 4 길이를 갖는 제 4 비아 라인(116d)을 포함할 수 있다. 제 2 길이는 제 1 길이보다 길 수 있다. 제 3 길이는 제 2 길이보다 짧을 수 있다. 제 4 길이는 제 2 길이보다 길 수 있다. 특히, 제 4 길이는 PCB(110)의 두께와 대응될 수 있다. 따라서, 제 4 비아 라인(116d)의 제 4 길이는 PCB(110)의 상부면으로부터 하부면까지 이어지는 가장 긴 길이일 수 있다. 제 4 길이가 가장 길므로, 테스트 모듈(100)의 장시간 사용으로 인해서 제 4 비아 라인(116d)에 박리, 부식, 단선 등과 같은 불량이 발생될 가능성이 가장 높을 수 있다.
본 실시예에서, PCB(110)는 적층된 복수개의 절연 기판들을 포함할 수 있다. 다른 실시예로서, PCB(110)는 하나의 절연 기판을 포함할 수도 있다.
소켓(140)은 PCB(110)의 상부면에 선택적으로 배치될 수 있다. 반도체 패키지는 소켓(140)의 상부면에 탑재될 수 있다. 즉, 반도체 패키지(P)의 테스트시에만, 반도체 패키지(P)가 탑재된 소켓(140)이 PCB(110)의 상부면에 안치될 수 있다. 핸들러가 소켓(140)의 상부면에 탑재된 반도체 패키지(P)를 아래로 누를 수가 있다.
소켓(140)은 소켓 패드(142)들을 포함할 수 있다. 소켓 패드(142)들은 소켓(140)에 수직 방향을 따라 관통 형성되어, 소켓(140)의 상부면과 하부면을 통해 노출될 수 있다. 반도체 패키지(P)의 외부접속단자(B)들이 소켓(140)의 상부면을 통해 노출된 소켓 패드(142)들의 상단들에 전기적으로 접촉될 수 있다. 소켓(140)의 하부면을 통해 노출된 소켓 패드(142)들의 하단들이 PCB(110)의 상부 패드(112)들에 전기적으로 접촉될 수 있다.
여러 가지 종류들의 반도체 패키지(P)들을 테스트하기 위해서, 소켓(140)의 소켓 패드(142)들은 반도체 패키지(P)의 외부접속단자(B)들의 수보다 많은 수로 이루어질 수 있다. 즉, 소켓(140)의 소켓 패드(142)들은 PCB(110)의 상부 패드(112)들의 수와 동일한 수로 이루어질 수 있다. 따라서, 반도체 패키지(P)의 종류에 따라, 소켓 패드(142)들 중 일부는 반도체 패키지(P)의 외부접속단자(B)들에 전기적으로 연결되지 않을 수 있다.
테스터(130)는 PCB(110)의 하부에 배치될 수 있다. 테스터(130)는 PCB(110)의 하부 패드(114)들로 테스트 신호를 인가할 수 있다. 테스트 신호는 PCB(110)의 비아 라인들과 상부 패드(112)들 및 소켓(140)의 소켓 패드(142)들을 통해서 반도체 패키지(P)로 전달될 수 있다.
저항 측정 패턴(150)은 PCB(110)에 구비될 수 있다. 저항 측정 패턴(150)은 PCB(110)와 테스터(130) 사이에서 데이지 체인(daisy chain) 방식으로 연결될 수 있다. 저항 측정 패턴(150)은 PCB(110)의 비아 라인들의 저항과 대응하는 저항을 가질 수 있다. 따라서, 저항 측정 패턴(150)은 비아 라인들의 구조들 중 적어도 어느 하나의 구조와 대응하는 형상을 가질 수 있다. 그러므로, 저항 측정 패턴(150)의 저항을 측정하는 것에 의해서 PCB(110)의 비아 라인의 저항을 간접적으로 획득할 수 있다. 이에 따라, 저항 측정 패턴(150)은 비아 라인의 재질과 동일한 재질을 포함할 수 있다.
본 실시예에서, 저항 측정 패턴(150)은 제 1 저항 측정 라인(152), 제 2 저항 측정 라인(154), 제 1 저항 측정 패드(156), 제 2 저항 측정 패드(158) 및 연결 라인(159)을 포함할 수 있다.
제 1 저항 측정 라인(152)은 PCB(110) 내에 수직 방향을 따라 관통 형성될 수 있다. 즉, 제 1 저항 측정 라인(152)은 PCB(110)의 두께와 실질적으로 동일한 길이를 가질 수 있다. 따라서, 제 1 저항 측정 라인(152)은 PCB(110)의 하부면을 통해 노출된 하단, 및 PCB(110)의 상부면을 통해 노출된 상단을 가질 수 있다. 제 1 저항 측정 라인(152)의 하단은 테스터(130)의 파워 단자(132)에 연결될 수 있다.
제 2 저항 측정 라인(154)은 PCB(110) 내에 수직 방향을 따라 관통 형성될 수 있다. 제 2 저항 측정 라인(154)은 PCB(110)의 두께와 실질적으로 동일한 길이를 가질 수 있다. 즉, 제 2 저항 측정 라인(154)의 길이는 제 1 저항 측정 라인(152)의 길이와 동일할 수 있다. 따라서, 제 2 저항 측정 라인(154)은 PCB(110)의 하부면을 통해 노출된 하단, 및 PCB(110)의 상부면을 통해 노출된 상단을 가질 수 있다. 제 2 저항 측정 라인(154)의 하단은 테스터(130)의 접지 단자(134)에 연결될 수 있다.
전술한 바와 같이, 테스트 모듈(100)의 장시간 사용으로 인해서 박리, 부식, 단선 등과 같은 불량이 발생될 가능성이 가장 높은 비아 라인은 제 4 길이를 갖는 제 4 비아 라인(116d)이므로, 제 1 및 제 2 저항 측정 라인(152, 154)들은 제 4 비아 라인(116d)의 저항과 대응하는 저항을 가질 것이 요구될 수 있다. 그러므로, 제 1 및 제 2 저항 측정 라인(152, 154)들의 길이는 제 4 비아 라인(116d)의 제 4 길이와 실질적으로 동일할 수 있다. 그러나, 제 1 및 제 2 저항 측정 라인(152, 154)들은 제 4 길이로 국한되지 않고 제 1 비아 라인(116a)의 제 1 길이, 제 2 비아 라인(116b)의 제 2 길이 또는 제 3 비아 라인(116c)의 제 3 길이를 가질 수도 있다.
제 1 저항 측정 패드(156)는 제 1 저항 측정 라인(152)의 상단에 형성될 수 있다. 본 실시예에서, 제 1 저항 측정 패드(156)는 PCB(110)의 상부면에 배치될 수 있다. 또한, 제 1 저항 측정 패드(156)는 상부 패드(112)들과는 별도로 PCB(110)에 형성될 수 있다.
제 2 저항 측정 패드(158)는 제 2 저항 측정 라인(154)의 상단에 형성될 수 있다. 제 2 저항 측정 패드(158)는 제 1 저항 측정 패드(156)로부터 이격될 수 있다. 본 실시예에서, 제 2 저항 측정 패드(158)는 PCB(110)의 상부면에 배치될 수 있다. 또한, 제 2 저항 측정 패드(158)는 상부 패드(112)들과는 별도로 PCB(110)에 형성될 수 있다.
연결 라인(159)은 제 1 저항 측정 패드(156)와 제 2 저항 측정 패드(158)를 연결시킬 수 있다. 따라서, 제 1 저항 측정 라인(152)과 제 2 저항 측정 라인(154)은 연결 라인(159)을 매개로 서로 연결될 수 있다.
테스터(130)는 직류를 저항 측정 패턴(150)에 공급할 수 있다. 즉, 테스터(130)는 제 1 저항 측정 라인(152), 제 1 저항 측정 패드(156), 연결 라인(159), 제 2 저항 측정 패드(158) 및 제 2 저항 측정 라인(154)을 따라 직류를 흐르게 할 수 있다. 테스터(130)의 파워 단자(132)와 접지 단자(134)의 전압 차이, 및 테스터(130)로부터 공급된 직류는 인지하고 있으므로, 전압값과 직류값으로부터 저항 측정 패턴(150)의 저항이 산출될 수 있다.
산출된 저항 측정 패턴(150)의 저항값이 PCB(110)의 수명을 결정하는 설정값을 초과, 즉 비아 라인에 설정된 저항의 임계값을 초과하게 되면, PCB(110)의 수명이 완료된 것으로 볼 수 있다. 즉, 비아 라인의 손상으로 인해서 기존 PCB(110)를 더 이상 사용할 수가 없는 것으로 판단하여, 기존 PCB(110)를 새로운 PCB(110)로 교체할 수가 있게 된다.
특히, 테스트 모듈(100)이 반도체 패키지(P)를 테스트하는 동안, 테스터(130)가 직류를 저항 측정 패턴(150)으로 계속적으로 공급할 수가 있으므로, 저항 측정 패턴(150)의 저항을 반도체 패키지(P)의 테스트 중에 실시간으로 측정할 수가 있다. 그러므로, 저항 측정 패턴(150)의 저항값들의 추이를 근거로 PCB(110)의 수명이 완료되는 시점도 정확하게 예측할 수가 있게 된다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지용 테스트 모듈을 나타낸 단면도이고, 도 4는 도 3에 도시된 테스트 모듈의 인쇄회로기판을 나타낸 평면도이다.
본 실시예에 따른 테스트 모듈(100a)은 저항 측정 패턴을 제외하고는 도 1에 도시된 테스트 모듈(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 3 및 도 4를 참조하면, 본 실시예의 저항 측정 패턴(150a)은 제 1 저항 측정 라인(152a), 제 2 저항 측정 라인(154a), 제 1 저항 측정 패드(156a), 제 2 저항 측정 패드(158a) 및 연결 라인(159a)을 포함할 수 있다.
제 1 저항 측정 라인(152a)은 PCB(110) 내에 수직 방향을 따라 관통 형성될 수 있다. 본 실시예의 제 1 저항 측정 라인(152a)은 도 1에 도시된 제 1 저항 측정 라인(152)의 구조와 실질적으로 동일한 구조를 가질 수 있다. 따라서, 제 1 저항 측정 라인(152a)에 대한 반복 설명은 생략할 수 있다.
제 2 저항 측정 라인(154a)은 PCB(110) 내에 수직 방향을 따라 관통 형성될 수 있다. 본 실시예의 제 2 저항 측정 라인(154a)은 도 1에 도시된 제 2 저항 측정 라인(154)의 구조와 실질적으로 동일한 구조를 가질 수 있다. 따라서, 제 2 저항 측정 라인(154a)에 대한 반복 설명은 생략할 수 있다.
제 1 저항 측정 패드(156a)는 제 1 저항 측정 라인(152a)의 상단에 형성될 수 있다. 제 1 저항 측정 패드(156a)는 PCB(110)의 상부면에 배치될 수 있다. 특히, 본 실시예의 제 1 저항 측정 패드(156a)는 상부 패드(112)들 중 어느 하나일 수 있다.
전술한 바와 같이, PCB(110)의 상부 패드(112)들 전체가 반도체 패키지(P)의 외부접속단자(B)들에 연결되지 않을 수도 있으므로, 반도체 패키지(P)의 외부접속단자(B)들에 연결되지 않은 상부 패드(112)는 테스트 신호가 인가되지 않는 더미 패드일 수 있다. 이러한 더미 패드를 제 1 저항 측정 패드(156a)로 활용할 수 있다.
제 2 저항 측정 패드(158a)는 제 2 저항 측정 라인(154a)의 상단에 형성될 수 있다. 제 2 저항 측정 패드(158a)는 제 1 저항 측정 패드(156a)로부터 이격될 수 있다. 본 실시예에서, 제 2 저항 측정 패드(158a)는 PCB(110)의 상부면에 배치될 수 있다. 특히, 본 실시예의 제 1 저항 측정 패드(156a)는 상부 패드(112)들 중 어느 하나, 즉 더미 패드일 수 있다.
연결 라인(159a)은 제 1 저항 측정 패드(156a)와 제 2 저항 측정 패드(158a)를 연결시킬 수 있다. 따라서, 제 1 저항 측정 라인(152a)과 제 2 저항 측정 라인(154a)은 연결 라인(159a)을 매개로 서로 연결될 수 있다.
테스터(130)는 직류를 저항 측정 패턴(150a)에 공급할 수 있다. 즉, 테스터(130)는 제 1 저항 측정 라인(152a), 제 1 저항 측정 패드(156a), 연결 라인(159a), 제 2 저항 측정 패드(158a) 및 제 2 저항 측정 라인(154a)을 따라 직류를 흐르게 할 수 있다. 테스터(130)의 파워 단자(132)와 접지 단자(134)의 전압 차이, 및 테스터(130)로부터 공급된 직류는 인지하고 있으므로, 전압값과 직류값으로부터 저항 측정 패턴(150a)의 저항이 산출될 수 있다.
본 실시예에서는, 상부 패드(112)들 중에서 반도체 패키지(P)의 외부접속단자(B)들에 전기적으로 연결되지 않는 더미 패드들을 제 1 및 제 2 저항 측정 패드(156a, 158a)들로 활용하므로, 제 1 및 제 2 저항 측정 패드(156a, 158a)들을 PCB(110)에 별도로 형성할 필요가 없을 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지용 테스트 모듈을 나타낸 단면도이다.
본 실시예에 따른 테스트 모듈(100b)은 저항 측정 패턴을 제외하고는 도 1에 도시된 테스트 모듈(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 5를 참조하면, 본 실시예의 저항 측정 패턴(150b)은 제 1 저항 측정 라인(152), 제 2 저항 측정 라인(154), 제 1 저항 측정 패드(156b), 제 2 저항 측정 패드(158b) 및 연결 라인(159b)을 포함할 수 있다.
제 1 저항 측정 라인(152)은 PCB(110) 내에 수직 방향을 따라 관통 형성될 수 있다. 본 실시예의 제 1 저항 측정 라인(152)은 도 1에 도시된 제 1 저항 측정 라인(152)의 구조와 실질적으로 동일한 구조를 가질 수 있다. 따라서, 제 1 저항 측정 라인(152)에 대한 반복 설명은 생략할 수 있다.
제 2 저항 측정 라인(154)은 PCB(110) 내에 수직 방향을 따라 관통 형성될 수 있다. 본 실시예의 제 2 저항 측정 라인(154)은 도 1에 도시된 제 2 저항 측정 라인(154)의 구조와 실질적으로 동일한 구조를 가질 수 있다. 따라서, 제 2 저항 측정 라인(154)에 대한 반복 설명은 생략할 수 있다.
제 1 저항 측정 패드(156b)는 제 1 저항 측정 라인(152)의 상단에 형성될 수 있다. 본 실시예에서, 제 1 저항 측정 패드(156b)는 소켓(140)의 내부에 배치될 수 있다. 또한, 제 1 저항 측정 패드(156b)는 소켓 패드(142)들과는 별도로 소켓(140)에 형성될 수 있다.
제 2 저항 측정 패드(158b)는 제 2 저항 측정 라인(154)의 상단에 형성될 수 있다. 제 2 저항 측정 패드(158b)는 제 1 저항 측정 패드(156b)로부터 이격될 수 있다. 본 실시예에서, 제 2 저항 측정 패드(158b)는 소켓(140)의 내부에 배치될 수 있다. 또한, 제 2 저항 측정 패드(158b)는 소켓 패드(142)들과는 별도로 소켓(140)에 형성될 수 있다.
연결 라인(159b)은 제 1 저항 측정 패드(156b)와 제 2 저항 측정 패드(158b)를 연결시킬 수 있다. 연결 라인(159b)은 소켓(140)의 내부에서 연장될 수 있다. 따라서, 제 1 저항 측정 라인(152)과 제 2 저항 측정 라인(154)은 소켓(140) 내부에서 연결 라인(159b)을 매개로 서로 연결될 수 있다.
테스터(130)는 직류를 저항 측정 패턴(150b)에 공급할 수 있다. 즉, 테스터(130)는 제 1 저항 측정 라인(152), 제 1 저항 측정 패드(156b), 연결 라인(159b), 제 2 저항 측정 패드(158b) 및 제 2 저항 측정 라인(154)을 따라 직류를 흐르게 할 수 있다. 제 1 및 제 2 저항 측정 패드(156b, 158b)들과 연결 라인(159b)은 소켓(140)의 내부에 위치하고 있으므로, 테스터(130)의 파워 단자(132)와 접지 단자(134)의 전압 차이, 및 테스터(130)로부터 공급된 직류는 인지하고 있으므로, 전압값과 직류값으로부터 저항 측정 패턴(150b)의 저항이 산출될 수 있다.
본 실시예에서, 제 1 및 제 2 저항 측정 패드(156b, 158b)들과 연결 라인(159b)은 소켓(140)의 내부에 위치하고 있으므로, 연결 라인(159b)의 저항은 소켓(140)의 소켓 패드(142)의 저항과 대응될 수 있다. 제 1 및 제 2 저항 측정 라인(152, 154)들의 저항을 미리 인지하고 있다는 전제 하에서, 테스트가 측정한 저항 측정 패턴(150b)의 전체 저항에서 제 1 및 제 2 저항 측정 라인(152, 154)들의 저항을 감산하는 것에 의해서 연결 라인(159b)의 저항이 산출될 수 있다.
산출된 연결 라인(159b)의 저항값이 소켓(140)의 수명을 결정하는 설정값을 초과, 즉 소켓 패드(142)에 설정된 저항의 임계값을 초과하게 되면, 소켓(140)의 수명이 완료된 것으로 볼 수 있다. 즉, 소켓 패드(142)의 손상으로 인해서 기존 소켓(140)을 더 이상 사용할 수가 없는 것으로 판단하여, 기존 소켓(140)을 새로운 소켓(140)으로 교체할 수가 있게 된다.
특히, 테스트 모듈(100b)이 반도체 패키지(P)를 테스트하는 동안, 테스터(130)가 직류를 저항 측정 패턴(150b)으로 계속적으로 공급할 수가 있으므로, 연결 라인(159b)의 저항을 반도체 패키지(P)의 테스트 중에 실시간으로 측정할 수가 있다. 그러므로, 연결 라인(159b)의 저항값들의 추이를 근거로 소켓(140)의 수명이 완료되는 시점도 정확하게 예측할 수가 있게 된다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지용 테스트 모듈을 나타낸 단면도이다.
본 실시예에 따른 테스트 모듈(100c)은 저항 측정 패턴을 제외하고는 도 5에 도시된 테스트 모듈(100b)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 6을 참조하면, 본 실시예의 저항 측정 패턴(150c)은 제 1 저항 측정 라인(152c), 제 2 저항 측정 라인(154c), 제 1 저항 측정 패드(156c), 제 2 저항 측정 패드(158c) 및 연결 라인(159c)을 포함할 수 있다.
제 1 저항 측정 라인(152c)은 PCB(110)와 소켓(140) 내에 수직 방향을 따라 관통 형성될 수 있다. 본 실시예에서, 제 1 저항 측정 라인(152c)은 소켓(140)의 상부면까지 연장될 수 있다.
제 2 저항 측정 라인(154c)은 PCB(110)와 소켓(140) 내에 수직 방향을 따라 관통 형성될 수 있다. 본 실시예에서, 제 2 저항 측정 라인(154c)은 소켓(140)의 상부면까지 연장될 수 있다.
제 1 저항 측정 패드(156c)는 제 1 저항 측정 라인(152c)의 상단에 형성될 수 있다. 제 1 저항 측정 패드(156c)는 소켓(140)의 상부면에 배치될 수 있다. 특히, 본 실시예의 제 1 저항 측정 패드(156c)는 소켓 패드(142)들 중 어느 하나일 수 있다. 따라서, 제 1 저항 측정 패드(156c)는 반도체 패키지(P)의 외부접속단자(B)에 직접 접촉할 수 있다.
전술한 바와 같이, 소켓(140)의 소켓 패드(142)들 전체가 반도체 패키지(P)의 외부접속단자(B)들에 연결되지 않을 수도 있으므로, 반도체 패키지(P)의 외부접속단자(B)들에 연결되지 않은 소켓 패드(142)는 테스트 신호가 인가되지 않는 더미 패드일 수 있다. 이러한 더미 패드를 제 1 저항 측정 패드(156c)로 활용할 수 있다.
제 2 저항 측정 패드(158c)는 제 2 저항 측정 라인(154c)의 상단에 형성될 수 있다. 제 2 저항 측정 패드(158c)는 제 1 저항 측정 패드(156c)로부터 이격될 수 있다. 본 실시예에서, 제 2 저항 측정 패드(158c)는 소켓(140)의 상부면에 배치될 수 있다. 특히, 본 실시예의 제 2 저항 측정 패드(158c)는 소켓 패드(142)들 중 어느 하나, 즉 더미 패드일 수 있다. 따라서, 제 2 저항 측정 패드(158c)는 반도체 패키지(P)의 외부접속단자(B)에 직접 접촉할 수 있다.
연결 라인(159c)은 제 1 저항 측정 패드(156c)와 제 2 저항 측정 패드(158c)를 연결시킬 수 있다. 따라서, 제 1 저항 측정 라인(152c)과 제 2 저항 측정 라인(154c)은 연결 라인(159c)을 매개로 서로 연결될 수 있다.
테스터(130)는 직류를 저항 측정 패턴(150c)에 공급할 수 있다. 즉, 테스터(130)는 제 1 저항 측정 라인(152c), 제 1 저항 측정 패드(156c), 연결 라인(159c), 제 2 저항 측정 패드(158c) 및 제 2 저항 측정 라인(154c)을 따라 직류를 흐르게 할 수 있다. 테스터(130)의 파워 단자(132)와 접지 단자(134)의 전압 차이, 및 테스터(130)로부터 공급된 직류는 인지하고 있으므로, 전압값과 직류값으로부터 저항 측정 패턴(150c)의 저항이 산출될 수 있다.
본 실시예에서는, 소켓 패드(142)들 중에서 반도체 패키지(P)의 외부접속단자(B)들에 전기적으로 연결되지 않는 더미 패드들을 제 1 및 제 2 저항 측정 패드(156c, 158c)들로 활용하므로, 제 1 및 제 2 저항 측정 패드(156c, 158c)들을 소켓(140)에 별도로 형성할 필요가 없을 수 있다.
상기된 본 실시예들에 따르면, 테스트가 PCB에 내장된 저항 측정 패턴으로 직류를 공급하여 저항 측정 패턴의 저항을 측정할 수 있다. 저항 측정 패턴의 저항은 PCB의 비아 라인의 저항과 대응되므로, 저항 측정 패턴의 저항으로부터 PCB의 수명이 정확하게 예측될 수 있다.
또한, 연결 라인을 소켓 내에 배치한 경우, 상기된 방식을 통해서 소켓의 저항 측정도 가능해질 수 있다. 따라서, 소켓의 수명도 정확하게 예측될 수 있다.
특히, 상기된 PCB나 소켓의 저항 측정은 반도체 패키지의 테스트 동작 중에 실시간으로 수행될 수 있으므로, 반도체 패키지의 테스트 도중에도 PCB나 소켓의 불량 발생 여부를 즉각적으로 검출할 수가 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 챔버로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 ; 인쇄회로기판 112 ; 상부 패드
114 ; 하부 패드 116a ; 제 1 비아 라인
116b ; 제 2 비아 라인 116c ; 제 3 비아 라인
116d ; 제 4 비아 라인 130 ; 테스터
132 ; 파워 단자 134 ; 접지 단자
140 ; 소켓 142 ; 소켓 패드
150 ; 저항 측정 패턴 152 ; 제 1 저항 측정 라인
154 ; 제 2 저항 측정 라인 156 ; 제 1 저항 측정 패드
158 ; 제 2 저항 측정 패드 159 ; 연결 라인

Claims (10)

  1. 복수개의 상부 패드들, 복수개의 하부 패드들 및 상기 상부 패드들과 상기 하부 패드들을 서로 전기적으로 연결시키며 기 설정된 길이들을 갖도록 수직 방향으로 연장하는 복수개의 비아 라인들을 포함하는 인쇄회로기판(Printed Circuit Board : PCB);
    상기 PCB의 상부면에 배치되어, 반도체 패키지를 상기 상부 패드들에 전기적으로 접촉시키는 소켓;
    상기 PCB에 구비된 저항 측정 패턴; 및
    상기 저항 측정 패턴으로 직류를 공급하여, 상기 저항 측정 패턴의 저항을 측정하는 테스터를 포함하고,
    상기 저항 측정 패턴은,
    상기 PCB를 관통하여 상기 테스터의 파워 단자에 연결된 제1 저항 측정 라인;
    상기 PCB를 관통하여 상기 테스터의 접지 단자에 연결된 제2 저항 측정 라인;
    상기 제1 저항 측정 라인의 상단과 연결된 제1 저항 측정 패드;
    상기 제2 저항 측정 라인의 상단과 연결된 제2 저항 측정 패드; 및
    상기 제1 저항 측정 패드와 상기 제2 저항 측정 패드를 연결하는 연결 라인을 포함하고,
    상기 제1 저항 측정 라인 및 상기 제2 저항 측정 라인은 상기 비아 라인들 중 적어도 하나의 구조 및 재질과 동일한 구조 및 재질을 갖는 반도체 패키지용 테스트 모듈.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 제 1 및 제 2 저항 측정 라인들은 상기 비아 라인들의 길이들 중에서 가장 긴 길이와 동일한 길이를 갖는 반도체 패키지용 테스트 모듈.
  5. 제 1 항에 있어서, 상기 제 1 및 제 2 저항 측정 패드들은 상기 상부 패드들 중에서 상기 반도체 패키지와 전기적으로 연결되지 않은 상부 패드들을 포함하는 반도체 패키지용 테스트 모듈.
  6. 제 1 항에 있어서, 상기 제 1 및 제 2 저항 측정 패드들은 상기 PCB의 상부면에 배치되고, 상기 연결 라인은 상기 PCB의 상부면에서 연장된 반도체 패키지용 테스트 모듈.
  7. 복수개의 상부 패드들, 복수개의 하부 패드들 및 상기 상부 패드들과 상기 하부 패드들을 서로 전기적으로 연결시키며 기 설정된 길이들을 갖도록 수직 방향으로 연장하는 복수개의 비아 라인들을 포함하는 인쇄회로기판(Printed Circuit Board : PCB);
    상기 PCB의 상부면에 배치되어, 반도체 패키지를 상기 상부 패드들에 전기적으로 접촉시키는 소켓;
    상기 PCB를 관통하는 제 1 저항 측정 라인;
    상기 PCB를 관통하는 제 2 저항 측정 라인;
    상기 제 1 저항 측정 라인의 상단과 연결된 제 1 저항 측정 패드;
    상기 제 2 저항 측정 라인의 상단과 연결된 제 2 저항 측정 패드;
    상기 제 1 저항 측정 패드와 상기 제 2 저항 측정 패드를 연결하는 연결 라인; 및
    상기 제1 저항 측정 라인 및 상기 제2 저항 측정 라인으로 직류를 공급하여, 상기 제1 및 제2 저항 측정 라인들의 저항을 측정하는 테스터를 포함하고,
    상기 제1 저항 측정 라인은 상기 테스터의 파워 단자에 연결되고,
    상기 제2 저항 측정 라인은 상기 테스터의 접지 단자에 연결되고,
    상기 제1 저항 측정 라인 및 상기 제2 저항 측정 라인은 상기 비아 라인들 중 적어도 하나의 구조 및 재질과 동일한 구조 및 재질을 갖고, 그리고,
    상기 제 1 및 제 2 저항 측정 패드들은 상기 소켓에 구비되고, 상기 연결 라인은 상기 소켓 내부에서 연장된 반도체 패키지용 테스트 모듈.
  8. 제 7 항에 있어서, 상기 제 1 및 제 2 저항 측정 패드들은 상기 소켓에 구비된 소켓 패드들 중에서 상기 반도체 패키지와 전기적으로 연결되지 않은 소켓 패드들을 포함하는 반도체 패키지용 테스트 모듈.
  9. 복수개의 상부 패드들, 복수개의 하부 패드들 및 상기 상부 패드들과 상기 하부 패드들을 서로 전기적으로 연결시키며 기 설정된 길이들을 갖도록 수직 방향으로 연장하는 복수개의 비아 라인들을 포함하는 인쇄회로기판(Printed Circuit Board : PCB);
    상기 PCB의 상부면에 배치되어, 반도체 패키지를 상기 상부 패드들에 전기적으로 접촉시키는 소켓;
    상기 PCB를 관통하고, 상기 비아 라인들 중 적어도 하나의 구조 및 재질과 동일한 구조 및 재질을 갖고, 상기 비아 라인들의 길이들 중에서 가장 긴 길이와 동일한 길이를 갖는 제 1 저항 측정 라인;
    상기 PCB를 관통하고, 상기 비아 라인들 중 적어도 하나의 구조 및 재질과 동일한 구조 및 재질을 갖고, 상기 제 1 저항 측정 라인의 길이와 동일한 길이를 갖는 제 2 저항 측정 라인;
    상기 제 1 저항 측정 라인의 상단과 연결된 제 1 저항 측정 패드;
    상기 제 2 저항 측정 라인의 상단과 연결된 제 2 저항 측정 패드;
    상기 제 1 저항 측정 패드와 상기 제 2 저항 측정 패드를 연결하는 연결 라인; 및
    상기 제 1 저항 측정 라인, 상기 제 1 저항 측정 패드, 상기 연결 라인, 상기 제 2 저항 측정 패드 및 상기 제 2 저항 측정 라인으로 직류를 공급하여, 상기 제 1 및 제 2 저항 측정 라인들의 저항을 측정하는 테스터를 포함하는 반도체 패키지용 테스트 모듈.
  10. 제 9 항에 있어서, 상기 제 1 및 제 2 저항 측정 패드들은 상기 PCB의 상부면에 배치되고, 상기 연결 라인은 상기 PCB의 상부면에서 연장된 반도체 패키지용 테스트 모듈.
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