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KR102814989B1 - 표시 장치 - Google Patents

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KR102814989B1
KR102814989B1 KR1020190087678A KR20190087678A KR102814989B1 KR 102814989 B1 KR102814989 B1 KR 102814989B1 KR 1020190087678 A KR1020190087678 A KR 1020190087678A KR 20190087678 A KR20190087678 A KR 20190087678A KR 102814989 B1 KR102814989 B1 KR 102814989B1
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KR
South Korea
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disposed
layer
electrode
active layer
oxide
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KR1020190087678A
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박준석
문연건
김명화
김태상
김형준
박근철
손상우
임준형
전경진
최혜림
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 표시 영역 및 패드 영역을 포함하는 기판, 상기 기판 상에 배치된 제1 도전층으로서, 상기 표시 영역에 배치된 게이트 전극 및 상기 패드 영역에 배치된 패드 전극을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치되고, 상기 게이트 전극을 덮되 상기 패드 전극의 일부를 노출시키는 버퍼막, 상기 버퍼막 상에 배치되고 산화물 반도체를 포함하는 제1 반도체층으로서, 상기 표시 영역에 배치된 제1 활성층 및 제2 활성층을 포함하는 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 도전층으로서, 상기 표시 영역에 배치된 소스 전극 및 드레인 전극을 포함하는 제2 도전층, 상기 제2 도전층 상에 배치되고, 상기 소스 전극 및 상기 드레인 전극을 덮되, 상기 패드 전극의 일부를 노출시키는 제1 보호막, 상기 제1 보호막 상에 배치되고 산화물 반도체를 포함하는 제2 반도체층으로서, 상기 표시 영역에 배치된 적어도 하나의 산화물층을 포함하는 제2 반도체층, 상기 제2 반도체층 상에 배치된 제1 평탄화막 및 상기 제1 평탄화막 상에 배치된 제3 도전층으로서, 상기 제1 평탄화막 및 상기 제1 보호막을 관통하는 컨택홀을 통해 상기 소스 전극 중 어느 하나와 전기적으로 연결된 제1 전극을 포함하는 제3 도전층을 포함하고, 상기 제2 반도체층의 상기 산화물층은 상기 제1 활성층 및 상기 제2 활성층 중 적어도 어느 하나 상부에 배치된다.

Description

표시 장치 {Display device}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 산화물층을 포함하는 박막 트랜지스터를 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
이러한 표시 장치는 표시 패널, 게이트 구동회로, 데이터 구동회로, 및 타이밍 콘트롤러를 구비한다. 표시 패널은 데이터 라인들, 게이트 라인들, 데이터 라인들과 게이트 라인들의 교차부에 형성되는 화소들을 포함한다. 화소들 각각은 스위칭 소자로서 박층 트랜지스터를 이용하여 게이트 라인에 게이트 신호가 공급될 때 데이터 라인으로부터 데이터 전압을 공급받는다. 화소들 각각은 데이터 전압들에 따라 소정의 밝기로 발광한다.
최근에는 UHD(Ultra High Definition)의 고해상도로 화상을 표시할 수 있는 표시 장치가 출시되고 있으며, 8K UHD(8K Ultra High Definition)의 고해상도로 화상을 표시할 수 있는 표시 장치가 개발되고 있다. UHD는 3840×2160 해상도를 나타내며, 8K UHD는 7680×4320 해상도를 나타낸다.
고해상도의 표시 장치의 경우 화소들의 개수가 늘어남에 따라 화소들 각각의 구동 전류가 감소할 수 있으며, 이로 인해 화소들 각각의 구동 트랜지스터의 구동 전압 범위가 줄어들 수 있다.
본 발명이 해결하고자 하는 과제는 활성층 및 산화물 반도체를 갖는 산화물층을 포함하는 구동 트랜지스터 및 스위칭 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 패드 영역을 포함하는 기판, 상기 기판 상에 배치된 제1 도전층으로서, 상기 표시 영역에 배치된 게이트 전극 및 상기 패드 영역에 배치된 패드 전극을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치되고, 상기 게이트 전극을 덮되 상기 패드 전극의 일부를 노출시키는 버퍼막, 상기 버퍼막 상에 배치되고 산화물 반도체를 포함하는 제1 반도체층으로서, 상기 표시 영역에 배치된 제1 활성층 및 제2 활성층을 포함하는 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 도전층으로서, 상기 표시 영역에 배치된 소스 전극 및 드레인 전극을 포함하는 제2 도전층, 상기 제2 도전층 상에 배치되고, 상기 소스 전극 및 상기 드레인 전극을 덮되, 상기 패드 전극의 일부를 노출시키는 제1 보호막, 상기 제1 보호막 상에 배치되고 산화물 반도체를 포함하는 제2 반도체층으로서, 상기 표시 영역에 배치된 적어도 하나의 산화물층을 포함하는 제2 반도체층, 상기 제2 반도체층 상에 배치된 제1 평탄화막 및 상기 제1 평탄화막 상에 배치된 제3 도전층으로서, 상기 제1 평탄화막 및 상기 제1 보호막을 관통하는 컨택홀을 통해 상기 소스 전극 중 어느 하나와 전기적으로 연결된 제1 전극을 포함하는 제3 도전층을 포함하고, 상기 제2 반도체층의 상기 산화물층은 상기 제1 활성층 및 상기 제2 활성층 중 적어도 어느 하나 상부에 배치된다.
상기 제1 반도체층 및 상기 제2 반도체층의 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 하프늄(Hf) 중 적어도 어느 하나를 포함할 수 있다.
상기 제2 도전층은 상기 제1 활성층의 일 측 상에 배치된 제1 소스 전극, 상기 제1 활성층의 타 측 상에 배치된 제1 드레인 전극, 상기 제2 활성층의 일 측 상에 배치된 제2 소스 전극 및 상기 제2 활성층의 타 측 상에 배치된 제2 드레인 전극을 포함할 수 있다.
상기 제1 소스 전극의 일 측변은 상기 제1 활성층의 일 측변과 상호 정렬하고, 상기 제1 드레인 전극의 일 측변은 상기 제1 활성층의 타 측변과 상호 정렬하며, 상기 제1 소스 전극의 타 측변 및 상기 제1 드레인 전극의 타 측변은 상기 제1 활성층 상에 위치할 수 있다.
상기 제2 소스 전극의 일 측변은 상기 버퍼막 상에 배치되고, 상기 제2 드레인 전극의 일 측변은 상기 버퍼막 상에 배치되며, 상기 제2 소스 전극의 타 측변 및 상기 제2 드레인 전극의 타 측변은 상기 제2 활성층 상에 위치할 수 있다.
상기 제1 보호막은 상면 중 일부 영역이 함몰된 복수의 홈부를 포함하고, 상기 홈부는 상기 제1 소스 전극 및 상기 제1 드레인 전극과 중첩하는 영역 사이에 배치된 제1 홈부 및 상기 제2 소스 전극 및 상기 제2 드레인 전극과 중첩하는 영역 사이에 배치된 제2 홈부를 포함할 수 있다.
상기 산화물층은 상기 제1 보호막 및 상기 버퍼막을 관통하여 상기 게이트 전극의 상면 일부를 노출하는 컨택홀을 통해 상기 게이트 전극과 접촉할 수 있다.
상기 산화물층은 상기 제1 활성층 상부에 배치된 제1 산화물층을 포함할 수 있다.
상기 제1 홈부는 상기 제1 활성층과 두께 방향으로 중첩하고, 상기 제1 산화물층은 상기 제1 홈부에 배치될 수 있다.
상기 제2 홈부는 상기 제2 활성층과 두께 방향으로 중첩하고, 상기 산화물층은 상기 제2 활성층 상부에서 상기 제2 홈부에 배치된 제2 산화물층을 포함할 수 있다.
상기 제1 보호막은 상기 제1 소스 전극의 상면 일부를 노출시키는 제1 컨택홀 및 상기 제1 드레인 전극의 상면 일부를 노출시키는 제2 컨택홀을 포함할 수 있다.
상기 제2 반도체층은 상기 제1 컨택홀을 통해 상기 제1 소스 전극과 접촉하는 제1 산화물 패턴 및 상기 제2 컨택홀을 통해 상기 제1 드레인 전극과 접촉하는 제2 산화물 패턴을 포함할 수 있다.
상기 제1 평탄화막은 상기 제1 평탄화막 및 상기 제1 보호막을 관통하여 상기 제2 소스 전극 상면 일부를 노출시키는 제3 컨택홀 및 상기 제1 평탄화막 및 상기 제1 보호막을 관통하여 상기 제2 드레인 전극 상면 일부를 노출시키는 제4 컨택홀을 포함할 수 있다.
상기 제3 도전층은 상기 제3 컨택홀을 통해 상기 제2 소스 전극과 접촉하는 제1 전극 패턴 및 상기 제4 컨택홀을 통해 상기 제2 드레인 전극과 접촉하는 제2 전극 패턴을 더 포함할 수 있다.
상기 버퍼막은 상기 버퍼막을 관통하여 상기 패드 전극 상면 일부를 노출하는 제5 컨택홀을 포함하고, 상기 제2 반도체층은 상기 패드 영역에 배치되고 상기 제5 컨택홀을 통해 상기 패드 전극과 접촉하는 제3 산화물 패턴을 더 포함할 수 있다.
상기 제1 보호막은 상기 제1 보호막을 관통하여 상기 제3 산화물 패턴 및 상기 버퍼막 상면 일부를 노출하는 제6 컨택홀을 더 포함하고, 상기 제3 도전층은 상기 패드 영역에 배치되고 상기 제6 컨택홀을 통해 상기 제3 산화물 패턴과 접촉하는 제3 전극 패턴을 더 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 스캔 라인 및 상기 스캔 라인과 교차하는 데이터 라인에 접속되는 화소를 포함하고, 상기 화소는 발광 소자, 및 상기 데이터 라인으로부터 인가된 데이터 전압에 따라 상기 발광 소자에 공급되는 구동 전류를 제어하는 구동 트랜지스터 및 상기 스캔 라인에 인가되는 스캔 신호에 따라 상기 데이터 라인의 상기 데이터 전압을 상기 구동 트랜지스터에 인가하기 위한 스위칭 트랜지스터를 포함하며, 상기 구동 트랜지스터는 산화물 반도체를 갖는 제1 활성층 및 상기 제1 활성층 하부에 배치된 제1 게이트 전극을 포함하고, 상기 스위칭 트랜지스터는 상기 제1 활성층과 동일한 산화물 반도체를 갖는 제2 활성층 및 상기 제2 활성층 하부에 배치된 제2 게이트 전극을 포함하고, 상기 구동 트랜지스터 및 상기 스위칭 트랜지스터 중 적어도 어느 하나는 각 활성층의 상부에 배치된 산화물층을 포함한다.
상기 산화물층의 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 하프늄(Hf) 중 적어도 어느 하나를 포함할 수 있다.
상기 구동 트랜지스터의 상기 제1 활성층 및 상기 스위칭 트랜지스터의 상기 제2 활성층 상에는 제1 보호막이 배치되고, 상기 구동 트랜지스터는 상기 제1 보호막 상에 배치되고 상기 제1 활성층과 두께 방향으로 중첩하는 제1 산화물층을 더 포함할 수 있다.
상기 스위칭 트랜지스터는 상기 제1 보호막 상에 배치되고 상기 제2 활성층과 두께 방향으로 중첩하는 제2 산화물층을 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 게이트 전극이 활성층의 하부에 배치된 구동 트랜지스터와 스위칭 트랜지스터를 포함하고, 이들 중 적어도 어느 하나는 활성층 상부에 배치되는 산소 공급층인 산화물층을 포함할 수 있다. 이에 따라, 표시 장치는 산화물층을 포함하는 스위칭 트랜지스터는 소자 특성 및 신뢰도가 향상되고, 산화물층을 포함하는 구동 트랜지스터는 넓은 범위의 구동 전압을 확보할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 예를 보여주는 평면도이다.
도 3은 도 2의 일 화소를 나타내는 등가 회로도이다.
도 4는 도 2의 일 화소를 나타내는 등가 회로도이다.
도 5는 일 실시예에 따른 구동 트랜지스터를 나타내는 평면도이다.
도 6은 일 실시예에 따른 스위칭 트랜지스터를 나타내는 평면도이다.
도 7은 일 실시예에 따른 표시 장치의 일 예를 나타내는 단면도이다.
도 8 내지 도 10은 일 실시예에 따른 스위칭 트랜지스터의 게이트 전압에 따른 구동 전류를 나타내는 그래프이다.
도 11은 도 6의 Q1-Q1'선을 따라 자른 단면도이다.
도 12는 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 순서도이다.
도 13 내지 도 25는 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 단면도들이다.
도 26은 다른 실시예에 따른 구동 트랜지스터를 나타내는 평면도이다.
도 27은 도 26의 구동 트랜지스터를 포함하는 표시 장치의 일 예를 나타내는 단면도이다.
도 28은 또 다른 실시예에 따른 표시 장치의 일 예를 나타내는 단면도이다.
도 29 및 도 30은 또 다른 실시예에 따른 표시 장치의 일 예를 나타내는 단면도들이다.
도 31 내지 도 33은 도 30의 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
도 34는 또 다른 실시예에 따른 스위칭 트랜지스터를 나타내는 평면도이다.
도 35는 도 34의 스위칭 트랜지스터를 포함하는 표시 장치의 일 예를 나타내는 단면도이다.
도 36은 또 다른 실시예에 따른 표시 장치의 일 예를 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시한다. 표시 장치(1)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(1)에 포함될 수 있다.
표시 장치(1)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 LED 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, LED 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(1)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(1)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(1)의 표시 영역(DPA)의 형상 또한 표시 장치(1)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(1) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(1)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다.
표시 영역(DPA)은 대체로 표시 장치(1)의 중앙을 차지할 수 있다. 표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 제1 방향(DR1)에 대해 기울어진 마름모 형상일 수도 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(1)의 베젤을 구성할 수 있다.
비표시 영역(NDA)에는 표시 영역(DPA)을 구동하는 구동 회로나 구동 소자가 배치될 수 있다. 일 실시예에서, 표시 장치(1)의 제1 장변(도 1에서 하변)에 인접 배치된 제1 비표시 영역(NDA)과 제2 장변(도 1에서 상변)에 인접 배치된 제2 비표시 영역(NDA)에는 표시 장치(1)의 표시 기판 상에 패드부가 마련되고, 상기 패드부의 패드 전극 상에 외부 장치(EXD)가 실장될 수 있다. 상기 외부 장치(EXD)의 예로는 연결 필름, 인쇄회로기판, 구동칩(DIC), 커넥터, 배선 연결 필름 등을 들 수 있다. 표시 장치(1)의 제1 단변(도 1에서 좌변)에 인접 배치된 제3 비표시 영역(NDA)에는 표시 장치(1)의 표시 기판 상에 직접 형성된 스캔 구동부(SDR) 등이 배치될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 예를 보여주는 평면도이다.
도 2를 참조하면, 표시 장치(1)는 표시 패널(10)과, 표시 패널(10) 상에 배치되는 복수의 배선들을 포함할 수 있다. 복수의 배선은 스캔 라인(SCL), 센싱 신호 라인(SSL), 데이터 라인(DTL), 기준 전압 라인(RVL), 제1 전원 라인(ELVDL) 등을 포함할 수 있다.
표시 패널(10)은 화소(PX)들이 형성되어 영상을 표시하는 표시 영역(DPA)과 표시 영역(DPA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(10)이 곡면부를 포함하는 경우, 표시 영역(DPA)은 곡면부에 배치될 수 있다. 이 경우, 곡면부에서도 표시 패널(10)의 영상이 보일 수 있다.
표시 영역(DPA)에는 화소(PX)들 뿐만 아니라, 화소(PX)들에 접속되는 스캔 라인(SCL)들, 데이터 라인(DTL)들, 및 전원 라인들이 배치될 수 있다. 스캔 라인(SCL)들은 제1 방향(DR1)으로 나란하게 형성되고, 데이터 라인(DTL)들은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 나란하게 형성될 수 있다. 화소(PX)들 각각은 스캔 라인(SCL)들 중 적어도 어느 하나와 데이터 라인(DTL)들 중 어느 하나에 접속될 수 있다.
화소들 각각은 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터, 발광 소자, 및 커패시터를 포함할 수 있다. 스위칭 트랜지스터는 스캔 라인(SCL)으로부터 스캔 신호가 인가되는 경우 턴-온되므로, 데이터 라인(DTL)의 데이터 전압은 구동 트랜지스터의 게이트 전극에 인가될 수 있다. 구동 트랜지스터는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급함으로써 발광할 수 있다. 구동 트랜지스터와 적어도 하나의 스위칭 트랜지스터는 박막 트랜지스터(thin film transistor)일 수 있다. 발광 소자는 구동 트랜지스터의 구동 전류에 따라 발광할 수 있다. 발광 소자는 제1 전극, 유기 발광층, 및 제2 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 커패시터는 구동 트랜지스터의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
비표시 영역(NDA)은 표시 영역(DPA)의 바깥쪽에서부터 표시 패널(10)의 가장자리까지의 영역으로 정의될 수 있다. 비표시 영역(NDA)의 일 측에는 스캔 라인(SCL)들에 스캔 신호들을 인가하기 위한 스캔 구동부(SDR)가 배치될 수 있다. 또한, 도면 상 비표시 영역(NDA)의 상측과 하측에는 패드 영역(PDA)이 위치할 수 있다. 패드 영역(PDA)에는 표시 패널(10)에 배치되는 배선들에 전기적으로 연결되는 복수의 패드(WPD)들이 배치될 수 있다.
스캔 라인(SCL)과 센싱 신호 라인(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(SCL)과 센싱 신호 라인(SSL)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 표시 패널(10) 상의 제3 비표시 영역(NDA3, 도 1에 도시)에 배치될 수 있지만, 이에 제한되지 않고, 제4 비표시 영역에 배치되거나, 제3 비표시 영역(NDA3)과 제4 비표시 영역(NDA) 모두에 배치될 수도 있다. 스캔 구동부(SDR)는 신호 연결 배선(CWL)과 연결되고, 신호 연결 배선(CWL)의 적어도 일 단부는 제1 비표시 영역(NDA1) 및/또는 제2 비표시 영역(NDA2) 상에서 패드(WPD_CW)를 형성하여 외부 장치(EXD, 도 1에 도시)와 연결될 수 있다.
데이터 라인(DTL)과 기준 전압 라인(RVL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 제1 전원 라인(ELVDL)은 제2 방향(DR2)으로 연장되는 부분을 포함할 수 있다. 제1 전원 라인(ELVDL)은 제1 방향(DR1)으로 연장되는 부분을 더 포함할 수 있다. 제1 전원 라인(ELVDL)은 메쉬 구조를 가질 수 있지만, 이에 제한되는 것은 아니다. 또한, 도면에는 도시되지 않았으나, 표시 패널(10)에는 제1 전원 라인(ELVDL)과 다른 제2 전원 라인(ELVSL)이 더 배치될 수 있다.
데이터 라인(DTL), 기준 전압 라인(RVL)과 제1 전원 라인(ELVDL)의 적어도 일 단부에는 패드(WPD)가 배치될 수 있다. 각 패드(WPD)는 비표시 영역(NDA)의 패드 영역(PDA)에 배치될 수 있다. 일 실시예에서, 데이터 라인(DTL)의 패드(WPD_DT, 이하, '데이터 패드'라 칭함)는 비표시 영역(NDA)의 하측에 위치한 패드 영역(PDA)에 배치되고, 기준 전압 라인(RVL)의 패드(WPD_RV, 이하, '기준 전압 패드')와 제1 전원 라인(ELVDL)의 패드(WPD_ELVD, 이하, '제1 전원 패드'라 칭함)는 비표시 영역(NDA)의 상측에 위치한 패드 영역(PDA)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 기준 전압 패드(WPD_RV)와 제1 전원 패드(WPD_ELVD)가 모두 동일한 영역, 예컨대 비표시 영역(NDA)의 하측에 위치한 패드 영역(PDA)에 배치될 수도 있다. 각 패드(WPD)들 상에는 상술한 바와 같이 외부 장치(EXD)가 실장될 수 있다. 외부 장치(EXD)는 이방성 도전 필름, 초음파 접합 등을 통해 패드(WPD) 상에 실장될 수 있다.
표시 패널(10)의 각 화소(PX)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 이하에서, 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 3은 도 2의 일 화소를 나타내는 회로도이다.
도 3을 참조하면, 화소(PX)는 구동 트랜지스터(DRT), 스위칭 트랜지스터(SCT), 발광 소자(EL), 및 커패시터(Cst)를 포함할 수 있다. 도 3에서는 각 화소(PX)가 하나의 구동 트랜지스터(DRT) 및 스위칭 트랜지스터(SCT)와 하나의 커패시터(Cst)를 갖는 2T1C(2Transistor - 1Capacitor) 구조인 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 각 화소(PX)는 더 많은 수의 트랜지스터들과 복수의 커패시터들을 포함할 수 있다.
구동 트랜지스터(DRT) 및 스위칭 트랜지스터(SCT) 각각은 제1 전극, 제2 전극 및 게이트 전극을 포함할 수 있다. 제1 전극 및 제2 전극 중 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
구동 트랜지스터(DRT) 및 스위칭 트랜지스터(SCT) 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DRT) 및 스위칭 트랜지스터(SCT) 각각이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것으로 설명하였으나, 이에 제한되지 않는다. 구동 트랜지스터(DRT) 및 스위칭 트랜지스터(SCT)는 P 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DRT) 및 스위칭 트랜지스터(SCT)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다. 이하에서는, 구동 트랜지스터(DRT) 및 스위칭 트랜지스터(SCT)가 N타입 MOSFET인 경우를 예시하여 설명한다.
구동 트랜지스터(DRT)는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자(EL)에 구동 전류를 공급함으로써 발광할 수 있다. 즉, 구동 트랜지스터(DRT)는 구동 트랜지스터일 수 있다. 구동 트랜지스터(DRT)의 게이트 전극은 스위칭 트랜지스터(SCT)의 소스 전극에 접속되고, 소스 전극은 발광 소자(EL)의 제1 전극에 접속되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전원 라인(ELVDL)에 접속될 수 있다.
스위칭 트랜지스터(SCT)는 스캔 라인(SCL)으로부터 스캔 신호가 인가되는 경우 턴-온되어, 데이터 라인(DTL)의 데이터 전압은 구동 트랜지스터(DRT)의 게이트 전극에 인가될 수 있다. 즉, 스위칭 트랜지스터(SCT)는 스위칭 트랜지스터일 수 있다. 스위칭 트랜지스터(SCT)의 게이트 전극은 스캔 라인(SCL)에 접속되고, 소스 전극은 구동 트랜지스터(DRT)의 게이트 전극에 접속되며, 드레인 전극은 데이터 라인(DTL)에 접속될 수 있다.
커패시터(Cst)는 구동 트랜지스터(DRT)의 게이트 전극과 소스 전극 사이에 연결될 수 있다. 이로 인해, 커패시터(Cst)는 구동 트랜지스터(DRT)의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
발광 소자(EL)는 구동 트랜지스터(DRT)의 구동 전류에 따라 발광할 수 있다. 발광 소자(EL)는 제1 전극, 유기 발광층, 및 제2 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 발광 소자(EL)의 제1 전극은 구동 트랜지스터(DRT)의 소스 전극에 접속되고, 제2 전극은 제1 전원 전압보다 낮은 제2 전원 전압이 인가되는 제2 전원 라인(ELVSL)에 접속될 수 있다.
도 4는 도 2의 일 화소를 나타내는 회로도이다.
도 4를 참조하면, 화소(PX)는 구동 트랜지스터(DRT), 스위칭 트랜지스터(SCT), 센싱 트랜지스터(SST), 발광 소자(EL), 및 커패시터(Cst)를 포함할 수 있다. 도 4에서는 각 화소(PX)가 하나의 구동 트랜지스터(DRT), 스위칭 트랜지스터(SCT) 및 센싱 트랜지스터(SST)와 하나의 커패시터(Cst)를 갖는 3T1C(3Transistor - 1Capacitor) 구조인 것을 도시하고 있다. 도 4의 회로도는 도 3의 회로도에 비하여 센싱 트랜지스터(SST)와 기준 전압 라인(RVL)을 더 포함하는 것을 제외하고는 동일하다.
도 4의 회로도는 센싱 트랜지스터(SST)와 기준 전압 라인(RVL)을 포함하는 보상회로를 더 포함할 수 있다. 보상회로는 구동 트랜지스터인 구동 트랜지스터(DRT)의 문턱전압 등을 보상하기 위해, 각 화소(PX) 내에 추가된 회로이다.
센싱 트랜지스터(SST)는 구동 트랜지스터(DRT)의 소스 전극과 발광 소자(EL)의 제1 전극 사이에 접속될 수 있다. 센싱 트랜지스터(SST)의 게이트 전극은 센싱신호 라인(SSL)에 접속되고, 드레인 전극은 기준 전압 라인(RVL)에 접속되고, 소스 전극은 커패시터(Cst)의 일 단에 접속될 수 있다. 센싱 트랜지스터(SST)는 센싱신호 라인(SSL)의 센싱 신호에 의해 턴-온되어 기준 전압 라인(RVL)을 통해 전달되는 기준 전압을 구동 트랜지스터(DRT)의 소스 전극에 공급하거나 구동 트랜지스터(DRT)의 소스 전극의 전압 또는 전류를 감지할 수 있도록 동작한다.
기준 전압 라인(RVL)은 스캔 구동부(SDR)에 연결될 수 있다. 이 경우, 스캔 구동부(SDR)는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 각 화소(PX)의 구동 트랜지스터(DRT)의 소스 전극을 센싱하고, 센싱 결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(SCT)와 센싱 트랜지스터(SST)는 동일한 시간에 턴온될 수 있다. 이 경우, 스캔 구동부(SDR)의 시분할 방식에 따라 기준 전압 라인(RVL)을 통한 센싱 동작과 데이터 신호를 출력하는 데이터 출력 동작은 상호 분리된다.
그 외에, 센싱 결과에 따른 보상 대상은 디지털 형태의 데이터 신호, 아날로그 형태의 데이터 신호 또는 감마 등이 될 수 있다. 또한, 센싱 결과를 기반으로 보상 신호 등을 생성하는 보상 회로는 스캔 구동부(SDR)의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.
다만, 이에 제한되지 않는다. 도 3 및 도 4에서는 2T1C 구조 및 3T1C 구조의 화소(PX)를 일 예로 설명하였으나, 더 많은 수의 트랜지스터 또는 커패시터 등을 포함할 수 있다. 이에 대한 설명은 생략하기로 한다.
이하에서는 각 화소(PX)에 배치되는 트랜지스터들의 구조 및 배치에 대하여 설명하기로 한다.
도 5는 일 실시예에 따른 구동 트랜지스터를 나타내는 평면도이다. 도 6은 일 실시예에 따른 스위칭 트랜지스터를 나타내는 평면도이다. 도 7은 일 실시예에 따른 표시 장치의 일 예를 나타내는 단면도이다.
도 7에서는 표시 영역(DPA)의 일부 및 비표시 영역(NDA) 중 패드 영역(PDA)의 일부 단면을 함께 도시하였다. 표시 영역(DPA)의 단면으로는 각 화소(PX)의 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)의 단면을 표시하였다.
도 5 내지 도 7을 참조하면, 표시 장치(1)는 복수의 도전층 및 복수의 반도체층을 포함할 수 있다. 표시 장치(1)는 제1 기판(110), 버퍼막(120), 제1 보호막(170), 제1 평탄화막(180), 제1 전극(PXE), 유기 발광층(EML), 제2 전극(CME) 및 화소 정의막(PDL)을 포함한다. 또한, 표시 장치(1)는 복수의 도전층과 반도체층으로, 제1 도전층, 제1 반도체층, 제2 도전층, 제2 반도체층 및 제3 도전층을 포함한다. 복수의 도전층과 반도체층은 각각 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)를 구성할 수 있다.
일 실시예에 따르면, 표시 장치(1)는 게이트 전극이 활성층의 하부에 형성된 하부 게이트(bottom-gate) 구조를 갖는 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)를 포함할 수 있다. 도 5 내지 도 7에 도시된 바와 같이, 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)는 게이트 전극(310, 410)이 각각 활성층(350, 450)의 하부에 배치되고, 이들 중 적어도 어느 하나는 활성층(350, 450)의 상부에 배치된 산화물층을 더 포함할 수 있다. 표시 장치(1)의 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)는 하부 게이트 구조를 가짐과 동시에 산화물층을 더 포함하여 우수한 소자 특성을 확보할 수 있다.
일 실시예에 따르면, 구동 트랜지스터(DRT)는 제1 게이트 전극(310), 제1 활성층(350), 제1 소스 전극(330) 및 제1 드레인 전극(340)을 포함할 수 있다. 스위칭 트랜지스터(SCT)는 제2 게이트 전극(410), 제2 활성층(450), 제2 소스 전극(430), 제2 드레인 전극(440) 및 제2 산화물층(470)을 포함할 수 있다. 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)는 적어도 어느 하나가 활성층 상부에 배치된 산화물층을 포함한다. 도 7에서는 스위칭 트랜지스터(SCT)만이 제2 산화물층(470)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않고 구동 트랜지스터(DRT)의 경우에도 제1 산화물층(370, 도 27에 도시)을 포함할 수 있다. 이하, 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)에 대하여 상세히 설명하기로 한다.
제1 기판(110)은 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)가 형성되는 영역을 제공할 수 있다. 제1 기판(110)은 플라스틱(Plastic) 또는 유기(Glass)로 이루어질 수 있다.
제1 도전층은 제1 기판(110) 상에 배치된다. 제1 도전층은 구동 트랜지스터(DRT)의 제1 게이트 전극(310), 스위칭 트랜지스터(SCT0의 제2 게이트 전극(410) 및 패드 영역(PDA)의 패드 전극(500)을 포함한다. 그 외에, 상술한 스캔 라인(SCL)과 센싱 신호 라인(SSL)도 제1 도전층으로 이루어질 수 있다.
제1 게이트 전극(310)은 후술하는 버퍼막(120)을 사이에 두고 제1 활성층(350)의 일부 영역과 중첩할 수 있다. 제2 게이트 전극(410)은 버퍼막(120)을 사이에 두고 제2 활성층(450)의 일부 영역과 중첩할 수 있다. 예를 들어, 도면에 도시된 바와 같이 제1 게이트 전극(310)과 제2 게이트 전극(410)은 각각 제1 활성층(350)과 제2 활성층(450)보다 좁은 폭을 가질 수 있다. 제1 게이트 전극(310)은 일 방향으로 측정된 폭이 제1 활성층(350)의 일 방향으로 측정된 폭보다 짧고, 제2 게이트 전극(410)은 일 방향으로 측정된 폭이 제2 활성층(450)의 일 방향으로 측정된 폭보다 짧을 수 있다. 다만, 이에 제한되는 것은 아니다.
패드 전극(500)은 패드 영역(PDA)에 배치되고, 버퍼막(120)이 부분적으로 제거되어 상면 일부가 노출될 수 있다. 노출된 패드 전극(500) 상에는 후술하는 제2 반도체층 및 제3 도전층 중 어느 하나가 배치되어 패드 전극(500)과 접촉할 수 있다. 상술한 바와 같이, 패드 전극(500) 상에는 외부 장치(EXD)가 실장될 수 있다.
제1 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
버퍼막(120)은 제1 도전층 상에 배치된다. 버퍼막(120)은 제1 게이트 전극(310), 제2 게이트 전극(410) 및 패드 전극(500) 상에 배치될 수 있다. 다만 버퍼막(120)은 패드 전극(500) 상면 중 일부가 노출되도록 배치될 수 있다. 버퍼막(120)은 제1 기판(110)을 통해 침투하는 수분으로부터 화소(PX)의 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)를 보호할 수 있다. 한편, 패드 영역(PDA)에 배치된 버퍼막(120)에는 버퍼막(120)을 관통하여 패드 전극(500) 상면 일부를 노출하는 제9 컨택홀(CT9)이 형성될 수 있다. 패드 전극(500)은 제9 컨택홀(CT9)을 통해 후술하는 제2 반도체층의 일부와 접촉할 수 있다.
버퍼막(120)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼막(120)은 실리콘 산화층(SiOx), 실리콘 질화층(SiNx), 실리콘 산질화물(SiON) 중 하나 이상의 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
제1 반도체층은 버퍼막(120) 상에 배치된다. 제1 반도체층은 표시 영역(DPA)에서 버퍼막(120) 상에 배치되는 제1 활성층(350) 및 제2 활성층(450)을 포함할 수 있다. 제1 활성층(350)과 제2 활성층(450)은 각각 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)의 활성층을 이룰 수 있다. 상술한 바와 같이, 제1 활성층(350)은 버퍼막(120) 상에서 제1 게이트 전극(310) 상부에 배치되고, 제2 활성층(450)은 버퍼막(120) 상에서 제2 게이트 전극(410) 상부에 배치될 수 있다. 일 실시예에 따른 표시 장치(1)는 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)가 게이트 전극이 활성층의 하부에 배치되는 하부 게이트(bottom-gate) 구조를 가짐에 따라, 표시 장치(1) 제조 공정에서 마스크 수를 감소할 수 있다.
한편, 제1 반도체층은 패드 영역(PDA)의 패드 전극(500) 상에는 배치되지 않을 수 있다. 상술한 바와 같이, 패드 전극(500) 상에는 제2 반도체층과 제3 도전층 중 어느 하나가 배치될 수 있다.
제1 반도체층은 산화물 반도체를 포함할 수 있다. 구체적으로 제1 활성층(350)과 제2 활성층(450)은 산화물 반도체를 포함하여 이루어질 수 있다. 예를 들어, 제1 활성층(350)과 제2 활성층(450)의 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 하프늄(Hf) 중 적어도 어느 하나를 포함할 수 있다. 예시적인 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-갈륨-주석 산화물(Indium-Tin-Galium Oxide, ITGO), 인듐-갈륨-아연 산화물(Indium-Galium-Zinc Oxide; IGZO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 도전층은 제1 반도체층 상에 배치된다. 제2 도전층은 소스 전극과 드레인 전극을 포함할 수 있다. 구체적으로, 제2 도전층은 구동 트랜지스터(DRT)의 제1 소스 전극(330) 및 제1 드레인 전극(340)과, 스위칭 트랜지스터(SCT)의 제2 소스 전극(430) 및 제2 드레인 전극(440)을 포함할 수 있다. 또한, 그 외에, 상술한 데이터 라인(DTL)과 전원 라인(ELVDL, ELVSL)도 제2 도전층으로 이루어질 수 있다.
제1 소스 전극(330)과 제1 드레인 전극(340)은 제1 활성층(350) 상에 배치된다. 제1 소스 전극(330)은 제1 활성층(350)의 일 측에 접촉하고, 제1 드레인 전극(340)은 제1 활성층(350)의 타 측에 접촉할 수 있다. 일 예로, 제1 소스 전극(330)과 제1 드레인 전극(340)은 일 측변이 각각 제1 활성층(350)의 양 측변에 대체로 정렬될 수 있다. 도면에 도시된 바와 같이, 제1 소스 전극(330)의 일 측변인 좌측 측변은 제1 활성층(350)의 일 측변인 좌측 측변과 정렬되고, 제1 드레인 전극(340)의 일 측변인 우측 측변은 제1 활성층(350)의 타 측변인 우측 측변과 정렬될 수 있다. 제1 소스 전극(330)의 타 측변인 우측 측변과 제1 드레인 전극(340)의 타 측변인 좌측 측변은 제1 활성층(350) 상에 위치할 수 있다.
이러한 구조는 제1 반도체층과 제2 도전층의 일부가 동일한 공정에서 패터닝됨으로써 형성된 것일 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서 제1 소스 전극(330)과 제1 드레인 전극(340)의 각 일 측변들은 각각 제1 활성층(350)의 양 측변을 넘어 버퍼막(120) 상에 배치될 수 있다. 즉, 제1 소스 전극(330)과 제1 드레인 전극(340)은 하면 중 적어도 일부 영역이 버퍼막(120)과 접촉할 수 있다.
제2 소스 전극(430)과 제2 드레인 전극(440)은 제2 활성층(450) 상에 배치된다. 제2 소스 전극(430)은 제2 활성층(450)의 일 측에 접촉하고, 제2 드레인 전극(440)은 제2 활성층(450)의 타 측에 접촉할 수 있다. 일 예로, 제2 소스 전극(430)과 제2 드레인 전극(440)은 일 측변이 각각 제2 활성층(450)의 양 측변에 대체로 정렬될 수 있다. 이에 대한 설명은 제1 소스 전극(330)과 제1 드레인 전극(340)에 관한 설명과 실질적으로 동일하다.
한편, 제2 도전층은 패드 영역(PDA)의 패드 전극(500) 상에는 배치되지 않을 수 있다. 상술한 바와 같이, 패드 전극(500) 상에는 제2 반도체층과 제3 도전층 중 어느 하나가 배치될 수 있다.
제2 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 보호막(170)은 제2 도전층 상에 배치된다. 제1 보호막(170)은 제2 도전층을 포함하여 제1 반도체층과 버퍼막(120)을 덮도록 이들 상에 전면적으로 배치될 수 있다. 구체적으로 제1 보호막(170)은 제1 소스 전극(330), 제1 드레인 전극(340), 제2 소스 전극(430) 및 제2 드레인 전극(440)을 포함하여 제1 활성층(350), 제2 활성층(450) 및 버퍼막(120)을 덮을 수 있다. 제1 보호막(170)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다. 이에 따라 제1 보호막(170)의 상면은 그 하부에 배치된 제1 반도체층과 제2 도전층이 형성하는 단차에 의해 부분적으로 함몰된 영역을 포함할 수 있다. 즉, 제1 보호막(170)은 단차가 형성되도록 배치될 수 있다.
도면에 도시된 바와 같이, 일 실시예에 따르면 제1 보호막(170)에는 하부의 소스 전극(330, 430) 및 드레인 전극(340, 440)이 배치됨에 따라 형성된 단차에 의해 일부 영역이 함몰된 홈부(GP)가 형성될 수 있다. 홈부(GP)는 소스 전극과 드레인 전극이 이격되어 그 사이에 위치하는 활성층 상부에 형성될 수 있다. 홈부(GP)는 제1 활성층(350) 상부에 형성된 제1 홈부(GP) 및 제2 활성층(450) 상부에 형성된 제2 홈부(GP)를 포함할 수 있다. 후술할 바와 같이, 제1 보호막(170) 상에는 제2 반도체층이 배치되고, 제2 반도체층 중 홈부(GP)에 배치되는 제2 반도체층은 구동 트랜지스터(DRT) 또는 스위칭 트랜지스터(SCT)의 산화물층을 이룰 수 있다.
제1 보호막(170)에는 복수의 컨택홀들이 형성될 수 있다. 제1 보호막(170)에는 제1 보호막(170)을 관통하여 제1 소스 전극(330) 상면 일부를 노출시키는 제1 컨택홀(CT1), 제1 보호막(170)을 관통하여 제1 드레인 전극(340) 상면 일부를 노출시키는 제2 컨택홀(CT2), 제1 보호막(170)을 관통하여 제2 소스 전극(430) 상면 일부를 노출시키는 제3 컨택홀(CT3) 및 제1 보호막(170)을 관통하여 제2 드레인 전극(440) 상면 일부를 노출시키는 제4 컨택홀(CT4)이 형성될 수 있다. 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)의 소스 전극 및 드레인 전극 들은 제1 내지 제4 컨택홀(CT1, CT2, CT3, CT4)을 통해 제2 반도체층 또는 제3 도전층과 접촉할 수 있다.
또한, 제1 보호막(170)은 패드 영역(PDA)에도 배치될 수 있다. 패드 영역(PDA)에 배치된 제1 보호막(170)은 제1 보호막(170)을 관통하여 패드 전극(500) 상면 일부를 노출시키는 제10 컨택홀(CT10)이 형성될 수 있다. 패드 전극(500) 상에는 제9 컨택홀(CT9)과 제10 컨택홀(CT10)이 형성되고, 이를 통해 제2 반도체층 또는 제3 도전층과 접촉할 수 있다.
한편, 제9 컨택홀(CT9)과 제10 컨택홀(CT10)은 서로 다른 공정에서 형성될 수 있다. 일 실시예에 따르면, 제9 컨택홀(CT9)의 폭인 제1 폭(W1)은 제10 컨택홀(CT10)의 폭인 제2 폭(W2)보다 작을 수 있다. 제9 컨택홀(CT9)이 제10 컨택홀(CT10)보다 좁은 폭을 가짐에 따라 제9 컨택홀(CT9)이 형성된 버퍼막(120)의 측벽은 제10 컨택홀(CT10)이 형성된 제1 보호막(170)의 측벽보다 내측으로 돌출될 수 있다(도 7의 'PT'). 다만, 이에 제한되지 않으며, 몇몇 실시예에서 버퍼막(120)과 제1 보호막(170)에 형성되는 컨택홀들을 동일한 공정에서 형성됨에 따라, 버퍼막(120)과 제1 보호막(170)의 컨택홀이 형성된 측벽이 상호 정렬될 수도 있다.
제2 반도체층은 제1 보호막(170) 상에 배치될 수 있다. 제2 반도체층은 복수의 산화물 패턴(OXP)과 적어도 하나의 산화물층을 포함할 수 있다. 산화물층은 제1 보호막(170)의 홈부(GP) 상에 배치될 수 있다. 예를 들어, 산화물층은 제1 보호막(170)의 제2 홈부(GP2) 상에 배치된 제2 산화물층(470)을 포함할 수 있다. 제2 산화물층(470)은 제2 활성층(450)과 두께 방향으로 중첩하도록 그 상부에 배치될 수 있다.
제2 산화물층(470)은 제2 활성층(450) 중 적어도 일부 영역과 두께 방향으로 중첩할 수 있다. 일 실시예에 따르면, 제2 산화물층(470)은 적어도 제2 활성층(450) 중 제2 소스 전극(430)과 제2 드레인 전극(440) 사이의 영역을 커버하도록 배치될 수 있다. 즉, 제2 산화물층(470)의 폭(WA)은 제2 소스 전극(430)과 제2 드레인 전극(440) 사이의 폭(WB)보다 클 수 있다. 이에 따라 제2 산화물층(470)은 적어도 일부 영역이 제2 소스 전극(430) 및 제2 드레인 전극(440) 상부에 배치될 수 있다. 즉, 제2 산화물층(470)은 제2 소스 전극(430) 및 제2 드레인 전극(440)과 두께 방향으로 중첩할 수 있다.
스위칭 트랜지스터(SCT) 또는 구동 트랜지스터(DRT)의 활성층 상에 산화물층이 배치되고, 후술할 바와 같이, 산화물층은 활성층에 산소를 주입할 수 있다. 여기서, 산화물층, 예를 들어 제2 산화물층(470)은 적어도 제2 활성층(450)의 채널 영역(미도시)은 커버하도록 그 폭(WA)이 제2 소스 전극(430)과 제2 드레인 전극(440) 사이의 폭(WB)보다 클 수 있다. 도면에서는 제2 산화물층(470)이 제2 소스 전극(430) 및 제2 드레인 전극(440)의 일부만을 커버하도록 배치된 것이 도시되어 있으나, 이에 제한되지 않고 제2 산화물층(470)은 더 넓은 면적으로 배치될 수도 있다.
또한, 상술한 바와 같이 산화물층은 더 많은 산화물층, 예를 들어 제1 활성층(350)과 두께 방향으로 중첩하도록 그 상부에 위치한 제1 홈부(GP1)에도 배치될 수 있다. 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)는 적어도 어느 하나가 산화물층을 더 포함하여, 소자 특성이 향상될 수 있다. 이에 대한 설명은 후술하기로 한다.
제2 반도체층의 산화물 패턴(OXP)은 제1 보호막(170)에 형성된 컨택홀들을 통해 각각 제2 도전층, 예를 들어 소스 전극 및 드레인 전극과 접촉할 수 있다. 산화물 패턴(OXP)은 표시 영역(DPA)에 배치되는 제1 산화물 패턴(OXP1), 제2 산화물 패턴(OXP2), 제3 산화물 패턴(OXP3) 및 제4 산화물 패턴(OXP4)을 포함할 수 있다. 또한, 산화물 패턴(OXP)은 패드 영역(PDA)에 배치되는 제5 산화물 패턴(OXP5)을 더 포함할 수도 있다.
제1 산화물 패턴(OXP1)은 제1 컨택홀(CT1)을 통해 제1 소스 전극(330)의 상면 일부와 접촉하고, 제2 산화물 패턴(OXP2)은 제2 컨택홀(CT2)을 통해 제1 드레인 전극(340)의 상면 일부와 접촉하고, 제3 산화물 패턴(OXP3)은 제3 컨택홀(CT3)을 통해 제2 소스 전극(430)의 상면 일부와 접촉하며, 제4 산화물 패턴(OXP4)은 제4 컨택홀(CT4)을 통해 제2 드레인 전극(440) 상면 일부와 접촉할 수 있다. 또한, 제5 산화물 패턴(OXP5)은 제9 컨택홀(CT9) 및 제10 컨택홀(CT10)을 통해 패드 전극(500) 상면 일부와 접촉할 수 있다. 복수의 산화물 패턴(OXP)들은 각각 제2 도전층의 상면과 접촉하여 이들을 덮도록 배치됨으로써 후속 공정에서 제2 도전층의 재료가 손상되는 것을 방지할 수 있다. 특히, 패드 영역(PDA)의 패드 전극(500)은 제1 보호막(170) 상에 제1 평탄화막(180)이 배치되지 않는 바, 표시 장치(1)의 제조 공정에서 부분적으로 노출될 수 있다. 산화물 패턴(OXP)은 노출되는 제2 도전층 또는 제1 도전층을 덮도록 배치되어 이들을 보호할 수 있다. 또한, 산화물 패턴(OXP)들은 제2 도전층과 전기적으로 연결되어, 이들을 다른 배선 또는 다른 층의 부재들과 연결시키기 위한 브릿지 배선의 기능을 수행할 수도 있다.
다만, 이에 제한되는 것은 아니다. 몇몇 실시예에서 산화물 패턴(OXP)들은 생략될 수도 있고, 제2 도전층 또는 제1 도전층의 재료는 제3 도전층의 재료와 접촉하여 보호될 수도 있다.
한편, 제2 반도체층도 산화물 반도체를 포함할 수 있다. 구체적으로 산화물층(470)과 산화물 패턴(OXP)들은 산화물 반도체를 포함하여 이루어질 수 있다. 예를 들어, 산화물층(370)과 산화물 패턴(OXP)의 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 하프늄(Hf) 중 적어도 어느 하나를 포함할 수 있다. 예시적인 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-갈륨-주석 산화물(Indium-Tin-Galium Oxide, ITGO), 인듐-갈륨-아연 산화물(Indium-Galium-Zinc Oxide; IGZO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 반도체층은 제1 반도체층과 동일한 산화물 반도체를 포함할 수 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 제2 반도체층과 제1 반도체층은 서로 다른 조성비를 갖는 산화물 반도체를 포함할 수도 있다.
일 실시예에 따르면, 제2 반도체층의 산화물층은 구동 트랜지스터(DRT) 또는 스위칭 트랜지스터(SCT)의 활성층에 산소를 주입하는 산소 공급층일 수 있다. 산화물 반도체는 증착 공정에서 산소 분압에 따라 부분적으로 산소 결함 영역(Vo)이 형성될 수 있다. 산화물 반도체 상에 절연막이 증착될 때, 산소 결함 영역(Vo)으로 수소(H)가 주입될 수 있다. 여기서, 활성층 상부에 산화물층이 배치되면, 산화물층은 인접한 다른 층, 예컨대 절연막에 과잉 산소(O)를 공급할 수 있다. 절연막에 공급된 과잉 산소(O)는 산화물 반도체의 채널 영역으로 주입되고, 산소 결함 영역(Vo)에 침투된 수소(H)가 다시 절연막으로 배출될 수 있다. 일 실시예에 따르면, 구동 트랜지스터(DRT) 또는 스위칭 트랜지스터(SCT)는 활성층 상부에 배치되는 산화물층을 포함하여, 활성층에 포함된 수소 또는 산소의 함량을 조절하여 소자 특성을 향상시킬 수 있다.
도 8 내지 도 10은 일 실시예에 따른 스위칭 트랜지스터의 게이트 전압에 따른 구동 전류를 나타내는 그래프이다.
도 8은 스위칭 트랜지스터의 초기 상태에서 게이트 전압(Vgs)에 따른 구동 전류(Ids)를 나타내는 그래프이다. 도 8의 점선은 산화물층을 포함하지 않는 스위칭 트랜지스터(SCT), 도 8의 실선은 산화물층을 포함하는 스위칭 트랜지스터(SCT)의 게이트 전압(Vgs)에 따른 구동 전류(Ids)를 나타낸다. 도 9 및 도 10은 스위칭 트랜지스터(SCT)의 게이트 전압(Vgs) 스윕(sweep)을 수차례 반복하였을 때 나타나는 구동 전류(Ids) 변화를 측정하여 도시한 것이다. 도 9는 산화물층을 포함하지 않는 스위칭 트랜지스터(SCT), 도 10은 산화물층을 포함하는 스위칭 트랜지스터(SCT)의 게이트 전압(Vgs)에 따른 구동 전류(Ids)를 나타낸다.
스위칭 트랜지스터(SCT)는 활성층 상에 산화물층이 배치되면, 절연막으로부터 유입되는 수소(H)의 함량이 낮아지고, 산소가 공급됨에 따라 산소 결함 영역(Vo)의 농도도 낮아져 소자 신뢰성을 확보할 수 있다. 도 8을 참조하면, 산소 공급층인 산화물층이 배치되지 않은 스위칭 트랜지스터(도 8의 점선)는 게이트 전압(Vgs)-구동 전류(Ids) 그래프에서 낮은 문턱 전압(Vth)을 갖는 것을 알 수 있다. 반면, 산화물층을 포함하는 스위칭 트랜지스터(도 8의 실선)는 게이트 전압(Vgs)-구동 전류(Ids) 그래프에서 높은 문턱 전압(Vth)을 갖는 것을 알 수 있다. 즉, 스위칭 트랜지스터(SCT)로써 우수한 소자 특성을 확보할 수 있다.
또한, 도 9 및 도 10을 참조하면, 산화물층이 배치되지 않은 스위칭 트랜지스터(도 9)의 경우, 게이트 전압(Vgs) 스윕(sweep)을 수차례 반복함에 따라 구동 전류(Ids) 그래프가 좌측으로 쉬프트(shift)되는 현상이 나타나는 것을 알 수 있다(네거티브 쉬프트, negative shift). 반면에, 산화물층을 포함하는 스위칭 트랜지스터(도 10)는 게이트 전압(Vgs) 스윕(sweep)을 수차례 반복함에 따라 구동 전류(Ids) 그래프가 좌측으로 쉬프트(shift)되는 현상이 최소화되는 것을 알 수 있다. 즉, 스위칭 트랜지스터(SCT)는 산화물층을 포함하여 우수한 소자 신뢰성을 확보할 수 있다.
일 실시예에 따른 표시 장치(1)는 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT) 중 적어도 어느 하나가 산화물층을 포함하여, 고해상도 표시 장치(1)에 있어서 이들의 채널 영역이 짧은 길이를 갖더라도 우수한 소자 특성 및 신뢰성을 확보할 수 있다.
한편, 제2 반도체층의 산화물층, 예를 들어 제2 산화물층(470)은 다른 산화물 패턴(OXP)과 달리 홈부(GP)에 배치됨에 따라 플로팅 상태로 형성될 수도 있다. 다만, 이 경우, 제2 산화물층(470)과 다른 도전층 사이에서 불필요한 커패시터가 형성될 수 있으므로, 제2 산화물층(470)은 다른 도전층, 예를 들어 제1 도전층과 전기적으로 연결될 수도 있다.
도 11은 도 6의 Q1-Q1'선을 따라 자른 단면도이다.
도 6 및 도 11을 참조하면, 제2 산화물층(470)은 제1 보호막(170) 및 버퍼막(120)을 관통하여 제1 도전층 상면 일부를 노출하는 컨택홀(CTO)을 통해 제1 도전층, 예를 들어 제2 게이트 전극(410)과 접촉할 수 있다. 제2 산화물층(470)은 다른 도전층과 전기적으로 연결되어 제2 활성층(450)과의 사이에서 불필요한 커패시터가 형성되는 것을 방지할 수 있다. 다만, 이에 제한되는 것은 아니며, 산화물층은 다른 도전층, 예를 들어 전원 전압이 인가되는 전원 라인(ELVDL, ELVSL)과 전기적으로 연결될 수도 있다.
다시, 도 5 내지 도 7을 참조하면, 제1 평탄화막(180)은 제1 보호막(170) 상에 배치된다. 제1 평탄화막(180)은 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)와 같은 박막 트랜지스터로 인한 단차를 평탄하게 할 수 있다. 제1 평탄화막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 평탄화막(180)에는 복수의 컨택홀이 형성될 수 있다. 제1 평탄화막(180)에 형성되는 컨택홀들은 제1 평탄화막(180)을 관통하여 제2 반도체층 일부를 노출할 수 있다. 제1 평탄화막(180)에는 제5 컨택홀(CT5), 제6 컨택홀(CT6), 제7 컨택홀(CT7) 및 제8 컨택홀(CT8)이 형성될 수 있다. 제5 컨택홀(CT5)은 제2 반도체층의 제1 산화물 패턴(OXP1) 일부를 노출시키고, 제6 컨택홀(CT6)은 제2 반도체층의 제2 산화물 패턴(OXP2) 일부를 노출시키고, 제7 컨택홀(CT7)은 제2 반도체층의 제3 산화물 패턴(OXP3) 일부를 노출시키고, 제8 컨택홀(CT8)은 제2 반도체층의 제4 산화물 패턴(OXP4) 일부를 노출시킬 수 있다. 후술할 바와 같이, 제1 평탄화막(180) 상에 배치되는 제3 도전층들은 상기 컨택홀들을 통해 제2 반도체층의 일부와 접촉하여 제2 도전층과 전기적으로 연결될 수 있다.
또한, 몇몇 실시예에서, 제5 내지 제8 컨택홀(CT5, CT6, CT7, CT8)들은 제1 평탄화막(180)과 제1 보호막(170)을 관통하여 제2 도전층 일부를 직접 노출시킬 수도 있다. 제1 보호막(170)에 형성되는 일부 컨택홀들이 생략되는 경우, 제1 평탄화막(180)과 제1 보호막(170)은 동일한 공정에서 식각되어 제2 도전층 일부를 노출시키는 제5 내지 제8 컨택홀(CT5, CT6, CT7, CT8)이 형성될 수도 있다.
제3 도전층은 표시 영역(DPA)에서 제1 평탄화막(180) 상에 배치된다. 제3 도전층은 제1 전극(PXE)과 복수의 전극 패턴(PXP)들을 포함할 수 있다. 전극 패턴(PXP)은 제1 전극 패턴(PXP1), 제2 전극 패턴(PXP2) 및 제3 전극 패턴(PXP3)을 포함할 수 있다. 제1 전극(PXE)과 복수의 전극 패턴(PXP)들은 서로 이격되어 배치되고, 제1 평탄화막(180)에 형성된 컨택홀에 대응하여 각각 배치될 수 있다.
제1 전극(PXE)은 제5 컨택홀(CT5)을 통해 제1 산화물 패턴(OXP1)과 접촉할 수 있다. 이에 따라 제1 전극(PXE)은 구동 트랜지스터(DRT)의 제1 소스 전극(330)에 접속될 수 있다. 제1 전극 패턴(PXP1)은 제6 컨택홀(CT6)을 통해 제2 산화물 패턴(OXP2)과 접촉하고, 제2 전극 패턴(PXP2)은 제7 컨택홀(CT7)을 통해 제3 산화물 패턴(OXP3)과 접촉하고, 제3 전극 패턴(PXP3)은 제8 컨택홀(CT8)을 통해 제3 산화물 패턴(OXP3)과 접촉할 수 있다. 복수의 전극 패턴(PXP)들은 산화물 패턴(OXP)과 같이 그 하부에 배치된 층, 예를 들어 산화물 패턴(OXP)의 손상을 방지하거나, 이들과 전기적으로 연결되어 브릿지 배선의 기능을 수행할 수도 있다.
또한, 제3 도전층은 패드 영역(PDA)에 배치된 제4 전극 패턴(PXP4)을 더 포함할 수 있다. 제4 전극 패턴(PXP4)은 패드 영역(PDA)에서 제5 산화물 패턴(OXP5)과 접촉할 수 있다.
다만, 이에 제한되는 것은 아니며, 제3 도전층은 제1 전극(PXE)을 제외한 복수의 전극 패턴(PXP)들이 생략될 수도 있다.
제1 평탄화막(180) 상에는 유기 발광층(EML), 및 제2 전극(CME)을 포함하는 발광 소자(EL)와 화소 정의막(PDL)이 더 배치될 수 있다.
화소 정의막(PDL)은 화소들을 구획하기 위해 제1 평탄화막(180) 상에서 제1 전극(PXE)의 가장자리를 덮도록 형성될 수 있다. 즉, 화소 정의막(PDL)은 화소들을 정의하는 화소 정의막으로서 역할을 한다. 여기서, 화소들 각각은 제1 전극(PXE), 유기 발광층(EML), 및 제2 전극(CME)이 순차적으로 적층되어 제1 전극(PXE)으로부터의 정공과 제2 전극(CME)으로부터의 전자가 유기 발광층(EML)에서 서로 결합되어 발광하는 영역을 나타낸다.
유기 발광층(EML)은 제1 전극(PXE)과 화소 정의막(PDL) 상에 배치될 수 있다. 유기 발광층(EML)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 또한, 유기 발광층(EML)은 2 스택(stack) 이상의 탠덤 구조로 형성될 수 있으며, 이 경우, 스택들 사이에는 전하 생성층이 형성될 수 있다. 도면에서는 유기 발광층(EML)이 표시 영역(DPA) 전면에 걸쳐 형성된 것이 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 유기 발광층(EML)은 각 화소(PX)의 제1 전극(PXE)에 대응하여 일부 영역에만 형성될 수도 있다.
제2 전극(CME)은 유기 발광층(EML) 상에 형성될 수 있다. 제2 전극(CME)은 화소들에 공통적으로 형성되는 공통층일 수 있다.
발광 소자(EL)들은 상부 방향으로 발광하는 상부 발광(top emission) 방식으로 형성될 수 있다. 이 경우, 제1 전극(PXE)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다. 또한, 제2 전극(CME)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(CME)이 반투과 금속물질로 형성되는 경우, 미세 공진(micro cavity)에 의해 출광 효율이 높아질 수 있다.
한편, 도면에는 도시하지 않았으나, 제2 전극(CME) 상에는 산소 또는 수분이 침투하는 것을 방지하기 위한 봉지층(미도시)이 더 형성될 수 있다. 봉지층은 적어도 하나의 무기막을 포함할 수 있다. 무기막은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 또는 티타늄 산화물로 형성될 수 있다. 또한, 봉지층은 이물들(particles)이 봉지층을 뚫고 유기 발광층(EML)과 제2 전극(CME)에 투입되는 것을 방지하기 위해 적어도 하나의 유기막을 포함할 수 있다. 유기막은 에폭시, 아크릴레이트 또는 우레탄아크릴레이트로 형성될 수 있다.
일 실시예에 따른 표시 장치(1)는 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)가 산화물 반도체를 갖는 활성층을 포함하고, 게이트 전극이 활성층의 하부에 배치된 하부 게이트(bottom-gate) 구조를 가질 수 있다. 표시 장치(1)는 하부 게이트 구조는 갖는 트랜지스터들을 포함하여 제조 공정 단계를 감소할 수 있다. 나아가, 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT) 중 적어도 어느 하나는 활성층 상부에 배치되는 산화물층을 더 포함하고, 고해상도 표시 장치(1)에 있어서 트랜지스터들의 채널 영역이 짧은 길이를 갖더라도 우수한 소자 특성 및 신뢰성을 확보할 수 있다.
이하에서는 상술한 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)를 포함하는 표시 장치(1)의 제조 방법에 대하여 설명하기로 한다.
도 12는 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 순서도이다.
도 11을 참조하면, 표시 장치(1)의 제조 공정은 제1 기판(110) 상에 게이트 전극(310, 410)을 포함하는 제1 도전층을 형성하는 단계(S101), 제1 도전층 상에 버퍼막(120)을 형성하는 단계(S102), 버퍼막(120) 상에 활성층(350, 450)을 포함하는 제1 반도체층을 형성하는 단계(S103), 제1 반도체층 상에 소스 전극(330, 430) 및 드레인 전극(430, 440)을 포함하는 제2 도전층을 형성하는 단계(S104), 제2 도전층 상에 제1 보호막(170)을 형성하는 단계(S105), 제1 보호막(170) 상에 산화물층(470)을 포함하는 제2 반도체층을 형성하는 단계(S106) 및 제2 반도체층 상에 제1 평탄화막(180), 화소 정의막(PDL)등을 형성하는 단계(S107)를 포함할 수 있다.
일 실시예에 따르면 표시 장치(1)의 제조 공정은 활성층을 포함하는 제1 반도체층을 형성하는 단계(S103)보다 게이트 전극을 포함하는 제1 도전층을 형성하는 단계(S101)를 먼저 수행할 수 있다. 이를 통해 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)는 게이트 전극이 활성층보다 하부에 배치되는 하부 게이트 구조를 가질 수 있다. 또한, 표시 장치(1)의 제조 공정은 활성층을 형성한 뒤, 산화물층을 포함하는 제2 반도체층을 형성하는 단계(S106)를 포함하여 구동 트랜지스터(DRT) 또는 스위칭 트랜지스터(SCT) 중 적어도 어느 하나는 산화물층을 더 포함할 수 있다. 상술한 바와 같이, 산화물층을 포함하는 스위칭 트랜지스터(SCT)는 소자 특성 및 신뢰성이 향상될 수 있다.
이하, 다른 도면을 더 참조하여 표시 장치(1)의 제조 공정에 대하여 상세히 설명하기로 한다.
도 13 내지 도 25는 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 단면도들이다.
먼저, 도 13을 참조하면, 제1 기판(110) 상에 게이트 전극을 포함하는 제1 도전층을 형성(S101)하고, 그 위에 버퍼막(120)을 형성(S102)한다. 제1 도전층은 표시 영역(DPA)에 배치되는 제1 게이트 전극(310) 및 제2 게이트 전극(410)과 패드 영역(PDA)에 배치되는 패드 전극(500)을 포함할 수 있다.
제1 도전층은 제1 기판(110) 상에 스퍼터링(sputtering) 방식으로 형성된 금속층을 포토 레지스트 패턴을 이용한 식각 공정에 의해 패터닝함으로써 형성될 수 있다. 버퍼막(120)은 화학 기상 증착(chemical vapor deposition) 방식으로 형성될 수 있으나, 이에 제한되지 않는다.다만, 이에 제한되지 않는다. 본 실시예에서 복수의 도전층, 반도체층을 형성하기 위한 공정은 통상적으로 채용될 수 있는 공정이면 특별히 제한되지 않는다. 이하에서는 각 부재들의 형성 순서 및 구조에 대하여 상세히 설명하기로 하고, 이들을 형성하기 위한 공정에 대한 설명은 생략하기로 한다.
이어, 도 14 및 도 15를 참조하면, 버퍼막(120) 상에 제1 산화물 반도체층(OXL1) 및 제1 금속층(CHL)을 형성한다. 제1 산화물 반도체층(OXL1) 및 제1 금속층(CHL)은 제1 기판(110) 및 버퍼막(120) 상에 전면적으로 형성될 수 있다. 제1 산화물 반도체층(OXL1)과 제1 금속층(CHL)은 후속 공정에서 패터닝되어 각각 활성층(350, 450)과 소스 전극(330, 430) 및 드레인 전극(340, 440)을 구성할 수 있다. 제1 산화물 반도체층(OXL1)은 스퍼터링 방식으로 하나의 층을 형성한 뒤, 포토 레지스트를 이용한 패터닝 공정으로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 원자층 증착법(Atomic layer deposition)으로 형성될 수도 있다.
이어, 도 16 및 도 17을 참조하면, 제1 금속층(CHL) 상에 제1 포토 레지스트(PR1)를 형성하고, 제1 산화물 반도체층(OXL1)과 제1 금속층(CHL)을 패터닝하여 제1 활성층(350), 제2 활성층(450) 및 제2 금속층(CML)을 형성한다. 제2 금속층(CML)은 후속 공정에서 패터닝되어 각각 소스 전극 및 드레인 전극을 형성할 수 있다.
제1 포토 레지스트(PR1)는 표시 영역(DPA)의 제1 게이트 전극(310) 및 제2 게이트 전극(410) 상부에 배치될 수 있다. 제1 포토 레지스트(PR1)는 제1 산화물 반도체층(OXL1)을 패터닝하여 제1 활성층(350) 및 제2 활성층(450)을 형성하기 위한 마스크의 기능을 수행할 수 있다.
한편, 제1 포토 레지스트(PR1)는 양 측이 중심부보다 더 높은 높이를 가질 수 있다. 이러한 제1 포토 레지스트(PR1)의 형상은 하프톤 마스크를 이용하여 형성된 것일 수 있다. 제1 포토 레지스트(PR1)는 후속 공정도에서 제1 금속층(CHL)을 패터닝하기 위한 마스크의 기능을 수행할 수 있으며, 하나의 마스크로 소스 전극과 드레인 전극을 동시에 형성할 수 있다. 이를 통해 표시 장치(1)의 제조 공정 중 마스크의 수를 감소시킬 수 있다.
이어, 도 18 및 도 19를 참조하면, 제1 포토 레지스트(PR1)를 식각하여 제2 포토 레지스트(PR2)를 형성하고, 제2 포토 레지스트(PR2)를 따라 제2 금속층(CML)을 패터닝하여 소스 전극 및 드레인 전극을 형성한다. 제1 포토 레지스트(PR1)는 양 측과 중심부가 서로 다른 높이를 가지므로, 이를 식각하는 경우 중심부가 먼저 제거되고, 양 측만 남게되어 제2 포토 레지스트(PR2)를 형성할 수 있다. 제2 포토 레지스트(PR2)는 제2 금속층(CML)을 패터닝하여 소스 전극 및 드레인 전극을 형성하기 위한 마스크의 기능을 수행할 수 있다.
제2 포토 레지스트(PR2)를 따라 제2 금속층(CML)을 패터닝하면, 제1 활성층(350) 상에 배치된 제1 소스 전극(330) 및 제1 드레인 전극(340)과, 제2 활성층(450) 상에 배치된 제2 소스 전극(430) 및 제2 드레인 전극(440)이 형성될 수 있다.
이어, 도 20 및 도 21을 참조하면, 제2 포토 레지스트(PR2)를 제거하고 소스 전극 및 드레인 전극 상에 배치되는 제1 보호막(170)을 형성한다. 제1 보호막(170)을 형성하는 단계는 소스 전극 및 드레인 전극 상에 배치되는 제1 절연막(170')을 형성하는 단계 및 제1 절연막(170') 일부를 식각하여 복수의 컨택홀을 형성하는 단계를 포함할 수 있다. 제1 절연막(170')은 제1 보호막(170)과 실질적으로 동일한 층일 수 있다. 제1 절연막(170')의 상면에는 그 하부에 배치된 소스 전극 및 드레인 전극에 의한 단차가 형성될 수 있다. 특히, 소스 전극과 드레인 전극 사이에는 제1 절연막(170')의 상면 일부가 함몰된 홈부(GP)가 형성될 수 있다.
제1 절연막(170')을 일부 식각하여 복수의 컨택홀을 형성하는 공정을 통상적인 패터닝공정을 통해 수행될 수 있다.
제1 보호막(170)은 상술한 바와 같이 표시 영역(DPA) 내에 형성되는 제1 컨택홀(CT1), 제2 컨택홀(CT2), 제3 컨택홀(CT3) 및 제4 컨택홀(CT4)을 포함할 수 있다. 또한, 제1 보호막(170)을 형성하는 공정에서, 패드 영역(PDA)의 제1 보호막(170) 및 버퍼막(120)이 일부 식각될 수 있다. 제1 보호막(170)과 버퍼막(120)이 서로 다른 식각 선택비를 가짐에 따라, 서로 다른 패터닝 공정에서 식각되는 경우, 서로 다른 직경을 갖는 제9 컨택홀(CT9) 및 제10 컨택홀(CT10)이 형성될 수 있다. 다만, 이에 제한되지 않는다. 이에 대한 설명은 상술한 바와 동일하다.
다음으로, 도 22 및 도 23을 참조하면, 제1 보호막(170) 상에 제2 산화물 반도체층(OXL2)을 형성하고, 이를 부분적으로 패터닝하여 제2 반도체층을 형성한다. 제2 반도체층은 후속 공정에서 복수의 산화물 패턴(OXP) 및 산화물층(470)을 형성할 수 있다. 제2 산화물 반도체층(OXL2)은 제1 보호막(170) 상에 전면적으로 형성되고, 제2 반도체층을 형성하는 공정에서 제2 산화물 반도체층(OXL2)의 일부가 패터닝되어 제거된다. 이에 따라, 복수의 산화물 패턴(OXP)들은 서로 이격되고, 제1 보호막(170) 제2 홈부(GP2)에 형성된 제2 산화물 반도체층(OXL2)은 제2 산화물층(470)을 형성할 수 있다. 이에 대한 설명은 상술한 바와 동일하다.
이어, 도 24 및 도 25를 참조하면, 제2 반도체층 상에 제1 평탄화막(180)을 형성하고, 제1 평탄화막(180) 상에 제3 도전층 및 화소 정의막(PDL)을 형성한다. 제1 평탄화막(180)을 형성하는 단계는 실질적으로 제1 보호막(170)을 형성하는 단계와 동일할 수 있다. 즉, 제1 보호막(170) 상에 전면적으로 배치되는 제2 절연막(미도시)을 형성한 뒤, 이를 부분적으로 패터닝하여 복수의 컨택홀들을 형성함으로써 제1 평탄화막(180)을 형성할 수 있다. 이들의 구조에 대한 설명은 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다.
마지막으로, 도면으로 도시하지 않았으나, 제1 전극(PXE) 상에 유기 발광층(EML), 제2 전극(CME) 및 봉지층 등을 형성하여, 표시 장치(1)를 제조한다.
이상에서 설명한 공정을 통해 일 실시예에 따른 표시 장치(1)를 제조할 수 있다. 표시 장치(1)의 제조 공정은 활성층을 포함하는 제1 반도체층을 형성하는 단계 이전에 게이트 전극을 포함하는 제1 도전층을 형성하는 단계를 먼저 수행하여 하부 게이트 구조를 갖는 구동 트랜지스터(DRT) 및 스위칭 트랜지스터(SCT)를 형성할 수 있다. 또한, 표시 장치(1)의 제조 공정은 활성층을 형성한 뒤, 산화물층을 포함하는 제2 반도체층을 형성하는 단계를 포함하여 구동 트랜지스터(DRT) 또는 스위칭 트랜지스터(SCT) 중 적어도 어느 하나는 산화물층을 더 포함할 수 있다.
이하에서는 다른 도면을 더 참조하여 따른 구동 트랜지스터(DRT) 및 스위칭 트랜지스터(SCT)의 다양한 구조에 대하여 설명하기로 한다.
도 26은 다른 실시예에 따른 구동 트랜지스터를 나타내는 평면도이다. 도 27은 도 26의 구동 트랜지스터를 포함하는 표시 장치의 일 예를 나타내는 단면도이다.
도 26 및 도 27을 참조하면, 일 실시예에 따른 표시 장치(1)는 구동 트랜지스터(DRT_1)도 제1 활성층(350_1) 상에 배치되는 제1 산화물층(370_1)을 더 포함할 수 있다. 본 실시예는 구동 트랜지스터(DRT_1)가 제1 산화물층(370_1)을 포함하는 점에서 도 5 및 도 7의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 26 및 도 27의 표시 장치(1)는 구동 트랜지스터(DRT_1)가 제1 활성층(350_1) 상부에 배치되는 제1 산화물층(370_1)을 더 포함할 수 있다. 제1 산화물층(370_1)은 제1 보호막(170)의 제1 홈부(GP1)에 배치된다. 스위칭 트랜지스터(SCT)와 동일하게 제1 산화물층(370_1)의 폭은 제1 소스 전극(330) 및 제1 드레인 전극(340) 사이의 폭보다 클 수 있다. 제1 산화물층(370_1)은 적어도 일부 영역이 제1 소스 전극(330) 및 제1 드레인 전극(340)과 두께 방향으로 중첩할 수 있다.
구동 트랜지스터(DRT_1)는 활성층 상에 배치되는 절연막으로부터 많은 양의 수소(H)가 유입될수록 많은 수의 캐리어를 포함하여 높은 이동도를 가질 수 있다. 다만, 구동 트랜지스터(DRT_1)의 활성층에 캐리어가 너무 많이 생성될 경우, 각 화소(PX)를 구동하기 위한 구동 전압의 확보가 어려워질 수 있다. 특히, 고해상도 표시 장치(1)에 있어서 구동 트랜지스터(DRT)의 제1 활성층(350)이 짧은 길이의 채널 영역을 가질 경우, 구동 전압이 더 좁은 범위를 갖게 될 수도 있다. 이에 따라, 일 실시예에 따른 표시 장치(1)는 구동 트랜지스터(DRT_1)의 제1 활성층(350_1) 상부에 배치된 제1 산화물층(370_1)을 더 포함하여, 구동 트랜지스터(DRT_1)가 높은 이동도를 가짐과 동시에 채널 영역이 짧은 길이를 갖더라도 넓은 범위의 구동 전압 확보가 가능하다.
제1 산화물층(370_1)의 구조나 재료 등에 관한 설명은 제2 산화물층(470)의 경우와 실질적으로 동일하다. 자세한 설명은 생략하기로 한다.
도 28은 또 다른 실시예에 따른 표시 장치의 일 예를 나타내는 단면도이다.
도 28을 참조하면, 표시 장치(1)는 구동 트랜지스터(DRT_2)만이 제1 산화물층(370_2)을 포함하고, 스위칭 트랜지스터(SCT_2)는 제2 산화물층(470_2)이 생략될 수 있다. 본 실시예는 스위칭 트랜지스터(SCT_2)의 제2 산화물층(470_2)이 생략된 점에서 도 27의 실시예와 차이가 있다. 그 외에 다른 부재들에 대한 설명은 실질적으로 동일한 바, 자세한 설명은 생략하기로 한다.
한편, 상술한 바와 같이, 제3 도전층의 전극 패턴(PXP)과 제2 반도체층의 산화물 패턴(OXP)은 경우에 따라서 생략될 수도 있다.
도 29 및 도 30은 또 다른 실시예에 따른 표시 장치의 일 예를 나타내는 단면도들이다.
먼저 도 29를 참조하면, 표시 장치(1)는 제3 도전층의 전극 패턴(PXP)이 생략될 수 있다. 본 실시예는 전극 패턴(PXP)이 생략되고 제3 도전층은 제1 전극(PXE)만 포함하며, 제1 평탄화막(180)의 제6 컨택홀(CT6), 제7 컨택홀(CT7) 및 제8 컨택홀(CT8)이 생략된 점에서 도 7의 실시예와 차이가 있다. 그 외에 다른 부재에 대한 설명은 도 7와 동일할 바, 자세한 설명은 생략하기로 한다.
이어 도 30을 참조하면, 표시 장치(1)는 제2 반도체층의 산화물 패턴(OXP)이 생략될 수 있다. 본 실시예는 산화물 패턴(OXP)이 생략됨에 따라 제2 도전층의 소스 전극 및 드레인 전극이 제3 도전층의 제1 전극(PXE) 및 전극 패턴(PXP)과 직접 접촉하는 점에서 도 7의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도면에 도시된 바와 같이, 복수의 산화물 패턴(OXP)은 생략되고, 제3 도전층의 제1 전극(PXE) 및 전극 패턴(PXP)들은 제2 도전층의 소스 전극 및 드레인 전극과 직접 접촉할 수 있다. 예를 들어, 제1 전극(PXE_4)은 제1 소스 전극(330)과 접촉하고, 제1 전극 패턴(PXP1_4)은 제1 드레인 전극(340)과 접촉하고, 제2 전극 패턴(PXP2_4)은 제2 소스 전극(430)과 접촉하고, 제3 전극 패턴(PXP3_4)은 제2 드레인 전극(440)과 접촉할 수 있다. 또한, 패드 영역(PDA)에 배치된 제4 전극 패턴(PXP4_4)은 패드 전극(500_4)과 직접 접촉할 수 있다.
제1 보호막(170_4)에 형성된 컨택홀들 중, 표시 영역(DPA)에 형성된 컨택홀들은 생략되고, 제1 평탄화막(180_4)에 형성된 컨택홀들이 제1 보호막(170_4)까지 연장되어 제2 도전층 일부를 노출시킬 수 있다. 즉, 제5 내지 제8 컨택홀(CT5, CT6, CT7, CT8)들은 제1 평탄화막(180_4) 및 제1 보호막(170_4)을 관통하여 제2 도전츠의 일부를 노출시킬 수 있다. 이러한 컨택홀들의 형상은 표시 장치(1)의 제조 공정 중 제1 보호막(170_4)과 제1 평탄화막(180_4)을 동일한 공정에서 식각함으로써 형성된 것일 수 있다.
도 31 내지 도 33은 도 30의 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
먼저 도 31을 참조하면, 제2 도전층을 형성한 뒤, 그 위에 배치되는 제1 절연막(170'_4)을 형성한다. 본 실시예에 따른 표시 장치(1)의 제조 공정에서는 제1 절연막(170'_4)에 복수의 컨택홀들을 형성하기 전에 제2 산화물층(470_4)을 먼저 형성한다. 제1 절연막(170'_4) 상에 형성되는 제2 산화물 반도체층(OXL2)은 제1 절연막(170'_4) 상의 일부 영역에만 형성되어 제2 산화물층(470_4)을 구성할 수 있다. 또는, 제2 산화물 반도체층(OXL2)이 제1 절연막(170'_4) 상에 전면적으로 형성되었다가, 제2 산화물층(470_4)을 제외한 나머지 부분은 식각되어 제거될 수도 있다.
이어, 도 32 및 도 33을 참조하면, 제1 절연막(170'_4) 상에 전면적으로 배치되는 제2 절연막(180'_4)을 형성하고, 제1 절연막(170'_4)과 제2 절연막(180'_4)을 동일한 공정에서 식각하여 복수의 컨택홀들을 형성한다. 여기서, 표시 영역(DPA)에서는 제1 절연막(170'_4)과 제2 절연막(180'_4)이 동시에 식각되고, 패드 영역(PDA)에서는 제1 절연막(170'_4)과 버퍼막(120_4)이 동시에 식각될 수 있다. 이를 통해 형성된 컨택홀들은 제1 평탄화막(180_4)과 제1 보호막(170_4), 또는 제1 보호막(170_4)과 버퍼막(120_4)을 관통하여 제2 도전층 또는 제1 도전층 일부를 노출시킬 수 있다. 일 실시예에 따르면, 제1 평탄화막(180_4)과 제1 보호막(170_4)의 컨택홀이 형성된 부분의 내측 측벽은 상호 정렬될 수 있다. 이들은 동일한 식각 공정에서 패터닝되어 형성될 수 있고, 이에 따라 제1 평탄화막(180_4)과 제1 보호막(170_4)의 각 컨택홀들의 측벽은 상호 정렬될 수 있다. 또한, 패드 영역(PDA)에 형성된 컨택홀의 경우에도, 제1 보호막(170_4)과 버퍼막(120_4)이 형성된 부분의 내측 측벽은 상호 정렬될 수 있다. 다만, 이에 제한되는 것은 아니다.
한편, 소스 전극 및 드레인 전극은 반드시 활성층 상에만 배치되지 않고, 버퍼막(120) 상에 직접 배치될 수도 있다.
도 34는 또 다른 실시예에 따른 스위칭 트랜지스터를 나타내는 평면도이다. 도 35는 도 34의 스위칭 트랜지스터를 포함하는 표시 장치의 일 예를 나타내는 단면도이다.
도 34 및 도 35를 참조하면, 일 실시예에 따른 표시 장치(1)는 구동 트랜지스터(DRT_5)와 스위칭 트랜지스터(SCT_5)의 소스 전극(330_5, 430_5) 및 드레인 전극(340_5, 440_5)이 버퍼막(120) 상에도 배치될 수 있다. 본 실시예는 제2 도전층의 소스 전극과 드레인 전극의 형상이 상이한 점에서 도 7의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
제2 도전층의 소스 전극(330_5, 430_5) 및 드레인 전극(340_5, 440_5)은 일 측변은 버퍼막(120) 상에 배치되고, 타 측변은 제1 반도체층의 활성층(350_5, 450_5) 상에 배치될 수 있다. 예를 들어, 제1 소스 전극(330_5)의 일 측변인 좌측 측변은 버퍼막(120) 상에 배치되고, 타 측변인 우측 측변은 제1 활성층(350_5) 상에 위치할 수 있다. 제1 드레인 전극(340_5)의 일 측변인 우측 측변은 버퍼막(120) 상에 배치되고, 타 측변인 좌측 측변은 제1 활성층(350_5) 상에 위치할 수 있다. 이와 동일하게 제2 소스 전극(430_5) 및 제2 드레인 전극(440_5)도 일 측변은 버퍼막(120) 상에 배치되고, 타 측변은 제2 활성층(450_5) 상에 배치될 수 있다.
의 타 측변인 우측 측변과 정렬될 수 있다. 제1 소스 전극(330)의 타 측변인 우측 측변과 제1 드레인 전극(340)의 타 측변인 좌측 측변은 제1 활성층(350) 상에 위치할 수 있다.
이러한 구조는 제1 반도체층과 제2 도전층의 일부가 서로 다른 공정에서 패터닝됨으로써 형성된 것일 수 있다. 본 실시예의 표시 장치(1)는 제조 공정 중 제2 도전층을 형성하기 전에, 제1 반도체층을 일부 패터닝하여 제1 활성층(350_5)과 제2 활성층(450_5)을 형성할 수 있다. 이어 제2 도전층을 형성함에 따라 제2 도전층의 소스 전극 및 드레인 전극이 제1 반도체층의 활성층과 일 측변이 상호 정렬되지 않을 수도 있다.
도 36은 또 다른 실시예에 따른 표시 장치의 일 예를 나타내는 단면도이다.
도 36을 참조하면, 표시 장치(1)는 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SCT)의 소스 전극(330, 430) 및 드레인 전극(340, 440) 일부가 버퍼막(120) 상에 배치되고, 산화물 패턴(OXP)이 생략될 수 있다. 본 실시예는 산화물 패턴(OXP)이 생략됨에 따라 제2 도전층의 소스 전극(330, 430) 및 드레인 전극(340, 440)이 제3 도전층의 제1 전극(PXE) 및 전극 패턴(PXP)과 직접 접촉하는 점에서 도 35의 실시예와 차이가 있다. 즉, 도 36의 실시예에 관한 설명은 도 30의 실시예 및 도 35의 실시예를 참조하여 상술한 바와 동일하다. 자세한 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
10: 표시 패널
110: 제1 기판 120: 버퍼막
170: 제1 보호막 180: 제1 평탄화막
191: 제1 전극 192: 유기 발광막 193: 제2 전극
195: 화소 정의막 196: 봉지층
310: 제1 게이트 전극
330: 제1 소스 전극 340: 제1 드레인 전극
350: 제1 활성층 370: 제1 산화물층
410: 제2 게이트 전극
430: 제2 소스 전극 440: 제2 드레인 전극
450: 제2 활성층 470: 제2 산화물층

Claims (20)

  1. 표시 영역 및 패드 영역을 포함하는 기판;
    상기 기판 상에 배치된 제1 도전층으로서, 상기 표시 영역에 배치된 게이트 전극 및 상기 패드 영역에 배치된 패드 전극을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치되고, 상기 게이트 전극을 덮되 상기 패드 전극의 일부를 노출시키는 버퍼막;
    상기 버퍼막 상에 배치되고 산화물 반도체를 포함하는 제1 반도체층으로서, 상기 표시 영역에 배치된 제1 활성층 및 제2 활성층을 포함하는 제1 반도체층;
    상기 제1 반도체층 상에 배치된 제2 도전층으로서, 상기 표시 영역에 배치된 소스 전극 및 드레인 전극을 포함하는 제2 도전층;
    상기 제2 도전층 상에 배치되고, 상기 소스 전극 및 상기 드레인 전극을 덮되, 상기 패드 전극의 일부를 노출시키는 제1 보호막;
    상기 제1 보호막 상에 배치되고 산화물 반도체를 포함하는 제2 반도체층으로서, 상기 표시 영역에 배치된 적어도 하나의 산화물층을 포함하는 제2 반도체층;
    상기 제2 반도체층 상에 배치된 제1 평탄화막; 및
    상기 제1 평탄화막 상에 배치된 제3 도전층으로서, 상기 제1 평탄화막 및 상기 제1 보호막을 관통하는 컨택홀을 통해 상기 소스 전극 중 어느 하나와 전기적으로 연결된 제1 전극을 포함하는 제3 도전층을 포함하고,
    상기 제2 반도체층의 상기 산화물층은 상기 제1 활성층 및 상기 제2 활성층 중 적어도 어느 하나의 상부에 배치되고,
    상기 제2 도전층은
    상기 제1 활성층의 일 측 상에 배치된 제1 소스 전극;
    상기 제1 활성층의 타 측 상에 배치된 제1 드레인 전극;
    상기 제2 활성층의 일 측 상에 배치된 제2 소스 전극 및
    상기 제2 활성층의 타 측 상에 배치된 제2 드레인 전극을 포함하고,
    상기 제1 보호막은 상면 중 일부 영역이 함몰된 복수의 홈부를 포함하고,
    상기 홈부는 상기 제1 소스 전극 및 상기 제1 드레인 전극과 중첩하는 영역 사이에 배치된 제1 홈부 및 상기 제2 소스 전극 및 상기 제2 드레인 전극과 중첩하는 영역 사이에 배치된 제2 홈부를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 반도체층 및 상기 제2 반도체층의 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 하프늄(Hf) 중 적어도 어느 하나를 포함하는 표시 장치.
  3. 삭제
  4. 제1 항에 있어서,
    상기 제1 소스 전극의 일 측변은 상기 제1 활성층의 일 측변과 상호 정렬하고,
    상기 제1 드레인 전극의 일 측변은 상기 제1 활성층의 타 측변과 상호 정렬하며,
    상기 제1 소스 전극의 타 측변 및 상기 제1 드레인 전극의 타 측변은 상기 제1 활성층 상에 위치하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제2 소스 전극의 일 측변은 상기 버퍼막 상에 배치되고,
    상기 제2 드레인 전극의 일 측변은 상기 버퍼막 상에 배치되며,
    상기 제2 소스 전극의 타 측변 및 상기 제2 드레인 전극의 타 측변은 상기 제2 활성층 상에 위치하는 표시 장치.
  6. 삭제
  7. 제1 항에 있어서,
    상기 산화물층은 상기 제1 보호막 및 상기 버퍼막을 관통하여 상기 게이트 전극의 상면 일부를 노출하는 컨택홀을 통해 상기 게이트 전극과 접촉하는 표시 장치.
  8. 제1 항에 있어서,
    상기 산화물층은 상기 제1 활성층 상부에 배치된 제1 산화물층을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 홈부는 상기 제1 활성층과 두께 방향으로 중첩하고,
    상기 제1 산화물층은 상기 제1 홈부에 배치된 표시 장치.
  10. 제1 항에 있어서,
    상기 제2 홈부는 상기 제2 활성층과 두께 방향으로 중첩하고,
    상기 산화물층은 상기 제2 활성층 상부에서 상기 제2 홈부에 배치된 제2 산화물층을 포함하는 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 보호막은 상기 제1 소스 전극의 상면 일부를 노출시키는 제1 컨택홀 및 상기 제1 드레인 전극의 상면 일부를 노출시키는 제2 컨택홀을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 반도체층은 상기 제1 컨택홀을 통해 상기 제1 소스 전극과 접촉하는 제1 산화물 패턴 및
    상기 제2 컨택홀을 통해 상기 제1 드레인 전극과 접촉하는 제2 산화물 패턴을 포함하는 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 평탄화막 및 상기 제1 보호막을 관통하여 상기 제2 소스 전극 상면 일부를 노출시키는 제3 컨택홀 및
    상기 제1 평탄화막 및 상기 제1 보호막을 관통하여 상기 제2 드레인 전극 상면 일부를 노출시키는 제4 컨택홀을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제3 도전층은 상기 제3 컨택홀을 통해 상기 제2 소스 전극과 접촉하는 제1 전극 패턴 및
    상기 제4 컨택홀을 통해 상기 제2 드레인 전극과 접촉하는 제2 전극 패턴을 더 포함하는 표시 장치.
  15. 표시 영역 및 패드 영역을 포함하는 기판;
    상기 기판 상에 배치된 제1 도전층으로서, 상기 표시 영역에 배치된 게이트 전극 및 상기 패드 영역에 배치된 패드 전극을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치되고, 상기 게이트 전극을 덮되 상기 패드 전극의 일부를 노출시키는 버퍼막;
    상기 버퍼막 상에 배치되고 산화물 반도체를 포함하는 제1 반도체층으로서, 상기 표시 영역에 배치된 제1 활성층 및 제2 활성층을 포함하는 제1 반도체층;
    상기 제1 반도체층 상에 배치된 제2 도전층으로서, 상기 표시 영역에 배치된 소스 전극 및 드레인 전극을 포함하는 제2 도전층;
    상기 제2 도전층 상에 배치되고, 상기 소스 전극 및 상기 드레인 전극을 덮되, 상기 패드 전극의 일부를 노출시키는 제1 보호막;
    상기 제1 보호막 상에 배치되고 산화물 반도체를 포함하는 제2 반도체층으로서, 상기 표시 영역에 배치된 적어도 하나의 산화물층을 포함하는 제2 반도체층;
    상기 제2 반도체층 상에 배치된 제1 평탄화막; 및
    상기 제1 평탄화막 상에 배치된 제3 도전층으로서, 상기 제1 평탄화막 및 상기 제1 보호막을 관통하는 컨택홀을 통해 상기 소스 전극 중 어느 하나와 전기적으로 연결된 제1 전극을 포함하는 제3 도전층을 포함하고,
    상기 제2 반도체층의 상기 산화물층은 상기 제1 활성층 및 상기 제2 활성층 중 적어도 어느 하나의 상부에 배치되고,
    상기 버퍼막은 상기 버퍼막을 관통하여 상기 패드 전극 상면 일부를 노출하는 제5 컨택홀을 포함하고,
    상기 제2 반도체층은 상기 패드 영역에 배치되고 상기 제5 컨택홀을 통해 상기 패드 전극과 접촉하는 제3 산화물 패턴을 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 보호막은 상기 제1 보호막을 관통하여 상기 제3 산화물 패턴 및 상기 버퍼막 상면 일부를 노출하는 제6 컨택홀을 더 포함하고,
    상기 제3 도전층은 상기 패드 영역에 배치되고 상기 제6 컨택홀을 통해 상기 제3 산화물 패턴과 접촉하는 제3 전극 패턴을 더 포함하는 표시 장치.
  17. 스캔 라인 및 상기 스캔 라인과 교차하는 데이터 라인에 접속되는 화소를 포함하고,
    상기 화소는 발광 소자, 및 상기 데이터 라인으로부터 인가된 데이터 전압에 따라 상기 발광 소자에 공급되는 구동 전류를 제어하는 구동 트랜지스터 및
    상기 스캔 라인에 인가되는 스캔 신호에 따라 상기 데이터 라인의 상기 데이터 전압을 상기 구동 트랜지스터에 인가하기 위한 스위칭 트랜지스터를 포함하며,
    상기 구동 트랜지스터는 산화물 반도체를 갖는 제1 활성층, 상기 제1 활성층 하부에 배치된 제1 게이트 전극, 상기 제1 활성층의 일 측 상에 배치된 제1 소스 전극 및 상기 제1 활성층의 타 측 상에 배치된 제1 드레인 전극을 포함하고,
    상기 스위칭 트랜지스터는 상기 제1 활성층과 동일한 산화물 반도체를 갖는 제2 활성층, 상기 제2 활성층 하부에 배치된 제2 게이트 전극, 상기 제2 활성층의 일 측 상에 배치된 제2 소스 전극 및 상기 제2 활성층의 타 측 상에 배치된 제2 드레인 전극을 포함하고,
    상기 구동 트랜지스터 및 상기 스위칭 트랜지스터 중 적어도 어느 하나는 각 활성층의 상부에 배치된 산화물층을 포함하고,
    상기 구동 트랜지스터의 상기 제1 활성층 및 상기 스위칭 트랜지스터의 상기 제2 활성층 상에는 제1 보호막이 배치되고,
    상기 제1 보호막은 상면 중 일부 영역이 함몰된 복수의 홈부를 포함하고,
    상기 홈부는 상기 제1 소스 전극 및 상기 제1 드레인 전극과 중첩하는 영역 사이에 배치된 제1 홈부 및 상기 제2 소스 전극 및 상기 제2 드레인 전극과 중첩하는 영역 사이에 배치된 제2 홈부를 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 산화물층의 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 하프늄(Hf) 중 적어도 어느 하나를 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 구동 트랜지스터는 상기 제1 보호막 상에 배치되고 상기 제1 활성층과 두께 방향으로 중첩하는 제1 산화물층을 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 스위칭 트랜지스터는 상기 제1 보호막 상에 배치되고 상기 제2 활성층과 두께 방향으로 중첩하는 제2 산화물층을 더 포함하는 표시 장치.
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