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KR102814905B1 - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

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KR102814905B1
KR102814905B1 KR1020190086441A KR20190086441A KR102814905B1 KR 102814905 B1 KR102814905 B1 KR 102814905B1 KR 1020190086441 A KR1020190086441 A KR 1020190086441A KR 20190086441 A KR20190086441 A KR 20190086441A KR 102814905 B1 KR102814905 B1 KR 102814905B1
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문연건
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손상우
신상원
임준형
최혜림
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삼성디스플레이 주식회사
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Abstract

표시 장치 및 이의 제조 방법이 제공된다. 표시 장치는스캔 라인 및 상기 스캔 라인과 교차하는 데이터 라인에 접속되는 화소를 포함하고, 상기 화소는 발광 소자, 및 상기 데이터 라인으로부터 인가된 데이터 전압에 따라 상기 발광 소자에 공급되는 구동 전류를 제어하는 제1 트랜지스터를 포함하며, 상기 제1 트랜지스터는 산화물 반도체를 갖는 제1 활성층 및 상기 제1 활성층 상에 배치되고 주석(Sn)을 포함하는 결정상의 산화물을 갖는 제1 산화물층을 포함한다.

Description

표시 장치 및 이의 제조 방법{Display device and method for fabricating the same}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 산화물층을 포함하는 박막 트랜지스터를 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
이러한 표시 장치는 표시 패널, 게이트 구동회로, 데이터 구동회로, 및 타이밍 콘트롤러를 구비한다. 표시 패널은 데이터 라인들, 게이트 라인들, 데이터 라인들과 게이트 라인들의 교차부에 형성되는 화소들을 포함한다. 화소들 각각은 스위칭 소자로서 박층 트랜지스터를 이용하여 게이트 라인에 게이트 신호가 공급될 때 데이터 라인으로부터 데이터 전압을 공급받는다. 화소들 각각은 데이터 전압들에 따라 소정의 밝기로 발광한다.
최근에는 UHD(Ultra High Definition)의 고해상도로 화상을 표시할 수 있는 표시 장치가 출시되고 있으며, 8K UHD(8K Ultra High Definition)의 고해상도로 화상을 표시할 수 있는 표시 장치가 개발되고 있다. UHD는 3840×2160 해상도를 나타내며, 8K UHD는 7680×4320 해상도를 나타낸다.
고해상도의 표시 장치의 경우 화소들의 개수가 늘어남에 따라 화소들 각각의 구동 전류가 감소할 수 있으며, 이로 인해 화소들 각각의 구동 트랜지스터의 구동 전압 범위가 줄어들 수 있다.
본 발명이 해결하고자 하는 과제는 산화물층을 더 포함하는 박막 트랜지스터를 포함한 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 스캔 라인 및 상기 스캔 라인과 교차하는 데이터 라인에 접속되는 화소를 포함하고, 상기 화소는 발광 소자, 및 상기 데이터 라인으로부터 인가된 데이터 전압에 따라 상기 발광 소자에 공급되는 구동 전류를 제어하는 제1 트랜지스터를 포함하며, 상기 제1 트랜지스터는 산화물 반도체를 갖는 제1 활성층 및 상기 제1 활성층 상에 배치되고 주석(Sn)을 포함하는 결정상의 산화물을 갖는 제1 산화물층을 포함한다.
상기 제1 산화물층은 상기 주석의 함량이 결정상의 산화물에 포함된 양이온의 함량 대비 1 at.% 내지 100at.%일 수 있다.
상기 제1 산화물층은 주석-아연 산화물(Tin-Zinc Oxide, TZO), 주석-갈륨 산화물(Tin-Gallium Oxide, TGO), 인듐-주석-아연 산화물(Indium-Tin-Zinc Oxide, ITZO), 인듐-주석-갈륨 산화물(Indium-Tin-Gallium Oxide, ITGO) 또는 인듐-주석-아연-갈륨 산화물(Indium-Tin-Zinc-Gallium Oxide, ITZGO)을 포함할 수 있다.
상기 제1 활성층은 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-갈륨-주석 산화물(Indium-Tin-Gallium Oxide, ITGO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide; IGZO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide; IGZTO)을 포함할 수 있다.
상기 제1 트랜지스터는 상기 제1 활성층 상에 배치된 제1 게이트 절연막 및 상기 제1 게이트 절연막 상에 배치되고 상기 제1 활성층과 중첩하는 제1 게이트 전극을 포함하고, 상기 제1 산화물층은 상기 제1 게이트 전극과 상기 제1 게이트 절연막 사이에 배치될 수 있다.
상기 제1 활성층의 산소의 농도는 상기 제1 산화물층의 산소의 농도보다 클 수 있다.
상기 제1 활성층은 제1 도체화 영역, 제2 도체화 영역 및 상기 제1 도체화 영역과 상기 제2 도체화 영역 사이에 배치된 채널 영역을 포함하고, 상기 제1 산화물층은 적어도 일부 영역이 상기 제1 활성층의 채널 영역과 중첩할 수 있다.
상기 제1 산화물층의 폭은 상기 제1 활성층의 채널 영역의 폭보다 클 수 있다.
상기 제1 트랜지스터는, 상기 제1 게이트 전극 상에 배치된 제1 층간 절연막을 관통하는 제1 컨택홀을 통해 상기 제1 도체화 영역에 접촉되는 제1 소스 전극; 및 상기 제1 층간 절연막을 관통하는 제2 컨택홀을 통해 상기 제2 도체화 영역에 접촉되는 제1 드레인 전극을 더 포함할 수 있다.
상기 제1 트랜지스터는 상기 제1 활성층 아래에 배치된 제1 차광층을 더 포함하고, 상기 제1 소스 전극은 상기 제1 층간 절연막 및 상기 제1 활성층과 상기 제1 차광층 사이에 배치된 버퍼막을 관통하는 제3 컨택홀을 통해 상기 제1 차광층과 접촉할 수 있다.
상기 제1 산화물층의 적어도 일 측 단부는 상기 제1 게이트 전극의 일 측 단부를 기준으로 외측으로 돌출될 수 있다.
상기 제1 산화물층의 폭은 상기 제1 게이트 전극의 폭보다 클 수 있다.
상기 제1 산화물층의 상면 중 적어도 일부는 상기 제1 게이트 전극 상에 배치된 제1 층간 절연막과 접촉할 수 있다.
상기 화소는 상기 스캔 라인에 인가되는 스캔 신호에 따라 상기 데이터 라인의 상기 데이터 전압을 상기 제1 트랜지스터에 인가하기 위한 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터는 산화물 반도체를 갖는 제2 활성층, 상기 제2 활성층 상에 배치된 제2 게이트 절연막 및 상기 제2 게이트 절연막 상에 배치되고 상기 제2 활성층과 중첩하는 제2 게이트 전극을 포함할 수 있다.
상기 제2 트랜지스터는 상기 제2 게이트 절연막과 상기 제2 게이트 전극 사이에 배치되고, 상기 제2 활성층과 부분적으로 중첩하는 제2 산화물층을 더 포함할 수 있다.
상기 스캔 라인에 스캔 신호를 출력하는 스캔 구동 회로를 더 구비하고, 상기 스캔 구동부는 산화물 반도체를 갖는 제3 활성층, 상기 제3 활성층 상에 배치된 제3 게이트 전극을 포함하는 제3 트랜지스터를 포함하고, 상기 제3 트랜지스터는 상기 제3 활성층과 상기 제3 게이트 전극 사이에 상기 제1 산화물층이 배치되지 않을 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 표시 영역에 배치된 제1 활성층 및 상기 비표시 영역에 배치된 제2 활성층, 상기 제1 활성층 및 상기 제2 활성층 상에 배치된 게이트 절연막, 상기 게이트 절연막 상에 배치되고 상기 제1 활성층과 부분적으로 중첩하는 제1 게이트 전극 및 상기 게이트 절연막 상에 배치되고 상기 제2 활성층과 부분적으로 중첩하는 제2 게이트 전극, 상기 제1 게이트 전극과 상기 제2 게이트 전극 상에 배치된 층간 절연막 및 상기 층간 절연막 상에 배치되고, 상기 표시 영역에 배치된 제1 소스 전극 및 제1 드레인 전극, 및 상기 비표시 영역에 배치된 제2 소스 전극 및 제2 드레인 전극을 포함하고, 상기 제1 활성층 및 상기 제2 활성층은 산화물 반도체를 포함하고, 상기 게이트 절연막 상에 배치되고, 주석(Sn)을 포함하는 결정상의 산화물을 갖는 산화물층을 포함한다.
상기 산화물층은 상기 제1 게이트 전극과 상기 게이트 절연막 사이에 배치된 제1 산화물층을 포함하고, 상기 제1 산화물층의 폭을 상기 제1 게이트 전극의 폭보다 클 수 있다.
상기 제1 활성층은 제1 도체화 영역, 제2 도체화 영역 및 상기 제1 도체화 영역과 상기 제2 도체화 영역 사이에 배치된 채널 영역을 포함하고, 상기 제1 산화물층은 적어도 일부 영역이 상기 제1 활성층의 채널 영역과 중첩할 수 있다.
상기 제1 소스 전극은 상기 제1 게이트 전극 상에 배치된 층간 절연막을 관통하는 제1 컨택홀을 통해 상기 제1 도체화 영역에 접촉되고, 상기 제1 드레인 전극은 상기 층간 절연막을 관통하는 제2 컨택홀을 통해 상기 제2 도체화 영역에 접촉될 수 있다.
상기 제1 활성층 아래에 배치된 제1 차광층을 더 포함하고, 상기 제1 소스 전극은 상기 층간 절연막 및 상기 제1 활성층과 상기 제1 차광층 사이에 배치된 버퍼막을 관통하는 제3 컨택홀을 통해 상기 제1 차광층과 접촉할 수 있다.
상기 산화물층은 상기 제2 게이트 전극과 상기 게이트 절연막 사이에는 배치되지 않을 수 있다.
상기 제2 활성층은 제3 도체화 영역, 제4 도체화 영역 및 상기 제3 도체화 영역과 상기 제4 도체화 영역 사이에 배치된 채널 영역을 포함하고, 상기 제2 소스 전극은 상기 제2 게이트 전극 상에 배치된 층간 절연막을 관통하는 제4 컨택홀을 통해 상기 제3 도체화 영역에 접촉되고, 상기 제2 드레인 전극은 상기 층간 절연막을 관통하는 제5 컨택홀을 통해 상기 제4 도체화 영역에 접촉될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은기판, 상기 기판 상에 배치된 활성층 및 상기 활성층 상에 배치된 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 배치되고 주석(Sn)을 포함하는 결정상의 산화물을 갖는 산화물층 및 상기 산화물층 상에 배치된 금속층을 형성하는 단계, 상기 금속층의 적어도 일부 영역을 식각하여 게이트 전극을 형성하는 제1 식각 단계 및 상기 산화물층과 상기 게이트 절연막의 적어도 일부 영역을 식각하여 제1 산화물층을 형성하는 제2 식각 단계를 포함한다.
상기 활성층은 산화물 반도체를 갖는 제1 활성층 및 제2 활성층을 포함하고, 상기 게이트 전극은 상기 제1 활성층과 중첩하는 제1 게이트 전극 및 상기 제2 활성층과 중첩하는 제2 게이트 전극을 포함하고, 상기 제1 산화물층은 상기 제1 게이트 전극과 상기 제1 활성층 사이에 배치될 수 있다.
상기 제1 산화물층의 폭은 상기 제1 게이트 전극의 폭보다 클 수 있다.
상기 제2 활성층과 상기 제2 게이트 전극 사이에는 상기 제1 산화물층이 배치되지 않을 수 있다.
상기 제1 식각 단계는 습식 식각 공정이고, 상기 제2 식각 단계는 건식 식각 공정일 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 산화물 반도체를 갖는 활성층과, 주석을 함유한 결정상의 산화물을 갖는 산화물층을 포함하는 구동 트랜지스터를 포함할 수 있다. 상기 산화물층은 상기 활성층에 산소를 주입하여 활성층의 산소 결함 영역의 농도를 낮출 수 있다. 이에 따라 표시 장치의 구동 트랜지스터는 우수한 소자 특성을 가질 수 있다.
또한, 일 실시예에 따르면, 구동 트랜지스터가 결정상의 산화물을 갖는 산화물층을 포함함에 따라, 게이트 전극을 형성하기 위한 공정에서 발생할 수 있는 언더컷 현상을 방지할 수 있다. 게이트 전극 상에 형성되는 층간 절연막에 형성될 수 있는 결함이 방지되고, 표시 장치의 구동 트랜지스터는 우수한 소자 신뢰성을 확보할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 3은 도 2의 일 화소를 나타내는 회로도이다.
도 4는 도 2의 일 화소를 나타내는 회로도이다.
도 5는 도 2의 스캔 구동 회로의 일 예를 나타내는 회로도이다.
도 6은 도 2의 데이터 전압 분배 회로의 일 예를 나타내는 회로도이다.
도 7은 일 실시예에 따른 제1 트랜지스터를 나타내는 평면도이다.
도 8은 도 7의 I-I'선을 자른 단면도이다.
도 9는 일 실시예에 따른 제2 트랜지스터를 나타내는 평면도이다.
도 10은 도 9의 Ⅱ-Ⅱ' 선을 자른 단면도이다.
도 11은 도 8의 Q 부분의 확대도이다.
도 12는 일 실시예에 따른 제1 트랜지스터의 게이트 전압에 따른 구동 전류를 나타내는 그래프이다.
도 13은 도 2의 스캔 구동 회로의 풀-업 트랜지스터의 일 예를 보여주는 평면도이다.
도 14는 도 13의 Ⅳ-Ⅳ'의 일 예를 보여주는 단면도이다.
도 15는 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 순서도이다.
도 16 및 도 17은 일 실시예에 따른 표시 장치의 제조 방법을 중 일부를 나타내는 단면도들이다.
도 18은 일 실시예에 따른 표시 장치의 산화물층을 형성하는 방법을 나타내는 순서도이다.
도 19 내지 도 23은 일 실시예에 따른 표시 장치의 제조 방법을 중 일부를 나타내는 단면도들이다.
도 24는 다른 실시예에 따른 제2 트랜지스터를 나타내는 단면도이다.
도 25 내지 도 27은 도 24의 제2 트랜지스터를 제조하는 공정을 나타내는 단면도들이다.
도 28은 다른 실시예에 따른 제2 트랜지스터를 나타내는 평면도이다.
도 29는 도 28의 Ⅲ-Ⅲ' 선을 자른 단면도이다.
도 30은 다른 실시예에 따른 표시 장치의 일부를 나타내는 개략적인 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시한다. 표시 장치(1)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(1)에 포함될 수 있다.
표시 장치(1)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 LED 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, LED 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(1)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(1)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(1)의 표시 영역(DA)의 형상 또한 표시 장치(1)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(1) 및 표시 영역(DA)이 예시되어 있다.
표시 장치(1)는 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다.
표시 영역(DA)은 대체로 표시 장치(1)의 중앙을 차지할 수 있다. 표시 영역(DA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 제1 방향(DR1)에 대해 기울어진 마름모 형상일 수도 있다.
도 2는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2를 참조하면, 표시 장치(1)는 표시 패널(10), 통합 구동 회로(20) 및 스캔 구동 회로(30)를 포함한다. 통합 구동 회로(20)는 타이밍 제어부와 데이터 구동부를 포함할 수 있다.
표시 패널(10)은 화소(PX)들이 형성되어 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(10)이 곡면부를 포함하는 경우, 표시 영역(DA)은 곡면부에 배치될 수 있다. 이 경우, 곡면부에서도 표시 패널(10)의 영상이 보일 수 있다.
표시 영역(DA)에는 화소(PX)들 뿐만 아니라, 화소(PX)들에 접속되는 스캔 라인(SL1~SLk, k는 2 이상의 정수)들, 데이터 라인(DL1~DLj, j는 2 이상의 정수)들, 및 전원 라인들이 배치될 수 있다. 스캔 라인(SL)들은 제1 방향(DR1)으로 나란하게 형성되고, 데이터 라인(DL)들은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 나란하게 형성될 수 있다. 화소(PX)들 각각은 스캔 라인(SL)들 중 적어도 어느 하나와 데이터 라인(DL)들 중 어느 하나에 접속될 수 있다.
화소들 각각은 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터, 발광 소자, 및 커패시터를 포함할 수 있다. 스위칭 트랜지스터는 스캔 라인(SL)으로부터 스캔 신호가 인가되는 경우 턴-온되므로, 데이터 라인(DL)의 데이터 전압은 구동 트랜지스터의 게이트 전극에 인가될 수 있다. 구동 트랜지스터는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급함으로써 발광할 수 있다. 구동 트랜지스터와 적어도 하나의 스위칭 트랜지스터는 박막 트랜지스터(thin film transistor)일 수 있다. 발광 소자는 구동 트랜지스터의 구동 전류에 따라 발광할 수 있다. 발광 소자는 제1 전극, 유기 발광층, 및 제2 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 커패시터는 구동 트랜지스터의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽에서부터 표시 패널(10)의 가장자리까지의 영역으로 정의될 수 있다. 비표시 영역(NDA)에는 스캔 라인(SL)들에 스캔 신호들을 인가하기 위한 스캔 구동 회로(30) 및 데이터 라인(DL)들과 라우팅 라인(RL)들 사이에 접속되는 데이터 전압 분배 회로(DMUX)가 배치될 수 있다. 또한, 비표시 영역(NDA)에는 통합 구동 회로(20)와 전기적으로 연결되는 패드(DP)들이 배치될 수 있다. 이 경우, 통합 구동 회로(20)와 패드(DP)들은 표시 패널(10)의 일 측 가장자리에 배치될 수 있다.
통합 구동 회로(20)는 표시 패드(DP)들에 접속되어 디지털 비디오 데이터와 타이밍 신호들을 입력 받는다. 통합 구동 회로(20)는 디지털 비디오 데이터를 아날로그 정극성/부극성 데이터 전압들로 변환하여 라우팅 라인(RL)들과 데이터 전압 분배 회로(DMUX)를 통해 데이터 라인(DL)들에 공급한다. 또한, 통합 구동 회로(20)는 스캔 제어 라인(SCL)을 통해 스캔 구동 회로(30)를 제어하기 위한 스캔 제어 신호를 생성하여 공급한다. 스캔 구동 회로(30)의 스캔 신호들에 의해 데이터 전압들이 공급될 화소(PX)들이 선택되며, 선택된 화소(XP)들에 데이터 전압들이 공급된다. 또한, 통합 구동 회로(20)는 전원 라인들에 전원 전압들을 공급할 수 있다.
통합 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 패드 영역에서 표시 패널(10) 상에 장착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 통합 구동 회로(20)는 별도의 회로 보드 상에 장착될 수 있다.
패드(DP)들은 통합 구동 회로(20)에 전기적으로 연결될 수 있다. 도면에 도시하지 않았으나, 회로 보드는 이방성 도전 필름(anisotropic conductive film)을 이용하여 패드(DP)들 상에 부착될 수 있다. 이로 인해, 회로 보드의 리드 라인들은 패드(DP)들에 전기적으로 연결될 수 있다. 회로 보드는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드는 표시 패널(10)의 하부로 벤딩(bending)될 수 있다. 이 경우, 회로 보드의 일 측은 표시 패널(10)의 일 측 가장자리에 부착되며, 타 측은 표시 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
스캔 구동 회로(30)는 적어도 하나의 스캔 제어 라인(SCL)을 통해 통합 구동 회로(20)에 연결되어 스캔 제어 신호를 입력 받을 수 있다. 스캔 구동 회로(30)는 스캔 제어 신호에 따라 스캔 신호들을 생성하고, 스캔 신호들을 스캔 라인(SL)들에 순차적으로 출력할 수 있다. 도 2에서는 스캔 구동 회로(30)가 표시 영역(DA)의 일 측, 예를 들어 좌측의 비표시 영역(NDA)에 형성된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 스캔 구동 회로(30)는 표시 영역(DA)의 양 측, 예를 들어, 좌측과 우측의 비표시 영역(NDA)에 형성될 수 있다.
데이터 전압 분배 회로(DMUX)는 라우팅 라인(RL)들과 데이터 라인(DL)들 사이에 연결될 수 있다. 데이터 전압 분배 회로(DMUX)에 접속된 라우팅 라인(RL)들의 개수와 데이터 라인(DL)들의 개수는 1:q (q는 2 이상의 정수)일 수 있다. 데이터 전압 분배 회로(DMUX)는 하나의 라우팅 라인(RL)들에 인가되는 데이터 전압들을 복수의 데이터 라인(DL)들로 분배하는 역할을 할 수 있다.
전원 공급 회로는 시스템 보드로부터 인가되는 메인 전원으로부터 표시 패널(10)의 구동에 필요한 전압들을 생성하여 표시 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로는 메인 전원으로부터 표시 패널(10)의 발광 소자(EL)들을 구동하기 위한 제1 전원 전압과 제2 전원 전압을 생성하여 표시 패널(10)의 제1 전압 라인(VDD, 도 3에 도시)과 제2 전압 라인(VSS, 도 3에 도시)에 공급할 수 있다. 또한, 전원 공급 회로는 메인 전원으로부터 통합 구동 회로(20)와 스캔 구동 회로(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
전원 공급 회로는 집적 회로로 형성되어 회로 보드 상에 장착될 수 있으나, 이에 제한되지 않는다. 예를 들어, 전원 공급 회로는 통합 구동 회로(20)에 통합 형성될 수 있다.
도 3은 도 2의 일 화소를 나타내는 회로도이다.
도 3을 참조하면, 화소(PX)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 발광 소자(EL), 및 커패시터(Cst)를 포함할 수 있다. 도 3에서는 각 화소(PX)가 하나의 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)와 하나의 커패시터(Cst)를 갖는 2T1C(2Transistor - 1Capacitor) 구조인 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 각 화소(PX)는 더 많은 수의 트랜지스터들과 복수의 커패시터들을 포함할 수 있다.
제1 및 제2 트랜지스터(TR1, TR2) 각각은 제1 전극, 제2 전극 및 게이트 전극을 포함할 수 있다. 제1 전극 및 제2 전극 중 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
제1 및 제2 트랜지스터(TR1, TR2) 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 제1 및 제2 트랜지스터(TR1, TR2) 각각이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것으로 설명하였으나, 이에 제한되지 않는다. 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 P 타입 MOSFET으로 형성될 수도 있다. 이 경우, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다. 이하에서는, 제1 및 제2 트랜지스터(TR1, TR2)은 N타입 MOSFET인 경우를 예시하여 설명한다.
제1 트랜지스터(TR1)는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자(EL)에 구동 전류를 공급함으로써 발광할 수 있다. 즉, 제1 트랜지스터(TR1)는 구동 트랜지스터일 수 있다. 제1 트랜지스터(TR1)의 게이트 전극은 제2 트랜지스터(TR2)의 소스 전극에 접속되고, 소스 전극은 발광 소자(EL)의 제1 전극에 접속되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전원 라인(VDD)에 접속될 수 있다.
제2 트랜지스터(TR2)는 제k (k는 양의 정수) 스캔 라인(SLk)으로부터 스캔 신호가 인가되는 경우 턴-온되어, 제j (j는 양의 정수) 데이터 라인(DLj)의 데이터 전압은 제1 트랜지스터(TR1)의 게이트 전극에 인가될 수 있다. 즉, 제2 트랜지스터(TR2)는 스위칭 트랜지스터일 수 있다. 제2 트랜지스터(TR2)의 게이트 전극은 제k 스캔 라인(SLk)에 접속되고, 소스 전극은 제1 트랜지스터(TR1)의 게이트 전극에 접속되며, 드레인 전극은 제j 데이터 라인(DLj)에 접속될 수 있다.
커패시터(Cst)는 제1 트랜지스터(TR1)의 게이트 전극과 소스 전극 사이에 연결될 수 있다. 이로 인해, 커패시터(Cst)는 제1 트랜지스터(TR1)의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
발광 소자(EL)는 제1 트랜지스터(TR1)의 구동 전류에 따라 발광할 수 있다. 발광 소자(EL)는 제1 전극, 유기 발광층, 및 제2 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 발광 소자(EL)의 제1 전극은 제1 트랜지스터(TR1)의 소스 전극에 접속되고, 제2 전극은 제1 전원 전압보다 낮은 제2 전원 전압이 인가되는 제2 전원 라인(VSS)에 접속될 수 있다.
도 4는 도 2의 일 화소를 나타내는 회로도이다.
도 4를 참조하면, 화소(PX)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 센싱 트랜지스터(SST), 발광 소자(EL), 및 커패시터(Cst)를 포함할 수 있다. 도 4에서는 각 화소(PX)가 하나의 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 센싱 트랜지스터(SST)와 하나의 커패시터(Cst)를 갖는 3T1C(3Transistor - 1Capacitor) 구조인 것을 도시하고 있다. 도 4의 회로도는 도 3의 회로도에 비하여 센싱 트랜지스터(SST)와 레퍼런스 라인(Vref)을 더 포함하는 것을 제외하고는 동일하다.
도 4의 회로도는 센싱 트랜지스터(SST)와 레퍼런스 라인(Vref)을 포함하는 보상회로를 더 포함할 수 있다. 보상회로는 구동 트랜지스터인 제1 트랜지스터(TR1)의 문턱전압 등을 보상하기 위해, 각 화소(PX) 내에 추가된 회로이다.
센싱 트랜지스터(SST)는 제1 트랜지스터(TR1)의 소스 전극과 발광 소자(EL)의 제1 전극 사이에 접속될 수 있다. 센싱 트랜지스터(SST)의 게이트 전극은 제k 센싱신호 라인(SSk)에 접속되고, 드레인 전극은 레퍼런스 라인(Vref)에 접속되고, 소스 전극은 커패시터(Cst)의 일 단에 접속될 수 있다. 센싱 트랜지스터(SST)는 제k 센싱신호 라인(SSk)의 센싱 신호에 의해 턴-온되어 레퍼런스 라인(Vref)을 통해 전달되는 기준 전압을 제1 트랜지스터(TR1)의 소스 전극에 공급하거나 제1 트랜지스터(TR1)의 소스 전극의 전압 또는 전류를 감지할 수 있도록 동작한다.
레퍼런스 라인(Vref)은 스캔 구동 회로(30)에 연결될 수 있다. 이 경우, 스캔 구동 회로(30)는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 각 화소(PX)의 제1 트랜지스터(TR1)의 소스 전극을 센싱하고, 센싱 결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터인 제2 트랜지스터(TR2)와 센싱 트랜지스터인 센싱 트랜지스터(SST)는 동일한 시간에 턴온될 수 있다. 이 경우, 스캔 구동 회로(30)의 시분할 방식에 따라 레퍼런스 라인(Vref)을 통한 센싱 동작과 데이터 신호를 출력하는 데이터 출력 동작은 상호 분리된다.
그 외에, 센싱 결과에 따른 보상 대상은 디지털 형태의 데이터 신호, 아날로그 형태의 데이터 신호 또는 감마 등이 될 수 있다. 또한, 센싱 결과를 기반으로 보상 신호 등을 생성하는 보상 회로는 스캔 구동 회로(30)의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.
다만, 이에 제한되지 않는다. 도 3 및 도 4에서는 2T1C 구조 및 3T1C 구조의 화소(PX)를 일 예로 설명하였으나, 더 많은 수의 트랜지스터 또는 커패시터 등을 포함할 수 있다. 이에 대한 설명은 생략하기로 한다.
도 5는 도 2의 스캔 구동 회로의 일 예를 나타내는 회로도이다.
도 5를 참조하면, 스캔 구동 회로(30)는 도 5와 같이 종속적으로 접속된 스테이지(STA)들을 포함할 수 있으며, 스테이지(STA)들은 스캔 라인(SL)들에 스캔 신호들을 순차적으로 출력할 수 있다.
스테이지(STA)들 각각은 도 5와 같이 풀-업 노드(NQ), 풀-다운 노드(NQB), 풀-업 노드(NQ)가 게이트 온 전압을 갖는 경우 턴-온되는 풀-업 트랜지스터(TU), 풀-다운 노드(NQB)가 게이트 온 전압을 갖는 경우 턴-온되는 풀-다운 트랜지스터(TD), 및 풀-업 노드(NQ)와 풀-다운 노드(NQB)의 충방전을 제어하기 위한 노드 제어부(NC)를 포함한다.
노드 제어부(NC)는 스타트 신호 또는 전단 스테이지의 출력 신호가 입력되는 스타트 단자(STT), 후단 스테이지의 출력 신호가 입력되는 리셋 단자(RT), 게이트 온 전압이 인가되는 게이트 온 전압 단자(VGHT), 및 게이트 오프 전압이 인가되는 게이트 오프 전압 단자(VGLT)에 접속될 수 있다. 노드 제어부(NC)는 스타트 단자(STT)로 입력되는 스타트 신호 또는 전단 스테이지의 출력 신호에 따라 풀-업 노드(NQ)와 풀-다운 노드(NQB)의 충방전을 제어한다. 노드 제어부(NC)는 스테이지(STA)의 출력을 안정적으로 제어하기 위해 풀-업 노드(NQ)가 게이트 온 전압을 갖는 경우 풀-다운 노드(NQB)가 게이트 오프 전압을 갖도록 하고, 풀-다운 노드(NQB)가 게이트 온 전압을 갖는 경우 풀-업 노드(NQ)가 게이트 오프 전압을 갖도록 한다. 이를 위해, 노드 제어부(NC)는 복수의 트랜지스터들을 포함할 수 있다.
풀-업 트랜지스터(TU)는 스테이지(STA)가 풀-업되는 경우, 즉 풀-업 노드(NQ)가 게이트 온 전압을 갖는 경우 턴-온되어 클럭 단자(CT)로 입력되는 클럭 신호를 출력 단자(OT)로 출력한다. 풀-다운 트랜지스터(TD)는 스테이지(STA)가 풀-다운되는 경우, 예를 들어 풀-다운 노드(NQB)가 게이트 온 전압을 갖는 경우 턴-온되어 게이트 오프 전압 단자(VGLT)의 게이트 오프 전압을 출력 단자(OT)로 출력한다.
스테이지(STA)의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 노드 제어부(NC)의 복수의 트랜지스터들은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 5에서는 스테이지(STA)의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 노드 제어부(NC)의 복수의 트랜지스터들이 N형 반도체 특성이 있는 N형 반도체 트랜지스터로 형성된 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 스테이지(STA)의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 노드 제어부(NC)의 복수의 트랜지스터들은 P형 반도체 특성이 있는 P형 반도체 트랜지스터로 형성될 수 있다.
도 6은 도 2의 데이터 전압 분배 회로의 일 예를 나타내는 회로도이다.
도 6을 참조하면, 데이터 전압 분배 회로(DMUX)는 분배 제어 라인들(DM1, DM2)에 공급되는 분재 제어 신호들에 의해 순차적으로 턴-온되는 분배 트랜지스터들(MT1, MT2)을 이용함으로써, 라우팅 라인들(RL1~RLp, p는 2 이상의 정수)에 공급되는 데이터 전압들을 시분할하여 복수의 데이터 라인들(DL1~DLm, m=2p를 만족하는 정수)에 분배할 수 있다. 도 6에서는 데이터 전압 분배 회로(DMUX)가 1 개의 라우팅 라인에 공급되는 데이터 전압들을 시분할하여 2 개의 데이터 라인들에 분배하는 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다.
데이터 전압 분배 회로(DMUX)는 제1 분배 트랜지스터(MT1)들과 제2 분배 트랜지스터(MT2)들을 포함할 수 있다. 제1 분배 트랜지스터(MT1)들 각각의 게이트 전극은 제1 분배 제어 라인(DM1)에 접속되고, 제2 분배 트랜지스터(MT2)들 각각의 게이트 전극은 제2 분배 제어 라인(DM2)에 접속될 수 있다.
1 개의 라우팅 라인에 접속된 제1 분배 트랜지스터(MT1)와 제2 분배 트랜지스터(MT2)는 서로 다른 데이터 라인에 접속될 수 있다. 예를 들어, 제1 라우팅 라인(RL1)에 접속된 제1 분배 트랜지스터(MT1)는 제1 데이터 라인(DL1)에 접속되고, 제1 라우팅 라인(RL1)에 접속된 제2 분배 트랜지스터(MT2)는 제2 데이터 라인(DL2)에 접속될 수 있다. 제p 라우팅 라인(RLp)에 접속된 제1 분배 트랜지스터(MT1)는 제m-1 데이터 라인(DLm-1)에 접속되고, 제p 라우팅 라인(RLp)에 접속된 제2 분배 트랜지스터(MT2)는 제m 데이터 라인(DLm)에 접속될 수 있다.
게이트 온 전압의 제1 분배 제어 신호가 제1 분배 제어 라인(DM1)에 인가되는 경우, 제1 분배 트랜지스터(MT1)들은 턴-온될 수 있다. 이로 인해, 라우팅 라인(RL1~RLp)들은 기수 데이터 라인(DL1, DL3, DL5, ?, DLm-1)에 접속될 수 있다. 게이트 온 전압의 제2 분배 제어 신호가 제2 분배 제어 라인(DM2)에 인가되는 경우, 제2 분배 트랜지스터(MT2)들은 턴-온될 수 있다. 이로 인해, 라우팅 라인(RL1~RLp)들은 우수 데이터 라인(DL2, DL4, DL6, ?, DLm)에 접속될 수 있다. 따라서, 데이터 전압 분배 회로(DMUX)는 라우팅 라인들(RL1~RLp, p는 2 이상의 정수)에 공급되는 데이터 전압들을 시분할하여 복수의 데이터 라인들(DL1~DLm, m=2p를 만족하는 정수)에 분배할 수 있다.
데이터 전압 분배 회로(DMUX)의 제1 분배 트랜지스터(MT1)들과 제2 분배 트랜지스터(MT2)들은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 6에서는 데이터 전압 분배 회로(DMUX)의 제1 분배 트랜지스터(MT1)들과 제2 분배 트랜지스터(MT2)들이 N형 반도체 특성이 있는 N형 반도체 트랜지스터로 형성된 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 데이터 전압 분배 회로(DMUX)의 제1 분배 트랜지스터(MT1)들과 제2 분배 트랜지스터(MT2)들은 P형 반도체 특성이 있는 P형 반도체 트랜지스터로 형성될 수 있다.
이하에서는 각 화소(PX)에 배치되는 트랜지스터들의 구조 및 배치에 대하여 설명하기로 한다.
도 7은 일 실시예에 따른 제1 트랜지스터를 나타내는 평면도이다. 도 8은 도 7의 I-I'선을 자른 단면도이다. 도 9는 일 실시예에 따른 제2 트랜지스터를 나타내는 평면도이다. 도 10은 도 9의 Ⅱ-Ⅱ' 선을 자른 단면도이다.
도 7 내지 도 10에서는 화소(PX)의 구동 트랜지스터와 스위칭 트랜지스터인 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 코플라나(coplanar) 구조로 형성된 것을 도시하고 있다. 코플라나 구조는 게이트 전극이 활성층의 상부에 형성된 상부 게이트(top-gate)구조를 가진다. 다만, 이에 제한되는 것은 아니며, 각 화소(PX)의 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)는 게이트 전극이 활성층의 하부에 형성된 하부 게이트(bottom-gate)구조를 가질 수도 있다.
도 7 내지 도 10을 참조하면, 표시 패널(10)은 표시 영역(DA)에 배치되는 제1 기판(110), 버퍼막(120), 제1 게이트 절연막(130), 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제1 층간 절연막(160), 제1 보호막(170), 제1 평탄화막(180), 제1 전극(191), 유기 발광층(192), 제2 전극(193), 화소 정의막(195) 및 봉지층(196)을 포함한다.
일 실시예에 따르면, 각 화소(PX)의 제1 트랜지스터(TR1)는 제1 게이트 전극(310), 제1 활성층(350), 제1 산화물층(370), 제1 소스 전극(330), 제1 드레인 전극(340) 및 제1 차광층(360)을 포함한다. 화소(PX)의 제2 트랜지스터(TR2)는 제2 게이트 전극(410), 제2 활성층(450), 제2 소스 전극(430) 및 제2 드레인 전극(440)을 포함한다.
제1 기판(110)은 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)가 형성되는 영역을 제공할 수 있다. 제1 기판(110)은 플라스틱(Plastic) 또는 유기(Glass)로 이루어질 수 있다.
제1 차광층(360)은 제1 기판(110) 상에 배치될 수 있다. 제1 차광층(360)은 제1 기판(110)으로부터 광이 제1 활성층(350)에 입사되는 것을 차단할 수 있다. 제1 차광층(360)은 제1 기판(110)으로부터의 광이 제1 활성층(350)에 입사되는 경우 제1 활성층(350)에 흐르는 누설 전류를 방지할 수 있다. 제1 차광층(360)의 제3 방향(DR3)의 길이와 제4 방향(DR4)의 길이는 제1 활성층(350)의 제3 방향(DR3)의 길이와 제4 방향(DR4)의 길이보다 길 수 있다. 제1 차광층(360)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
버퍼막(120)은 제1 차광층(360) 상에 배치될 수 있다. 버퍼막(120)은 제1 기판(110)을 통해 침투하는 수분으로부터 화소(PX)의 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)를 보호할 수 있다. 버퍼막(120)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼막(120)은 실리콘 산화층(SiOx), 실리콘 질화층(SiNx), 실리콘 산질화물(SiON) 중 하나 이상의 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
제1 활성층(350)과 제2 활성층(450)은 버퍼막(120) 상에 배치될 수 있다. 일 실시예에 따르면, 제1 활성층(350)과 제2 활성층(450)은 산화물 반도체를 가질 수 있다. 예시적인 실시예에서, 제1 활성층(350)과 제2 활성층(450)은 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-갈륨-주석 산화물(Indium-Tin-Gallium Oxide, ITGO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide; IGZO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide; IGZTO)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 활성층(350)과 제2 활성층(450) 각각은 제1 도체화 영역(350a, 450a), 제2 도체화 영역(350b, 450b), 및 채널 영역(350c, 450c)을 포함할 수 있다. 채널 영역(350c, 450c)은 제1 도체화 영역(350a, 450a)과 제2 도체화 영역(350b, 450b) 사이에 배치될 수 있다.
제1 게이트 절연막(130)은 제1 활성층(350)과 제2 활성층(450) 상에 배치된다. 제1 게이트 절연막(130)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
제1 게이트 전극(310)과 제2 게이트 전극(410)은 제1 게이트 절연막(130) 상에 배치된다. 제1 게이트 전극(310)은 제1 게이트 절연막(130)을 사이에 두고 제1 활성층(350)과 중첩하며, 제2 게이트 전극(410)은 제1 게이트 절연막(130)을 사이에 두고 제2 활성층(450)과 중첩할 수 있다. 구체적으로, 제1 게이트 전극(310)은 제1 활성층(350)의 채널 영역(350c)과 중첩하고, 제2 게이트 전극(410)은 제2 활성층(450)의 채널 영역(450c)과 중첩할 수 있다. 제1 게이트 전극(310)과 제2 게이트 전극(410)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
한편, 도 8 및 도 10에서는 제1 게이트 절연막(130)이 제1 게이트 전극(310)과 제1 활성층(350) 사이와 제2 게이트 전극(410)과 제2 활성층(450) 사이에만 배치된 것을 예시하였으나, 본 명세서의 실시예들은 이에 제한되지 않는다. 즉, 제1 게이트 절연막(130)은 제1 활성층(350)과 제2 활성층(450)의 상면과 측면들 상에도 형성될 수 있다.
일 실시예에 따르면, 제1 트랜지스터(TR1)는 제1 게이트 절연막(130)과 제1 게이트 전극(310) 사이에 배치된 제1 산화물층(370)을 포함할 수 있다. 제1 산화물층(370)은 적어도 제1 활성층(350)의 채널 영역(350c)과 중첩하도록 배치될 수 있다. 제1 산화물층(370)은 제1 활성층(350)의 채널 영역(350c)과 중첩하여 이에 과잉 산소(O)를 주입할 수 있다. 몇몇 실시예에서, 제1 산화물층(370)의 제3 방향(DR3)으로 측정된 폭은 제1 채널 영역(350c)의 제3 방향(DR3)으로 측정된 폭보다 클 수 있다.
산화물 반도체를 포함하는 제1 활성층(350)은 부분적으로 산소 결함 영역(Vo)이 형성될 수 있다. 산소 결함 영역(Vo)은 제1 활성층(350)의 소자 특성을 저해하는 요인으로 작용될 수 있다. 또한, 제1 활성층(350) 상에 제1 게이트 절연막(130)이 배치될 때 제1 게이트 절연막(130)으로부터 수소(H)가 산소 결함 영역(Vo)으로 침투하여 불순물(VoH)을 형성할 수 있다.
일 실시예에 따른 제1 산화물층(370)은 인접한 다른 층, 예컨대 제1 게이트 절연막(130)에 과잉 산소(O)를 공급할 수 있다. 제1 게이트 절연막(130)에 공급된 과잉 산소(O)는 제1 활성층(350)의 채널 영역(350c)으로 주입되어 제1 활성층(350)에 형성된 산소 결함 영역의 수를 감소시킬 수 있다.
제1 게이트 절연막(130) 상에 제1 산화물층(370)이 배치되면 제1 게이트 절연막(130)에 과잉 산소(O)가 공급되고, 이는 제1 활성층(350)의 산소 결함 영역(Vo)에 주입될 수 있다. 제1 산화물층(370)에 의해 과잉 산소(O)가 주입되면 산소 결함 영역(Vo)에 침투된 수소(H)는 제1 게이트 절연막(130)으로 이동되고, 해당 영역에 과잉 산소(O)가 채워짐에 따라 산소 결함 영역(Vo)의 농도가 감소할 수 있다. 일 실시예에 따르면, 제1 활성층(350)의 산소 농도는 제1 산화물층(370)의 산소 농도보다 클 수 있다. 제1 활성층(350)은 제1 게이트 절연막(130) 상에 배치된 제1 산화물층(370)로부터 과잉 산소(O)를 제공 받아 산소 농도가 증가하고 산소 결함 영역(Vo)의 농도가 감소할 수 있다. 이에 따라 제1 활성층(350)은 높은 이동도를 가질 수 있고, 제1 산화물층(370)을 포함하는 트랜지스터는 전기적 특성이 향상될 수 있다. 일 실시예에 따른 표시 장치(1)는 표시 패널(10)의 각 화소(PX) 내에서 구동 트랜지스터인 제1 트랜지스터(TR1)가 제1 활성층(350)과 제1 게이트 전극(310) 사이에 위치하는 제1 산화물층(370)을 포함하여, 구동 트랜지스터는 전기적 특성이 향상될 수 있다.
일 실시예에 따른 제1 산화물층(370)은 주석(Tin, Sn)을 함유하는 결정상을 갖는 산화물일 수 있다. 몇몇 실시예에서, 제1 산화물층(370)은 주석-아연 산화물(Tin-Zinc Oxide, TZO), 주석-갈륨 산화물(Tin-Gallium Oxide, TGO), 인듐-주석-아연 산화물(Indium-Tin-Zinc Oxide, ITZO), 인듐-주석-갈륨 산화물(Indium-Tin-Gallium Oxide, ITGO) 또는 인듐-주석-아연-갈륨 산화물(Indium-Tin-Zinc-Gallium Oxide, ITZGO)일 수 있다. 다만, 이에 제한되지 않으며, 제1 산화물층(370)은 상술한 산화물 이외에 주석(Sn)을 포함하는 산화물로 이루어질 수 있다. 즉, 제1 산화물층(370)은 주석(Sn)의 함량이 전체 양이온 대비 1 at.% 내지 100at.%의 범위를 갖는 산화물일 수 있다.
표시 장치(1)의 제조 공정 중, 제1 산화물층(370)은 식각 공정을 통해 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 산화물층(370)이 결정상의 산화물을 갖지 않는 경우, 제1 게이트 전극(310)과 제1 산화물층(370)은 하나의 공정에서 동시에 식각될 수 있다.
제1 산화물층(370)이 제1 게이트 전극(310)과 동일한 식각 공정에서 제거되는 경우, 제1 산화물층(370)의 측면이 제1 게이트 전극(310)의 측면보다 더 식각되어 언더컷(under cut) 현상이 발생할 수도 있다. 제1 산화물층(370)이 제1 게이트 전극(310)보다 더 식각됨에 따라 제1 산화물층(370)의 측면이 내측으로 함몰된 형상을 갖는 경우, 후속 공정에서 형성되는 제1 층간 절연막(160)의 절연물질이 제1 산화물층(370)의 측면에는 증착되지 못할 수도 있다. 이에 따라 제1 층간 절연막(160)에는 제1 산화물층(370)에 형성된 언더컷을 따라 절연물질이 증착되지 않은 결함(crack)이 발생할 수 있고, 이는 제1 트랜지스터(TR1)의 소자 특성 및 신뢰성을 저해하는 요인이 될 수 있다.
일 실시예에 따른 제1 산화물층(370)은 주석(Sn)을 함유하는 결정상의 산화물을 포함하고, 제1 게이트 전극(310)과 다른 식각 공정을 통해 형성될 수 있다.
도 11은 도 8의 Q 부분의 확대도이다.
도 11을 참조하면, 제1 산화물층(370)은 주석(Sn)을 함유한 결정상의 산화물을 포함하여, 제1 게이트 전극(310)을 형성하기 위한 식각 공정과 다른 식각 공정을 통해 형성될 수 있다. 이에 따라 제1 산화물층(370)은 제1 게이트 전극(310)보다 더 식각됨에 따라 형성될 수 있는 언더컷 현상이 방지될 수 있고, 제1 층간 절연막(160)의 결함(crack)이 최소화될 수 있다. 나아가, 제1 트랜지스터(TR1)의 구조적 안정성을 확보하여 소자 특성이 향상될 수 있다.
한편, 제1 게이트 전극(310)과 제1 산화물층(370)은 서로 다른 식각 공정을 통해 형성됨에 따라, 제1 산화물층(370)은 제1 게이트 전극(310)보다 더 큰 폭을 가질 수 있다. 일 실시예에 따르면, 제1 산화물층(370)의 일 방향, 예컨대 제3 방향(DR3)으로 측정된 폭(W370)은 제1 게이트 전극(310)의 제3 방향(DR3)으로 측정된 폭(W310)보다 클 수 있다. 제1 산화물층(370)의 적어도 일 측 단부는 제1 게이트 전극(310)의 일 측 단부보다 돌출되어 형성될 수 있다. 제1 게이트 전극(310)은 제1 산화물층(370) 상에 배치되되, 더 좁은 폭을 가짐에 따라 제1 산화물층(370)의 상면 중 적어도 일부는 노출될 수 있다. 제1 산화물층(370)의 노출된 상면은 제1 층간 절연막(160)과 접촉할 수 있다.
제1 게이트 전극(310)을 형성하기 위한 식각 공정에서 결정상의 산화물을 갖는 산화물층은 식각되지 않는다. 표시 장치(1)의 제조 공정 중, 제1 산화물층(370)을 형성하기 위한 식각 공정은 제1 게이트 전극(310)을 형성한 뒤에 수행될 수 있고, 후술할 바와 같이 제1 산화물층(370)을 형성하기 위해 제1 게이트 전극(310) 상에는 포토 레지스트(PR, 도 20에 도시)가 형성될 수 있다. 포토 레지스트(PR)는 제1 게이트 전극(310)보다 넓은 폭을 갖고 형성됨에 따라, 실질적으로 포토 레지스트(PR)와 동일한 폭을 갖는 제1 산화물층(370)은 제1 게이트 전극(310)보다 넓은 폭을 가질 수 있다. 제1 산화물층(370)의 폭(W370)이 제1 게이트 전극(310)의 폭(W310)보다 넓음에 따라 제1 산화물층(370)의 언더컷 발생이 방지될 수 있다.
또한, 일 실시예에 따르면, 제1 산화물층(370)의 폭(W370)은 제1 활성층(350) 채널 영역(350c)의 폭(W350c)보다 클 수 있다. 상술한 바와 같이 제1 산화물층(370)은 제1 활성층(350) 상에 배치되어 제1 활성층(350)에 과잉 산소(O)를 주입할 수 있고, 이를 위해 제1 산화물층(370)은 적어도 제1 활성층(350)의 채널 영역(350c)과 중첩할 수 있도록 형성될 수 있다. 제1 게이트 절연막(130) 상에 배치되는 제1 산화물층(370)은 제1 활성층(350) 채널 영역(350c)의 폭(W350c)보다 큰 폭(W370)을 가짐에 따라 채널 영역(350c)의 전 영역과 중첩하도록 배치될 수 있다. 이에 따라 제1 산화물층(370)의 적어도 일부는 제1 활성층(350)의 제1 도체화 영역(350a) 및 제2 도체화 영역(350b)과도 중첩할 수 있다. 다만, 이에 제한되지 않고, 제1 산화물층(370)의 폭(W370)은 채널 영역(350c)의 폭(W350c)과 실질적으로 동일할 수도 있다.
도 12는 일 실시예에 따른 제1 트랜지스터의 게이트 전압에 따른 구동 전류를 나타내는 그래프이다. 도 12는 구동 트랜지스터인 제1 트랜지스터(TR1)의 게이트 전압(V)에 따른 구동 전류(A)를 나타내는 그래프이다. 도 12에서는 제1 트랜지스터(TR1)의 게이트 전압(V)을 수회 변화시키면서 이에 따른 구동 전류(A) 변화를 측정하였다. 도 12의 점선은 다른 실시예에 따른 결정상이 아닌 산화물층을 포함하는 제1 트랜지스터(TR1)의 게이트 전압(V) 변화에 따른 구동 전류(A) 변화를 나타내는 것이고, 도 12의 실선은 일 실시예에 따른 결정상의 산화물을 갖는 제1 산화물층(370)을 포함하는 제1 트랜지스터(TR1)의 게이트 전압(V) 변화에 따른 구동 전류(A) 변화를 나타내는 것이다.
상술한 바와 같이, 표시 장치(1)의 구동 트랜지스터를 구성하는 제1 트랜지스터(TR1)는 제1 산화물층(370)을 포함하여 소자의 전기적 특성이 향상됨과 동시에, 제1 산화물층(370)이 결정상의 산화물을 가짐에 따라 우수한 소자 신뢰성을 가질 수도 있다.
도 12를 참조하면, 제1 산화물층(370)이 결정상의 산화물을 갖지 않는 경우(도 12의 점선), 게이트 전압(V)의 변화를 수회 반복함에 따라 구동 전류(A) 값이 변하는 것을 알 수 있다. 상술한 바와 같이, 제1 산화물층(370)이 결정상의 산화물을 갖지 않는 경우 제1 게이트 전극(310) 하부에서 언더컷이 발생하고, 제1 층간 절연막(160)에는 제1 산화물층(370)의 언더컷에 의한 결함(crack)이 발생할 수 있다. 제1 층간 절연막(160)에 형성된 결함(crack)은 제1 트랜지스터(TR1)의 구조적 불량을 일으켜 소자 특성 확보에 어려움을 줄 수 있다. 이에 따라, 게이트 전압(V)의 변화가 수회 반복되는 동안 일정하지 않은 구동 전류(A)가 흐를 수 있고, 소자는 낮은 신뢰성을 가질 수 있다.
반면에, 제1 산화물층(370)이 결정상의 산화물을 갖는 경우(도 12의 실선), 제1 게이트 전극(310) 하부에서 언더컷이 발생하지 않아 제1 층간 절연막(160)의 결함(crack) 형성이 방지될 수 있다. 이에 따라 제1 트랜지스터(TR1)는 구조적 불량이 감소하고, 우수한 소자 특성을 확보할 수 있다. 도 12에 도시된 바와 같이, 일 실시예에 따른 제1 트랜지스터(TR1)는 게이트 전압(V)의 변화가 수회 반복되더라도 일정한 구동 전류(A)가 흐를 수 있고, 소자는 우수한 신뢰성 확보가 가능하다.
다시, 도 7 내지 도 10을 참조하면, 제1 층간 절연막(160)은 제1 게이트 전극(310)과 제2 게이트 전극(410) 상에 배치된다. 제1 층간 절연막(160)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
제1 층간 절연막(160)에는 제1 층간 절연막(160)을 관통하여 제1 활성층(350)의 상면 일부를 노출시키는 제1 컨택홀(CT1)과 제1 층간 절연막(160)을 관통하여 제1 활성층(350)의 상면의 다른 일부를 노출시키는 제2 컨택홀(CT2)이 형성될 수 있다. 즉, 제1 컨택홀(CT1)은 제1 활성층(350)의 제1 도체화 영역(350a)을 노출하고, 제2 컨택홀(CT2)은 제1 활성층(350)의 제2 도체화 영역(350b)을 노출하도록 형성될 수 있다. 또한, 제1 층간 절연막(160)과 버퍼막(120)에는 제1 층간 절연막(160)과 버퍼막(120)을 관통하여 제1 차광층(360)을 노출시키는 제3 컨택홀(CT3)이 형성될 수 있다.
또한, 제1 층간 절연막(160)에는 제1 층간 절연막(160)을 관통하여 제2 활성층(450)의 상면 일부를 노출시키는 제4 컨택홀(CT4)과 제1 층간 절연막(160)을 관통하여 제2 활성층(450)의 상면의 다른 일부를 노출시키는 제5 컨택홀(CT5)이 형성될 수 있다. 즉, 제4 컨택홀(CT4)은 제2 활성층(450)의 제1 도체화 영역(450a)을 노출하고, 제5 컨택홀(CT5)은 제2 활성층(450)의 제2 도체화 영역(450b)을 노출하도록 형성될 수 있다.
제1 트랜지스터(TR1)의 제1 소스 전극(330)과 제1 드레인 전극(340), 및 제2 트랜지스터(TR2)의 제2 소스 전극(430)과 제2 드레인 전극(440)은 제1 층간 절연막(160) 상에 배치된다.
제1 소스 전극(330)은 제1 컨택홀(CT1)을 통해 제1 활성층(350) 일측에 형성된 제1 도체화 영역(350a)에 접촉된다. 제1 드레인 전극(340)은 제2 컨택홀(CT2)을 통해 제1 활성층(350)의 타측에 형성된 제2 도체화 영역(350b)에 접촉된다.
제2 소스 전극(430)은 제4 컨택홀(CT4)을 통해 제2 활성층(450) 일측에 형성된 제1 도체화 영역(450a)에 접촉된다. 제2 드레인 전극(440)은 제5 컨택홀(CT5)을 통해 제2 활성층(450)의 타측에 형성된 제2 도체화 영역(450b)에 접촉된다.
제1 보호막(170)은 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)의 각 소스 전극(330, 430) 및 드레인 전극(340, 440) 상에 배치된다. 제1 보호막(170)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
제1 평탄화막(180)은 제1 보호막(170) 상에 배치된다. 제1 평탄화막(180)은 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)와 같은 박막 트랜지스터로 인한 단차를 평탄하게 할 수 있다. 제1 평탄화막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 평탄화막(180) 상에는 제1 전극(191), 유기 발광층(192), 및 제2 전극(193)을 포함하는 발광 소자(EL)와 화소 정의막(195)이 형성될 수 있다.
제1 전극(191)은 제1 평탄화막(180) 상에 형성될 수 있다. 제1 전극(191)은 제1 보호막(170)과 제1 평탄화막(180)을 관통하는 컨택홀(CNT)을 통해 제1 트랜지스터(TR1)의 소스 전극(330)에 접속될 수 있다.
화소 정의막(195)은 화소들을 구획하기 위해 제1 평탄화막(180) 상에서 제1 전극(191)의 가장자리를 덮도록 형성될 수 있다. 즉, 화소 정의막(195)은 화소들을 정의하는 화소 정의막으로서 역할을 한다. 여기서, 화소들 각각은 제1 전극(191), 유기 발광층(192), 및 제2 전극(193)이 순차적으로 적층되어 제1 전극(191)으로부터의 정공과 제2 전극(193)으로부터의 전자가 유기 발광층(192)에서 서로 결합되어 발광하는 영역을 나타낸다.
유기 발광층(192)은 제1 전극(191)과 화소 정의막(195) 상에 배치될 수 있다. 유기 발광층(192)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 또한, 유기 발광층(192)은 2 스택(stack) 이상의 탠덤 구조로 형성될 수 있으며, 이 경우, 스택들 사이에는 전하 생성층이 형성될 수 있다.
제2 전극(193)은 유기 발광층(192) 상에 형성될 수 있다. 제2 전극(193)은 화소들에 공통적으로 형성되는 공통층일 수 있다.
발광 소자(EL)들은 상부 방향으로 발광하는 상부 발광(top emission) 방식으로 형성될 수 있다. 이 경우, 제1 전극(191)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다. 또한, 제2 전극(193)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(193)이 반투과 금속물질로 형성되는 경우, 미세 공진(micro cavity)에 의해 출광 효율이 높아질 수 있다.
제2 전극(193) 상에는 산소 또는 수분이 침투하는 것을 방지하기 위한 봉지층(196)이 형성될 수 있다. 봉지층(196)은 적어도 하나의 무기막을 포함할 수 있다. 무기막은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 또는 티타늄 산화물로 형성될 수 있다. 또한, 봉지층(196)은 이물들(particles)이 봉지층(196)을 뚫고 유기 발광층(192)과 제2 전극(193)에 투입되는 것을 방지하기 위해 적어도 하나의 유기막을 포함할 수 있다. 유기막은 에폭시, 아크릴레이트 또는 우레탄아크릴레이트로 형성될 수 있다.
한편, 스캔 구동 회로(30)의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 노드 제어부(NC)의 복수의 트랜지스터들 각각은 도 9 및 도 10에 도시된 제2 트랜지스터(TR2)와 실질적으로 동일하게 형성될 수 있다. 즉, 스캔 구동 회로(30)의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD)는 활성층과 게이트 전극 사이에 결정상의 산화물을 갖는 산화물층이 배치되지 않을 수 있다. 이 경우, 스캔 구동 회로(30)의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 노드 제어부(NC)의 복수의 트랜지스터들 각각의 제3 게이트 전극, 제3 활성층, 제3 소스 전극, 및 제3 드레인 전극은 도 9 및 도 10을 결부하여 설명한 제2 트랜지스터(TR2)의 제2 게이트 전극(410), 제2 활성층(450), 제2 소스 전극(430), 및 제2 드레인 전극(440)과 실질적으로 동일하므로, 이들에 대한 자세한 설명은 생략한다.
또한, 데이터 전압 분배 회로(DMUX)의 제1 분배 트랜지스터(MT1)들과 제2 분배 트랜지스터(MT2)들 각각은 도 9 및 도 10에 도시된 제2 트랜지스터(TR2)와 실질적으로 동일하게 형성될 수 있다. 즉, 데이터 전압 분배 회로(DMUX)의 제1 분배 트랜지스터(MT1)들과 제2 분배 트랜지스터(MT2)들 각각은 활성층과 게이트 전극 사이에 결정상의 산화물을 갖는 산화물층이 배치되지 않을 수 있다. 이 경우, 데이터 전압 분배 회로(DMUX)의 제1 분배 트랜지스터(MT1)들과 제2 분배 트랜지스터(MT2)들 각각의 제4 게이트 전극, 제4 활성층, 제4 소스 전극, 및 제4 드레인 전극은 도 9 및 도 10을 결부하여 설명한 제2 트랜지스터(TR2)의 제2 게이트 전극(410), 제2 활성층(450), 제2 소스 전극(430), 및 제2 드레인 전극(440)과 실질적으로 동일하므로, 이들에 대한 자세한 설명은 생략한다.
도 13은 도 2의 스캔 구동 회로의 풀-업 트랜지스터의 일 예를 보여주는 평면도이다. 도 14는 도 13의 Ⅳ-Ⅳ'의 일 예를 보여주는 단면도이다.
도 13 및 도 14에 도시된 실시예는 스캔 구동 회로(30)의 풀-업 트랜지스터(TU)의 제3 활성층(550)이 다결정 실리콘(poly silicon)을 포함하는 점에서 차이가 있다.
도 13 및 도 14를 참조하면, 스캔 구동 회로(30)의 풀-업 트랜지스터(TU)는 제3 게이트 전극(510), 제3 활성층(550), 제3 소스 전극(530), 및 제3 드레인 전극(540)을 포함한다.
제3 활성층(550)은 버퍼막(120) 상에 배치되고, 다결정 실리콘을 포함할 수 있다. 제3 활성층(550)은 제1 고농도 도핑 영역(550a), 제2 고농도 도핑 영역(550b), 채널 영역(550c), 제1 저농도 도핑 영역(550d), 및 제2 저농도 도핑 영역(550e)을 포함할 수 있다. 채널 영역(550c)은 불순물이 도핑되지 않은 다결정 실리콘으로 이루어지며, 제1 고농도 도핑 영역(550a)과 제2 고농도 도핑 영역(550b)은 고농도 불순물이 도핑된 다결정 실리콘으로 이루어지고, 제1 저농도 도핑 영역(550d)과 제2 저농도 도핑 영역(550e)은 저농도 불순물이 도핑된 다결정 실리콘으로 이루어질 수 있다.
제1 게이트 절연막(130)은 제3 활성층(550) 상에 배치된다. 제1 게이트 절연막(130)에 대한 설명은 도 7 내지 도 10을 참조하여 상술한 바와 동일하다.
제3 게이트 전극(510)은 제1 게이트 절연막(130) 상에 배치된다. 제3 게이트 전극(510)은 제1 게이트 절연막(130)을 사이에 두고 제3 활성층(550)과 중첩할 수 있다. 구체적으로, 제3 게이트 전극(510)은 제3 활성층(550)의 채널 영역(550c)과 중첩할 수 있다. 그 외에, 제3 게이트 전극(510)에 대한 설명은 제1 게이트 전극(310) 및 제2 게이트 전극(410)을 참조하여 상술한 바와 동일하다.
제1 층간 절연막(160)은 제3 게이트 전극(510) 상에 배치된다. 제1 층간 절연막(160)에 대한 설명은 도 7 내지 도 10을 참조하여 상술한 바와 동일하다.
제1 층간 절연막(160)에는 제1 층간 절연막(160)을 관통하여 제3 활성층(550)의 상면 일부를 노출시키는 제7 컨택홀(CT7)과 제1 층간 절연막(160)을 관통하여 제3 활성층(550)의 상면의 다른 일부를 노출시키는 제8 컨택홀(CT8)이 형성될 수 있다. 제7 컨택홀(CT7)은 제3 활성층(550)의 제1 고농도 도핑 영역(550a)을 노출하고, 제8 컨택홀(CT8)은 제3 활성층(550)의 제2 고농도 도핑 영역(550b)을 노출하도록 형성될 수 있다.
풀-업 트랜지스터(TU)의 제3 소스 전극(530)과 제3 드레인 전극(540)은 제1 층간 절연막(160) 상에 배치된다.
제3 소스 전극(530)은 제7 컨택홀(CT7)을 통해 제3 활성층(550) 일측에 형성된 제1 고동도 도핑 영역(550a)에 접촉된다. 제3 드레인 전극(540)은 제8 컨택홀(CT8)을 통해 제3 활성층(550)의 타측에 형성된 제2 고농도 도핑 영역(550b)에 접촉된다.
제1 보호막(170)은 풀-업 트랜지스터(TU)의 제3 소스 전극(530) 및 제3 드레인 전극(540) 상에 배치된다.
제1 보호막(170) 상에는 풀-업 트랜지스터(TU)와 같은 박막 트랜지스터로 인한 단차를 평탄하게 하기 위한 제1 평탄화막(180)이 형성될 수 있다.
한편, 스캔 구동 회로(30)의 풀-다운 트랜지스터(TD)와 노드 제어부(NC)의 복수의 트랜지스터들 각각은 도 13 및 도 14에 도시된 풀-업 트랜지스터(TU)와 실질적으로 동일하게 형성될 수 있다.
또한, 데이터 전압 분배 회로(DMUX)의 제1 분배 트랜지스터(MT1)들과 제2 분배 트랜지스터(MT2)들 각각은 제4 게이트 전극, 제4 액티브층, 제4 소스 전극, 및 제4 드레인 전극을 포함할 수 있다. 데이터 전압 분배 회로(DMUX)의 제1 분배 트랜지스터(MT1)들과 제2 분배 트랜지스터(MT2)들 각각은 도 13 및 도 14에 도시된 스캔 구동 회로(30)의 풀-업 트랜지스터(TU)와 실질적으로 동일하게 형성될 수 있다. 이 경우, 데이터 전압 분배 회로(DMUX)의 제1 분배 트랜지스터(MT1)들과 제2 분배 트랜지스터(MT2)들 각각의 제4 게이트 전극, 제4 액티브층, 제4 소스 전극, 및 제4 드레인 전극은 도 13 및 도 14를 결부하여 설명한 풀-업 트랜지스터(TU)의 제3 게이트 전극(510), 제3 활성층(550), 제3 소스 전극(530), 및 제3 드레인 전극(540)과 실질적으로 동일하므로, 이들에 대한 자세한 설명은 생략한다.
이하에서는 상술한 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)를 포함하는 표시 장치(1)의 제조 방법에 대하여 설명하기로 한다.
도 15는 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 순서도이다. 도 16 및 도 17은 일 실시예에 따른 표시 장치의 제조 방법을 중 일부를 나타내는 단면도들이다. 도 18은 일 실시예에 따른 표시 장치의 산화물층을 형성하는 방법을 나타내는 순서도이다. 도 19 내지 도 23은 일 실시예에 따른 표시 장치의 제조 방법을 중 일부를 나타내는 단면도들이다.
일 실시예에 따른 표시 장치(1)의 제조 방법은 활성층 상에 형성된 게이트 절연막 상에 산화물층과 게이트 전극을 형성하는 단계를 포함할 수 있다. 상술한 바와 같이, 제1 트랜지스터(TR1)의 제1 산화물층(370)은 주석(Sn)을 함유한 결정상의 산화물을 포함하여, 제1 게이트 전극(310)과 서로 다른 식각공정을 통해 형성될 수 있다.
도 15 내지 도 23을 참조하면, 먼저 도 15에 도시된 바와 같이 제1 기판(110) 상에 제1 차광층(360)을 형성(S100)하고, 제1 차광층(360) 상에 버퍼막(120)을 형성(S200)한다. 예시적인 실시예에서, 제1 차광층(360)은 제1 기판(110) 상에 스퍼터링(sputtering) 방식으로 형성된 차광 금속층을 포토 레지스트 패턴을 이용한 식각 공정에 의해 패터닝함으로써 형성될 수 있다. 버퍼막(120)은 화학 기상 증착(chemical vapor deposition) 방식으로 형성될 수 있다. 다만, 이에 제한되지 않는다.
제1 차광층(360)과 버퍼막(120)에 대한 설명은 상술한 바와 동일한 바, 자세한 설명은 생략한다. 다만, 후술할 바와 같이, 제1 기판(110) 상에는 제1 차광층(360) 이외에 다른 차광층이 더 배치될 수도 있다. 이 경우, 다른 차광층은 제1 차광층(360)과 동일한 공정에서 형성될 수 있다.
다음으로 도 17에 도시된 바와 같이, 버퍼막(120) 상에 제1 활성층(350) 및 제2 활성층(450)을 형성(S300)한다. 제1 활성층(350)과 제2 활성층(450)은 스퍼터링 방식으로 하나의 층을 형성한 뒤, 포토 레지스트를 이용한 패터닝 공정으로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 원자층 증착법(Atomic layer deposition)으로 형성될 수도 있다.
다음으로, 제1 활성층(350)과 제2 활성층(450) 상에 제1 게이트 절연막(130), 제1 산화물층(370), 제1 게이트 전극(310) 및 제2 게이트 전극(320)을 형성한다.
일 실시예에 따르면, 표시 장치(1)의 제조 방법은 2회의 식각 공정을 수행하여 게이트 전극과 산화물층을 형성하는 단계를 포함할 수 있다. 게이트 전극과 산화물층을 각각 게이트 전극을 이루는 금속층, 및 산화물층을 일부 식각하여 제거함으로써 형성될 수 있다. 여기서 금속층과 산화물층은 서로 다른 식각 공정을 통해 부분적으로 제거될 수 있다. 도 18에 도시된 바와 같이, 게이트 전극 및 산화물층을 형성하는 공정은 게이트 절연막 상에 산화물층(OXL) 및 금속층(MTL)을 형성하는 단계(S510), 금속층(MTL)의 일부를 식각하여 게이트 전극(310, 410)을 형성하는 제1 식각 공정(S520)을 수행하는 단계, 게이트 전극(310, 410) 상에 포토 레지스트(PR)를 형성하는 단계(S530) 및 포토 레지스트(PR)를 따라 산화물층(OXL) 및 게이트 절연막(130)의 일부를 식각하는 제2 식각 공정을 수행하는 단계(S540)를 포함할 수 있다. 게이트 전극(310, 410)은 금속층(MTL)을 식각하는 제1 식각 공정(1st etch)을 통해 형성되고, 제1 산화물층(370)은 산화물층(OXL)과 게이트 절연막(130)을 식각하는 제2 식각 공정(2nd etch)을 통해 형성될 수 있다. 이하, 다른 도면을 참조하여 게이트 전극(310, 410)과 제1 산화물층(370)을 형성하는 공정에 대하여 상세히 설명하기로 한다.
한편, 몇몇 실시예에서, 제1 트랜지스터(TR1)는 제1 산화물층(370)을 포함하되, 제2 트랜지스터(TR2)는 포함하지 않을 수 있다. 이에 따라 제1 산화물층(370)을 형성하기 위한 식각 공정은 제1 활성층(350) 상에 수행되고, 제2 활성층(450)에는 수행되지 않을 수 있다. 다만, 이에 제한되지 않으나, 이하의 도면에서는 제1 산화물층(370)이 제1 산화물층(370)은 제1 활성층(350) 상에 배치되되, 제2 활성층(450) 상에는 배치되지 않는 경우를 예시하여 설명하기로 한다.
먼저, 도 19에 도시된 바와 같이, 활성층(350, 450) 상에 게이트 절연막(130)을 형성(S400)하고, 제1 게이트 절연막(130) 상에 산화물층(OXL) 및 금속층(MTL)을 형성(S510)한다. 제1 게이트 절연막(130), 산화물층(OXL) 및 금속층(MTL)은 화학 기상 증착법으로 형성될 수 있으나, 이에 제한되지 않는다. 산화물층(OXL)은 제1 활성층(350) 상에만 배치되고, 제2 활성층(450) 상에는 배치되지 않을 수 있다. 이는 상술한 바와 같이, 제2 트랜지스터(TR2)는 과잉 산소(O)를 주입하는 산화물층을 포함하지 않으므로, 제2 활성층(450) 상에는 제1 게이트 절연막(130)과 금속층(MTL) 만이 형성될 수 있다. 금속층(MTL)은 후속 공정에서 일부 식각되어 제1 게이트 전극(310) 및 제2 게이트 전극(410)을 형성할 수 있다.
제1 게이트 절연막(130) 상에 산화물층(OXL)이 배치되면, 산화물층(OXL)에서는 과잉 산소(O)가 제1 게이트 절연막(130)에 공급될 수 있다. 이후, 도면에 도시되지 않았으나, 산화물층(OXL)에 열처리 공정을 수행하면 제1 게이트 절연막(130)에 공급된 과잉 산소(O)는 활성층에 주입된다. 활성층의 산소 결함 영역(Vo)에 함유된 수소(H)는 제1 게이트 절연막(130)으로 이동되고, 산화물층(OXL)으로부터 주입된 과잉 산소(O)는 활성층의 산소 결함 영역(Vo)의 수를 감소시킬 수 있다. 이에 대한 설명은 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다.
산화물층(OXL)은 후속 공정에서 일부 식각되어 제거되고 제1 산화물층(370)을 형성할 수 있다. 일 실시예에 따르면 산화물층(OXL)은 주석(Sn)을 함유하는 결정상 산화물을 포함할 수 있다. 이에 대한 설명은 상술한 바와 동일하다. 산화물층(OXL)은 제1 활성층(350) 상에는 배치되되, 제2 활성층(450) 상에는 배치되지 않을 수 있다. 상술한 바와 같이, 제1 트랜지스터(TR1)는 제1 산화물층(370)을 포함하되, 제2 트랜지스터(TR2)는 이를 포함하지 않으므로, 산화물층(OXL)은 제1 활성층(350) 상에만 배치될 수 있다. 다만, 이에 제한되지 않는다.
이어, 금속층(MTL)을 부분적으로 식각하는 제1 식각 공정(1st etch)을 수행(S520)한다. 제1 식각 공정(1st etch)은 통상적인 방법으로 수행되는 식각 공정일 수 있다. 몇몇 실시예에서, 제1 식각 공정(1st etch)은 포토 레지스트를 이용한 패터닝 공정으로, 습식 식각 공정일 수 있다. 제1 식각 공정(1st etch)에 의해, 금속층(MTL)은 일부 식각되어 제거되고, 제1 게이트 전극(310)과 제2 게이트 전극(420)이 형성될 수 있다. 도면에 도시되지 않았으나, 금속층(MTL)은 제1 활성층(350) 및 제2 활성층(450)의 일부와 중첩하는 영역을 제외한 부분은 제거되고, 이후 남은 영역은 각각 제1 게이트 전극(310)과 제2 게이트 전극(420)을 구성할 수 있다.
다음으로, 도 20을 참조하면, 게이트 전극(310, 410) 상에 포토 레지스트(PR)를 형성(S530)하고, 산화물층(OXL) 및 제1 게이트 절연막(130)의 일부를 식각하는 제2 식각 공정(2nd etch)을 수행(S540)한다.
포토 레지스트(PR)는 산화물층(OXL) 중 일부 영역이 식각되는 것을 방지하기 위해 형성될 수 있다. 예시적인 실시예에서, 포토 레지스트(PR)는 제1 게이트 전극(310)과 제2 게이트 전극(410) 상에 배치될 수 있다. 포토 레지스트(PR)는 제1 게이트 전극(310) 하부에 위치한 산화물층(OXL)의 일부가 제거되는 것을 방지함으로써, 제1 게이트 전극(310)과 제1 활성층(350) 사이에 제1 산화물층(370)이 형성될 수 있다. 제2 식각 공정(2nd etch)은 포토 레지스트(PR) 또는 게이트 전극(310, 410)과 중첩하지 않는 영역에 위치한 산화물층(OXL) 및 제1 게이트 절연막(130)을 제거할 수 있다. 제2 식각 공정(2nd etch)을 통해 제1 산화물층(370)이 형성되고, 제1 게이트 절연막(130)은 부분적으로 식각되어 제거될 수 있다.
몇몇 실시예에서, 제2 식각 공정(2nd etch)과 제1 식각 공정(1st etch)은 서로 다른 식각 공정일 수 있다. 제1 식각 공정(1st etch)이 습식 식각 공정일 경우, 제2 식각 공정(2nd etch)은 건식 식각 공정일 수 있다. 상술한 바와 같이, 산화물층(OXL)은 주석(Sn)을 함유한 결정상 산화물을 포함할 수 있고, 이 경우 산화물층(OXL)은 제1 식각 공정(1st etch)에서는 식각되지 않을 수 있다. 산화물층(OXL)은 게이트 전극(310, 410)을 형성하기 위한 제1 식각 공정(1st etch), 즉 습식 식각 공정에서는 식각되지 않아 제1 게이트 전극(310)의 하부에서 언더컷이 형성되는 것이 방지될 수 있다. 다시 말해, 제1 산화물층(370)을 이루는 산화물층(OXL)은 제1 식각 공정(1st etch)에는 식각되지 않도록 결정상 산화물을 포함할 수 있다.
도 21에 도시된 바와 같이, 제2 식각 공정(2nd etch)을 수행하여 제1 산화물층(370) 및 제1 게이트 절연막(130)이 형성될 수 있다. 한편, 일 실시예에 따르면, 제1 게이트 전극(310) 상에 형성된 포토 레지스트(PR)는 일 방향으로 측정된 폭이 제1 게이트 전극(310)의 상기 일 방향으로 측정된 폭보다 크고, 제2 식각 공정(2nd etch)에 의해 형성된 제1 산화물층(370)의 일 방향으로 측정된 폭(W370, 도 11에 도시)는 제1 게이트 전극(310)의 일 방향으로 측정된 폭(W310, 도 11에 도시)보다 클 수 있다. 제1 산화물층(370)의 적어도 일 측 단부는 제1 게이트 전극(310)의 일 측 단부보다 돌출되도록 형성될 수 있다. 제1 게이트 전극(310)과 제1 산화물층(370)의 이러한 형상은 이들이 각각 서로 다른 식각 공정, 즉 제1 식각 공정(1st etch)과 제2 식각 공정(2nd etch)을 통해 형성된 것일 수 있다. 이에 대한 자세한 설명은 도 11을 참조하여 상술한 바와 동일하다.
다음으로 도 22에 도시된 바와 같이, 제1 층간 절연막(160), 제1 및 제2 소스 전극(330, 430), 제1 및 제2 드레인 전극(340, 440)을 형성하여 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)를 형성한다. 제1 및 제2 소스 전극(330, 430)과 제1 및 제2 드레인 전극(340, 440)은 제1 층간 절연막(160) 상에 스퍼터링 방식으로 형성된 금속층을 포토 레지스트 패턴을 이용한 식각 공정으로 패터닝하여 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
마지막으로, 도 23에 도시된 바와 같이, 제1 보호막(170), 제1 평탄화막(180), 제1 전극(191), 유기 발광층(192), 화소 정의막(195), 제2 전극(193) 및 봉지층(196)을 형성한다.
이하에서는 다른 실시예에 따른 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)의 구조에 대하여 설명하기로 한다.
몇몇 실시예에 따르면, 제2 트랜지스터(TR2)도 제2 활성층(450)과 제2 게이트 전극(410) 사이에도 주석(Sn)을 함유한 결정상 산화물을 포함하는 제2 산화물층을 포함할 수 있다.
도 24는 다른 실시예에 따른 제2 트랜지스터를 나타내는 단면도이다.
도 24를 참조하면, 일 실시예에 따른 제2 트랜지스터(TR2_1)는 제2 게이트 전극(410_1)과 제2 활성층(450_1) 사이에 배치된 제2 산화물층(470_1)을 포함할 수 있다. 본 실시예는 각 화소(PX)의 스위칭 트랜지스터인 제2 트랜지스터(TR2_1)의 경우에도 주석(Sn)을 함유한 결정상의 산화물을 포함하는 제2 산화물층(470_1)을 갖는 점에서 도 10의 실시예와 차이가 있다. 이하에서는 중복되는 설명은 생략하고, 차이점을 중심으로 설명하기로 한다.
도 24의 제2 트랜지스터(TR2_1)는 제2 산화물층(470_1)을 더 포함할 수 있다. 제2 산화물층(470_1)은 제1 게이트 절연막(130) 상에 배치되고, 제2 게이트 전극(410_1)과 제2 활성층(450_1) 사이에 배치될 수 있다. 제2 산화물층(470_1)은 적어도 제2 활성층(450_1)의 채널 영역(450c)과 중첩하도록 배치될 수 있다. 상술한 바와 같이, 제2 산화물층(470_1)은 제2 게이트 전극(410_1)과 다른 식각 공정을 통해 형성될 수 있고, 제2 산화물층(470_1)은 일 방향, 예컨대 제3 방향(DR3)으로 측정된 폭이 제2 게이트 전극(410_1)의 제3 방향(DR3)으로 측정된 폭보다 클 수 있다. 즉, 제2 산화물층(470_1)의 적어도 일 측 단부는 제2 게이트 전극(410_1)의 일 측 단부보다 돌출되도록 형성될 수 있다.
본 실시예에 따른 제2 산화물층(470_1)은 표시 장치(1)의 제조 공정 중, 제1 게이트 절연막(130) 상에 형성되는 산화물층(OXL)이 제2 활성층(450)의 상부에도 배치됨으로써 형성될 수 있다.
도 25 내지 도 27은 도 24의 제2 트랜지스터를 제조하는 공정을 나타내는 단면도들이다.
도 25 내지 도 27을 참조하면, 표시 장치(1)의 제조 공정 중, 산화물층(OXL)과 금속층(MTL)을 형성하는 공정에서, 산화물층(OXL)은 제1 게이트 절연막(130) 상에서 적어도 제1 활성층(350) 및 제2 활성층(450)과 중첩하도록 형성될 수 있다. 도 25에 도시된 바와 같이, 산화물층(OXL)은 제1 활성층(350) 및 제2 활성층(450) 상부에 형성되고, 금속층(MTL)은 산화물층(OXL) 상에 형성될 수 있다. 도 25의 실시예는 산화물층(OXL)이 제2 활성층(450)의 상부에도 형성되는 점에서 도 19의 실시예와 차이가 있다. 이에 따라, 후속 공정을 수행하여 산화물층(OXL)을 일부 식각하면 제1 산화물층(370)과 제2 산화물층(470)이 형성될 수 있다.
도면에 도시된 바와 같이, 금속층(MTL)을 제1 식각 공정(1st etch)으로 식각하여 제1 게이트 전극(310)과 제2 게이트 전극(410)을 형성하고, 이어서 도 26에 도시된 바와 같이, 제1 게이트 전극(310)과 제2 게이트 전극(410) 상에 포토 레지스트(PR)를 형성한다. 상술한 바와 같이, 제1 게이트 전극(310) 상에 형성된 포토 레지스트(PR)는 제1 게이트 전극(310)보다 넓은 폭을 갖는다. 이와 같이 제 제2 게이트 전극(410) 상에 형성되는 포토 레지스트(PR)도 제2 게이트 전극(410)보다 넓은 폭을 가질 수 있다. 제2 식각 공정(2nd etch)을 통해 형성되는 제1 산화물층(370)과 제2 산화물층(470)은 각각 제1 게이트 전극(310) 및 제2 게이트 전극(410) 보다 넓은 폭을 가질 수 있다.
도 27을 참조하면, 제2 식각 공정(2nd etch)에 의해 산화물층(OXL)과 제1 게이트 절연막(130)이 식각되고, 제1 활성층(350)과 제1 게이트 전극(310) 사이에는 제1 산화물층(370)이 형성되고, 제2 활성층(450)과 제2 게이트 전극(410) 사이에는 제2 산화물층(470)이 형성될 수 있다. 이에 대한 설명은 상술한 바와 동일한 바 자세한 설명은 생략한다.
한편, 몇몇 실시예에 따르면, 제2 트랜지스터(TR2)도 제1 트랜지스터(TR1)와 같이 차광층을 포함할 수 있다.
도 28은 다른 실시예에 따른 제2 트랜지스터를 나타내는 평면도이다. 도 29는 도 28의 Ⅲ-Ⅲ' 선을 자른 단면도이다.
도 28 및 도 29를 참조하면, 일 실시예에 따른 제2 트랜지스터(TR2_2)는 제2 차광층(460_2)을 더 포함하고, 제2 게이트 전극(410_2)은 제2 차광층(460_2)과 연결될 수 있다. 도 28 및 도 29의 제2 트랜지스터(TR2_2)는 제2 게이트 전극(410_2)이 제2 차광층(460_2)과 연결된 점에서 도 9 및 도 10의 제2 트랜지스터(TR2)와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 28 및 도 29의 제2 트랜지스터(TR2_2)는 제2 게이트 전극(410_2), 제2 활성층(450_2), 제2 소스 전극(430_2), 제2 드레인 전극(440_2) 및 제2 차광층(460_2)을 포함할 수 있다.
제2 차광층(460_2)은 제1 기판(110) 상에 배치된다. 제2 차광층(460_2)은 외부로부터의 광이 제1 기판(110)을 통해 제2 활성층(450_2)에 입사되는 것을 방지할 수 있다. 제2 차광층(460_2)의 제3 방향(DR3)의 길이와 제4 방향(DR4)의 길이는 제2 활성층(450_2)의 제3 방향(DR3)의 길이와 제4 방향(DR4)의 길이보다 길 수 있다. 제2 차광층(460_2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제2 차광층(460_2) 상에는 버퍼막(120)이 형성될 수 있다.
제2 게이트 전극(410_2)은 제6 컨택홀(CT6)을 통해 제2 차광층(460_2)과 접촉될 수 있다. 제6 컨택홀(CT6)은 제1 게이트 절연막(130)과 버퍼막(120)을 관통하여 제2 차광층(460_2)을 노출하도록 형성될 수 있다. 이 경우, 제2 활성층(450_2)의 하부에 배치된 제2 차광층(460_2)과 제2 게이트 전극(410_2)은 동일한 전압을 갖게 된다. 즉, 제2 게이트 전극(410_2)은 상부 게이트 전극으로 역할을 하고, 제2 차광층(460_2)은 하부 게이트 전극으로 역할을 할 수 있다. 따라서, 스위칭 트랜지스터인 제2 트랜지스터(TR2_2)는 더블 게이트 방식으로 구동될 수 있으므로, 제2 트랜지스터(TR2_2)의 오프 시에 제2 트랜지스터(TR2_2)의 제2 활성층(450_2)의 채널 영역(450c_2)에 누설 전류가 흐르는 것을 방지하거나 줄일 수 있다.
도 30은 다른 실시예에 따른 표시 장치의 일부를 나타내는 개략적인 단면도이다.
도 30을 참조하면, 일 실시예에 따른 표시 장치(1)는 복수의 트랜지스터층(TFTL1, TFTL2)을 포함할 수 있다. 트랜지스터층(TFTL1, TFTL2)은 제1 트랜지스터층(TFTL1) 및 제2 트랜지스터층(TFTL2)을 포함하고, 이들 각각은 서로 다른 트랜지스터들이 배치될 수 있다. 몇몇 실시예에서, 스캔 구동 회로(30)에 포함된 풀-업 트랜지스터(TU_3)는 제1 트랜지스터층(TFTL1)에 배치되고, 각 화소(PX)의 제1 트랜지스터(TR1_3) 및 제2 트랜지스터(TR2_3)는 풀-업 트랜지스터(TU_3)보다 상부에 위치하도록 제2 트랜지스터층(TFTL2)에 배치될 수 있다. 도 30의 표시 장치(1)는 도 8의 제1 트랜지스터(TR1)와 도 14의 풀-업 트랜지스터(TU)가 서로 다른 트랜지스터층(TFTL1, TFTL2)에 배치되는 점에서 도 8 및 도 14와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
제1 트랜지스터층(TFTL1)은 비표시 영역(NDA)에 배치된 풀-업 트랜지스터(TU_3)를 포함하고, 풀-업 트랜지스터(TU_3)는 제3 게이트 전극(510_3), 제3 활성층(550_3), 제3 소스 전극(530_3) 및 제3 드레인 전극(540_3)을 포함한다.
제3 활성층(550_3)은 버퍼막(120) 상에 배치될 수 있다. 제3 활성층(550_3)은 다결정 실리콘을 포함하고, 제1 고농도 도핑 영역(550a_3), 제2 고농도 도핑 영역(550b_3), 채널 영역(550c_3), 제1 저농도 도핑 영역(550d_3), 및 제2 저농도 도핑 영역(550e_3)을 포함할 수 있다. 채널 영역(550c_3)은 불순물이 도핑되지 않은 다결정 실리콘으로 이루어지며, 제1 고농도 도핑 영역(550a_3)과 제2 고농도 도핑 영역(550b_3)은 고농도 불순물이 도핑된 다결정 실리콘으로 이루어지고, 제1 저농도 도핑 영역(550d)과 제2 저농도 도핑 영역(550e_3)은 저농도 불순물이 도핑된 다결정 실리콘으로 이루어질 수 있다. 다만, 이에 제한되는 것은 아니며, 경우에 따라서 제3 활성층(550_3)의 경우에도 제1 활성층(350_3)과 동일하게 산화물 반도체로 이루어질 수도 있다.
제2 게이트 절연막(230)은 제3 활성층(550_3) 상에 배치된다. 제2 게이트 절연막(230)은 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
제3 게이트 전극(510_3)은 제2 게이트 절연막(230) 상에 배치된다. 제3 게이트 전극(510_3)은 제2 게이트 절연막(230)을 사이에 두고 제3 활성층(550_3)과 중첩할 수 있다. 구체적으로, 제3 게이트 전극(510_3)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
한편, 도면에서는 제2 게이트 절연막(230)이 제3 활성층(550_3)과 제3 게이트 전극(510_3) 사이에만 배치된 것을 도시하였으나, 본 명세서의 실시예들은 이에 제한되지 않는다. 즉, 제2 게이트 절연막(230)은 제3 활성층(550_3)의 상면과 측면들 상에 형성될 수도 있다.
제2 층간 절연막(260)은 제3 게이트 전극(510_3) 상에 배치된다. 제2 층간 절연막(260)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
제2 층간 절연막(260)에는 제2 층간 절연막(260)을 관통하여 제3 활성층(550_3)의 상면 일부를 노출시키는 제7 컨택홀(CT7)과 제2 층간 절연막(260)을 관통하여 제3 활성층(550_3)의 상면의 다른 일부를 노출시키는 제8 컨택홀(CT8)이 형성될 수 있다. 즉, 제7 컨택홀(CT7)은 제3 활성층(550_3)의 제1 고농도 도핑 영역(550a_3)을 노출하고, 제8 컨택홀(CT8)은 제3 활성층(550_3)의 제2 고농도 도핑 영역(550b_3)을 노출하도록 형성될 수 있다.
제3 트랜지스터(TR3_3)의 제3 소스 전극(530_3) 및 제3 드레인 전극(540_3)은 제2 층간 절연막(260) 상에 배치된다.
제3 소스 전극(530_3)은 제7 컨택홀(CT7)을 통해 제3 활성층(550_3) 일측에 형성된 제1 고농도 도핑 영역(550a_3)에 접촉된다. 제3 드레인 전극(540_3)은 제8 컨택홀(CT8)을 통해 제3 활성층(550_3)의 타측에 형성된 제2 고농도 도핑 영역(550b_3)에 접촉된다.
제2 보호막(270)은 제3 소스 전극(530_3)과 제3 드레인 전극(540_3) 상에 형성된다. 제2 보호막(270)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
제2 평탄화막(280)은 제2 보호막(270) 상에 배치된다. 제2 평탄화막(280)은 제3 트랜지스터(TR3)와 같은 박막 트랜지스터로 인한 단차를 평탄하게 할 수 있다. 제2 평탄화막(280)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 평탄화막(280) 상에는 도 7 내지 도 10을 결부하여 상술한 버퍼막(120) 대신, 절연막(121)이 배치될 수 있다. 또한, 절연막(121) 상에는 도 7 내지 도 10을 결부하여 상술한 제1 층간 절연막(160), 제1 보호막(170) 및 제1 평탄화막(180)이 형성될 수 있다.
도 30에 도시된 실시예는 도 14와 달리 비표시 영역(NDA)에 배치된 스캔 구동 회로(30)에 포함된 풀-업 트랜지스터, 풀-다운 트랜지스터 및 분배 트랜지스터들을 포함하는 제1 트랜지스터층(TFTL1)이 배치될 수 있다. 또한, 표시 영역(DA)에는 화소(PX)들 각각의 구동 트랜지스터와 스위칭 트랜지스터인 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 포함하는 제2 트랜지스터층(TFTL2)이 배치될 수 있다. 제2 트랜지스터층(TFTL2)은 제1 트랜지스터층(TFTL1)보다 상부에 위치하므로, 표시 영역(DA)에 배치되는 트랜지스터들은 비표시 영역(NDA)에 배치되는 트랜지스터들보다 상부에 배치될 수 있다. 제2 트랜지스터층(TFTL2) 상에는 제1 전극(191), 유기 발광층(192) 및 제2 전극(193)을 포함하는 발광 소자(EL)들이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
10: 표시 패널
110: 제1 기판 120: 버퍼막
130: 제1 게이트 절연막 160: 제1 층간 절연막
170: 제1 보호막 180: 제1 평탄화막
191: 제1 전극 192: 유기 발광막 193: 제2 전극
195: 화소 정의막 196: 봉지막
310: 제1 게이트 전극
330: 제1 소스 전극 340: 제1 드레인 전극
350: 제1 활성층 370: 제1 산화물층
410: 제2 게이트 전극
430: 제2 소스 전극 440: 제2 드레인 전극
450: 제2 활성층 470: 제2 산화물층

Claims (29)

  1. 스캔 라인 및 상기 스캔 라인과 교차하는 데이터 라인에 접속되는 화소를 포함하고,
    상기 화소는 발광 소자, 및 상기 데이터 라인으로부터 인가된 데이터 전압에 따라 상기 발광 소자에 공급되는 구동 전류를 제어하는 제1 트랜지스터를 포함하며,
    상기 제1 트랜지스터는 산화물 반도체를 갖는 제1 활성층, 상기 제1 활성층 상에 배치된 제1 게이트 절연막, 상기 제1게이트 절연막 상에 배치되고 주석(Sn)을 포함하는 결정상의 산화물을 갖는 제1 산화물층 및 상기 제1 산화물층 상에 배치되고 상기 제1 활성층과 중첩하는 제1 게이트 전극을 포함하고,
    상기 제1 게이트 전극은 금속으로 이루어지고,
    상기 제1 게이트 전극을 향하는 상기 제1 산화물층의 상면의 폭은 상기 제1 산화물층의 상기 상면을 향하는 상기 제1 게이트 전극의 하면의 폭보다 큰 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 산화물층은 상기 주석의 함량이 결정상의 산화물에 포함된 양이온의 함량 대비 1 at.% 내지 100at.%인 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 산화물층은 주석-아연 산화물(Tin-Zinc Oxide, TZO), 주석-갈륨 산화물(Tin-Gallium Oxide, TGO), 인듐-주석-아연 산화물(Indium-Tin-Zinc Oxide, ITZO), 인듐-주석-갈륨 산화물(Indium-Tin-Gallium Oxide, ITGO) 또는 인듐-주석-아연-갈륨 산화물(Indium-Tin-Zinc-Gallium Oxide, ITZGO)을 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 활성층은 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-갈륨-주석 산화물(Indium-Tin-Gallium Oxide, ITGO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide; IGZO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide; IGZTO)을 포함하는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 산화물층을 향하는 제1 게이트 절연막의 상면의 폭은, 상기 제1 게이트 절연막을 향하는 상기 제1 산화물층의 하면의 폭과 동일한 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 활성층의 산소의 농도는 상기 제1 산화물층의 산소의 농도보다 큰 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 활성층은 제1 도체화 영역, 제2 도체화 영역 및 상기 제1 도체화 영역과 상기 제2 도체화 영역 사이에 배치된 채널 영역을 포함하고,
    상기 제1 산화물층은 적어도 일부 영역이 상기 제1 활성층의 채널 영역과 중첩하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 산화물층의 폭은 상기 제1 활성층의 채널 영역의 폭보다 큰 표시 장치.
  9. 제7 항에 있어서,
    상기 제1 트랜지스터는,
    상기 제1 게이트 전극 상에 배치된 제1 층간 절연막을 관통하는 제1 컨택홀을 통해 상기 제1 도체화 영역에 접촉되는 제1 소스 전극; 및
    상기 제1 층간 절연막을 관통하는 제2 컨택홀을 통해 상기 제2 도체화 영역에 접촉되는 제1 드레인 전극을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 트랜지스터는 상기 제1 활성층 아래에 배치된 제1 차광층을 더 포함하고,
    상기 제1 소스 전극은 상기 제1 층간 절연막 및 상기 제1 활성층과 상기 제1 차광층 사이에 배치된 버퍼막을 관통하는 제3 컨택홀을 통해 상기 제1 차광층과 접촉하는 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 산화물층의 적어도 일 측 단부는 상기 제1 게이트 전극의 일 측 단부를 기준으로 외측으로 돌출되는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 산화물층의 상기 상면은 상기 제1 게이트 전극의 상기 하면과 접하는 제1부분 및 상기 제1부분 외측에 위치하고 상기 제1 게이트 전극의 상기 하면과 비접촉하는 제2부분을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 산화물층의 상면 중 상기 제2부분은 상기 제1 게이트 전극 상에 배치된 제1 층간 절연막과 접촉하는 표시 장치.
  14. 제1 항에 있어서,
    상기 화소는 상기 스캔 라인에 인가되는 스캔 신호에 따라 상기 데이터 라인의 상기 데이터 전압을 상기 제1 트랜지스터에 인가하기 위한 제2 트랜지스터를 포함하고,
    상기 제2 트랜지스터는 산화물 반도체를 갖는 제2 활성층, 상기 제2 활성층 상에 배치된 제2 게이트 절연막 및 상기 제2 게이트 절연막 상에 배치되고 상기 제2 활성층과 중첩하는 제2 게이트 전극을 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제2 트랜지스터는 상기 제2 게이트 절연막과 상기 제2 게이트 전극 사이에 배치되고, 상기 제2 활성층과 부분적으로 중첩하는 제2 산화물층을 더 포함하는 표시 장치.
  16. 제14 항에 있어서,
    상기 스캔 라인에 스캔 신호를 출력하는 스캔 구동 회로를 더 구비하고,
    상기 스캔 구동 회로는 산화물 반도체를 갖는 제3 활성층, 상기 제3 활성층 상에 배치된 제3 게이트 절연막 및 상기 제3 게이트 절연막 상에 위치하는 제3 게이트 전극을 포함하는 제3 트랜지스터를 포함하고,
    상기 제3 게이트 전극은 상기 제3 게이트 절연막 바로 위에 위치하는 표시 장치.
  17. 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 표시 영역에 배치된 제1 활성층 및 상기 비표시 영역에 배치된 제2 활성층;
    상기 제1 활성층 및 상기 제2 활성층 상에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 배치되고 상기 제1 활성층과 부분적으로 중첩하는 제1 게이트 전극 및 상기 게이트 절연막 상에 배치되고 상기 제2 활성층과 부분적으로 중첩하는 제2 게이트 전극;
    상기 제1 게이트 전극과 상기 제2 게이트 전극 상에 배치된 층간 절연막;
    상기 층간 절연막 상에 배치되고, 상기 표시 영역에 배치된 제1 소스 전극 및 제1 드레인 전극, 및 상기 비표시 영역에 배치된 제2 소스 전극 및 제2 드레인 전극; 및
    상기 게이트 절연막 상에 배치되고, 주석(Sn)을 포함하는 결정상의 산화물을 갖는 산화물층; 을 포함하고,
    상기 제1 활성층 및 상기 제2 활성층은 산화물 반도체를 포함하고,
    상기 산화물층은 상기 제1 게이트 전극과 상기 게이트 절연막 사이에 배치된 제1 산화물층을 포함하고,
    상기 제1 게이트 전극을 향하는 상기 제1 산화물층의 상면의 폭은, 상기 제1 산화물층의 상기 상면을 향하는 상기 제1 게이트 전극의 하면의 폭보다 큰 표시 장치.
  18. 삭제
  19. 제17 항에 있어서,
    상기 제1 활성층은 제1 도체화 영역, 제2 도체화 영역 및 상기 제1 도체화 영역과 상기 제2 도체화 영역 사이에 배치된 채널 영역을 포함하고,
    상기 제1 산화물층은 적어도 일부 영역이 상기 제1 활성층의 채널 영역과 중첩하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 소스 전극은 상기 제1 게이트 전극 상에 배치된 층간 절연막을 관통하는 제1 컨택홀을 통해 상기 제1 도체화 영역에 접촉되고,
    상기 제1 드레인 전극은 상기 층간 절연막을 관통하는 제2 컨택홀을 통해 상기 제2 도체화 영역에 접촉되는 표시 장치.
  21. 제20 항에 있어서,
    상기 제1 활성층 아래에 배치된 제1 차광층을 더 포함하고,
    상기 제1 소스 전극은 상기 층간 절연막 및 상기 제1 활성층과 상기 제1 차광층 사이에 배치된 버퍼막을 관통하는 제3 컨택홀을 통해 상기 제1 차광층과 접촉하는 표시 장치.
  22. 제17 항에 있어서,
    상기 산화물층은 상기 제2 게이트 전극과 상기 게이트 절연막 사이에는 배치되지 않는 표시 장치.
  23. 제22 항에 있어서,
    상기 제2 활성층은 제3 도체화 영역, 제4 도체화 영역 및 상기 제3 도체화 영역과 상기 제4 도체화 영역 사이에 배치된 채널 영역을 포함하고,
    상기 제2 소스 전극은 상기 제2 게이트 전극 상에 배치된 층간 절연막을 관통하는 제4 컨택홀을 통해 상기 제3 도체화 영역에 접촉되고,
    상기 제2 드레인 전극은 상기 층간 절연막을 관통하는 제5 컨택홀을 통해 상기 제4 도체화 영역에 접촉되는 표시 장치.
  24. 기판, 상기 기판 상에 배치된 활성층 및 상기 활성층 상에 배치된 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 배치되고 주석(Sn)을 포함하는 결정상의 산화물을 갖는 산화물층 및 상기 산화물층 상에 배치된 금속층을 형성하는 단계;
    상기 금속층의 적어도 일부 영역을 식각하여 게이트 전극을 형성하는 제1 식각 단계; 및
    상기 산화물층과 상기 게이트 절연막의 적어도 일부 영역을 식각하여 제1 산화물층을 형성하는 제2 식각 단계를 포함하고,
    상기 게이트 전극을 향하는 상기 제1 산화물층의 상면의 폭은, 상기 제1 산화물층의 상기 상면을 향하는 상기 게이트 전극의 하면의 폭보다 큰 표시 장치의 제조 방법.
  25. 제24 항에 있어서,
    상기 활성층은 산화물 반도체를 갖는 제1 활성층 및 제2 활성층을 포함하고,
    상기 게이트 전극은 상기 제1 활성층과 중첩하는 제1 게이트 전극 및 상기 제2 활성층과 중첩하는 제2 게이트 전극을 포함하고,
    상기 제1 산화물층은 상기 제1 게이트 전극과 상기 제1 활성층 사이에 배치되는 표시 장치의 제조 방법.
  26. 삭제
  27. 제25 항에 있어서,
    상기 제2 활성층과 상기 제2 게이트 전극 사이에는 상기 제1 산화물층이 배치되지 않는 표시 장치의 제조 방법.
  28. 제25 항에 있어서,
    상기 제1 식각 단계는 습식 식각 공정이고, 상기 제2 식각 단계는 건식 식각 공정인 표시 장치의 제조 방법.
  29. 제14 항에 있어서,
    상기 제2 트랜지스터는 상기 제2 활성층 아래에 배치된 제2 차광층을 더 포함하고,
    상기 제2 게이트 전극은 상기 제2 게이트 절연막 및 상기 제2 차광층과 상기 제2 활성층 사이에 위치하는 버퍼막을 관통하여 상기 제2 차광층과 접촉하는 표시 장치.
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