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KR102814794B1 - 반도체 소자 - Google Patents

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KR102814794B1
KR102814794B1 KR1020190089217A KR20190089217A KR102814794B1 KR 102814794 B1 KR102814794 B1 KR 102814794B1 KR 1020190089217 A KR1020190089217 A KR 1020190089217A KR 20190089217 A KR20190089217 A KR 20190089217A KR 102814794 B1 KR102814794 B1 KR 102814794B1
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이승훈
이시형
이초은
조남규
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삼성전자주식회사
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 소자가 제공된다. 이 반도체 소자는 기판, 상기 기판 상의 핀 구조체, 상기 핀 구조체 상의 게이트 구조체, 상기 게이트 구조체의 측면 상의 게이트 스페이서, 및 상기 핀 구조체 상의 소스/드레인 구조체를 포함하고, 상기 게이트 스페이서의 하면의 최상부는 상기 핀 구조체의 상면의 최상부보다 아래이고, 상기 소스/드레인 구조체의 상면의 최상부는 상기 핀 구조체의 상면의 최상부보다 아래일 수 있다.

Description

반도체 소자 {Semiconductor device}
본 개시는 반도체 소자에 관한 것이다. 보다 구체적으로는 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화, 빠른 작동 속도, 및 낮은 전력 소모를 달성하기 위하여 핀 형상의 채널을 포함하는 핀 전계 효과 트랜지스터(fin Field Effect Transistor, finFET)이 개발되었다. 최근에는 더 높은 집적도, 더 빠른 작동 속도, 및 더 낮은 전력 소모를 달성하기 위하여 수직 방향으로 이격된 복수의 채널들을 포함하는 게이트-올-어라운드 전계 효과 트랜지스터(Gate-All-Around FET, GAAFET) 및 멀티-브릿지 채널 전계 효과 트랜지스터(MBCFET)가 개발되었다.
본 개시가 해결하려는 과제는 반도체 소자의 불량의 발생을 방지하고 우수한 성능을 가지는 반도체 소자를 제공하는 것이다.
본 개시의 일 실시예에 따른 반도체 소자는 기판, 상기 기판 상의 핀 구조체, 상기 핀 구조체 상의 게이트 구조체, 상기 게이트 구조체의 측면 상의 게이트 스페이서, 및 상기 핀 구조체 상의 소스/드레인 구조체를 포함하고, 상기 게이트 스페이서의 하면의 최상부는 상기 핀 구조체의 상면의 최상부보다 아래이고, 상기 소스/드레인 구조체의 상면의 최상부는 상기 핀 구조체의 상면의 최상부보다 아래일 수 있다.
또한, 본 개시의 일 실시예에 따른 반도체 소자는 제1 영역 및 제2 영역을 가지는 기판, 상기 기판의 제1 영역 상의 제1 핀 구조체, 상기 기판의 제2 영역 상의 제2 핀 구조체, 상기 제1 핀 구조체 상에 위치하는 제1 게이트 구조체, 상기 제2 핀 구조체 상에 위치하는 제2 게이트 구조체, 상기 제1 게이트 구조체의 측면 상의 제1 게이트 스페이서, 상기 제2 게이트 구조체의 측면 상의 제2 게이트 스페이서, 상기 제1 핀 구조체 상의 제1 소스/드레인 구조체, 및 상기 제2 핀 구조체 상의 제2 소스/드레인 구조체를 포함하고, 상기 제1 게이트 스페이서의 하면의 최상부는 상기 제1 핀 구조체의 상면의 최상부보다 아래이고, 상기 제1 소스/드레인 구조체의 상면의 최상부는 상기 제1 핀 구조체의 상면의 최상부보다 아래일 수 있다.
또한, 본 개시의 일 실시예에 따른 반도체 소자는 제1 영역 및 제2 영역을 가지는 기판, 상기 기판의 제1 영역 상의 복수의 제1 핀 구조체, 상기 기판의 제2 영역 상의 복수의 제2 핀 구조체, 상기 복수의 제1 핀 구조체 상에 각각 위치하는 복수의 제1 게이트 구조체, 상기 복수의 제2 핀 구조체 상에 위치하는 제2 게이트 구조체, 상기 복수의 제1 게이트 구조체의 측면들 상에 각각 위치하는 복수의 제1 게이트 스페이서, 상기 제2 게이트 구조체의 측면 상에 위치하는 제2 게이트 스페이서, 상기 복수의 제1 핀 구조체 상에 각각 위치하는 복수의 제1 소스/드레인 구조체, 및 상기 복수의 제2 핀 구조체 상에 위치하는 제2 소스/드레인 구조체를 포함하고, 상기 복수의 제1 게이트 스페이서 각각의 하면의 최상부는 상기 복수의 제1 핀 구조체 각각의 상면의 최상부보다 아래이고, 상기 복수의 제1 소스/드레인 구조체 각각의 상면의 최상부는 상기 복수의 제1 핀 구조체 각각의 상면의 최상부보다 아래일 수 있다.
제1 소스/드레인 구조체의 비정상 성장(abnormal growth) 및 과성장(overgrowth)을 방지할 수 있으며, 제1 소스/드레인 구조체들의 병합으로 인한 반도체 소자의 불량이 발생하는 것을 방지할 수 있다. 한편, 제1 소스/드레인 구조체의 성장을 제한하면서 제2 소스/드레인 구조체는 크게, 예컨대 병합된 구조를 가지도록 형성될 수 있다. 제2 소스/드레인 구조체의 큰 크기로 인하여 반도체 소자의 성능이 향상될 수 있다.
도 1a는 본 개시의 실시예들에 따른 반도체 소자의 평면도이다.
도 1b는 도 1a의 A1-A1' 및 B1-B1'을 따른 본 개시의 일 실시예에 따른 반도체 소자의 단면도이다.
도 1c는 도 1a의 A2-A2' 및 B2-B2'을 따른 본 개시의 일 실시예에 따른 반도체 소자의 단면도이다.
도 1d는 도 1a의 C1-C1' 및 C2-C2'을 따른 본 개시의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2는 도 1a의 A1-A1' 및 B1-B1'을 따른 본 개시의 일 실시예에 따른 반도체 소자의 단면도이다.
도 3은 도 1a의 A2-A2' 및 B2-B2'을 따른 본 개시의 일 실시예에 따른 반도체 소자의 단면도이다.
도 4a는 도 1a의 A1-A1' 및 B1-B1'을 따른 본 개시의 일 실시예에 따른 반도체 소자의 단면도이다.
도 4b는 도 1a의 A2-A2' 및 B2-B2'을 따른 본 개시의 일 실시예에 따른 반도체 소자의 단면도이다.
도 5a 내지 도 14b는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 도시한다.
도 15a 내지 도 26b는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 도시한다.
도 27은 본 개시에 설명되는 용어들을 설명하기 위한 개념도이다.
본 명세서에서, 제n(n은 임의의 자연수)이라는 표현은 동일한 이름을 가지는 구성 요소들을 구별하기 위하여 구성 요소들의 이름 앞에 부가되는 것일뿐, 절대적인 순서가 아니다. 따라서, 예를 들어, 발명의 설명에서 제3 소스/드레인 층으로 불린 구성 요소는 청구항에서 제1 소스/드레인 층으로 불릴 수 있다.
본 명세서에서, 제1 물체가 제2 물체 상에 위치한다는 표현은 제1 물체가 제2 물체 바로 상에 위치하는 경우뿐만 아니라 제1 물체와 제2 물체 사이에 다른 물체가 개재되는 경우도 포함한다. 또한 제1 물체가 제2 물체 상에 위치한다는 표현은 제1 물체가 제2 물체의 임의의 면, 예컨대 상면뿐만 아니라, 하면, 또는 측면 상에 위치하는 것을 포함한다.
본 명세서에서, 복수의 물체가 다른 복수의 물체 상에 각각 위치한다는 표현은, 예를 들어 상기 복수의 물체가 제1 물체 및 제2 물체를 포함하고 상기 다른 복수의 물체가 제3 물체 및 제4 물체를 포함하는 경우, 상기 제1 물체가 상기 제3 물체 상에 위치하고, 상기 제2 물체가 상기 제4 물체 상에 위치한다는 것을 의미한다.
도 27은 본 개시에 설명되는 용어들을 설명하기 위한 개념도이다.
도 27을 참조하면, 본 명세서에서, 수직 방향이란 도면들에 걸쳐 표시된 Z 방향을 의미한다. Z 좌표는 높이로도 지칭될 수 있다. 제1 점이 제2 점보다 위라는 표현은 제1 점 및 제2 점의 X 좌표 및 Y 좌표에 무관하게 제1 점의 Z 좌표가 제2 점의 Z 좌표보다 큰 것을 의미하고, 제1 점이 제2 점보다 아래라는 표현은 제1 점 및 제2 점의 X 좌표 및 Y 좌표에 무관하게 제1 점의 Z 좌표가 제2 점의 Z 좌표보다 작은 것을 의미한다. 제1 점이 제2 점과 동일한 높이라는 표현은 제1 점 및 제2 점의 X 좌표 및 Y 좌표에 무관하게 제1 점의 Z 좌표와 제2 점의 Z 좌표가 동일한 것을 의미한다.
도 27에 도시된 예에서, 물체(P)의 하면은 제1 면 내지 제5 면(P1 내지 P5)을 포함할 수 있다. 물체(P)의 상면은 제7 면 내지 제11 면(P7 내지 P11)을 포함할 수 있다. 제3 면(P3)은 물체(P)의 하면의 최상부로 지칭될 수 있고, 제1 면(P1) 및 제5 면(P5)은 물체(P)의 하면의 최하부로 지칭될 수 있다. 제11 면(P11)은 물체(P)의 상면의 최상부로 지칭될 수 있고, 제9 면(P9)은 물체(P)의 상면의 최하부로 지칭될 수 있다. 제6 면(P6) 및 제12 면(12)은 물체(P)의 측면으로 지칭될 수 있다. 측면은 반드시 수직 방향에 평행할 필요는 없으며, 상면과 하면 사이를 연결하는 면으로 정의될 수 있다.
도 1a는 본 개시의 실시예들에 따른 반도체 소자의 평면도이다. 도 1b는 도 1a의 A1-A1' 및 B1-B1'을 따른 본 개시의 일 실시예에 따른 반도체 소자(1000)의 단면도이다. 도 1c는 도 1a의 A2-A2' 및 B2-B2'을 따른 본 개시의 일 실시예에 따른 반도체 소자(1000)의 단면도이다. 도 1d는 도 1a의 C1-C1' 및 C2-C2'을 따른 본 개시의 일 실시예에 따른 반도체 소자(1000)의 단면도이다.
도 1a 내지 도 1d를 참조하면, 반도체 소자(1000)는 기판(10), 기판(10)의 제1 영역(R1) 상의 제1 핀 구조체(120), 제1 핀 구조체(120) 상의 제1 게이트 구조체(130), 제1 게이트 구조체(130)의 측면 상의 제1 게이트 스페이서(142), 및 제1 핀 구조체(120) 상의 소스/드레인 구조체(150)를 포함할 수 있다. 일부 실시예에서, 반도체 소자(1000)는 기판(10)의 제2 영역(R2) 상의 제2 핀 구조체(220), 제2 핀 구조체(220) 상의 제2 게이트 구조체(230), 제2 게이트 구조체(230)의 측면 상의 제2 게이트 스페이서(242), 및 제2 핀 구조체(220) 상의 제2 소스/드레인 구조체(250)를 더 포함할 수 있다.
일부 실시예에서, 반도체 소자(1000)는 기판(10), 기판(10)의 제1 영역(R1) 상의 복수의 제1 핀 구조체(120), 기판(10)의 제2 영역(R2) 상의 복수의 제2 핀 구조체(220), 복수의 제1 핀 구조체(120) 상에 각각 위치하는 복수의 제1 게이트 구조체(130), 복수의 제2 핀 구조체(220) 상에 위치하는 제2 게이트 구조체(230), 복수의 제1 게이트 구조체(130)의 측면들 상에 각각 위치하는 복수의 제1 게이트 스페이서(142), 제2 게이트 구조체(230)의 측면 상에 위치하는 제2 게이트 스페이서(242), 복수의 제1 핀 구조체(120) 상에 각각 위치하는 복수의 제1 소스/드레인 구조체(150), 및 복수의 제2 핀 구조체(220) 상에 위치하는 제2 소스/드레인 구조체(250)를 포함할 수 있다.
기판(10)은 제1 영역(R1) 및 제2 영역(R2)을 가질 수 있다. 일부 실시예에서, 제1 영역(R1) 및 제2 영역(R2)은 각각 정적램(static RAM, SRAM) 영역 및 로직 영역으로도 불릴 수 있으나, 이에 제한되는 것은 아니다. 기판(10)은 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질, Ⅱ-Ⅵ족 반도체 물질, 또는 이들의 조합과 같은 반도체 물질을 포함할 수 있다. 상기 Ⅳ족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 상기 Ⅲ-Ⅴ족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 또는 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 Ⅱ-Ⅵ족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 또는 황화카드뮴(CdS)을 포함할 수 있다. 기판(10)은 벌크 웨이퍼 또는 에피택시얼 층일 수 있다.
제1 핀 구조체(120) 및 제2 핀 구조체(220)는 기판(10)의 상면 상에 위치할 수 있다. 일부 실시예에서, 제1 핀 구조체(120) 및 제2 핀 구조체(220)는 Y 방향으로 연장될 수 있다. 일부 실시예에서, 복수의 제1 핀 구조체(120)는 서로 평행하게 Y 방향으로 연장되고 서로로부터 X 방향으로 이격될 수 있다. 복수의 제2 핀 구조체(220)는 서로 평행하게 Y 방향으로 연장되고 서로로부터 X 방향으로 이격될 수 있다. 일부 실시예에서, 복수의 제1 핀 구조체(120) 사이의 수평 방향(예컨대 X 방향) 피치(pitch)(D1)는 복수의 제2 핀 구조체(220) 사이의 수평 방향(예컨대 X 방향) 피치(D2)보다 클 수 있다. 피치는 반복 거리로도 불릴 수 있다. 예를 들어, 복수의 제1 핀 구조체(120) 사이의 수평 방향(예컨대 X 방향) 피치(D1)는 복수의 제2 핀 구조체(220) 사이의 수평 방향(예컨대 X 방향) 피치(D2)의 대략 2배일 수 있다.
제1 핀 구조체(120) 및 제2 핀 구조체(220) 각각은 기판(10), 에피택시얼 층, 또는 이들의 조합으로부터 형성될 수 있다. 제1 핀 구조체(120) 및 제2 핀 구조체(220) 각각은 반도체 물질을 포함할 수 있다. 일부 실시예에서, 제1 핀 구조체(120) 및 제2 핀 구조체(220) 각각은 기판(10)과 동일한 물질을 포함할 수 있다.
제1 핀 구조체(120)의 상면의 최상부(120T)는 제1 게이트 구조체(130)와 접촉할 수 있다. 제1 핀 구조체(120)의 상면의 최하부(120B)는 제1 소스/드레인 구조체(150)와 접촉할 수 있다. 제2 핀 구조체(220)의 상면의 최상부(220T)는 제2 게이트 구조체(230)와 접촉할 수 있다. 제2 핀 구조체(220)의 상면의 최하부(220B)는 제2 소스/드레인 구조체(250)와 접촉할 수 있다. 일부 실시예에서, 제1 핀 구조체(120)의 상면의 최상부(120T)로부터 제1 핀 구조체(120)의 상면의 최하부(120B)까지의 수직 방향 거리(D3)는 제2 핀 구조체(220)의 상면의 최상부(220T)로부터 제2 핀 구조체(220)의 상면의 최하부(220B)까지의 거리(D4)보다 작을 수 있고, 따라서 제1 소스/드레인 구조체(150)는 제2 소스/드레인 구조체(250)보다 작게 형성될 수 있다.
일부 실시예에서, 반도체 소자(1000)는 기판(10)의 상면 상의 소자 분리 층(60)을 더 포함할 수 있다. 소자 분리 층(60)은 제1 핀 구조체(120)의 하부의 측면들 및 제2 핀 구조체(220)의 하부의 측면들을 감쌀 수 있다. 소자 분리 층(60)은 단일 층 또는 복수의 층으로 구성될 수 있다. 소자 분리 층(60)은 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 반도체 소자(1000)는 제1 핀 구조체(120)의 측면 상의 제1 핀 스페이서(144), 및 제2 핀 구조체(220)의 측면 상의 제2 핀 스페이서(244)를 더 포함할 수 있다. 예를 들어, 제1 핀 스페이서(144)는 제1 핀 구조체(120)의 X 방향으로 서로 이격된 양 측면 상에 위치하고, 제2 핀 스페이서(244)는 제2 핀 구조체(220)의 X 방향으로 서로 이격된 양 측면 상에 위치할 수 있다. 제1 핀 스페이서(144) 및 제2 핀 스페이서(244)는 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 제1 게이트 구조체(130) 및 제2 게이트 구조체(230)는 X 방향으로 연장될 수 있다. 제1 게이트 구조체(130)는 제1 핀 구조체(120)의 상면의 최상부(120T) 상에 위치할 수 있고, 제2 게이트 구조체(230)는 제2 핀 구조체(220)의 상면의 최상부(220T) 상에 위치할 수 있다. 제1 게이트 구조체(130)는 제1 핀 구조체(120)의 상면 및 X 방향으로 서로 이격된 양 측면 상에 위치할 수 있고, 제2 게이트 구조체(230)는 제2 핀 구조체(220)의 상면 및 X 방향으로 서로 이격된 양 측면 상에 위치할 수 있다.
일부 실시예에서, 복수의 제1 게이트 구조체(130)가 복수의 제1 핀 구조체(120) 상에 각각 위치하는 반면, 단일한 제2 게이트 구조체(230)가 복수의 제2 핀 구조체(220) 모두 상에 위치할 수 있다. 즉, 단일한 제2 게이트 구조체(230)가 복수의 제2 핀 구조체(220)에 걸쳐 연장될 수 있다. 다른 실시예에서, 도 1a에 도시된 바와 달리 복수의 제2 게이트 구조체(230)가 각각 복수의 제2 핀 구조체(220) 상에 위치할 수 있다. 도 1a에는 단일한 제2 게이트 구조체(230)가 3개의 제2 핀 구조체(220)에 걸쳐 연장되는 것으로 도시되었으나, 단일한 제2 게이트 구조체(230)는 3보다 더 많거나 더 적은 수의 제2 핀 구조체(220)와 접촉할 수 있다.
제1 게이트 구조체(130)는 제1 핀 구조체(120) 상의 제1 게이트 절연 층(131) 및 제1 게이트 절연 층(131) 상의 제1 게이트 전극 층(132)을 포함할 수 있다. 또한, 제2 게이트 구조체(230)는 제2 핀 구조체(220) 상의 제2 게이트 절연 층(231) 및 제2 게이트 절연 층(231) 상의 제2 게이트 전극 층(232)을 포함할 수 있다. 제1 게이트 절연 층(131) 및 제2 게이트 절연 층(231) 각각은 고유전 층을 포함할 수 있다. 상기 고유전 층은 실리콘 산화물보다 높은 유전 상수를 가지는 고유전(high-K) 물질을 포함할 수 있다. 상기 고유전 물질은 예를 들어, 하프늄 산화물, 란타늄 산화물, 지르콘 산화물, 탄탈륨 산화물, 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 제1 게이트 절연 층(131)은 제1 게이트 절연 층(131)의 상기 고유전 층과 상기 제1 핀 구조체(120) 사이의 계면 층을 더 포함할 수 있고, 제2 게이트 절연 층(231)은 제2 게이트 절연 층(231)의 상기 고유전 층과 상기 제2 핀 구조체(220) 사이의 계면 층을 더 포함할 수 있다. 제1 게이트 절연 층(131) 및 제2 게이트 절연 층(231) 각각의 계면 층은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 제1 게이트 전극 층(132) 및 제2 게이트 전극 층(232) 각각은 제1 게이트 절연 층(131) 및 제2 게이트 절연 층(231) 각각 상에 차례로 적층된 문턱 전압 제어 층, 배리어 층, 및 충진 층을 포함할 수 있다. 상기 문턱 전압 제어 층은 예를 들어, 티타늄 질화물, 티타늄 알루미늄, 티타늄 알루미늄 산화물, 티타늄 알루미늄 탄화물, 티타늄 알루미늄 질화물, 티타늄 알루미늄 산질화물, 티타늄 알루미늄 탄질화물, 티타늄 알루미늄 산탄질화물, 티타늄 산질화물, 티타늄 산탄질화물, 티타늄 실리콘 질화물, 티타늄 실리콘 산질화물, 탄탈륨 질화물, 탄탈륨 산질화물, 탄탈륨 알루미늄 질화물, 탄탈륨 알루미늄 산질화물, 텅스텐 질화물, 텅스텐 탄질화물, 알루미늄 산화물, 또는 이들의 조합을 포함할 수 있다. 상기 배리어 층은 티타늄 질화물, 탄탈륨 질화물, 또는 이들의 조합을 포함할 수 있다. 상기 충진 층은 예를 들어 텅스텐을 포함할 수 있다.
제1 게이트 스페이서(142) 및 제2 게이트 스페이서(242) 각각은 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다. 제1 게이트 스페이서(142)는 제1 게이트 구조체(130)의 Y 방향으로 서로 이격된 양 측면 상에 위치할 수 있고, 제2 게이트 스페이서(242)는 제2 게이트 구조체(230)의 Y 방향으로 서로 이격된 양 측면 상에 위치할 수 있다. 제1 게이트 스페이서(142)는 제1 게이트 구조체(130)와 접하는 내측면(142I) 및 내측면(142I)과 대향하는 외측면(142O)을 가질 수 있고, 제2 게이트 스페이서(242)는 제2 게이트 구조체(230)와 접하는 내측면(242I) 및 내측면과 대향하는 외측면(242O)을 가질 수 있다.
일부 실시예에서, 제1 게이트 스페이서(142)의 하면의 최상부(142T)는 제1 소스/드레인 구조체(150)와 접촉할 수 있고, 제1 게이트 스페이서(142)의 하면의 최하부(142B)는 소자 분리 층(60)과 접촉할 수 있다. 제2 게이트 스페이서(242)의 하면의 최상부(242T)는 제2 소스/드레인 구조체(250)와 접촉할 수 있고, 제2 게이트 스페이서(242)의 하면의 최하부(242B)는 소자 분리 층(60)과 접촉할 수 있다.
제1 게이트 스페이서(142)의 하면의 최상부(142T)는 제1 핀 구조체(120)의 상면의 최상부(120T)보다 아래일 수 있다. 예를 들어, 제1 핀 구조체(120)의 상면의 최상부(120T)로부터 제1 게이트 스페이서(142)의 하면의 최상부(142T)까지의 수직 방향 거리(D5)는 약 1nm 내지 약 20nm, 예컨대 약 5nm 내지 약 15nm일 수 있다. 이로써, 제1 소스/드레인 구조체(150)의 상면의 최상부(250T)가 제1 핀 구조체(120)의 상면의 최상부(120T)보다 낮게 형성될 수 있고, 제1 소스/드레인 구조체(150)의 비정상 성장(abnormal growth)을 방지할 수 있고, 따라서 이웃한 제1 소스/드레인 구조체(150)들이 병합되는 것을 방지할 수 있다.
일부 실시예에서, 제2 게이트 스페이서(242)의 하면의 최상부(242T)는 제2 핀 구조체(220)의 상면의 최상부(220T)보다 아래일 수 있다. 예를 들어, 제2 핀 구조체(220)의 상면의 최상부(220T)로부터 제2 게이트 스페이서(242)의 하면의 최상부(242T)까지의 수직 방향 거리(D6)는 약 1nm 내지 약 20nm, 예컨대 약 5nm 내지 약 15nm일 수 있다. 일부 실시예에서, 제1 핀 구조체(120)의 상면의 최상부(120T)로부터 제1 게이트 스페이서(142)의 하면의 최상부(142T)까지의 거리(D5)는 제2 핀 구조체(220)의 상면의 최상부(220T)로부터 제2 게이트 스페이서(242)의 하면의 최상부(242T)까지의 거리(D6)와 실질적으로 동일할 수 있다. 즉, 두 거리들(D5 및 D6)의 차이는 기판의 두 영역 상에 각각 위치하는 두 구조체들을 동일한 식각 조건 하에서 동시에 식각하였을 때 발생할 수 있는 두 구조체들의 식각 깊이 차이 내일 수 있다. 일부 실시예에서, 제1 게이트 스페이서(142)의 하면의 최상부(142T)가 제1 핀 구조체(120)의 상면의 최상부(120T)보다 낮아지게 하기 위하여 제1 핀 구조체(120)를 식각할 때 제2 핀 구조체(220)도 함께 식각되어 2 게이트 스페이서(242)의 하면의 최상부(242T)가 제2 핀 구조체(220)의 상면의 최상부(220T)보다 낮게 형성될 수 있다. 이 경우, 제2 핀 구조체(220)의 식각을 방지하기 위하여 별도의 단계(예를 들어, 제1 핀 구조체(120)를 식각하기 전에 제2 핀 구조체(220) 상에 마스크를 형성하는 단계 및 제1 핀 구조체(220)를 식각 한 후에 마스크를 제거하는 단계)가 수행되지 않아도 되므로 제조 공정이 단순하고 용이할 수 있다.
제1 게이트 스페이서(142)의 하면의 최상부(142T)는 제1 핀 구조체(120)의 상면의 최하부(120B)보다 위일 수 있다. 즉, 제1 게이트 스페이서(142)를 형성한 후 제1 소스/드레인 구조체(150)를 형성하기 전에 제1 핀 구조체(120)를 더 식각할 수 있다. 일부 실시예에서, 제2 게이트 스페이서(242)의 하면의 최상부(242T)는 제2 핀 구조체(220)의 상면의 최하부(220B)보다 위일 수 있다. 즉, 제2 게이트 스페이서(242)를 형성한 후 제2 소스/드레인 구조체(250)를 형성하기 전에 제2 핀 구조체(220)를 더 식각할 수 있다.
제1 소스/드레인 구조체들(150)은 병합되는 경우 반도체 소자(1000)의 불량을 야기할 수 있으므로 서로 이격된다. 반면, 제2 소스/드레인 구조체(250)는 복수의 제2 핀 구조체(220) 모두와 접촉할 수 있다. 즉, 제2 소스/드레인 구조체(250)는 복수의 제2 핀 구조체(220)에 걸쳐 연장될 수 있다. 즉, 제2 소스/드레인 구조체(250)는 복수의 제2 핀 구조체(220)로부터 각각 성장하기 시작한 부분들이 병합된 구조를 가질 수 있다. 도 1c에는 단일한 제2 소스/드레인 구조체(250)가 3개의 제2 핀 구조체(220)에 걸쳐 연장되는 것으로 도시되었으나, 단일한 제2 소스/드레인 구조체(250)는 3보다 더 많거나 더 적은 수의 제2 핀 구조체(220)에 걸쳐 연장될 수 있다. 제2 소스/드레인 구조체(250)는 병합된 구조를 가짐으로써 전하 캐리어의 이동도(mobility)를 증가시킬 수 있고 제2 소스/드레인 구조체(250)의 저항 및 컨택 저항을 감소시킬 수 있으므로 반도체 소자(1000)의 성능이 향상될 수 있다. 제1 소스/드레인 구조체(150)는 제1 핀 구조체(120)의 상면의 최하부(120B) 상에 위치할 수 있고, 제2 소스/드레인 구조체(250)는 제2 핀 구조체(220)의 상면의 최하부(220B) 상에 위치할 수 있다. 일부 실시예에서, 도 1b에 도시된 바와 같이 제1 소스/드레인 구조체(150)의 하면의 최하부(150B)는 제1 핀 구조체(120)의 상면의 최하부(120B)보다 아래일 수 있으나, 다른 실시예에서, 도 1b에 도시된 바와 달리 제1 소스/드레인 구조체(150)의 하면의 최하부(150B)는 제1 핀 구조체(120)의 상면의 최하부(120B)보다 위이거나 제1 핀 구조체(120)의 상면의 최하부(120B)와 동일한 높이일 수 있다. 마찬가지로, 도 1c에 도시된 바와 같이 제2 소스/드레인 구조체(250)의 하면의 최하부(250B)는 제2 핀 구조체(220)의 상면의 최하부(220B)보다 아래일 수 있으나, 다른 실시예에서, 도 1c에 도시된 바와 달리 제2 소스/드레인 구조체(250)의 하면의 최하부(250B)는 제2 핀 구조체(220)의 상면의 최하부(220B)보다 위이거나 제2 핀 구조체(220)의 상면의 최하부(220B)와 동일한 높이일 수 있다.
제1 소스/드레인 구조체(150)가 제1 게이트 스페이서(142)의 하면의 최상부에 도달하면 제1 소스/드레인 구조체(150)의 성장이 억제될 수 있다. 제1 게이트 스페이서(142)의 하면의 최상부(142T)는 제1 핀 구조체(120)의 상면의 최상부(120T)보다 아래에 형성되므로 제1 소스/드레인 구조체(150)의 상면의 최상부(250T)가 제1 핀 구조체(120)의 상면의 최상부(120T)보다 낮게 형성될 수 있다. 따라서 제1 소스/드레인 구조체(150)의 비정상 성장(abnormal growth)을 방지할 수 있고, 이웃한 제1 소스/드레인 구조체(150)들이 병합되는 것을 방지할 수 있다. 일부 실시예에서, 도 1b에 도시된 바와 같이 제1 소스/드레인 구조체(150)의 상면의 최상부(150T)는 제1 게이트 스페이서(142)의 하면의 최상부(142T)와 동일한 높이일 수 있다. 다른 실시예에서, 도 1b에 도시된 바와 달리 제1 소스/드레인 구조체(150)의 상면의 최상부(150T)는 제1 게이트 스페이서(142)의 하면의 최상부(142T)보다 낮을 수 있다.
일부 실시예에서, 제2 소스/드레인 구조체(250)의 상면의 최상부(250T)는 제2 핀 구조체(220)의 상면의 최상부(220T)보다 아래일 수 있다. 일부 실시예에서, 도 1c에 도시된 바와 같이 제2 소스/드레인 구조체(250)의 상면의 최상부(250T)는 제2 게이트 스페이서(242)의 하면의 최상부(242T)와 동일한 높이일 수 있다. 다른 실시예에서, 도 1c에 도시된 바와 달리 제2 소스/드레인 구조체(250)의 상면의 최상부(250T)는 제2 게이트 스페이서(242)의 하면의 최상부(242T)보다 높거나 낮을 수 있다.
일부 실시예들에서, 제1 소스/드레인 구조체(150)의 수직 방향 길이(D7)는 제2 소스/드레인 구조체(250)의 수직 방향 길이(D8)보다 작을 수 있다. 제1 소스/드레인 구조체(150)의 수직 방향 길이(D7)는 제1 소스/드레인 구조체(150)의 하면의 최하부(150B)로부터 제1 소스/드레인 구조체(150)의 상면의 최상부(150T)까지 수직 방향 거리로 정의되고, 제2 소스/드레인 구조체(250)의 수직 방향 길이(D8)는 제2 소스/드레인 구조체(250)의 하면의 최하부(250B)로부터 제2 소스/드레인 구조체(250)의 상면의 최상부(250T)까지 수직 방향 거리로 정의된다. 제2 소스/드레인 구조체(250)가 제1 소스/드레인 구조체(150)보다 크게 형성되는 경우, 전하 캐리어의 이동도가 증가되고 제2 소스/드레인 구조체(250)의 저항 및 컨택 저항이 감소될 수 있다. 따라서 반도체 소자(1000)는 향상된 성능을 나타낼 수 있다.
일부 실시예에서, 제1 소스/드레인 구조체(150)는 제1 게이트 스페이서(142)의 외측면(142O)보다 제1 게이트 구조체(130)에 수평 방향(예컨대 Y 방향)으로 더 가까운 부분을 포함할 수 있다. 즉, 제1 소스/드레인 구조체(150)의 적어도 일부의 수평 방향(예컨대 Y 방향) 연장 범위는 제1 게이트 스페이서(142)의 수평 방향(예컨대 Y 방향) 연장 범위와 중첩될 수 있다. 일부 실시예에서, 제2 소스/드레인 구조체(250)는 제2 게이트 스페이서(242)의 외측면(242O)보다 제2 게이트 구조체(230)에 수평 방향(예컨대 Y 방향)으로 더 가까운 부분을 포함할 수 있다. 즉, 제2 소스/드레인 구조체(250)의 적어도 일부의 수평 방향(예컨대 Y 방향) 연장 범위는 제2 게이트 스페이서(242)의 수평 방향(예컨대 Y 방향) 연장 범위와 중첩될 수 있다.
일부 실시예들에서, 제1 소스/드레인 구조체(150)를 구성하는 층들의 수는 제2 소스/드레인 구조체(250)를 구성하는 층들의 수보다 작을 수 있다. 예를 들어, 제1 소스/드레인 구조체(150)는 제1 핀 구조체(120) 상에 차례로 적층된 제1 소스/드레인 층 내지 제3 소스/드레인 층(151 내지 153) 및 캡핑 층(155)으로 구성될 수 있고, 제2 소스/드레인 구조체(250)는 제2 핀 구조체(220) 상에 차례로 적층된 제1 소스/드레인 층 내지 제3 소스/드레인 층(251 내지 253), 제3 소스/드레인 층(253) 상의 제4 소스/드레인 층(254), 및 제4 소스/드레인 층(254) 상의 캡핑 층(255)으로 구성될 수 있다. 도 1b에서 제1 소스/드레인 구조체(150)는 4개의 층으로 구성되고, 제2 소스/드레인 구조체(250)는 5개의 층으로 구성되는 것으로 도시되었으나, 일부 실시예에서, 제1 소스/드레인 구조체(150)를 구성하는 층들의 수는 4개보다 많거나 적을 수 있고, 제2 소스/드레인 구조체(250)를 구성하는 층들의 수는 5개보다 많거나 적을 수 있다.
일부 실시예에서, 제1 소스/드레인 구조체(150)의 제1 소스/드레인 층 내지 제3 소스/드레인 층(151 내지 153) 및 캡핑 층(155)의 조성은 제2 소스/드레인 구조체(250)의 제1 소스/드레인 층 내지 제3 소스/드레인 층(251 내지 253) 및 캡핑 층(255)과 각각 실질적으로 동일할 수 있다. 즉, 두 층들의 농도 차이는 기판의 두 영역 상에 각각 두 층들을 동일한 증착 조건 하에서 동시에 형성하였을 때 발생할 수 있는 두 층들의 조성의 차이 내일 수 있다.
일부 실시예에서, 제1 소스/드레인 구조체(150)의 캡핑 층(155) 및 제2 소스/드레인 구조체(250)의 캡핑 층(255)은 Si을 포함할 수 있다. 일부 실시예에서, 제1 소스/드레인 구조체(150)의 제1 소스/드레인 층 내지 제3 소스/드레인 층(151 내지 153) 및 제2 소스/드레인 구조체(250)의 제1 소스/드레인 층 내지 제4 소스/드레인 층(251 내지 254)은 SiGe를 포함할 수 있다. 또한, 제1 소스/드레인 구조체(150)의 제1 소스/드레인 층 내지 제3 소스/드레인 층(151 내지 153) 및 제2 소스/드레인 구조체(250)의 제1 소스/드레인 층 내지 제4 소스/드레인 층(251 내지 254)은 p형 도펀트로 도핑될 수 있다. 상기 p형 도펀트는 예를 들어, B, Al, Ga, In, 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 제1 소스/드레인 구조체(150)의 제1 소스/드레인 층 내지 제3 소스/드레인 층(151 내지 153)의 Si 농도는 제1 소스/드레인 층(151)으로부터 제3 소스/드레인 층(153)까지 감소할 수 있다. 예를 들어, 제1 소스/드레인 구조체(150)의 제1 소스/드레인 층 내지 제3 소스/드레인 층(151 내지 153)의 Si 농도는 각각 약 70% 내지 약 90%, 약 50% 내지 약 70%, 및 약 40% 내지 약 50%일 수 있다. 또한, 제1 소스/드레인 구조체(150)의 제1 소스/드레인 층 내지 제3 소스/드레인 층(151 내지 153)의 도펀트 농도는 제1 소스/드레인 층(151)으로부터 제3 소스/드레인 층(153)까지 증가할 수 있다. 예를 들어, 제1 소스/드레인 구조체(150)의 제1 소스/드레인 층 내지 제3 소스/드레인 층(151 내지 153)의 도펀트 농도는 각각 약 1.0×1018 cm-3 내지 약 1.0×1019 cm-3, 약 1.0×1020 cm-3 내지 3.0×1020 cm-3, 및 약 3.0×1020 cm-3 내지 5.0×1020 cm-3 일 수 있다.
일부 실시예에서, 제2 소스/드레인 구조체(250)의 제1 소스/드레인 층 내지 제4 소스/드레인 층(251 내지 254)의 Si 농도는 제1 소스/드레인 층(251)으로부터 제4 소스/드레인 층(254)까지 감소할 수 있다. 예를 들어, 제2 소스/드레인 구조체(250)의 제1 소스/드레인 층 내지 제4 소스/드레인 층(251 내지 254)의 Si 농도는 각각 약 70% 내지 약 90%, 약 50% 내지 약 70%, 약 40% 내지 약 50%, 및 약 35% 내지 약 45%일 수 있다. 또한, 제2 소스/드레인 구조체(250)의 제1 소스/드레인 층 내지 제3 소스/드레인 층(251 내지 253)의 도펀트 농도는 제1 소스/드레인 층(251)으로부터 제3 소스/드레인 층(253)까지 증가할 수 있다. 예를 들어, 제2 소스/드레인 구조체(250)의 제1 소스/드레인 층 내지 제4 소스/드레인 층(251 내지 254)의 도펀트 농도는 각각 약 1.0×1018 cm-3 내지 약 1.0×1019 cm-3, 약 1.0×1020 cm-3 내지 3.0×1020 cm-3, 약 3.0×1020 cm-3 내지 5.0×1020 cm-3, 및 약 3.0×1020 cm-3 내지 5.0×1020 cm-3일 수 있다.
일부 실시예에서, 제1 소스/드레인 구조체(150)의 제1 소스/드레인 층 내지 제3 소스/드레인 층(151 내지 153)의 Si 농도는 제1 소스/드레인 구조체(150)의 캡핑 층(155)의 Si 농도보다 낮을 수 있다. 예를 들어, 제1 소스/드레인 구조체(150)의 캡핑 층(155)의 Si 농도는 거의 100%, 예컨대 95% 이상, 예컨대 99% 이상일 수 있다. 일부 실시예에서, 제2 소스/드레인 구조체(250)의 제1 소스/드레인 층 내지 제4 소스/드레인 층(251 내지 254)의 Si 농도는 제2 소스/드레인 구조체(250)의 캡핑 층(255)의 Si 농도보다 낮을 수 있다. 예를 들어, 제2 소스/드레인 구조체(250)의 캡핑 층(255)의 Si 농도는 거의 100%, 예컨대 95% 이상, 예컨대 99% 이상일 수 있다.
일부 실시예에서, 반도체 소자(1000)는 층간 절연 층(90)을 더 포함할 수 있다. 층간 절연 층(90)은 제1 소스/드레인 구조체(150), 제2 소스/드레인 구조체(250), 제1 게이트 스페이서(142)의 외측면(142O), 제2 게이트 스페이서(242)의 외측면(242O), 및 소자 분리 층(60) 상에 위치할 수 있다. 층간 절연 층(90)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
본 개시의 반도체 소자(1000)의 1 게이트 스페이서(142)의 하면의 최상부(142T)는 제1 핀 구조체(120)의 상면의 최상부(120T)보다 아래일 수 있으므로 제1 소스/드레인 구조체(150)의 상면의 최상부(250T)가 제1 핀 구조체(120)의 상면의 최상부(120T)보다 낮게 형성될 수 있다. 또한, 제2 소스/드레인 구조체(250)를 성장시키는 동안 제1 소스/드레인 구조체들(150)의 성장을 억제할 수 있다. 따라서, 제1 소스/드레인 구조체(150)의 비정상 성장 및 과성장을 방지할 수 있으며, 제2 소스/드레인 구조체(250)가 크게, 예컨대 제2 소스/드레인 구조체(250)가 병합된 구조를 가지도록, 형성될 수 있다. 따라서, 제1 소스/드레인 구조체들(150)의 병합으로 인한 반도체 소자(1000)의 불량을 방지하면서 제2 소스/드레인 구조체(250)의 크기의 증가로 인한 반도체 소자의 성능 향상을 달성할 수 있다.
도 2는 도 1a의 A1-A1' 및 B1-B1'을 따른 본 개시의 일 실시예에 따른 반도체 소자(1000a)의 단면도이다.
도 2를 참조하면, 제1 소스/드레인 구조체(150)의 상면의 최상부(150T)는 제1 게이트 스페이서(142)의 하면의 최상부(142T)보다 위일 수 있으나 여전히 제1 핀 구조체(120)의 상면의 최상부(120T)보다 아래일 수 있다. 여전히 제1 핀 구조체(120)의 상면의 최상부(120T)보다 아래이므로 제1 소스/드레인 구조체(150)의 비정상 성장이 방지될 수 있으며, 따라서 제1 소스/드레인 구조체들(150)이 병합되는 것이 방지될 수 있다. 따라서 반도체 소자(1000a)의 불량의 발생이 방지될 수 있다.
도 3은 도 1a의 A2-A2' 및 B2-B2'을 따른 본 개시의 일 실시예에 따른 반도체 소자(1000b)의 단면도이다.
도 3을 참조하면, 제2 게이트 스페이서(242)의 하면의 최상부(242T)는 제2 핀 구조체(220)의 상면의 최상부(220T)와 동일 높이이거나, 제2 핀 구조체(220)의 상면의 최상부(220T)보다 위일 수 있다. 따라서, 일부 실시예에서, 제2 소스/드레인 구조체(250)의 상면의 최상부(250T)는 제2 핀 구조체(220)의 상면의 최상부(220T)와 동일 높이이거나 제2 핀 구조체(220)의 상면의 최상부(220T)보다 위일 수 있다. 따라서, 더 큰 크기를 가지는 제2 소스/드레인 구조체(250)가 형성될 수 있고, 반도체 소자(1000b)는 향상된 성능을 나타낼 수 있다. 그러나, 다른 실시예에서, 제2 소스/드레인 구조체(250)의 상면의 최상부(250T)는 제2 핀 구조체(220)의 상면의 최상부(220T)보다 아래일 수 있다.
도 4a는 도 1a의 A1-A1' 및 B1-B1'을 따른 본 개시의 일 실시예에 따른 반도체 소자(2000)의 단면도이다. 도 4b는 도 1a의 A2-A2' 및 B2-B2'을 따른 본 개시의 일 실시예에 따른 반도체 소자(2000)의 단면도이다.
도 4a 및 도 4b를 참조하면, 제1 핀 구조체(120')는 수직 방향으로 서로 이격된 복수의 제1 채널(120a 내지 120d)을 포함할 수 있고, 제2 핀 구조체(220')는 수직 방향으로 서로 이격된 복수의 제2 채널(220a 내지 220b)을 포함할 수 있다. 도 4a 및 도 4b에는 제1 핀 구조체(120')가 4개의 제1 채널(120a 내지 120b)을 포함하고, 제2 핀 구조체(220')가 4개의 제2 채널(220a 내지 220b)을 포함하는 것으로 도시되어있으나, 제1 핀 구조체(120')는 4개보다 더 많거나 적은 수의 제1 채널들을 포함할 수 있고, 제2 핀 구조체(220')는 4개보다 더 많거나 적은 수의 제2 채널들을 포함할 수 있다.
제1 게이트 구조체(130)는 제1 최하 채널(120a)의 상면, 및 나머지 제1 채널들(120b 내지 120d)의 하면 및 상면과 접촉할 수 있고, 제2 게이트 구조체(230)는 제2 최하 채널(220a)의 상면, 및 나머지 제2 채널들(220b 내지 220d)의 하면 및 상면과 접촉할 수 있다. 제1 게이트 구조체(130)는 제1 채널들(120a 내지 120d)의 X 방향으로 서로 이격된 양 측면(도 4a에서 보이지 않음)과 더 접촉할 수 있고, 제2 게이트 구조체(230)는 제2 채널들(220a 내지 220d)의 X 방향으로 서로 이격된 양 측면(도 4b에서 보이지 않음)과 더 접촉할 수 있다. 즉, 제1 게이트 구조체(130)는 제1 채널들(120a 내지 120d)을 감쌀 수 있고, 제2 게이트 구조체(230)는 제2 채널들(220a 내지 220d)을 감쌀 수 있다.
제1 게이트 절연 층(131)은 제1 최하 채널(120a)의 상면, 나머지 제1 채널들(120b 내지 120d)의 하면 및 상면, 및 제1 채널들(120a 내지 120d)의 X 방향으로 서로 이격된 양 측면(도 4a에서 보이지 않음)과 접촉할 수 있고, 제2 게이트 절연 층(231)은 제2 최하 채널(220a)의 상면, 나머지 제2 채널들(220b 내지 220d)의 하면 및 상면, 및 제2 채널들(220a 내지 220d)의 X 방향으로 서로 이격된 양 측면(도 4b에서 보이지 않음)과 접촉할 수 있다. 제1 게이트 전극 층(132)은 제1 게이트 절연 층(131) 상에 위치할 수 있고, 제2 게이트 전극 층(232)은 제2 게이트 절연 층(231) 상에 위치할 수 있다.
제1 게이트 스페이서(142)는 제1 최상 채널(120d)의 상면 상의 제1 게이트 구조체(130)의 부분의 측면 상에 위치할 수 있다. 제1 게이트 스페이서(142)의 하면의 최상부(142T)는 제1 최상 채널(120d)의 상면의 최상부(120T)보다 아래일 수 있다. 제2 게이트 스페이서(242)는 제2 최상 채널(220d)의 상면 상의 제2 게이트 구조체(230)의 부분의 측면 상에 위치할 수 있다. 일부 실시예에서, 제2 게이트 스페이서(242)의 하면의 최상부(242T)는 제2 최상 채널(220d)의 상면의 최상부(220T)보다 아래일 수 있다. 다른 실시예에서, 제2 게이트 스페이서(242)의 하면의 최상부(242T)는 제2 최상 채널(220d)의 상면의 최상부(220T)와 동일 높이이거나 제2 최상 채널(220d)의 상면의 최상부(220T)보다 위일 수 있다.
제1 소스/드레인 구조체(150)는 제1 핀 구조체(120')의 제1 채널들(120a 내지 120d) 각각과 접촉할 수 있고, 제2 소스/드레인 구조체(250)는 제2 핀 구조체(220')의 제2 채널들(220a 내지 220d) 각각과 접촉할 수 있다. 제1 소스/드레인 구조체(150)의 상면의 최상부(150T)는 제1 최상 채널(120d)의 상면의 최상부(120T)보다 아래일 수 있다. 일부 실시예에서, 제2 소스/드레인 구조체(250)의 상면의 최상부(250T)는 제2 최상 채널(220d)의 상면의 최상부(220T)보다 아래일 수 있다. 다른 실시예에서, 제2 소스/드레인 구조체(250)의 상면의 최상부(250T)는 제2 최상 채널(220d)의 상면의 최상부(220T)와 동일 높이이거나 제2 최상 채널(220d)의 상면의 최상부(220T)보다 위일 수 있다.
일부 실시예에서, 반도체 소자(2000)는 복수의 제1 채널(120a 내지 120d) 사이의 제1 게이트 구조체(130)의 부분과 제1 소스/드레인 구조체(150) 사이에 각각 위치하는 복수의 제1 내부 스페이서(146)를 더 포함할 수 있다. 또한, 반도체 소자(2000)는 복수의 제2 채널(220a 내지 220d) 사이의 제2 게이트 구조체(230)의 부분과 제2 소스/드레인 구조체(250) 사이에 각각 위치하는 복수의 제2 내부 스페이서(246)를 더 포함할 수 있다. 제1 내부 스페이서(146) 및 제2 내부 스페이서(246)는 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
도 5a 내지 도 14b는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 도시한다.
도 5a 및 도 5b를 참조하면, 기판(10)의 제1 영역(R1) 상에 제1 핀 구조체(120)가 형성될 수 있고, 기판(10)의 제2 영역(R2) 상에 제2 핀 구조체(220)가 형성될 수 있다. 제1 핀 구조체(120) 및 제2 핀 구조체(220)는 기판(10)을 식각함으로써 형성되거나, 기판(10) 상에 에피택시얼 층을 형성하고 이후 상기 에피택시얼 층을 식각함으로써 형성될 수 있다. 일부 실시예에서, 복수의 제1 핀 구조체(120)의 피치(D1)는 복수의 제2 핀 구조체(220)의 피치(D2)보다 크게 형성될 수 있다. 예를 들어, 복수의 제1 핀 구조체(120)의 피치(D1)는 복수의 제2 핀 구조체(220)의 피치(D2)의 약 2배일 수 있다.
도 6a 및 도 6b를 참조하면, 기판(10) 상에 제1 핀 구조체(120)의 하부의 측면들 및 제2 핀 구조체(220)의 하부의 측면들을 둘러싸는 소자 분리 층(60)이 형성될 수 있다. 예를 들어, 기판(10)의 상면, 제1 핀 구조체(120) 및 제2 핀 구조체(220) 상에 소자 분리 층(60)을 형성하고, 제1 핀 구조체(120)의 상면 및 제2 핀 구조체(220)의 상면이 노출되도록 소자 분리 층(60)을 평탄화하고, 남은 소자 분리 층(60)의 상부를 식각할 수 있다.
도 7a 및 도 7b를 참조하면, 제1 핀 구조체(120) 상에 제1 더미 게이트 구조체들(180)이 형성될 수 있고, 제2 핀 구조체(220) 상에 제2 더미 게이트 구조체들(280)이 형성될 수 있다. 일부 실시예에서, 제1 더미 게이트 구조체들(180)은 X 방향으로 서로 평행하게 연장될 수 있으며 Y 방향으로 서로 이격될 수 있으며, 제2 더미 게이트 구조체들(280)은 X 방향으로 서로 평행하게 연장될 수 있으며 Y 방향으로 서로 이격될 수 있다.
제1 더미 게이트 구조체(180)는 순차적으로 적층된 제1 더미 게이트 절연 층(181), 제1 더미 게이트 전극 층(182), 및 제1 더미 게이트 마스크 층(183)을 포함할 수 있고, 제2 더미 게이트 구조체(280)는 순차적으로 적층된 제2 더미 게이트 절연 층(281), 제2 더미 게이트 전극 층(282), 및 제2 더미 게이트 마스크 층(283)을 포함할 수 있다. 제1 더미 게이트 절연 층(181) 및 제2 더미 게이트 절연 층(281)은 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다. 제1 더미 게이트 전극 층(182) 및 제2 더미 게이트 전극 층(282)은 예를 들어 반도체 물질을 포함할 수 있다. 제1 더미 게이트 마스크 층(183) 및 제2 더미 게이트 마스크 층(283)은 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
예를 들어, 제1 핀 구조체(120) 및 제2 핀 구조체(220) 상에 더미 게이트 절연 층, 더미 게이트 전극 층, 및 더미 게이트 마스크 층을 차례로 형성하고, 상기 더미 게이트 마스크 층을 패터닝하고, 이후 상기 더미 게이트 마스크 층을 식각 마스크로 사용하여 상기 더미 게이트 전극 층 및 상기 더미 게이트 절연 층을 순차적으로 식각함으로써 제1 더미 게이트 구조체(180) 및 제2 더미 게이트 구조체(280)가 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 제1 더미 게이트 구조체(180)를 식각 마스크로 사용하여 제1 핀 구조체(120)의 상부를 식각함으로써 제1 핀 구조체(120) 내에 제1 리세스(120R)가 형성될 수 있다. 일부 실시예에서, 제2 더미 게이트 구조체(280)를 식각 마스크로 사용하여 제2 핀 구조체(220)의 상부를 식각함으로써 제2 핀 구조체(220) 내에 제2 리세스(220R)가 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 제1 더미 게이트 구조체(180)의 측면 상의 제1 게이트 스페이서(142), 제1 핀 구조체(120)의 측면 상의 제1 핀 스페이서(144), 제2 더미 게이트 구조체(280)의 측면 상의 제2 게이트 스페이서(242), 제2 핀 구조체(220)의 측면 상의 제2 핀 스페이서(244)가 형성될 수 있다. 예를 들어, 제1 더미 게이트 구조체(180), 제1 핀 구조체(120), 제2 더미 게이트 구조체(280), 제2 핀 구조체(220), 및 소자 분리 층(60) 상에 스페이서 층을 형성하고, 이후 상기 스페이서 층을 이방성 식각함으로써 제1 게이트 스페이서(142), 제1 핀 스페이서(144), 제2 게이트 스페이서(242), 및 제2 핀 스페이서(244)가 형성될 수 있다. 일부 실시예에서, 제1 핀 스페이서(144) 및 제2 핀 스페이서(244)는 제거될 수 있다.
제1 핀 구조체(120)의 제1 리세스(120R)로 인하여, 제1 게이트 스페이서(142)의 하면의 최상부(142T)는 제1 핀 구조체(120)의 상면의 최상부(120T)보다 낮게 형성될 수 있다. 일부 실시예에서, 제2 핀 구조체(220)의 제2 리세스(220R)로 인하여, 제2 게이트 스페이서(242)의 하면의 최상부(242T)는 제2 핀 구조체(220)의 상면의 최상부(220T)보다 낮게 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 제1 핀 구조체(120)의 상면의 최하부(120B)가 제1 게이트 스페이서(142)의 하면의 최상부(142T)보다 아래가 되도록 제1 핀 구조체(120)가 수직 방향으로 더 식각될 수 있다. 일부 실시예에서, 제1 리세스(120R)의 측면의 적어도 일부가 제1 게이트 스페이서(142)의 외측면(142O)보다 제1 더미 게이트 구조체(180)에 수평 방향(Y 방향)으로 더 가깝게 형성되도록 제1 핀 구조체(120)는 수평 방향(예컨대 Y 방향)으로 더 식각될 수 있다. 즉, 제1 리세스(120R)에 이방성 식각 및 등방성 식각이 수행될 수 있다.
또한, 제2 핀 구조체(220)의 상면의 최하부(220B)가 제2 게이트 스페이서(242)의 하면의 최상부(242T)보다 아래가 되도록 제2 핀 구조체(220)가 수직 방향으로 더 식각될 수 있다. 일부 실시예에서, 제2 리세스(220R)는 제1 리세스(120R)보다 깊게 형성될 수 있다. 즉, 제2 핀 구조체(220)의 상면의 최하부(220B)가 제1 핀 구조체(120)의 상면의 최하부(120B)보다 아래에 형성될 수 있다. 일부 실시예에서, 제2 리세스(220R)의 측면의 적어도 일부가 제2 게이트 스페이서(242)의 외측면(242O)보다 제2 더미 게이트 구조체(280)에 수평 방향(Y 방향)으로 더 가깝게 형성되도록 제2 핀 구조체(220)는 수평 방향(예컨대 Y 방향)으로 더 식각될 수 있다. 즉, 제2 리세스(220R)에 이방성 식각 및 등방성 식각이 수행될 수 있다.
도 11a 및 도 11b를 참조하면, 선택적 에피택시얼 성장(Selective Epitaxial Growth, SEG)을 사용하여 제1 핀 구조체(120)의 제1 리세스(120R) 내의 제1 소스/드레인 구조체(150) 및 제2 핀 구조체(220)의 제2 리세스(220R) 내의 제2 소스/드레인 구조체(250)가 형성될 수 있다. 일부 실시예에서, 제1 소스/드레인 구조체(150) 및 제2 소스/드레인 구조체(250)는 복수의 SEG 단계들을 사용하여 형성될 수 있다. 예를 들어, 제1 SEG 단계를 통해 제1 리세스(120R) 내의 제1 소스/드레인 층(151) 및 제2 리세스(220R) 내의 제1 소스/드레인 층(251)이 형성되고, 제2 SEG 단계를 통해 제1 리세스(120R) 내의 제2 소스/드레인 층(152) 및 제2 리세스(220R) 내의 제2 소스/드레인 층(252)이 형성되고, 제3 SEG 단계를 통해 제1 리세스(120R) 내의 제3 소스/드레인 층(153) 및 제2 리세스(220R) 내의 제3 소스/드레인 층(253)이 형성될 수 있다.
도 11c를 참조하면, 일부 실시예에서, SEG를 사용하여 제2 소스/드레인 구조체(250)가 더 성장될 수 있다. 예를 들어, 제2 핀 구조체(220)의 제2 리세스(220R) 내에, 예컨대 제3 소스/드레인 층(253) 상에 제4 소스/드레인 층(254)이 형성될 수 있다. 제2 소스/드레인 구조체(250)가 성장하는 동안, 즉, 제4 소스/드레인 층(254)이 형성되는 동안 제1 소스/드레인 구조체(150)의 성장은 억제될 수 있다. 예를 들어, Cl을 포함하지 않는 소스 가스, 예컨대 SiH4를 Si 소스 가스로서 사용하고, 비교적 낮은 유량의 캐리어 가스, 예컨대 H2 가스를 사용함으로써 제2 소스/드레인 구조체(250)가 성장하는 동안 제1 소스/드레인 구조체(150)의 성장이 억제될 수 있다. 따라서 반도체 소자의 성능이 향상되도록 제2 소스/드레인 구조체(250)를 크게 성장시킬 수 있는 한편 복수의 제1 소스/드레인 구조체(150)가 과성장하여 병합되는 것을 방지할 수 있다.
도 12a 및 도 12b를 참조하면, 일부 실시예에서, SEG를 사용하여 제1 소스/드레인 구조체(150) 및 제2 소스/드레인 구조체(250)가 더 성장될 수 있다. 예를 들어, 제1 리세스(120R) 내의 캡핑 층(155) 및 제2 리세스(220R) 내의 캡핑 층(255)이 형성될 수 있다.
도 11a 및 도 12a를 참조하여 설명한 제1 소스/드레인 구조체(150)의 성장 동안 제1 소스/드레인 구조체(150)가 제1 게이트 스페이서(120)에 접촉하면 제1 소스/드레인 구조체(150)의 성장이 억제될 수 있다. 따라서 제1 소스/드레인 구조체(150)가 제1 게이트 스페이서(142)의 하면의 최상부(142T)보다 위까지 성장되는 것이 방지될 수 있다. 제1 게이트 스페이서(142)의 하면의 최상부(142T)가 제1 핀 구조체(120)의 상면의 최상부(120T)보다 아래에 형성되므로, 제1 소스/드레인 구조체(150)의 상면의 최상부(150T)는 제1 핀 구조체(120)의 상면의 최상부(120T)보다 아래에 형성될 수 있다.
도 2에 도시된 바와 같이 설령 제1 소스/드레인 구조체(150)의 상면의 최상부(150T)가 제1 게이트 스페이서(142)의 하면의 최상부(142T)보다 위까지 성장하더라도, 제1 소스/드레인 구조체(150)의 상면의 최상부(150T)가 제1 게이트 스페이서(142)의 하면의 최상부(142T)까지 성장된 후 제1 소스/드레인 구조체(150)의 성장 속도가 상당히 감소되고 따라서 제1 소스/드레인 구조체(150)의 상면의 최상부(150T)가 제1 핀 구조체(120)의 상면의 최상부(120T)에 도달하기 전에 제1 소스/드레인 구조체(150)의 성장은 멈출 수 있다. 따라서, 제1 소스/드레인 구조체(150)의 상면의 최상부(150T)는 제1 핀 구조체(120)의 상면의 최상부(120T)보다 아래에 형성될 수 있다.
제1 소스/드레인 구조체(150)의 상면의 최상부(150T)는 제1 핀 구조체(120)의 상면의 최상부(120T)보다 아래에 형성되면 제1 소스/드레인 구조체(150)의 비정상 성장을 방지할 수 있고 복수의 제1 소스/드레인 구조체(150)가 서로 병합되는 것을 방지할 수 있다. 따라서 복수의 제1 소스/드레인 구조체(50)가 서로 병합되어 발생하는 반도체 소자의 불량을 방지할 수 있다.
일부 실시예에서, 예를 들어, 제2 게이트 스페이서(242)의 하면의 최상부(242T)가 제2 핀 구조체(220)의 상면의 최상부(220T)보다 아래에 형성되는 경우, 제2 소스/드레인 구조체(250)의 상면의 최상부(250T)는 제2 핀 구조체(220)의 상면의 최상부(220T)보다 아래에 형성될 수 있다. 그러나, 제1 리세스(120R)보다 제2 리세스(220R)가 더 깊으므로 제2 소스/드레인 구조체(250)는 제1 소스/드레인 구조체(150)보다 수직 방향 및 수평 방향(예컨대 X 방향)으로 더 크게 형성될 수 있고 복수의 제2 핀 구조체(220)의 피치(D2, 도 5b 참조)는 복수의 제1 핀 구조체(120)의 피치(D1, 도 5a 참조)보다 작으므로 복수의 제2 핀 구조체(220)로부터 각각 성장된 제2 소스/드레인 구조체(250)의 부분들이 병합될 수 있다. 도 11b에는 제3 소스/드레인 층(253)을 형성하는 동안 병합이 발생하는 것으로 도시되었으나, 다른 소스/드레인 층, 예컨대 제2 소스/드레인 층(252) 또는 제4 소스/드레인 층(254)을 형성하는 동안 병합이 발생할 수 있다. 제2 소스/드레인 구조체(250)의 병합이 발생하도록 제2 소스/드레인 구조체(250)를 크게 성장시킴으로써 전하 캐리어의 이동도를 증가시키고 제2 소스/드레인 구조체(250)의 저항 및 컨택 저항을 감소시킬 수 있다. 따라서 향상된 성능의 반도체 소자가 제조될 수 있다.
도 13a 및 도 13b를 참조하면, 층간 절연 층(90)이 제1 소스/드레인 구조체(150), 제2 소스/드레인 구조체(250), 제1 게이트 스페이서(142), 제2 게이트 스페이서(242), 및 소자 분리 층(60) 상에 형성될 수 있다. 예를 들어, 제1 소스/드레인 구조체(150), 제2 소스/드레인 구조체(250), 제1 게이트 스페이서(142), 제2 게이트 스페이서(242), 제1 더미 게이트 구조체(180), 제2 더미 게이트 구조체(280), 및 소자 분리 층(60) 상에 층간 절연 층(90)이 형성되고, 제1 더미 게이트 구조체(180)의 제1 더미 게이트 전극 층(182) 및 제2 더미 게이트 구조체(280)의 제2 더미 게이트 전극 층(282)이 노출되도록 층간 절연 층(90)이 평탄화될 수 있다. 평탄화 동안 제1 더미 게이트 마스크 층(183, 도 12a 참조) 및 제2 더미 게이트 마스크 층(283, 도 12b 참조)도 제거될 수 있다.
도 14a 및 도 14b를 참조하면, 제1 더미 게이트 구조체(180, 도 13a 참조) 및 제2 더미 게이트 구조체(280, 도 13b 참조)를 제거함으로써 각각 제1 개구(OP1) 및 제2 개구(OP2)가 형성될 수 있다. 제1 개구(OP1)는 제1 핀 구조체(120), 및 제1 게이트 스페이서(142)의 내측면(142I)을 노출시킬 수 있다. 제2 개구(OP2)는 제2 핀 구조체(220), 및 제2 게이트 스페이서(242)의 내측면(242I)을 노출시킬 수 있다.
제1 개구(OP1) 내에는 제1 게이트 구조체(130, 도 2b 참조)가 형성될 수 있고, 제2 개구(OP2) 내에는 제2 게이트 구조체(230, 도 2c 참조)가 형성될 수 있다. 예를 들어, 제1 개구(OP1)를 통해 노출된 제1 핀 구조체(120)의 부분 및 제1 게이트 스페이서(142)의 내측면(142I)의 부분, 제2 개구(OP2)를 통해 노출된 제2 핀 구조체(220)의 부분 및 제2 게이트 스페이서(242)의 내측면(242I)의 부분 상에 게이트 절연 층 및 게이트 전극 층을 차례로 형성하고, 층간 절연 층(90)이 노출되도록 상기 게이트 절연 층 및 상기 게이트 전극 층을 평탄화함으로써 제1 게이트 구조체(130, 도 2b 참조) 및 제2 게이트 구조체(230, 도 2c 참조)가 형성될 수 있다.
도 5a 내지 도 14b를 참조하여 설명한 방법에 따라 도 1b 및 도 1c를 참조하여 설명한 반도체 소자(1000) 또는 도 2를 참조하여 설명한 반도체 소자(1000a)가 제조될 수 있다.
일부 실시예에서, 도 9b에 도시된 제2 게이트 스페이서(242)를 형성하는 단계 전에 도 8b에 도시된 제2 핀 구조체(220) 내에 제2 리세스(220R)를 형성하는 단계가 생략될 수 있다. 따라서 도 3에 도시된 바와 같이 제2 게이트 스페이서(242)의 하면의 최상부(242T)는 제2 핀 구조체(220)의 상면의 최상부(220T)와 같은 높이에 형성될 수 있다. 제2 게이트 스페이서(242)의 하면의 최상부(242T)는 제2 핀 구조체(220)의 상면의 최상부(220T)와 같은 높이에 형성되므로 일부 실시예에서 제2 소스/드레인 구조체(250)의 상면의 최상부(250T)는 제2 핀 구조체(220)의 상면의 최상부(220T)와 같은 높이에 형성되거나 제2 핀 구조체(220)의 상면의 최상부(220T)보다 위에 형성될 수 있다. 이와 같은 방법으로 도 3을 참조하여 설명한 반도체 소자(1000b)가 제조될 수 있다.
도 15a 내지 도 26b는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 도시한다.
도 15a 및 도 15b를 참조하면, 기판(10)의 제1 영역(R1) 상에 제1 핀 구조체(120')가 형성될 수 있고, 기판(10)의 제2 영역(R2) 상에 제2 핀 구조체(220')가 형성될 수 있다. 제1 핀 구조체(120')는 수직 방향으로 서로 이격된 복수의 제1 채널(120a 내지 120d) 및 복수의 제1 채널(120a 내지 120d) 사이에 각각 위치하는 복수의 제1 희생 층(184a 내지 184c)을 포함할 수 있고, 제2 핀 구조체(220')는 수직 방향으로 서로 이격된 복수의 제2 채널(220a 내지 220d) 및 복수의 제2 채널(220a 내지 220d) 사이에 각각 위치하는 복수의 제2 희생 층(284a 내지 284c)을 포함할 수 있다. 복수의 제1 채널(120a 내지 120d) 및 복수의 제2 채널(220a 내지 220d)은 반도체 물질을 포함할 수 있고, 복수의 제1 희생 층(184a 내지 184c) 및 복수의 제2 희생 층(284a 내지 284c)은 다른 반도체 물질을 포함할 수 있다. 예를 들어, 복수의 제1 채널(120a 내지 120d) 및 복수의 제2 채널(220a 내지 220d)은 Si을 포함할 수 있고, 복수의 제1 희생 층(184a 내지 184c) 및 복수의 제2 희생 층(284a 내지 284c)은 SiGe을 포함할 수 있다.
예를 들어, 에피택시얼 성장을 사용하여 기판(10)의 제1 영역(R1) 및 제2 영역(R2) 상에 복수의 희생 층 및 복수의 채널 층을 교대로 적층하고, 복수의 희생 층, 복수의 채널 층, 및 기판(10)의 상부를 식각함으로써 제1 핀 구조체(120') 및 제2 핀 구조체(220')가 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 기판(10) 상에 제1 핀 구조체(120')의 하부의 측면들 및 제2 핀 구조체(220')의 하부의 측면들을 둘러싸는 소자 분리 층(60)이 형성될 수 있다. 소자 분리 층(60)을 형성하는 단계에 대한 설명은 도 6a 및 도 6b를 참조하여 설명한 바와 같다.
도 17a 및 도 17b를 참조하면, 제1 핀 구조체(120') 상에 제1 더미 게이트 구조체들(180)이 형성될 수 있고, 제2 핀 구조체(220') 상에 제2 더미 게이트 구조체들(280)이 형성될 수 있다. 제1 더미 게이트 구조체들(180) 및 제2 더미 게이트 구조체들(280)을 형성하는 단계에 대한 설명은 도 7a 및 도 7b를 참조하여 설명한 바와 같다.
도 18a 및 도 18b를 참조하면, 제1 더미 게이트 구조체(180)를 식각 마스크로 사용하여 제1 최상 채널(120d)의 상부를 식각함으로써 제1 최상 채널(120d) 내에 제1 리세스(120R)가 형성될 수 있다. 일부 실시예에서, 제2 더미 게이트 구조체(280)를 식각 마스크로 사용하여 제2 최상 채널(220d)의 상부를 식각함으로써 제2 최상 채널(220d) 내에 제2 리세스(220R)가 형성될 수 있다. 다른 실시예에서, 제2 리세스(220R)를 형성하는 단계는 생략될 수 있다.
도 19a 및 도 19b를 참조하면, 제1 더미 게이트 구조체(180)의 측면 상의 제1 게이트 스페이서(142), 및 제2 더미 게이트 구조체(280)의 측면 상의 제2 게이트 스페이서(242)가 형성될 수 있다. 예를 들어, 제1 더미 게이트 구조체(180), 제1 핀 구조체(120'), 제2 더미 게이트 구조체(280), 제2 핀 구조체(220'), 및 소자 분리 층(60) 상에 스페이서 층을 형성하고, 이후 상기 스페이서 층을 이방성 식각함으로써 제1 게이트 스페이서(142) 및 제2 게이트 스페이서(242)가 형성될 수 있다. 일부 실시예에서, 제1 핀 구조체(120')의 측면 상의 제1 핀 스페이서(미도시) 및 제2 핀 구조체(220')의 측면 상의 제2 핀 스페이서(미도시)가 더 형성될 수 있다.
제1 리세스(120R)로 인하여, 제1 게이트 스페이서(142)의 하면의 최상부(142T)는 제1 최상 채널(120d)의 상면의 최상부(120T)보다 낮게 형성될 수 있다. 일부 실시예에서, 제2 리세스(220R)로 인하여, 제2 게이트 스페이서(242)의 하면의 최상부(242T)는 제2 최상 채널(220d)의 상면의 최상부(220T)보다 낮게 형성될 수 있다. 제2 리세스(220R)를 형성하는 단계가 생략되는 다른 실시예에서, 제2 게이트 스페이서(242)의 하면의 최상부(242T)는 제2 최상 채널(220d)의 상면의 최상부(220T)와 동일 높이에 형성될 수 있다.
도 20a 및 도 20b를 참조하면, 제1 리세스(120R)가 제1 최하 채널(120a)의 상면보다 아래까지 연장되도록 제1 핀 구조체(120')가 수직 방향으로 더 식각될 수 있다. 일부 실시예에서, 제1 리세스(120R)의 측면의 적어도 일부가 제1 게이트 스페이서(142)의 외측면(142O)보다 제1 더미 게이트 구조체(180)에 수평 방향(Y 방향)으로 더 가깝게 형성되도록 제1 핀 구조체(120')는 수평 방향(예컨대 Y 방향)으로 더 식각될 수 있다. 즉, 제1 리세스(120R)에 이방성 식각 및 등방성 식각이 수행될 수 있다.
또한, 제2 리세스(220R)가 제2 최하 채널(220a)의 상면보다 아래까지 연장되도록 제2 핀 구조체(220')가 수직 방향으로 더 식각될 수 있다. 일부 실시예에서, 제2 리세스(220R)는 제1 리세스(120R)보다 깊게 형성될 수 있다. 즉, 제2 핀 구조체(220')의 상면의 최하부(220B)가 제1 핀 구조체(120')의 상면의 최하부(120B)보다 아래가 되도록 제2 핀 구조체(220')가 식각될 수 있다. 일부 실시예에서, 제2 리세스(220R)의 측면의 적어도 일부가 제2 게이트 스페이서(242)의 외측면(242O)보다 제2 더미 게이트 구조체(280)에 수평 방향(Y 방향)으로 더 가깝게 형성되도록 제2 핀 구조체(220')는 수평 방향(예컨대 Y 방향)으로 더 식각될 수 있다. 즉, 제2 리세스(220R)에 이방성 식각 및 등방성 식각이 수행될 수 있다.
도 21a 및 도 21b를 참조하면, 각각의 제1 희생 층(184a 내지 184c)의 측부를 식각함으로써 복수의 제1 채널들(120a 내지 120c)의 상면, 복수의 제1 채널들(120b 내지 120d)의 하면, 및 복수의 제1 희생 층(184a 내지 184c)의 측면을 노출시키는 복수의 제1 개구(미도시)를 형성하고, 상기 복수의 제1 개구 내에 각각 복수의 제1 내부 스페이서(146)를 형성할 수 있다. 예를 들어, 상기 복수의 제1 개구 중 제1 최하 개구는 제1 최하 채널(120a)의 상면, 제1 최하 채널(120a) 위의 제1 채널(120b)의 하면, 및 제1 최하 희생 층(184a)의 측면을 노출시킬 수 있고, 상기 복수의 제1 개구 중 제1 최상 개구는 제1 최상 채널(120d)의 하면, 제1 최상 채널(120d) 아래의 제1 채널(120c)의 상면, 및 제1 최상 희생 층(184c)의 측면을 노출시킬 수 있다.
마찬가지로, 각각의 제2 희생 층(284a 내지 284c)의 측부를 식각함으로써 복수의 제2 채널들(220a 내지 220c)의 상면, 복수의 제2 채널들(220b 내지 220d)의 하면, 및 복수의 제2 희생 층(284a 내지 284c)의 측면을 노출시키는 복수의 제2 개구(미도시)를 형성하고, 상기 복수의 제2 개구 내에 각각 복수의 제2 내부 스페이서(246)를 형성할 수 있다. 예를 들어, 상기 복수의 제2 개구 중 제2 최하 개구는 제2 최하 채널(220a)의 상면, 제2 최하 채널(220a) 위의 제2 채널(220b)의 하면, 및 제2 최하 희생 층(284a)의 측면을 노출시킬 수 있고, 상기 복수의 제2 개구 중 제2 최상 개구는 제2 최상 채널(220d)의 하면, 제2 최상 채널(220d) 아래의 제2 채널(220c)의 상면, 및 제2 최상 희생 층(284c)의 측면을 노출시킬 수 있다.
도 22a 및 도 22b를 참조하면, SEG를 사용하여 제1 핀 구조체(120')의 제1 리세스(120R) 내의 제1 소스/드레인 구조체(150) 및 제2 핀 구조체(220')의 제2 리세스(220R) 내의 제2 소스/드레인 구조체(250)가 형성될 수 있다. 예를 들어, 제1 리세스(120R) 내에 제1 소스/드레인 층 내지 제3 소스/드레인 층(151 내지 153)이 형성되고, 제2 리세스(220R) 내에 제1 소스 드레인 층 내지 제3 소스/드레인 층(251 내지 253)이 형성될 수 있다.
도 23을 참조하면, 일부 실시예에서, SEG를 사용하여 제2 소스/드레인 구조체(250)를 더 성장시킬 수 있다. 예를 들어, 제2 핀 구조체(220')의 제2 리세스(220R) 내에, 예컨대 제3 소스/드레인 층(253) 상에 제4 소스/드레인 층(254)이 형성될 수 있다. 제2 소스/드레인 구조체(250)를 더 성장시키는 동안 제1 소스/드레인 구조체(150)의 성장은 억제될 수 있다.
도 24a 및 도 24b를 참조하면, 일부 실시예에서, SEG를 사용하여 제1 소스/드레인 구조체(150) 및 제2 소스/드레인 구조체(250)가 더 성장될 수 있다. 예를 들어, 제1 리세스(120R) 내의 캡핑 층(155) 및 제2 리세스(220R) 내의 캡핑 층(255)이 형성될 수 있다.
제1 게이트 스페이서(142)의 하면의 최상부(142T)가 제1 최상 채널(120d)의 상면의 최상부(120T)보다 아래에 형성되므로, 제1 소스/드레인 구조체(150)의 상면의 최상부(150T)는 제1 최상 채널(120d)의 상면의 최상부(120T)보다 아래에 형성될 수 있다. 일부 실시예에서, 예를 들어, 제2 게이트 스페이서(242)의 하면의 최상부(242T)가 제2 최상 채널(220d)의 상면의 최상부(220T)보다 아래에 형성되는 경우, 제2 소스/드레인 구조체(250)의 상면의 최상부(250T)는 제2 최상 채널(220d)의 상면의 최상부(220T)보다 아래에 형성될 수 있다. 제2 게이트 스페이서(242)의 하면의 최상부(242T)가 제2 최상 채널(220d)의 상면의 최상부(220T)와 같은 높이에 형성되는 다른 실시예에서, 제2 소스/드레인 구조체(250)의 상면의 최상부(250T)는 제2 최상 채널(220d)의 상면의 최상부(220T)와 동일 높이에 형성되거나 제2 최상 채널(220d)의 상면의 최상부(220T)보다 위에 형성될 수 있다. 제1 소스/드레인 구조체(150) 및 제2 소스/드레인 구조체(250)를 성장시키는 단계에 대한 자세한 설명은 도 11a 내지 도 12b를 참조하여 설명한 바와 같다.
도 25a 및 도 25b를 참조하면, 층간 절연 층(90)이 제1 소스/드레인 구조체(150), 제2 소스/드레인 구조체(250), 제1 게이트 스페이서(142), 제2 게이트 스페이서(242), 및 소자 분리 층(60) 상에 형성될 수 있다. 층간 절연 층(90)을 형성하는 동안 제1 더미 게이트 마스크 층(183, 도 24a 참조) 및 제2 더미 게이트 마스크 층(283, 도 24b 참조)도 제거될 수 있다. 층간 절연 층(90)을 형성하는 단계에 대한 자세한 설명은 도 13a 및 도 13b를 참조하여 설명한 바와 같다.
도 26a 및 도 26b를 참조하면, 제1 더미 게이트 구조체(180, 도 25a 참조) 및 복수의 제1 희생 층(184a 내지 184c, 도 25a 참조)을 제거함으로써 제1 개구(OP1)가 형성되고, 제2 더미 게이트 구조체(280, 도 25b 참조), 및 복수의 제2 희생 층(284a 내지 284c, 도 25b 참조)을 제거함으로써 제2 개구(OP2)가 형성될 수 있다. 제1 개구(OP1)는 복수의 제1 채널(120a 내지 120d)의 상면, 복수의 제1 채널(120b 내지 120d)의 하면, 제1 게이트 스페이서(142)의 내측면(142I), 및 제1 내부 스페이서(146)의 내측면(146I)을 노출시킬 수 있고, 제2 개구(OP2)는 복수의 제2 채널(220a 내지 220d)의 상면, 복수의 제2 채널(220b 내지 220d)의 하면, 제2 게이트 스페이서(242)의 내측면(242I), 및 제2 내부 스페이서(246)의 내측면(246I)을 노출시킬 수 있다.
제1 개구(OP1) 내에는 제1 게이트 구조체(130, 도 4a 참조)가 형성될 수 있고, 제2 개구(OP2) 내에는 제2 게이트 구조체(230, 도 4b 참조)가 형성될 수 있다. 예를 들어, 제1 개구(OP1)를 통해 노출된 복수의 제1 채널(120a 내지 120d)의 부분들, 제1 게이트 스페이서(142)의 부분들, 및 제1 내부 스페이서(146)의 내측면(146I), 제2 개구(OP2)를 통해 노출된 복수의 제2 채널(220a 내지 220d)의 부분들, 제2 게이트 스페이서(242)의 부분들, 및 제2 내부 스페이서(246)의 내측면(246I) 상에 게이트 절연 층 및 게이트 전극 층을 차례로 형성하고, 층간 절연 층(90)이 노출되도록 상기 게이트 절연 층 및 상기 게이트 전극 층을 평탄화함으로써 제1 게이트 구조체(130, 도 4a 참조) 및 제2 게이트 구조체(230, 도 4b 참조)가 형성될 수 있다.
도 15a 내지 도 26b를 참조하여 설명한 방법에 따라 도 4a 및 도 4b를 참조하여 설명한 반도체 소자(2000)가 제조될 수 있다.
본 개시의 실시예들은 본 개시의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 개시의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 기판, 60: 소자 분리 층, 90: 층간 절연 층, 120, 220: 핀 구조체, 120a 내지 120d, 220a 내지 220d: 채널, 130, 230: 게이트 구조체, 131, 231: 게이트 절연 층, 132, 232: 게이트 전극 층, 142, 242: 게이트 스페이서, 144, 244: 핀 스페이서, 150, 250: 소스/드레인 구조체, 151 내지 153, 251 내지 254: 소스/드레인 층, 155, 255: 캡핑 층, 180, 280: 더미 게이트 구조체, 181, 281: 더미 게이트 절연 층, 182, 282: 더미 게이트 전극 층, 183, 283: 더미 게이트 마스크 층, 184a 내지 184d, 284a 내지 284d: 희생 층

Claims (10)

  1. 기판;
    상기 기판 상의 핀 구조체;
    상기 핀 구조체 상의 게이트 구조체;
    상기 게이트 구조체의 측면 상의 게이트 스페이서; 및
    상기 핀 구조체 상의 소스/드레인 구조체를 포함하고,
    상기 게이트 스페이서의 하면의 최상부는 상기 핀 구조체의 상면의 최상부보다 아래이고,
    상기 소스/드레인 구조체의 상면의 최상부는 상기 핀 구조체의 상면의 최상부보다 아래이고,
    상기 소스/드레인 구조체의 상기 상면의 최상부는 상기 게이트 스페이서에 의해 덮인 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 게이트 스페이서는 상기 게이트 구조체와 접하는 내측면 및 상기 내측면과 대향하는 외측면을 가지고,
    상기 소스/드레인 구조체는 상기 게이트 스페이서의 상기 외측면보다 상기 게이트 구조체에 수평 방향으로 더 가까운 부분을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 게이트 스페이서의 하면의 최상부는 상기 핀 구조체의 상면의 최하부보다 위인 것을 특징으로 하는 반도체 소자.
  4. 제1 영역 및 제2 영역을 가지는 기판;
    상기 기판의 제1 영역 상의 제1 핀 구조체;
    상기 기판의 제2 영역 상의 제2 핀 구조체;
    상기 제1 핀 구조체 상에 위치하는 제1 게이트 구조체;
    상기 제2 핀 구조체 상에 위치하는 제2 게이트 구조체;
    상기 제1 게이트 구조체의 측면 상의 제1 게이트 스페이서;
    상기 제2 게이트 구조체의 측면 상의 제2 게이트 스페이서;
    상기 제1 핀 구조체 상의 제1 소스/드레인 구조체; 및
    상기 제2 핀 구조체 상의 제2 소스/드레인 구조체를 포함하고,
    상기 제1 게이트 스페이서의 하면의 최상부는 상기 제1 핀 구조체의 상면의 최상부보다 아래이고,
    상기 제1 소스/드레인 구조체의 상면의 최상부는 상기 제1 핀 구조체의 상면의 최상부보다 아래인 것을 특징으로 하는 반도체 소자.
  5. 제4 항에 있어서,
    상기 제1 소스/드레인 구조체는 제1 소스/드레인 층 및 상기 제1 소스/드레인 층 바로 상의 캡핑 층을 포함하고,
    상기 제2 소스/드레인 구조체는 제2 소스/드레인 층, 상기 제2 소스/드레인 층 상의 제3 소스/드레인 층, 및 상기 제3 소스/드레인 층 상의 캡핑 층을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 제1 소스/드레인 구조체의 상기 제1 소스/드레인 층의 Si 농도는 상기 제1 소스/드레인 구조체의 상기 캡핑 층의 Si 농도보다 낮고,
    상기 제2 소스/드레인 구조체의 상기 제2 소스/드레인 층의 Si 농도는 상기 제2 소스/드레인 구조체의 상기 캡핑 층의 Si 농도보다 낮은 것을 특징으로 하는 반도체 소자.
  7. 제5 항에 있어서,
    상기 제2 소스/드레인 구조체의 상기 제3 소스/드레인 층의 Si 농도는 상기 제2 소스/드레인 구조체의 상기 제2 소스/드레인 층의 Si 농도보다 낮은 것을 특징으로 하는 반도체 소자.
  8. 제4 항에 있어서,
    상기 제1 핀 구조체의 상면의 최상부로부터 상기 제1 핀 구조체의 상면의 최하부까지 수직 방향 거리는 상기 제2 핀 구조체의 상면의 최상부로부터 상기 제2 핀 구조체의 상면의 최하부까지 수직 방향 거리보다 작은 것을 특징으로 하는 반도체 소자.
  9. 제1 영역 및 제2 영역을 가지는 기판;
    상기 기판의 제1 영역 상의 복수의 제1 핀 구조체;
    상기 기판의 제2 영역 상의 복수의 제2 핀 구조체;
    상기 복수의 제1 핀 구조체 상에 각각 위치하는 복수의 제1 게이트 구조체;
    상기 복수의 제2 핀 구조체 상에 위치하는 제2 게이트 구조체;
    상기 복수의 제1 게이트 구조체의 측면들 상에 각각 위치하는 복수의 제1 게이트 스페이서;
    상기 제2 게이트 구조체의 측면 상에 위치하는 제2 게이트 스페이서;
    상기 복수의 제1 핀 구조체 상에 각각 위치하는 복수의 제1 소스/드레인 구조체; 및
    상기 복수의 제2 핀 구조체 상에 위치하는 제2 소스/드레인 구조체를 포함하고,
    상기 복수의 제1 게이트 스페이서 각각의 하면의 최상부는 상기 복수의 제1 핀 구조체 각각의 상면의 최상부보다 아래이고,
    상기 복수의 제1 소스/드레인 구조체 각각의 상면의 최상부는 상기 복수의 제1 핀 구조체 각각의 상면의 최상부보다 아래이고,
    상기 복수의 제1 소스/드레인 구조체 각각 및 상기 제2 소스/드레인 구조체는 다층 구조를 가지고, 상기 복수의 제1 소스/드레인 구조체 각각을 구성하는 층들의 수는 상기 제2 소스/드레인 구조체를 구성하는 층들의 수보다 적은 것을 특징으로 하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 복수의 제1 소스/드레인 구조체는 서로 이격되고, 상기 제2 소스/드레인 구조체는 상기 복수의 제2 핀 구조체 모두와 접촉하는 것을 특징으로 하는 반도체 소자.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102814794B1 (ko) * 2019-07-23 2025-05-29 삼성전자주식회사 반도체 소자
US11862712B2 (en) * 2020-02-19 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of semiconductor device fabrication including growing epitaxial features using different carrier gases
US11444199B2 (en) * 2020-08-03 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US20220359679A1 (en) * 2021-05-05 2022-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Backside source/drain contacts and methods of forming the same
CN120050965B (zh) * 2025-02-21 2025-12-23 中国科学院微电子研究所 一种互补场效应晶体管的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160126334A1 (en) * 2014-11-05 2016-05-05 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
US20170133508A1 (en) * 2015-03-13 2017-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain regions for fin field effect transistors and methods of forming same
US20170229558A1 (en) 2016-02-08 2017-08-10 International Business Machines Corporation Vertical transistor device
US20190140064A1 (en) 2017-11-09 2019-05-09 International Business Machines Corporation Transistor with asymmetric spacers

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10163724B2 (en) 2012-03-01 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method of manufacturing same
US20140151639A1 (en) * 2012-12-03 2014-06-05 International Business Machines Corporation Nanomesh complementary metal-oxide-semiconductor field effect transistors
CN105027291A (zh) 2013-03-29 2015-11-04 英特尔公司 具有延伸凹陷的间隔体和源极/漏极区域的晶体管架构及其制造方法
KR102068980B1 (ko) 2013-08-01 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102155181B1 (ko) 2014-01-28 2020-09-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102216511B1 (ko) 2014-07-22 2021-02-18 삼성전자주식회사 반도체 소자
KR102259080B1 (ko) 2014-09-23 2021-06-03 삼성전자주식회사 반도체 소자 및 그 제조방법
US9287382B1 (en) 2014-11-06 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for semiconductor device
US9590102B2 (en) 2015-04-15 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR20160128539A (ko) * 2015-04-28 2016-11-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102395073B1 (ko) 2015-06-04 2022-05-10 삼성전자주식회사 반도체 소자
US10032873B2 (en) * 2015-09-15 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
KR102480447B1 (ko) 2015-11-20 2022-12-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102486477B1 (ko) 2016-05-31 2023-01-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102491538B1 (ko) * 2016-11-30 2023-01-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10707328B2 (en) 2016-11-30 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming epitaxial fin structures of finFET
US9953875B1 (en) 2016-11-30 2018-04-24 Taiwan Semiconductor Manufacturing Company Contact resistance control in epitaxial structures of finFET
US11476349B2 (en) 2016-12-15 2022-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structures and methods of forming the same
KR102373630B1 (ko) 2017-05-26 2022-03-11 삼성전자주식회사 반도체 장치
US10204984B1 (en) 2017-08-02 2019-02-12 Globalfoundries Inc. Methods, apparatus and system for forming increased surface regions within EPI structures for improved trench silicide
US10651291B2 (en) * 2017-08-18 2020-05-12 Globalfoundries Inc. Inner spacer formation in a nanosheet field-effect transistor
US10361278B2 (en) * 2017-08-30 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10867866B2 (en) * 2017-10-30 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11411090B2 (en) * 2018-09-27 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structures for gate-all-around devices and methods of forming the same
KR102814794B1 (ko) * 2019-07-23 2025-05-29 삼성전자주식회사 반도체 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160126334A1 (en) * 2014-11-05 2016-05-05 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
US20170133508A1 (en) * 2015-03-13 2017-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain regions for fin field effect transistors and methods of forming same
US20170229558A1 (en) 2016-02-08 2017-08-10 International Business Machines Corporation Vertical transistor device
US20190140064A1 (en) 2017-11-09 2019-05-09 International Business Machines Corporation Transistor with asymmetric spacers

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