[go: up one dir, main page]

JP2019179499A - 半導体装置及び積和演算装置 - Google Patents

半導体装置及び積和演算装置 Download PDF

Info

Publication number
JP2019179499A
JP2019179499A JP2018069791A JP2018069791A JP2019179499A JP 2019179499 A JP2019179499 A JP 2019179499A JP 2018069791 A JP2018069791 A JP 2018069791A JP 2018069791 A JP2018069791 A JP 2018069791A JP 2019179499 A JP2019179499 A JP 2019179499A
Authority
JP
Japan
Prior art keywords
resistance element
semiconductor device
product
resistance value
resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018069791A
Other languages
English (en)
Inventor
小林　俊之
Toshiyuki Kobayashi
俊之 小林
類 森本
Rui Morimoto
類 森本
潤 奥野
Jun Okuno
潤 奥野
塚本　雅則
Masanori Tsukamoto
雅則 塚本
悠介 周藤
Yusuke Shudo
悠介 周藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Sony Semiconductor Solutions Corp
Original Assignee
Sony Corp
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp, Sony Semiconductor Solutions Corp filed Critical Sony Corp
Priority to JP2018069791A priority Critical patent/JP2019179499A/ja
Priority to PCT/JP2019/011016 priority patent/WO2019188457A1/ja
Priority to US17/040,959 priority patent/US11972229B2/en
Priority to DE112019001709.8T priority patent/DE112019001709T5/de
Priority to TW108109050A priority patent/TWI790363B/zh
Publication of JP2019179499A publication Critical patent/JP2019179499A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/5443—Sum of products
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/0499—Feedforward networks
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G06N3/065—Analogue means
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/54—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using elements simulating biological cells, e.g. neuron
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/701—IGFETs having ferroelectric gate insulators, e.g. ferroelectric FETs
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
    • G06F2207/4802—Special implementations
    • G06F2207/4814—Non-logic devices, e.g. operational amplifiers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Software Systems (AREA)
  • Molecular Biology (AREA)
  • Biophysics (AREA)
  • General Health & Medical Sciences (AREA)
  • Mathematical Optimization (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computational Linguistics (AREA)
  • Artificial Intelligence (AREA)
  • Data Mining & Analysis (AREA)
  • Evolutionary Computation (AREA)
  • Neurology (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】シナプスあたりの実装面積をより縮小することで、より高密度の集積化が可能な半導体装置及び積和演算装置を提供する。【解決手段】第１の抵抗値、及び前記第１の抵抗値よりも低い第２の抵抗値を取る不揮発性の可変抵抗素子、及び前記第２の抵抗値よりも抵抗値が高い固定抵抗素子を直列接続した複数のシナプスと、前記複数のシナプスに流れる電流の総和を出力する出力線と、を備える、半導体装置。【選択図】図３

Description

本開示は、半導体装置及び積和演算装置に関する。
近年、機械学習の１つであるニューラルネットワーク（人工ニューラルネットワークとも称する）が注目されている。ニューラルネットワークは、ニューロン間の結合であるシナプスに抵抗器を対応させることで、オームの法則及びキルヒホッフの電流則を応用したアナログ回路として実装することが可能である。
そのため、ニューラルネットワークを実現するアナログ回路の構成について様々な検討が行われている。例えば、下記の特許文献１には、２つの電界効果トランジスタと、１つのキャパシタを用いて１つのシナプスを形成したニューラルネットワーク装置が開示されている。特許文献１に開示されたニューラルネットワーク装置では、シナプス抵抗となる第１の電界効果トランジスタのゲートに蓄積される電荷量を第２の電界効果トランジスタで制御することで、第１の電界効果トランジスタのチャネル抵抗を制御している。
特開２０１７−１３０１９５号公報
しかし、上記の特許文献１に開示されるニューラルネットワーク装置では、第１の電界効果トランジスタのチャネル抵抗を長時間保つために、第１の電界効果トランジスタのゲートの負荷容量を大きくする必要があった。また、リーク電流を抑制するために、第２の電界効果トランジスタの占有面積を大きくする必要があった。そのため、上記の特許文献１に開示されるニューラルネットワーク装置は、シナプスあたりの実装面積が大きくなってしまうため、集積化が困難であった。
そこで、本開示では、シナプスあたりの実装面積をより縮小することで、より高密度の集積化が可能な、新規かつ改良された半導体装置及び積和演算装置を提案する。
本開示によれば、第１の抵抗値、及び前記第１の抵抗値よりも低い第２の抵抗値を取る不揮発性の可変抵抗素子、及び前記第２の抵抗値よりも抵抗値が高い固定抵抗素子を直列接続した複数のシナプスと、前記複数のシナプスに流れる電流の総和を出力する出力線と、を備える、半導体装置が提供される。
また、本開示によれば、第１の抵抗値、及び前記第１の抵抗値よりも低い第２の抵抗値の２値を取る不揮発性の可変抵抗素子、及び前記第２の抵抗値よりも抵抗値が高い固定抵抗素子を直列接続した複数のシナプスと、前記複数のシナプスに流れる電流の総和を出力する出力線と、を備える、積和演算装置が提供される。
本開示によれば、電源を供給することなく抵抗値を長時間保持することができる不揮発性の可変抵抗素子を用いてシナプスを構成するため、積和演算装置のシナプスあたりの面積を縮小させることが可能である。
以上説明したように本開示によれば、半導体装置及び積和演算装置のシナプスあたりの実装面積をより縮小することで、より高密度の集積化を実現することが可能である。
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
ニューラルネットワークの１つである単層パーセプトロンの模式図である。 積和演算装置の構成の一例を示すブロック図である。 本開示の一実施形態に係る積和演算装置の構成の一例を示す模式的な回路図である。 強誘電体トランジスタのＩｄ−Ｖｇ特性の一例を示すグラフ図である。 強誘電体トランジスタの抵抗の伝導度分布の一例を示すグラフ図である。 固定抵抗素子の抵抗の伝導度分布の一例を示すグラフ図である。 強誘電体トランジスタ及び固定抵抗素子の直列接続の合成抵抗の伝導度分布の一例を示すグラフ図である。 固定抵抗素子及び強誘電体トランジスタの接続を示すために、１つのシナプスを抽出した回路図である。 固定抵抗素子及び強誘電体トランジスタの接続を示すために、１つのシナプスを抽出した回路図である。 シナプスの各々への書き込みの電圧の一例を示す説明図である。 シナプスの各々への消去の電圧の一例を示す説明図である。 シナプスの全体への一括消去の電圧の一例を示す説明図である。 変形例に係る積和演算装置の構成の一例を示す模式的な回路図である。 変形例に係る積和演算装置の構成の一例を示す模式的な回路図である。 変形例に係る積和演算装置の構成の一例を示す模式的な回路図である。 変形例に係る積和演算装置の構成の一例を示す模式的な回路図である。 Ｎ行１列の積和演算装置のシミュレーション結果を示すグラフ図である。 Ｎ行１列の積和演算装置のシミュレーション結果を示すグラフ図である。 Ｎ行１列の積和演算装置のシミュレーション結果を示すグラフ図である。 Ｎ行１列の積和演算装置のシミュレーション結果を示すグラフ図である。 積和演算装置によるニューラルネットワークの一例を説明する説明図である。 異なるオンオフ抵抗比における分類精度のシミュレーション結果を示すグラフ図である。 積層型のトンネル抵抗素子の構造の一例を示す模式図である。 多層積層型のトンネル抵抗素子の構造の一例を示す模式図である。 トンネル接合の積層数が１回であるトンネル抵抗素子の抵抗値の電圧依存性の一例を示すグラフ図である。 トンネル接合の積層数が５回であるトンネル抵抗素子の抵抗値の電圧依存性の一例を示すグラフ図である。 トンネル接合が三次元的なネットワーク構造によって形成されるトンネル抵抗素子の一例を示す模式図である。 トンネル接合が三次元的なネットワーク構造によって形成されるトンネル抵抗素子の一例を示す模式図である。 積和演算装置の構成の他の例を示す模式的な回路図である。 積和演算装置の構成の他の例を示す模式的な回路図である。 整流機能を付加したシナプスの構成の他の例を示す回路図である。 整流機能を付加したシナプスの構成の他の例を示す回路図である。 整流機能を付加したシナプスの構成の他の例を示す回路図である。 積和演算装置の平面配置の一例を示す模式図である。 図１７のＡ１−Ａ２線で切断した断面の一例を示す模式図である。 積和演算装置の断面配置の他の例を示す模式図である。 積和演算装置の平面配置の他の例を示す模式図である。 図２０のＡ１−Ａ２線で切断した断面の一例を示す模式図である。 図２０のＢ１−Ｂ２線で切断した断面の一例を示す模式図である。
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
なお、説明は以下の順序で行うものとする。
１．本開示に係る技術的背景
２．積和演算装置の構成
３．積和演算装置の精度
４．画像分類の精度
５．積和演算装置の具体的構造
＜１．本開示に係る技術的背景＞
まず、図１及び図２を参照して、本開示に係る技術的背景について説明する。
ニューラルネットワークは、生体の神経回路網をモデルとした情報処理システムである。ニューラルネットワークは、画像認識、又は画像の圧縮若しくは復元等のデジタル計算機では負荷が高い演算を効率良く実行することができる。このようなニューラルネットワークの１つとして、例えば、層状に並べられた人工ニューロンが隣接層間でのみ結合し、入力側から出力側に一方向にのみ情報が伝搬するパーセプトロンを例示することができる。
図１に単層パーセプトロンの模式図を示す。図１では、１つ１つの円がニューロンを表し、ニューロン間の矢印がシナプスを表している。
図１に示すように、ニューロン［ｉ］からシナプスへの入力信号をｘ［ｉ］とし、ニューロン［ｉ］及びニューロン［ｊ］を結ぶシナプス荷重をｗ［ｉ，ｊ］とし、ニューロン［ｊ］からの出力をｚ［ｊ］とする。このとき、ニューロン［ｊ］への入力ｕ［ｊ］は、ｘ［ｉ］及びｗ［ｉ，ｊ］の積の総和に閾値ｂ［ｊ］（バイアス）を加えた値となる（すなわち、ｕ［ｊ］＝Σ（ｘ［ｉ］×ｗ［ｉ，ｊ］＋ｂ［ｊ］））。ｚ［ｊ］は、ｕ［ｊ］を入力とした活性化関数ｆの出力で決定され（すなわち、ｚ［ｊ］＝ｆ（ｕ［ｊ］）、出力値ｚ［ｎ］が次の階層のニューロンへの入力値になる。
このようなニューラルネットワークにおける積和演算Σ（ｘ［ｉ］×ｗ［ｉ，ｊ］）は、デジタル計算機よりもアナログな積和演算装置の方が高速かつ効率的に実行することができる。
ここで、積和演算装置の構成の一例を図２に示す。
図２に示すように、例えば、積和演算装置は、複数の配線と、複数のシナプス１１とがｎ行ｍ列のマトリクス状に接続されることにより構成される積和演算回路１０と、入力回路２１と、出力回路２２と、を備える。なお、ｎは、１よりも大きい整数であり、ｍは、０よりも大きい整数である。
シナプス１１［ｉ，ｊ］には、入力回路２１から入力配線Ｓ［ｉ］を通じて電圧ＶＳ［ｉ］が印加される。これにより、シナプス１１［ｉ，ｊ］には、シナプス１１の伝導度Ｇ［ｉ，ｊ］（＝１／Ｒ［ｉ，ｊ］）に応じて、電流Ｉ［ｊ］（＝ＶＳ［ｉ］×Ｇ［ｉ，ｊ］）が流れる。シナプス１１の各々の出力は、共通の出力配線Ｂ［ｊ］に接続されており、出力回路２２は、配線Ｂ［ｊ］に流れる電流を測定することで、積和演算結果Σ（ＶＳ［ｉ］×Ｇ［ｉ，ｊ］）を取得することができる。出力回路２２は、出力配線Ｂ［ｊ］に流れる電流の各々を同時かつ並列に測定する。なお、出力回路２２は、必要に応じて、電流電圧変換、アナログデジタル変換、増幅、又は隣接する出力配線との和若しくは差の算出等の機能をさらに備えていてもよい。
なお、出力回路２２では、配線Ｂ［ｊ］に流れる電流を測定する代わりに配線Ｂ［ｊ］の電位を測定し、測定した電位を所定の係数と乗算することで、積和演算結果を算出してもよい。また、バイアスｂ［ｊ］は、例えば、１つの積和演算ごとに複数の出力線と、複数の出力線にそれぞれ接続するシナプスとを設けて、出力回路２２で複数の出力線間の電流の差を計算することによって、又は別系統の電流源又は電圧源を用いて複数の電流源又は電圧源による差を計算することによって実装することができる。
ここで、シナプス１１を複数の電界効果トランジスタで構成する場合、第１の電界効果トランジスタのゲートに蓄積される電荷量を第２の電界効果トランジスタで制御することで、第１の電界効果トランジスタのチャネル抵抗を変化させることが考えられる。ただし、この方法では、第１の電界効果トランジスタのチャネル抵抗の抵抗値を長時間保持するためには、ゲートの負荷容量を大きくすることが必要であった。また、リーク電流を抑制するために、第２の電界効果トランジスタも大きくすることが必要であった。したがって、シナプス１１を複数の電界効果トランジスタで構成した積和演算回路１０を備える積和演算装置では、シナプス１１あたりの面積が大きくなるため、高密度の集積化を実現することが困難であった。
本開示の一実施形態に係る積和演算装置では、不揮発性の可変抵抗素子を用いてシナプスを構成する。不揮発性の可変抵抗素子は、電源を供給することなく抵抗値を長時間保持することができ、かつ微小寸法でも動作することができるため、積和演算装置のシナプスあたりの面積を縮小させ、より高密度の集積化を実現することが可能である。
＜２．積和演算装置の構成＞
続いて、図３を参照して、本実施形態に係る積和演算装置の構成について説明する。図３は、本実施形態に係る積和演算装置の構成の一例を示す模式的な回路図である。
図３に示すように、積和演算装置は、不揮発性の可変抵抗素子、及び固定抵抗素子を直列接続した複数のシナプス１１０を含む積和演算回路１００と、複数のシナプスへ入力信号を出力する入力回路２１０と、複数のシナプス１１０に流れる電流の総和に基づいて後段の回路への入力信号を計算する出力回路２２０と、複数のシナプス１１０に含まれる不揮発性の可変抵抗素子の抵抗値を制御する列デコーダ２３１及び行デコーダ２３２と、を備える。積和演算回路１００は、複数のシナプス１１０を、例えば、ｎ行ｍ列のマトリクス状に配置することで構成されてもよい。
不揮発性の可変抵抗素子は、トランジスタを用いた不揮発の可変抵抗素子であり、例えば、強誘電体トランジスタ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−ｇａｔｅ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦｅＦＥＴ）、浮遊ゲート型トランジスタ、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型トランジスタ、又はスピントランジスタなどである。
ここでは、本実施形態に係る積和演算装置の詳細について、不揮発性の可変抵抗素子が強誘電体トランジスタ（ＦｅＦＥＴ）である場合を主として説明を行う。ただし、強誘電体トランジスタに代えて、上述した他のトランジスタも使用可能であることは言うまでもない。
強誘電体トランジスタは、ゲート絶縁膜に強誘電体材料を用いた電界効果トランジスタである。強誘電体トランジスタは、ゲート電圧Ｖｇを印加して、強誘電体材料で形成されたゲート絶縁膜の分極を反転させることで、ゲートのスレッショルド電圧Ｖｔを変化させることができる。また、強誘電体トランジスタは、電源等を必要とすることなく、強誘電体材料の分極状態を長時間保持することができる。
強誘電体トランジスタでは、正のゲート電圧を印加した場合、強誘電体トランジスタのＶｔは負の方向にシフトし、負のゲート電圧を印加した場合、強誘電体トランジスタのＶｔは正の方向にシフトする。また、Ｖｔの値は、強誘電材料の種類、印加するゲート電圧の大きさ、及び印加時間等に応じて決定され得る。そのため、強誘電体トランジスタは、一定のゲート電圧（例えば、Ｖｇ＝０Ｖ）で比較すると、異なる２値のチャネル抵抗を取ることができる。
なお、強誘電体材料は、ドメイン構造にて分極するため、原理的には、強誘電体トランジスタの抵抗値を複数の値に調整することも可能であるが、強誘電体材料を中間の分極状態に安定して調整することは容易ではない。そのため、積和演算装置では、強誘電体トランジスタのゲート絶縁膜に十分に強い電界を長時間印加し、分極を上向き又は下向きに飽和させることで、強誘電体トランジスタを２値の抵抗値を取り得る可変抵抗素子として用いる。なお、上述した２つの分極状態は、強誘電体トランジスタの低抵抗状態（オン状態に相当。この時の抵抗値をオン抵抗と称する）と、高抵抗状態（オフ状態に相当。この時の抵抗値をオフ抵抗と称する）とに対応する。
強誘電体トランジスタの２つの分極状態におけるドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）の一例を示すグラフ図を図４に示す。
図４に示すように、強誘電体トランジスタでは、分極状態に応じてＶｔが大きく異なる。なお、２つの分極状態におけるＶｔの差は、メモリウインドウＭＷとも称される。ここで、強誘電体材料にて形成されたゲート絶縁膜の分極状態は、強誘電体トランジスタごとに異なり、ＭＷ及びＶｔは一定の分布を示す。例えば、酸化ハフニウム（ＨｆＯ２）をゲート絶縁膜に用いた強誘電体トランジスタのＭＷの平均値は、３４ｎｍ〜５００ｎｍの素子サイズで０．３６Ｖ〜０．７７Ｖであり、標準偏差は０．２８Ｖ〜０．１７Ｖである。すなわち、強誘電体トランジスタでは、２つの分極状態の抵抗値は、それぞれ幅広い分布を示す（すなわち、ばらつきが大きい）。
抵抗値の分布が大きい強誘電体トランジスタをシナプス１１０に用いた場合、シナプス抵抗の設定値と実際値との誤差が大きくなるため、積和演算の精度が著しく低下する可能性がある。
そこで、積和演算装置では、図３に示すように、不揮発性の可変抵抗素子である強誘電体トランジスタに、さらに固定抵抗素子を直列に接続してシナプス１１０を構成してもよい。これによれば、積和演算装置は、シナプス１１０の全体での抵抗値の分布を抑制することが可能である。なお、固定抵抗素子は、１つ設けられてもよく、直列に複数設けられてもよい。
具体的には、固定抵抗素子は、強誘電体トランジスタのオン抵抗よりも抵抗値が高いものが用いられる。固定抵抗素子は、抵抗値が固定されているため、抵抗値が可変な強誘電体トランジスタよりも抵抗値の分布を小さくすることができる。したがって、固定抵抗素子を強誘電体トランジスタに直列に接続することによって、シナプス１１０全体での合成抵抗の分布を抑制することができる。
図５Ａ〜図５Ｃにて、強誘電体トランジスタの抵抗、固定抵抗素子の抵抗、強誘電体トランジスタ及び固定抵抗素子の直列接続の合成抵抗の伝導度分布の一例をそれぞれ示す。なお、図５Ａでは、図４で表される平均特性を有し、Ｖｔの標準偏差σＶｔが０．１５Ｖである強誘電体トランジスタの伝導度分布を示す。また、図５Ｂでは、抵抗の平均値μＲが１ＧΩであり、標準偏差σＲが０．０５μＲである固定抵抗素子の伝導度分布を示す。図５Ｃでは、は、上述した強誘電体トランジスタ及び固定抵抗素子の合成抵抗の伝導度分布を示す。
図５Ａ〜図５Ｃを参照すると、強誘電体トランジスタに１ＧΩの固定抵抗素子を直列に接続した場合、オフ状態の伝導度分布は、強誘電体トランジスタのみの伝導度分布とほぼ等しくなることがわかる。一方で、オン状態の伝導度分布は、固定抵抗素子のみの伝導度分布とほぼ等しくなることがわかる。このとき、強誘電体トランジスタ及び固定抵抗素子の合成抵抗の伝導度分布を標準正規分布で近似すると、平均値で規格化したオン状態の標準偏差は、強誘電体トランジスタのみの伝導度分布と比較して約１／１０になり、大幅に改善されることがわかる。したがって、強誘電体トランジスタに固定抵抗素子を直列に接続してシナプス１１０を構成することで、本実施形態に係る積和演算装置は、シナプス１１０の全体でのオン状態の抵抗値の分布を抑制することができる。
ここで、固定抵抗素子は、強誘電体トランジスタの入力側（すなわり、入力回路２１０が設けられる側）又は出力側（すなわり、出力回路２２０が設けられる側）のいずれに接続されていてもよい。例えば、図３に示すように、固定抵抗素子は、強誘電体トランジスタの入力側に接続されていてもよい。または、図６Ａに示すように、シナプス１１０Ａにおいて、固定抵抗素子は、強誘電体トランジスタの出力側に接続されていてもよい。さらには、図６Ｂのように、シナプス１１０Ｂにおいて、固定抵抗素子は、強誘電体トランジスタの入力側及び出力側の両方に接続されていてもよい。
ただし、強誘電体トランジスタがｎ型の場合、固定抵抗素子は、強誘電体トランジスタの入力側に接続されてもよい。一方、強誘電体トランジスタがｐ型の場合、固定抵抗素子は、強誘電体トランジスタの出力側に接続されてもよい。この構成によれば、積和演算装置は、固定抵抗素子を設けることで生じる強誘電体トランジスタへの基板バイアス効果を小さくすることができるため、強誘電体トランジスタの閾値電圧の変動を抑制することができる。なお、固定抵抗素子を強誘電体トランジスタの入力側及び出力側の両方に設けた場合、積和演算装置の製造効率を向上させることができる場合がある。
図３に示す積和演算装置では、例えば、入力回路２１０から入力信号（入力ベクトル）ｘ［ｉ］が電圧として入力され、シナプス１１０の各々を流れる電流の総和が出力回路２２０で検出される。または、積和演算装置は、入力回路２１０からシナプス１１０の各々に一定の電圧を印加し、かつ行デコーダ２３２を用いて強誘電体トランジスタのオンオフを制御することでも、入力信号（入力ベクトル）ｘ［ｉ］を入力することが可能である。
例えば、入力信号ｘ［ｉ］が０Ｖ又は１Ｖである場合、入力回路２１０から直接、入力信号［ｉ］を積和演算回路１００に入力してもよい。または、強誘電体トランジスタをゲート電圧が０Ｖのときは必ずオフ状態となるように設定した上で、入力回路２１０から常に１Ｖを印加し、演算を行う時に強誘電体トランジスタのゲートに正の電圧を印加して強誘電体トランジスタをオン状態にすることでも、入力信号［ｉ］を積和演算回路１００に入力することができる。
なお、ゲート配線Ｗ［ｎ］は、入力配線Ｓ［ｎ］ではなく出力配線Ｂ［ｍ］と平行な方向にて積和演算回路１００から引き出されてもよい。
また、シナプス１１０の各々の重み（すなわち、抵抗値）の書き込みは、例えば、行デコーダ２３２及び列デコーダ２３１を用いて、強誘電体トランジスタのゲートに電圧を印加することで行うことができる。
図７Ａ〜図７Ｃを参照して、シナプス１１０の各々への書き込み（すなわち、低抵抗化）又は消去（すなわち、高抵抗化）の具体例について説明する。図７Ａは、シナプス１１０の各々への書き込みの電圧の一例を示す説明図であり、図７Ｂは、シナプス１１０の各々への消去の電圧の一例を示す説明図であり、図７Ｃは、シナプス１１０の全体への一括消去の電圧の一例を示す説明図である。なお、図７Ａ〜図７Ｃでは、積和演算回路１００の部分のみを抽出しており、入力回路２１０及び出力回路２２０の記載は省略した。
図７Ａに示すように、シナプス１１０に重みを書き込む場合、行デコーダ２３２は、選択したシナプス１１０の強誘電体トランジスタのゲートに接続する配線にＶＤＤを印加し、その他の配線にはＶＤＤ／３を印加する。また、列デコーダ２３１は、選択したシナプス１１０の強誘電体トランジスタのソース又はドレインに接続する配線に０Ｖを印加し、その他の配線には２ＶＤＤ／３を印加する。さらに、入力回路２１０は、すべての入力線に２ＶＤＤ／３を印加する。
これによれば、選択したシナプス１１０の強誘電体トランジスタのゲート絶縁膜には、ゲート側を正とするＶＤＤの電位差が印加される。一方、シナプス１１０と同列のシナプスの強誘電体トランジスタのゲート絶縁膜には、ＶＤＤ／３（＝ＶＤＤ／３−０Ｖ）の電位差が印加され、シナプス１１０と同行のシナプスの強誘電体トランジスタのゲート絶縁膜には、ＶＤＤ／３（＝ＶＤＤ−２ＶＤＤ／３）の電位差が印加され、その他のシナプスの強誘電体トランジスタのゲート絶縁膜には、ＶＤＤ／３（＝２ＶＤＤ／３−ＶＤＤ／３）の電位差が印加される。したがって、強誘電体トランジスタのゲート絶縁膜の分極が反転する電位差がＶＤＤ及びＶＤＤ／３の間になるように、ＶＤＤの電位を適切に設定することにより、積和演算装置は、選択したシナプス１１０のみに書き込みを行うことができる。
一方、図７Ｂに示すように、シナプス１１０に書き込んだ重みを消去する場合、行デコーダ２３２は、選択したシナプス１１０の強誘電体トランジスタのゲートに接続する配線に０Ｖを印加し、その他の配線には２ＶＤＤ／３を印加する。また、列デコーダ２３１は、選択したシナプス１１０の強誘電体トランジスタのソース又はドレインに接続する配線にＶＤＤを印加し、その他の配線にはＶＤＤ／３を印加する。さらに、入力回路２１０は、すべての入力線にＶＤＤ／３を印加する。
これによれば、選択したシナプス１１０の強誘電体トランジスタのゲート絶縁膜には、ゲート側を負とするＶＤＤの電位差が印加される。一方、シナプス１１０と同列のシナプスの強誘電体トランジスタのゲート絶縁膜には、ＶＤＤ／３（＝ＶＤＤ−２ＶＤＤ／３）の電位差が印加され、シナプス１１０と同行のシナプスの強誘電体トランジスタのゲート絶縁膜には、ＶＤＤ／３（＝０−ＶＤＤ／３）の電位差が印加され、その他のシナプスの強誘電体トランジスタのゲート絶縁膜には、ＶＤＤ／３（＝２ＶＤＤ／３−ＶＤＤ／３）の電位差が印加される。したがって、強誘電体トランジスタのゲート絶縁膜の分極が反転する電位差がＶＤＤ及びＶＤＤ／３の間になるように、ＶＤＤの電位を適切に設定することにより、積和演算装置は、選択したシナプス１１０のみに消去を行うことができる。
また、図７Ｃに示すように、積和演算装置では、積和演算回路１００が形成される基板に基板電圧Ｖｓｕｂを印加することで、全てのシナプス１１０に対して一括消去を行うことも可能である。具体的には、基板電圧ＶｓｕｂとしてＶＤＤを印加し、行デコーダ２３２及び列デコーダ２３１は、全ての配線に０Ｖを印加する。さらに、入力回路２１０は、すべての入力線にＶＤＤを印加する。これによれば、全てのシナプス１１０の強誘電体トランジスタのゲート絶縁膜には、ゲート側を負とするＶＤＤの電位差が印加されるため、積和演算装置は、全てのシナプス１１０に対して一括消去を行うことができる。
本実施形態に係る積和演算装置では、シナプス１１０ごとに抵抗値を微調整せずともよくなるため、シナプス１１０ごとに書き込み及び消去を行わずともよくなる。そのため、積和演算装置では、例えば、一旦、一括消去を行った後、低抵抗化するシナプス１１０のみに書き込みを行うように制御することで、重みの書き込みに掛かる時間を大幅に短縮することが可能である。また、この構成によれば、積和演算回路１００の構成を簡略化することができるため、積和演算回路１００が形成される面積をより縮小することができる。
（変形例）
続いて、図８Ａ〜図８Ｄを参照して、積和演算装置の変形例について説明する。図８Ａ〜図８Ｄは、変形例に係る積和演算装置の構成の一例を示す模式的な回路図である。
例えば、図７Ａ及び図７Ｂで示したシナプス１１０への書き込み及び消去では、非選択のシナプス１１０の強誘電体トランジスタでもゲート絶縁膜に±ＶＤＤ／３の電圧差が印加される。そのため、非選択のシナプス１１０の強誘電体トランジスタの抵抗値に影響が及ぼされる可能性がある。
このような非選択のシナプス１１０への影響を回避する場合、図８Ａに示す積和演算装置の変形例のように、シナプス１１０の各々において、強誘電体トランジスタのゲートに接続する選択トランジスタをさらに設けてもよい。図８Ａに示す積和演算装置では、選択したシナプス［ｉ，ｊ］に書き込み又は消去を行う場合、選択したシナプス［ｉ，ｊ］に応じたＳ［ｉ］、Ｗ［ｉ］及びＢＷ［ｊ］の各配線に所定の電圧を印加し、その他の配線を接地することで、選択したシナプス１１０に対する書き込み又は消去を行うことができる。
また、図３で示したような強誘電体トランジスタ及び固定抵抗素子の組み合わせでは、シナプス１１０の各々の重みは、オン又はオフの２値となる。ここで、シナプス１１０の各々の重みの分解能をより高くするためには、例えば、複数の強誘電体トランジスタ及び固定抵抗素子を用いて、１つのシナプス１１０を構成してもよい。
例えば、図８Ｂに示すように、１つのシナプス１１０の内部に、強誘電体トランジスタ及び固定抵抗素子を直列に接続した回路を複数並列に設けてもよい。これによれば、複数並列に設けた各回路の固定抵抗素子の抵抗値が同じ場合、並列数＋１段階の伝導度を得ることが可能となる。例えば、並列数が３であり、固定抵抗素子の各々の伝導度が１である場合、０、１、２、３の４段階の伝導度を得ることができる。一方、複数並列に設けた各回路の固定抵抗素子の抵抗値が異なる場合、同じ並列数でより多くの段階の伝導度を設定することが可能となる。例えば、並列数が３であり、固定抵抗素子の各々の伝導度が１、３、５である場合、強誘電体トランジスタのオンオフ制御と組み合わせることで、０、１、３、４、５、６、８、９の８段階の伝導度を得ることができる。よって、複数並列に設けた回路全体の分解能を改善することが可能となる。
また、例えば、図８Ｃに示すように、シナプス１１０の増加に併せて出力線も増加させ、出力回路２２０にて各出力の積和演算結果を足し合わせることでも、積和演算装置において、分解能が高いシナプスを用いたニューラルネットワークを実装することができる。このような場合、積和演算装置は、出力回路２２０にて出力線ごとに得られた各出力に係数を乗算してから足し合わせることで、より高い分解能を実現することができる。例えば、図８Ｃに示すように、２つのシナプス１１０及び２本の出力線を用いる場合、一方の出力線からの電流を２倍した後、他方の出力線からの電流を足し合わせることで、２ビット（４段階）の分解能を備えるシナプスを用いた場合と同等の積和演算実現することが可能である。
さらに、積和演算装置におけるシナプス１１０の各々の重みの設定は、目的とする演算ごとに異なる場合がある。このような場合、シナプス１１０の各々で入力回路２１０及び出力回路２２０を共通とし、シナプス１１０の各々の重みの組み合わせだけを変更することができるようにしてもよい。例えば、図８Ｄに示すように、入力回路２１０、出力回路２２０及び固定抵抗素子を共通として、シナプス１１０の各々の強誘電体トランジスタを直列に接続してもよい。図８Ｄに示す積和演算装置では、重みを掛ける強誘電体トランジスタ以外の強誘電体トランジスタは、ゲート電圧を印加することで低抵抗状態とする。または、ゲート電圧が０Ｖの時に強誘電体トランジスタが低抵抗状態になるようにＶｔを設定しておき、重みを掛ける強誘電体トランジスタにのみゲート電圧を印加することで、該強誘電体トランジスタをオン状態又はオフ状態に制御する。これによれば、シナプス１１０の各々で入力回路２１０、出力回路２２０及び固定抵抗素子を共通化することができるため、積和演算装置をさらに小型化することが可能である。
＜３．積和演算装置の精度＞
次に、図９Ａ〜図９Ｄを参照して、本実施形態に係る積和演算装置の精度について説明する。図９Ａ〜図９Ｄは、強誘電体トランジスタ及び固定抵抗素子を含むシナプス１１０をＮ個含む、Ｎ行１列の積和演算回路１００を含む積和演算装置のシミュレーション結果を示すグラフ図である。なお、図９Ａ〜図９Ｄでは、実線が規格化標準偏差σＭＡＣを表し、破線が規格化平均値μＭＡＣを表す。
まず、積和演算装置のシミュレーションを以下の条件で実行した。具体的には、強誘電体トランジスタの抵抗値は、図４のＩｄ−Ｖｇ特性を有し、μＶｔ＝±ＭＷ／２及びσＶｔで決定される分布を有するものとした。また、固定抵抗素子の抵抗値は、μＲであり、σＲの正規分布になるようにランダムに決定した。Ｎ＝１２８として、シナプス１１０の半数がオン状態であり、残る半数がオフ状態となるように重みを書き込み、入力線Ｓに電圧ＶＳ［ｉ］（＝１Ｖ）を印加した場合の出力Σ（Ｇ［ｉ］＊ＶＳ［ｉ］）を計算した。なお、積和演算装置のシミュレーションは、シナプス１１０の重みの設定をランダムに変えて２００サンプル行い、その結果を正規分布で近似した。シミュレーション結果を図９Ａ〜図９Ｄに示す。
図９Ａ〜図９Ｄにおいて、規格化平均値μＭＡＣ及び規格化標準偏差σＭＡＣは、最も出現頻度の高いＦｅＦＥＴのオン抵抗μｏｎ’及びオフ抵抗μｏｆｆ’、並びに固定抵抗素子の平均抵抗μＲを基に計算した最頻値μＭＡＣ’＝６４／（μｏｎ’＋μＲ）＋６４／（μｏｆｆ’＋μＲ）で規格化した。なお、強誘電体トランジスタの抵抗分布は、対数正規分布に従うため、最頻値μ’と平均値μとは厳密には異なる。
強誘電体トランジスタの閾値電圧Ｖｔ以外のＩｄ−Ｖｇ特性を固定した場合、積和演算装置の精度に影響する要因としては、μＲ、σＲ、ＭＷ、σＶｔ及びＮの５つがある。そこで、固定抵抗素子を追加した効果を検証するために、μＲ以外のパラメータには、典型的な値を代入した。具体的には、σＲ＝０．０５μＲ、ＭＷ＝１Ｖ、σＶｔ＝０．１５Ｖ、Ｎ＝１２８とした。
その結果、図９Ａ〜図９Ｄに示すように、強誘電体トランジスタのμｏｎ’（〜１ＭΩ）よりも十分に小さいμＲ＝１０ｋΩでは、合成抵抗のオン伝導度は、強誘電体トランジスタ単体とほぼ等しくなり、σＭＡＣ＝０．１になることがわかる。一方、μｏｎ’よりも十分に大きいμＲ＝１ＧΩでは、σＭＡＣ＜０．０１となり、積和演算装置の精度が１０倍程度改善されることがわかる。また、１０ｋΩから１ＧΩまでの間では、オン抵抗の分布が改善されることによって、σＭＡＣも徐々に改善される傾向にあることがわかる。ただし、１ＧΩを超えると、強誘電体トランジスタのオフ抵抗のばらつきの影響を受けてσＭＡＣが大きくなるため、積和演算装置の精度が低下することがわかる。
したがって、上記のシミュレーション条件では、積和演算装置の精度を向上させるためには、強誘電体トランジスタのオン伝導度及びオフ伝導度の確率分布が共に小さくなる１ＧΩが固定抵抗素子の抵抗μＲとして最適であることがわかる。
なお、固定抵抗素子の最適な抵抗値μＲは、強誘電体トランジスタの特性、特にオン伝導度及びオフ伝導度の大きさと、これらの伝導度の分布によって増減し得る。ただし、１０＾｛［ｌｏｇ（μｏｆｆ）＋ｌｏｇ（μｏｎ）］／２｝の抵抗値にてオン伝導度及びオフ伝導度の確率分布は最小になるため、積和演算装置は最も高い精度が得られると考えられる。なお、上述した式では、μｏｆｆ及びμｏｎに平均値又は最頻値のいずれを用いた場合でも結果に違いは生じなかった。
図９Ａ〜図９Ｄからわかるように、固定抵抗素子を追加することによる積和演算装置の精度の改善効果は、固定抵抗素子の抵抗値μＲが強誘電体トランジスタのオン抵抗μｏｎよりも高ければ（例えば、１ＭΩ以上）であれば得ることが可能である。なお、図９Ａ〜図９Ｄで示したシミュレーションでは、σＭＡＣ＜０．０１という高い積和演算精度を実現しているのは、μＲが１００ＭΩから１０ＧΩまでの範囲である。ただし、強誘電体トランジスタのσＶｔをさらに小さくすることができれば、より広いμＲの範囲（例えば、１０ＭΩ〜１００ＧΩ）で高い積和演算精度を実現することも可能である。
また、μＭＡＣに注目すると、１ＧΩで最頻値μＭＡＣ’と一致するが、μＲがμｏｎ’又はμｏｆｆ’に近づいた場合、平均値と最頻値とが若干異なるため、最頻値のμｏｎ’及びμｏｆｆ’に基づいて抵抗値を設定すると、積和演算結果が数％オフセットして、狙い通りの抵抗値を得ることが困難になるという問題が生じる。このような観点を考慮しても、固定抵抗素子の抵抗値μＲは、平均値と最頻値とに大きな乖離がない１００ＭΩから１０ＧΩまでの範囲が好適である。
ただし、強誘電体トランジスタ及び固定抵抗素子の合成抵抗の分布は、σＲの影響を受け、μＲがμｏｎよりも十分に大きい場合、合成抵抗の分布はσＲと一致する。そのため、積和演算装置の精度を改善するためには、σＲを小さくすることが重要である。また、σＲがσｏｎよりも大きい場合、積和演算装置の精度を改善する効果が得られないため、積和演算装置の精度を改善するには、σＲ／μＲがσｏｎ／μｏｎよりも小さいことが重要となる。
＜４．画像分類の精度＞
続いて、図１０及び図１１を参照して、積和演算装置によるニューラルネットワークを用いた画像分類の精度について説明する。図１０は、積和演算装置によるニューラルネットワークの一例を説明する説明図である。
具体的には、図１０に示す入力層が７８４であり、隠れ層が１２８であり、出力層が１０である２層パーセプトロンを用いて画像分類を行った。このような２層パーセプトロンは、７８４行２５６列の積和演算装置と、１２８行２０列の積和演算装置とにより実装することができる。なお、列の数がニューロン数の２倍であるのは、負の荷重の積和演算と、正の荷重の積和演算とを別に行うためである。
上記で説明した２層パーセプトロンに対して、アメリカ国立標準技術研究所（ＮＩＳＴ）の手書き数字データベースを改編したＭＮＩＳＴ手書き数字データセットにて学習を行わせ、シナプス１１０の各々の重みを決定した。なお、ＭＮＩＳＴ手書き数字データセットは、ニューラルネットワークの性能を評価するためのデータセットとして評価が確立しており、異なるニューラルネットワーク同士の性能比較に適したデータセットである。
まず、データセットの２８ピクセル×２８ピクセルの画像データの各々を白黒の２値に変換し、各ピクセルの値を入力層に電圧（０Ｖ又は１Ｖ）として入力した。続いて、シナプス１１０は、Ｒｏｎ又はＲｏｆｆのいずれかの重みが設定されていると仮定として各層で積和演算を行い、正荷重と負荷重との差を計算した後、活性化関数によって出力を計算した。さらに、隠れ層からの出力は、１２８行２０列の積和演算装置に入力層からの出力を８ビットの分解能で入力し、同様に出力を計算した。その後、出力層からの出力をラベルデータと比較し、誤差が最小になるようにシナプス１１０の各々の重みを最適化することで、抵抗分布がない場合において最も分類精度が高くなるシナプス１１０の重みを得た。一方、抵抗分布がある場合の分類精度は、規格化標準偏差がσＧになるように分布を持たせてシナプス荷重を書き込み、書き込んだ値を基に手書き文字の分類を行った。
上記の方法によってシナプス１１０の各々の重みを決定した２層パーセプトロンを用いて、ＭＮＩＳＴ手書き数字データセットの分類を行い、分類精度を算出した。その結果を下記の表１に示す。
Figure 2019179499
表１に示すように、抵抗分布がなく（伝導度の標準偏差が０％）、Ｒｏｎ＝１ＧΩ及びＲｏｆｆ＝１ＴΩであり、強誘電体トランジスタ及び固定抵抗素子にて構成されるシナプスを用いた２層パーセプトロンでは、９５％の高い分類精度が示された。また、伝導度の標準偏差が５％及び１０％である場合も、強誘電体トランジスタ及び固定抵抗素子にて構成されるシナプスを用いた２層パーセプトロンでは、同等の高い分類精度が示された。一方、伝導度の標準偏差σＧが５０％であり、Ｒｏｎ＝１ＭΩ及びＲｏｆｆ＝１ＴΩであり、ＦｅＦＥＴ単体にて構成されるシナプスを用いた２層パーセプトロンでは、分類精度が１１％と低く、有意な分類が困難となることがわかった。
したがって、本実施形態に係る積和演算装置では、抵抗分布の小さい固定抵抗素子を強誘電体トランジスタに直列に接続することで、シナプス１１０の各々の抵抗値の合わせ込みを行わずとも、高い分類精度を実現することができる。一方、抵抗値の合わせ込みを行っていない強誘電体トランジスタ単体をシナプスに用いた積和演算装置では、画像分類の精度が著しく低下することがわかる。
表１の結果を参照すると、積和演算装置にて高い分類精度を実現するためには、シナプス１１０の各々の抵抗の標準偏差を１０％以下に抑えることが望ましい。ただし、分類精度への要求が比較的緩い用途（例えば、８０％以上）では、シナプス１１０の各々の抵抗の標準偏差は、２０％程度まで許容され得る。
また、積和演算装置にて高い分類精度を得るためには、シナプス１１０の伝導度の標準偏差σＧが小さいことに加えて、シナプス１１０のオン抵抗及びオフ抵抗の比（オンオフ抵抗比Ｒｏｆｆ／Ｒｏｎ）が高いことも重要である。例えば、図１１にて、異なるオンオフ抵抗比における分類精度のシミュレーション結果のグラフ図を示す。
図１１に示すように、厳密な分類が要求される用途に求められる９０％以上の高い分類精度を得るためには、２０以上のオンオフ抵抗比が必要となることがわかる。また、５以上のオンオフ抵抗比があれば、分類精度の改善効果が得られることがわかる。すなわち、固定抵抗素子の抵抗値μＲは、分類精度を改善する効果を得るためにはμＲ＜μｏｆｆ／５であることが好ましく、９０％以上の高い分類精度が得られるためにはμＲ＜μｏｆｆ／２０であることが好ましいことがわかる。
なお、強誘電体トランジスタのオン抵抗よりも抵抗値が高い固定抵抗素子を強誘電体トランジスタと直列に接続することは、シナプス１１０に流れる電流を制限することになるため、積和演算装置の動作速度を遅くする原因になり得る。ただし、積和演算装置は、全ての積和演算を同時に行うため、使用上十分な動作速度を確保することが可能である。例えば、積和演算装置は、ビデオフレームの６０Ｈｚ程度で画像認識を行うことが十分に可能である。
一方、積和演算装置のエネルギー効率は、シナプス１１０の抵抗値が高くなるほど改善されるため、固定抵抗素子を設けることは、積和演算装置の全体の性能向上に効果的である。さらに、シナプス１１０のオン抵抗が高くなることで、多くのシナプス１１０から出力線に流れる電流量が減少し、出力線が損傷を受けにくくなるため、積和演算装置の信頼性を改善することも期待される。
＜５．積和演算装置の具体的構造＞
次に、図１２Ａ〜図２０を参照して、上述した積和演算装置の実現する具体的構造及び材料等について説明を行う。
（固定抵抗素子の構造及び材料）
まず、図１２Ａ〜図１４Ｂを参照して、積和演算装置に設けられる固定抵抗素子の構造及び材料について説明する。
本実施形態に係る積和演算装置では、固定抵抗素子の構造及び材料は、要求されるμＲ及びσＲを実現することができれば、任意の構造及び材料を選択することができる。ただし、固定抵抗素子は、集積回路との親和性及び集積度が高く、かつ温度依存性及び電圧依存性が小さい素子であることが望ましい。
例えば、図１２Ａに示すように、固定抵抗素子は、一対の導電体５０１、５０２（Ｍｅｔａｌ：Ｍ）で絶縁体５１１（Ｉｎｓｕｌａｔｏｒ：Ｉ）を挟持した構造（ＭＩＭ構造）を有する積層型のトンネル抵抗素子５００であってもよい。図１２Ａは、積層型のトンネル抵抗素子５００の構造の一例を示す模式図である。
積層型のトンネル抵抗素子５００は、絶縁体５１１の膜厚が厚い場合には抵抗値が極めて高くなるものの、絶縁体５１１の膜厚が数ｎｍに薄くなった場合、導電体５０１、５０２の電子が絶縁体５１１をトンネルして、任意の抵抗を得ることが可能となる。トンネル抵抗は、絶縁体５１１の膜厚だけでなく、絶縁体５１１の障壁高さ及び材料にも依存する。そのため、積層型のトンネル抵抗素子５００の絶縁体５１１の膜厚は、導電体５０１、５０２の材料と絶縁体５１１の材料との組み合わせによって決定される。トンネル抵抗素子は、原理的に温度依存性が小さく、温度補償回路を用いることなく幅広い温度範囲で用いることが可能であるため、積和演算装置は、演算精度及び分類精度を向上させることができる。また、これによれば、積和演算装置をより小型化することが可能である。
０．０１μｍ２の平面面積で１ＧΩの抵抗値を実現可能な積層型のトンネル抵抗素子５００の構造例としては、絶縁体５１１の膜厚をｄとすると、例えば、ＣｏＦｅＢ／ＭｇＯ／ＣｏＦｅＢ（ｄ＝４．４ｎｍ）、ＴｉＮ／ＺｒＯ２／ＴｉＮ（ｄ＝２．５ｎｍ）、ＩＴＯ／ＺｒＯ２／ＩＴＯ（ｄ＝２．５ｎｍ）、ＴｉＮ／ＨｆＯ２／ＩＴＯ（ｄ＝２．５ｎｍ）、ＴｉＮ／ＳｉＯ２／ＴｉＮ（ｄ＝１．５ｎｍ）、ＴｉＮ／Ａｌ２Ｏ３／ＴｉＮ（ｄ＝１．２ｎｍ）などを例示することができる。なお、導電体５０１、５０２及び絶縁体５１１の膜厚は、導電体５０１、５０２及び絶縁体５１１の接合界面の化学結合状態及び凹凸等に敏感であるため、必ずしも前述の膜厚で所望の抵抗が得られないこともあり得る。
ただし、積層型のトンネル抵抗素子５００の構造及び材料は、これらに限定されるものではない。積層型のトンネル抵抗素子５００の構造及び材料は、トンネル障壁が形成され、かつ所望の抵抗値が得られれば、特に限定されることなく任意の構造及び材料を選択することができる。
例えば、導電体５０１、５０２は、Ｔｉ、Ｔａ、Ｗ、Ｃｕ、Ｒｕ、Ｐｔ、Ｉｒ、Ｉｎ、Ｓｎ、Ｚｎ、Ｇａ若しくはＣ、又はこれらの化合物、酸化物若しくは窒化物で形成されてもよい。２つの導電体５０１、５０２は、同一の材料であってもよく、異なる材料であってもよい。
例えば、絶縁体５１１は、ＳｉＯ２、Ｓｉ３Ｎ４、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、ＭｇＯ若しくはＢＮ、又はこれらの混合物で形成されてもよい。また、絶縁体５１１は、異なる絶縁体材料（Ｉｎｓｕｌａｔｏｒ１、Ｉｎｓｕｌａｔｏｒ２：Ｉ１、Ｉ２））を積層することで１つの絶縁体５１１としてもよい。（例えば、ＭＩ１Ｉ２Ｍ構造）。
また、導電体５０１、５０２又は絶縁体５１１に代えて、半導体材料（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：Ｓ）を用いることも可能である（例えば、ＭＳＭ、ＳＩＳ、ＭＩＳ、ＳＳＭ、又はＳＳＳ構造）。半導体材料は、Ｓｉ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＳｂ、Ｇａ、Ｉｎ、Ｚｎ、Ｇａ、Ｔｉ、Ｍｏ、Ｗ、Ｃ若しくはＮｂ、又はこれらの化合物、酸化物、窒化物、硫化物若しくはセレン化物などであってもよい。さらに、半導体材料は、ｎ型半導体又はｐ型半導体の不純物をドーピングされていてもよい。
ここで、図１２Ａに示すような単層のトンネル接合を有するトンネル抵抗素子５００は、形成が容易であるため、量産性に優れるものの、抵抗値が電圧依存性を有することがあり得る。そのため、シナプス１１０への入力電圧に複数の電圧を用いる場合は、電圧依存性が低いトンネル抵抗素子５００を使用することが好ましい。
例えば、図１２Ｂに示すように、固定抵抗素子は、複数の導電体５０１、５０２、５０３、５０４、５０５、５０６（Ｍ）と、複数の絶縁体５１１、５１２、５１３、５１４、５１５（Ｉ）を交互に積層した多層構造を有するトンネル抵抗素子５００であってもよい。図１２Ｂは、多層積層型のトンネル抵抗素子５００の構造の一例を示す模式図である。
多層積層型のトンネル抵抗素子５００は、トンネル接合あたりの電圧降下の大きさが減少するため、抵抗値の電圧依存性を抑制することができる。例えば、図１２Ｂに示すトンネル接合を５回積層した多層積層型のトンネル抵抗素子５００では、抵抗値の電圧依存性を大幅に改善することが可能である。具体的には、図１３Ａにトンネル接合の積層数が１回であるトンネル抵抗素子の抵抗値の電圧依存性の一例を示し、図１３Ｂにトンネル接合の積層数が５回であるトンネル抵抗素子の抵抗値の電圧依存性の一例を示す。図１３Ａ及び図１３Ｂのグラフ図を参照すると、トンネル接合の積層数が増加することで、トンネル抵抗素子５００の抵抗値の電圧依存性が大幅に改善していることがわかる。
また、多層積層型のトンネル抵抗素子５００では、トンネル接合の積層数ｙを増加させることで、寄生容量を約１／ｙに減少させ、かつσＲを１／√ｙに減少させることができる。これによれば、積和演算装置のエネルギー効率及び演算精度をさらに向上させることが可能である。
なお、上述した積層型のトンネル抵抗素子５００の導電体又は絶縁体の各層は、例えば、スパッタリング法、蒸着法、原子層堆積法、化学気相成長法又は塗布法などを用いて、各層の材料を順次成膜することで製造することが可能である。
また、トンネル抵抗素子５００では、トンネル接合は、層状に形成されていなくともよい。例えば、トンネル抵抗素子５００では、トンネル接合は、三次元的なネットワーク構造によって形成されていてもよい。トンネル接合が三次元的なネットワーク構造によって形成されるトンネル抵抗素子５００の一例を図１４Ａ及び図１４Ｂに示す。
図１４Ａに示すように、トンネル抵抗素子５００は、導電性粒子５０７を絶縁体５１７の内部に分散させた複合材料であってもよい。このような場合、複数の導電性粒子５０７と、複数の導電性粒子５０７の間に存在する絶縁体５１７とによってトンネル接合が形成されることになる。
または、図１４Ｂに示すように、トンネル抵抗素子５００は、導電性粒子を絶縁性の有機物又は酸化物で被覆した後に焼結した複合体５０８を絶縁体５１８の内部に分散させた複合材料であってもよい。このような複合材料からなるトンネル抵抗素子５００は、抵抗値の制御性に優れ、かつ複合体５０８及び絶縁体５１８によって複数のトンネル接合を連続させることができるため、電圧依存性及びσＲをより小さくすることができる。このような複合材料としては、他には、金属粉末及びセラミック粉末の混合物を焼結した焼結体（サーメット）等を例示することができる。
（可変抵抗素子の構造及び材料）
続いて、積和演算装置に設けられる可変抵抗素子の構造及び材料について説明する。
本実施形態に係る積和演算装置では、可変抵抗素子は、不揮発であり、かつ少なくとも２以上の抵抗値を記憶可能であれば、任意の構造及び材料を選択することができる。ただし、可変抵抗素子は、積和演算装置の演算精度を向上させるためには、高いオンオフ抵抗比及び低いσｏｎを有する素子であることが望ましい。
可変抵抗素子は、トランジスタ型及び二端子型の２種類に大別することができる。
トランジスタ型の可変抵抗素子としては、上述した強誘電体トランジスタに加えて、チャージトラップによってＶｔをシフトさせる浮遊ゲート型トランジスタ、ＭＯＮＯＳ型トランジスタ又はスピントランジスタなどを例示することができる。チャージトラップによってＶｔをシフトさせる浮遊ゲート型トランジスタでは、高いソース又はドレイン電圧を印加してトラップサイトにホットエレクトロンを注入することで、より高速に可変抵抗素子の抵抗値を変化させることができる場合がある。このとき、図１５Ａに示すように、トランジスタ型の可変抵抗素子と、固定抵抗素子との間のノードには、選択トランジスタが設けられていてもよい。
トランジスタ型の可変抵抗素子では、半導体材料にチャネルが形成される。チャネルが形成される半導体材料としては、例えば、Ｓｉ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＳｂ、Ｇａ、Ｉｎ、Ｚｎ、Ｇａ、Ｔｉ、Ｍｏ、Ｗ、Ｃ若しくはＮｂ、又はこれらの化合物、酸化物、窒化物、硫化物若しくはセレン化物などであってもよい。ただし、トランジスタ型の可変抵抗素子において、高いオンオフ抵抗比を得るためには、半導体材料として、シリコン、ＩＩＩ−Ｖ族化合物半導体、金属酸化物、遷移金属カルコゲナイド、有機薄膜又は高分子薄膜を用いてもよい。
トランジスタ型の可変抵抗素子としては、強誘電体トランジスタを用いる場合、ゲート絶縁膜を構成する強誘電体材料は特に限定されないが、例えば、チタン酸ジルコン酸鉛、チタン酸バリウム、ビスマスフェライト、タンタル酸ビスマスストロンチウム、ポリフッ化ビニリデン、酸化ハフニウム若しくは酸化ジルコニウム、又はこれらの混合物を用いてもよい。特に、ゲート絶縁膜を構成する強誘電体材料が、酸化ハフニウム若しくは酸化ジルコニウム、又はこれらの混合物である場合、強誘電体材料の結晶化温度が低いため、より容易に製造を行うことが可能である。
なお、ゲート絶縁膜を構成する強誘電体材料には、反強誘電体材料をさらに含んでもよい。反強誘電体材料は、電界の印加によって非極性状態から極性状態に変化する。反強誘電体材料の極性状態を維持するには、反強誘電体材料に接する導電体に仕事関数が異なる材料を用い、内部電界を発生させればよい。
トランジスタ型の可変抵抗素子としては、強誘電体トランジスタを用いる場合、強誘電体トランジスタのデバイス構成も特に限定されない。例えば、強誘電体トランジスタは、強誘電体材料（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ：Ｆ）をゲート絶縁膜に用いたＭＦＳ（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造でもあってもよく、強誘電体材料（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ：Ｆ）及び絶縁体材料（Ｉｎｓｕｌａｔｏｒ：Ｉ）の積層構造にてゲート絶縁膜が構成されたＭＦＩＳ構造又はＭＩＦＳ構造でもあってもよく、絶縁体材料をゲート絶縁膜に用いたトランジスタのゲート電極に強誘電キャパシタを接続したＭＦＭＩＳ構造であってもよい。
二端子型の可変抵抗素子としては、二端子型としては、相変化メモリ（Ｐｈａｓｅ−Ｃｈａｎｇｅ Ｍｅｍｏｒｙ：ＰＣＭ）、フィラメント型抵抗変化メモリ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＲｅＲＡＭ）、界面型抵抗変化メモリ、磁気トンネル接合素子（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ：ＭＴＪ）、強誘電トンネル接合素子（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ：ＦＴＪ）、強誘電ダイオード又はカーボンメモリなどを例示することができる。二端子型の可変抵抗素子は、電流又は電圧を印加することで重みを書き込むため、このような場合、図１５Ｂに示すように、可変抵抗素子と固定抵抗素子との間のノードには選択トランジスタが設けられていてもよい。
（シナプスへの整流機能の付加）
ここで、図１６Ａ〜図１６Ｃを参照して、シナプス１１０に整流機能を付加する場合の固定抵抗素子の構造について説明する。図１６Ａ〜図１６Ｃは、整流機能を付加したシナプス１１０の構成の他の例を示す回路図である。
例えば、積和演算回路１００への入力を入力線への電圧パルスの振幅ではなく、パルス幅で行う場合、出力線からの電流の逆流を防止することが重要となる。このような場合、シナプス１１０には、整流機能が付加されていることが好ましい。
例えば、図１６Ａに示すように、シナプス１１０には、固定抵抗素子と直列にダイオードが設けられていてもよい。ダイオードは、ショットキーダイオード又はｐｎ接合ダイオードなどの公知のダイオードを特に限定されずに使用することができる。ただし、ダイオードは、オフ抵抗が固定抵抗素子のμＲよりも高く、オン抵抗が固定抵抗素子のμＲよりも小さいものが好ましい。
または、図１６Ｂに示すように、固定抵抗素子を高抵抗ダイオードで構成することで、固定抵抗素子に整流機能を付加してもよい。さらには、図１６Ｃに示すように、固定抵抗素子の入力側と、強誘電体トランジスタのゲートとを短絡させることで、シナプス１１０に整流機能を付加してもよい。
固定抵抗素子がトンネル抵抗素子である場合、例えば、トンネル抵抗素子の導電体にさらに半導体を積層することでショットキー接合によるダイオードを形成することができる。このような場合、追加コスト又は追加工程の負担が小さいため、より容易にシナプス１１０に整流機能を付加することができる。
（可変抵抗素子及び固定抵抗素子の配置例）
次に、図１７〜図２２を参照して、積和演算回路１００における可変抵抗素子及び固定抵抗素子の配置例について説明する。図１７は、積和演算回路１００の平面配置の一例を示す模式図であり、図１８は、図１７のＡ１−Ａ２線で切断した断面の一例を示す模式図である。図１９は、積和演算回路１００の断面配置の他の例を示す模式図である。
積和演算回路１００は、基板上に形成された集積回路の一部として形成することができる。基板は、半導体基板、絶縁体基板又は導電体基板のいずれであってもよい。ただし、基板が半導体基板の場合、基板の一部を用いてトラジスタ型の可変抵抗素子を形成することが可能である。また、基板が絶縁体基板である場合、絶縁体基板の上に半導体膜を形成することで、半導体膜にトランジスタ型の可変抵抗素子を形成することが可能である。さらに、基板が導電体基板である場合、導電体基板の上に絶縁膜及び半導体膜を積層することで、半導体膜にトランジスタ型の可変抵抗素子を形成することが可能である。
例えば、図１７及び図１８に示すように、半導体基板６００の上には、強誘電体材料で形成されたゲート絶縁膜５２１を介して、ゲート電極５２０が設けられる。また、ゲート電極５２０の両側の半導体基板６００には、ソース又はドレイン領域５２３が設けられる。これらの構成によって、半導体基板６００には、強誘電体トランジスタが設けられる。強誘電体トランジスタは、例えば、層間絶縁層６１０によって埋め込まれる。
ゲート電極５２０は、第１方向（図１７に正対して上下方向）に延伸して、列デコーダ２３１又は行デコーダ２３２に接続される。ソース又はドレイン領域５２３の一方は、コンタクト５４１を介して、第１方向（図１７に正対して上下方向）に延伸する出力線５４０に接続される。また、ソース又はドレイン領域５２３の他方は、コンタクト５６１を介して、第１方向と直交する第２方向（図１７に正対して左右方向）に入力線５６０に接続される。ここで、コンタクト５６１と入力線５６０との間には、積層型のトンネル抵抗素子５００が挟持されるように設けられる。なお、固定抵抗素子としては、積層型のトンネル抵抗素子５００以外にも、比抵抗が所定の大きさの半導体材料等を用いることも可能である。このような固定抵抗素子となり得る材料としては、Ｓｉ、ＴｉＯＮ又は金属酸化物（ＺｎＯなど）等を例示することができる。これによれば、固定抵抗素子をより単純な構造で容易に製造することができる。
可変抵抗素子は、集積回路が形成される基板上に設けられていなくともよく、集積回路の配線層間に形成されてもよい。例えば、図１９に示すように、強誘電体トランジスタは、層間絶縁層６１０に設けられた半導体層６０１に設けられていてもよい。具体的には、半導体層６０１の上には、強誘電体材料で形成されたゲート絶縁膜５２１を介して、ゲート電極５２０が設けられる。また、ゲート電極５２０の両側の半導体層６０１には、図示しないソース又はドレイン領域が設けられる。これらの構成によって、半導体層６０１には、強誘電体トランジスタが設けられる。
また、半導体層６０１のソース又はドレイン領域の一方は、コンタクト７６１を介して、層間絶縁層７１０及び半導体基板７００に設けられた電界効果トランジスタに接続されていてもよい。層間絶縁層７１０及び半導体基板７００に設けられた電界効果トランジスタは、例えば、ゲート電極７２０、ゲート絶縁膜７２１、ソース又はドレイン領域７２３、コンタクト７６１、７４１、配線７４０を備えていてもよい。半導体層６０１のソース又はドレイン領域の他方は、コンタクト５６１を介して、入力線５６０等に接続される。ここで、コンタクト５６１と入力線５６０との間には、積層型のトンネル抵抗素子５００が挟持されるように設けられる。
図１９に示す構成によれば、積和演算回路１００を周辺の回路又は半導体装置と積層して形成することができるため、積和演算回路１００を含む集積回路全体の平面面積を小型化することができる。加えて、複数の可変抵抗素子及び固定抵抗素子を異なる層に形成して三次元的に回路を構成することで、積和演算回路１００を含む集積回路全体の平面面積をさらに小型化することも可能である。なお、図１７〜図１９では、トランジスタ型の可変抵抗素子を平面型で形成したが、トランジスタ型の可変抵抗素子は、平面型、縦型、フィン型、ナノワイヤ型又は薄膜型のいずれの形態で形成されてもよい。
なお、固定抵抗素子は、可変抵抗素子と電気的に接続されていればよく、形成される場所は特に限定されない。例えば、固定抵抗素子は、基板上、配線の上若しくは下、又はコンタクトホール内のいずれに設けられていてもよい。例えば、図２０〜図２２に示すように、固定抵抗素子は、配線の一部を固定抵抗素子と同様の積層構造とすることで、配線と一括で形成してもよい。図２０は、積和演算装置の平面配置の他の例を示す模式図であり、図２１は、図２０のＡ１−Ａ２線で切断した断面の一例を示す模式図であり、図２２は、図２０のＢ１−Ｂ２線で切断した断面の一例を示す模式図である。
具体的には、図２０〜図２２に示すように、半導体基板６００の上には、強誘電体材料で形成されたゲート絶縁膜５２１を介して、ゲート電極５２０が設けられる。また、ゲート電極５２０の両側の半導体基板６００には、ソース又はドレイン領域５２３が設けられる。これらの構成によって、半導体基板６００には、強誘電体トランジスタが設けられる。強誘電体トランジスタは、例えば、層間絶縁層６１０によって埋め込まれる。
ゲート電極５２０は、第１方向（図２０に正対して上下方向）に延伸して、列デコーダ２３１又は行デコーダ２３２に接続される。ソース又はドレイン領域５２３の一方は、コンタクト５４１を介して、第１方向（図２０に正対して上下方向）に延伸する積層配線５００Ａに接続される。また、ソース又はドレイン領域５２３の他方は、コンタクト５４２、５４３を介して、第１方向と直交する第２方向（図２０に正対して左右方向）に入力線５６０に接続される。ここで、コンタクト５４２、５４３の間には、積層型のトンネル抵抗素子５００Ｂが挟持されるように設けられる。積層型のトンネル抵抗素子５００Ｂは、積層配線５００Ａと同時に形成され、同様の積層構造を有する。
この構造によれば、積和演算装置の製造コストを削減することができる。
なお、積層型のトンネル抵抗素子を配線として用いる場合、積層型のトンネル抵抗素子の最下層を導電体として形成し、導電体の下にビア（貫通電極）を形成することで、配線からの引き出しを行うことができる。ビアは、積層型のトンネル抵抗素子の最下層の導電体と接続してもよく、積層型のトンネル抵抗素子の上層からトンネル抵抗素子を貫通して設けられることで、導電体と接続してもよい。なお、積層型のトンネル抵抗素子の最上層側にビアが設けられていてもよいことは言うまでもない。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
例えば、上記実施形態では、積和演算装置が画像分類に用いられる例を示したが、本技術はかかる例に限定されない。例えば、積和演算装置は、人工ニューラルネットワークによる様々な分類器に用いることが可能である。
分類の対象としては、例えば、画像、音声、センサーデータ又は統計データ等を例示することができる。また、人工ニューラルネットワークの学習は、積和演算装置を学習器として用いてもよく、別途学習したシナプス荷重を積和演算装置に書き込んで用いてもよい。さらには、積和演算装置は、学習のために、シナプス抵抗の修正量を算出する機能を有していてもよい。
なお、積和演算装置は、画像の圧縮、復元、加工又は生成に用いることも可能である。
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
第１の抵抗値、及び前記第１の抵抗値よりも低い第２の抵抗値取る不揮発性の可変抵抗素子、及び固定抵抗素子を直列接続した複数のシナプスと、
前記複数のシナプスに流れる電流の総和を出力する出力線と、
を備える、半導体装置。
（２）
前記固定抵抗素子の抵抗値は、前記第２の抵抗値よりも高い、前記（１）に記載の半導体装置。
（３）
前記固定抵抗素子の抵抗値は、前記第１の抵抗値よりも低い、前記（１）又は（２）に記載の半導体装置。
（４）
前記固定抵抗素子の抵抗値は、前記第１の抵抗値の１／５よりも低い、前記（３）に記載の半導体装置。
（５）
前記第１の抵抗値をμｏｆｆとし、前記の第２の抵抗値をμｏｎとし、μ＝１０＾｛［ｌｏｇ（μｏｆｆ）＋ｌｏｇ（μｏｎ）］／２｝とすると、
前記固定抵抗素子の抵抗値μＲは、０．１μ＜μＲ＜１０μである、前記（２）〜（４）のいずれか一項に記載の半導体装置。
（６）
μＲの標準偏差をσＲとし、μｏｎの標準偏差をσｏｎとすると、
σＲ／μＲは、σｏｎ／μｏｎよりも小さい、前記（５）に記載の半導体装置。
（７）
前記可変抵抗素子は、トランジスタである、前記（１）〜（６）のいずれか一項に記載の半導体装置。
（８）
前記可変抵抗素子は、ゲート絶縁膜が強誘電体材料にて形成された強誘電体トランジスタである、前記（７）に記載の半導体装置。
（９）
前記可変抵抗素子は、ｎ型トランジスタであり、
前記固定抵抗素子は、前記可変抵抗素子の入力側に設けられる、前記（７）又は（８）に記載の半導体装置。
（１０）
前記可変抵抗素子は、ｐ型トランジスタであり、
前記固定抵抗素子は、前記可変抵抗素子の出力側に設けられる、前記（７）又は（８）に記載の半導体装置。
（１１）
前記固定抵抗素子は、導電体で絶縁体を挟持することで形成されたトンネル抵抗素子である、前記（１）〜（１０）のいずれか一項に記載の半導体装置。
（１２）
前記固定抵抗素子は、単層又は複数層の前記絶縁体及び前記導電体を積層した積層型のトンネル抵抗素子である、前記（１１）に記載の半導体装置。
（１３）
前記固定抵抗素子と少なくとも一部の積層構造が共通である積層配線をさらに備える、前記（１２）に記載の半導体装置。
（１４）
前記固定抵抗素子は、前記トランジスタのソース又はドレインと、配線層とを電気的に接続するコンタクト内に設けられる、前記（７）〜（１２）のいずれか一項に記載の半導体装置。
（１５）
前記固定抵抗素子は、配線層間に設けられる、前記（７）〜（１２）のいずれか一項に記載の半導体装置。
（１６）
前記可変抵抗素子は、二端子型の可変抵抗素子である、前記（１）〜（６）のいずれか一項に記載の半導体装置。
（１７）
前記可変抵抗素子の各々の抵抗値を制御するデコーダをさらに備える、前記（１）〜（１６）のいずれか一項に記載の半導体装置。
（１８）
前記複数のシナプスの各々には、前記可変抵抗素子の選択又は非選択を制御する選択トランジスタがさらに設けられる、前記（１７）に記載の半導体装置。
（１９）
前記複数のシナプスは、マトリクス状に配列される、前記（１）〜（１８）のいずれか一項に記載の半導体装置。
（２０）
前記複数のシナプスは、前記可変抵抗素子又は前記固定抵抗素子を複数備え、
複数の前記可変抵抗素子又は前記固定抵抗素子は、それぞれ並列に接続される、前記（１）〜（１９）のいずれか一項に記載の半導体装置。
（２１）
前記複数のシナプスには、整流素子がさらに設けられる、前記（１）〜（２０）のいずれか一項に記載の半導体装置。
（２２）
第１の抵抗値、及び前記第１の抵抗値よりも低い第２の抵抗値を取る可変抵抗素子、及び固定抵抗素子を直列接続した複数のシナプスと、
前記複数のシナプスに流れる電流の総和を出力する出力線と、
を備える、積和演算装置。
１０、１００ 積和演算回路
１１、１１０ シナプス
２１、２１０ 入力回路
２２、２２０ 出力回路
２３１ 列デコーダ
２３２ 行デコーダ

Claims (20)

  1. 第１の抵抗値、及び前記第１の抵抗値よりも低い第２の抵抗値を取る不揮発性の可変抵抗素子、及び前記第２の抵抗値よりも抵抗値が高い固定抵抗素子を直列接続した複数のシナプスと、
    前記複数のシナプスに流れる電流の総和を出力する出力線と、
    を備える、半導体装置。
  2. 前記固定抵抗素子の抵抗値は、前記第１の抵抗値よりも低い、請求項１に記載の半導体装置。
  3. 前記固定抵抗素子の抵抗値は、前記第１の抵抗値の１／５よりも低い、請求項２に記載の半導体装置。
  4. 前記第１の抵抗値をμｏｆｆとし、前記の第２の抵抗値をμｏｎとし、μ＝１０＾｛［ｌｏｇ（μｏｆｆ）＋ｌｏｇ（μｏｎ）］／２｝とすると、
    前記固定抵抗素子の抵抗値μＲは、０．１μ＜μＲ＜１０μである、請求項２に記載の半導体装置。
  5. μＲの標準偏差をσＲとし、μｏｎの標準偏差をσｏｎとすると、
    σＲ／μＲは、σｏｎ／μｏｎよりも小さい、請求項４に記載の半導体装置。
  6. 前記可変抵抗素子は、トランジスタである、請求項１に記載の半導体装置。
  7. 前記可変抵抗素子は、ゲート絶縁膜が強誘電体材料にて形成された強誘電体トランジスタである、請求項６に記載の半導体装置。
  8. 前記可変抵抗素子は、ｎ型トランジスタであり、
    前記固定抵抗素子は、前記可変抵抗素子の入力側に設けられる、請求項６に記載の半導体装置。
  9. 前記可変抵抗素子は、ｐ型トランジスタであり、
    前記固定抵抗素子は、前記可変抵抗素子の出力側に設けられる、請求項６に記載の半導体装置。
  10. 前記固定抵抗素子は、導電体で絶縁体を挟持することで形成されたトンネル抵抗素子である、請求項１に記載の半導体装置。
  11. 前記固定抵抗素子は、単層又は複数層の前記絶縁体及び前記導電体を積層した積層型のトンネル抵抗素子である、請求項１０に記載の半導体装置。
  12. 前記固定抵抗素子は、前記トランジスタのソース又はドレインと、配線層とを電気的に接続するコンタクト内に設けられる、請求項６に記載の半導体装置。
  13. 前記固定抵抗素子は、配線層間に設けられる、請求項６に記載の半導体装置。
  14. 前記可変抵抗素子は、二端子型の可変抵抗素子である、請求項１に記載の半導体装置。
  15. 前記可変抵抗素子の各々の抵抗値を制御するデコーダをさらに備える、請求項１に記載の半導体装置。
  16. 前記複数のシナプスの各々には、前記可変抵抗素子の選択又は非選択を制御する選択トランジスタがさらに設けられる、請求項１３に記載の半導体装置。
  17. 前記複数のシナプスは、マトリクス状に配列される、請求項１に記載の半導体装置。
  18. 前記複数のシナプスは、前記可変抵抗素子又は前記固定抵抗素子を複数備え、
    複数の前記可変抵抗素子又は前記固定抵抗素子は、それぞれ並列に接続される、請求項１に記載の半導体装置。
  19. 前記複数のシナプスには、整流素子がさらに設けられる、請求項１に記載の半導体装置。
  20. 第１の抵抗値、及び前記第１の抵抗値よりも低い第２の抵抗値の２値を取る不揮発性の可変抵抗素子、及び前記第２の抵抗値よりも抵抗値が高い固定抵抗素子を直列接続した複数のシナプスと、
    前記複数のシナプスに流れる電流の総和を出力する出力線と、
    を備える、積和演算装置。




JP2018069791A 2018-03-30 2018-03-30 半導体装置及び積和演算装置 Pending JP2019179499A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2018069791A JP2019179499A (ja) 2018-03-30 2018-03-30 半導体装置及び積和演算装置
PCT/JP2019/011016 WO2019188457A1 (ja) 2018-03-30 2019-03-15 半導体装置及び積和演算装置
US17/040,959 US11972229B2 (en) 2018-03-30 2019-03-15 Semiconductor device and multiply-accumulate operation device
DE112019001709.8T DE112019001709T5 (de) 2018-03-30 2019-03-15 Halbleitervorrichtung und multiply-accumulate-operations-vorrichtung
TW108109050A TWI790363B (zh) 2018-03-30 2019-03-18 半導體裝置及積和運算裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018069791A JP2019179499A (ja) 2018-03-30 2018-03-30 半導体装置及び積和演算装置

Publications (1)

Publication Number Publication Date
JP2019179499A true JP2019179499A (ja) 2019-10-17

Family

ID=68061526

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018069791A Pending JP2019179499A (ja) 2018-03-30 2018-03-30 半導体装置及び積和演算装置

Country Status (5)

Country Link
US (1) US11972229B2 (ja)
JP (1) JP2019179499A (ja)
DE (1) DE112019001709T5 (ja)
TW (1) TWI790363B (ja)
WO (1) WO2019188457A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020057278A (ja) * 2018-10-03 2020-04-09 株式会社デンソー 人工ニューラルネットワーク回路
DE112021006702T5 (de) 2020-12-25 2023-11-16 Sony Semiconductor Solutions Corporation Faltungsoperationsvorrichtung und neuronales netz
JP2024530302A (ja) * 2021-08-26 2024-08-16 インターナショナル・ビジネス・マシーンズ・コーポレーション 統合されたｐｃｍおよびｍｒａｍを有するａｉアクセラレータ
US12536421B2 (en) 2020-11-30 2026-01-27 Ryukoku University Neural network

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3074337B1 (fr) * 2017-11-30 2021-04-09 Thales Sa Reseau neuromimetique et procede de fabrication associe
KR102810722B1 (ko) * 2019-11-08 2025-05-22 삼성전자주식회사 시냅스 소자 및 시냅스 소자를 포함하는 뉴로모픽 프로세서
US11714999B2 (en) * 2019-11-15 2023-08-01 International Business Machines Corporation Neuromorphic device with crossbar array structure storing both weights and neuronal states of neural networks
TWI733305B (zh) * 2020-01-10 2021-07-11 瑞昱半導體股份有限公司 晶片及基於神經網路電路的電流調整方法
US11189331B1 (en) * 2020-07-15 2021-11-30 Ferroelectric Memory Gmbh Memory cell arrangement and methods thereof
US20220139934A1 (en) 2020-10-30 2022-05-05 Ferroelectric Memory Gmbh Memory cell, capacitive memory structure, and methods thereof
US11950430B2 (en) 2020-10-30 2024-04-02 Ferroelectric Memory Gmbh Memory cell, capacitive memory structure, and methods thereof
US12026605B2 (en) * 2020-12-03 2024-07-02 International Business Machines Corporation FeFET unit cells for neuromorphic computing
US11232824B1 (en) * 2020-12-11 2022-01-25 International Business Machines Corporation Non-volatile analog resistive memory cells implementing ferroelectric select transistors
DE102020216060B4 (de) * 2020-12-16 2024-08-22 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung eingetragener Verein Elektrische Schaltungsanordnung mit einem ferroelektrischen Feldeffekttransistor und Speicherzelle
US20240177759A1 (en) * 2021-03-30 2024-05-30 The Trustees Of The University Of Pennsylvania Field-programmable ferro-diodes for reconfigurable in-memory-computing
KR102540054B1 (ko) * 2021-04-29 2023-06-02 포항공과대학교 산학협력단 다중 소자 기반의 시냅스를 이용한 신경망 학습 장치 및 방법
KR20230052647A (ko) * 2021-10-13 2023-04-20 삼성전자주식회사 메모리 소자
KR20230053976A (ko) 2021-10-15 2023-04-24 삼성전자주식회사 뉴로모픽 메모리 회로 및 그 동작 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0743387A (ja) * 1993-07-30 1995-02-14 Sony Tektronix Corp 同軸シャント抵抗器
JP5160304B2 (ja) 2008-05-22 2013-03-13 シャープ株式会社 抵抗変化型可変抵抗素子を備えた積演算装置、及び積和演算装置、これらの装置を各ニューロン素子に備えるニューラルネットワーク、並びに積演算方法
US8723154B2 (en) * 2010-09-29 2014-05-13 Crossbar, Inc. Integration of an amorphous silicon resistive switching device
JP6260832B2 (ja) * 2012-10-30 2018-01-17 パナソニックＩｐマネジメント株式会社 不揮発性半導体記憶装置
JP6501146B2 (ja) * 2014-03-18 2019-04-17 パナソニックＩｐマネジメント株式会社 ニューラルネットワーク回路およびその学習方法
GB201419355D0 (en) 2014-10-30 2014-12-17 Ibm Neuromorphic synapses
EP3035399B1 (en) 2014-12-19 2020-11-18 IMEC vzw Resistive switching memory cell
US9990580B2 (en) 2015-03-13 2018-06-05 International Business Machines Corporation Neuromorphic synapses
JP6674838B2 (ja) 2015-05-21 2020-04-01 株式会社半導体エネルギー研究所 電子装置
US10217046B2 (en) 2015-06-29 2019-02-26 International Business Machines Corporation Neuromorphic processing devices
KR20170084020A (ko) 2015-10-23 2017-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US9934826B2 (en) 2016-04-14 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102732276B1 (ko) * 2017-02-03 2024-11-21 에스케이하이닉스 주식회사 다수 개의 시냅스 셀들을 가진 시냅스를 포함하는 뉴로모픽 소자
US11461620B2 (en) * 2017-07-05 2022-10-04 Samsung Electronics Co., Ltd. Multi-bit, SoC-compatible neuromorphic weight cell using ferroelectric FETs
US11182664B2 (en) * 2017-10-10 2021-11-23 Fu-Chang Hsu Configurable three-dimensional neural network array
GB201907685D0 (en) * 2019-02-06 2019-07-17 Cirrus Logic Int Semiconductor Ltd Multi-level memristor elements

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020057278A (ja) * 2018-10-03 2020-04-09 株式会社デンソー 人工ニューラルネットワーク回路
JP7259253B2 (ja) 2018-10-03 2023-04-18 株式会社デンソー 人工ニューラルネットワーク回路
US12536421B2 (en) 2020-11-30 2026-01-27 Ryukoku University Neural network
DE112021006702T5 (de) 2020-12-25 2023-11-16 Sony Semiconductor Solutions Corporation Faltungsoperationsvorrichtung und neuronales netz
JP2024530302A (ja) * 2021-08-26 2024-08-16 インターナショナル・ビジネス・マシーンズ・コーポレーション 統合されたｐｃｍおよびｍｒａｍを有するａｉアクセラレータ

Also Published As

Publication number Publication date
WO2019188457A1 (ja) 2019-10-03
DE112019001709T5 (de) 2021-01-14
US20210026601A1 (en) 2021-01-28
US11972229B2 (en) 2024-04-30
TWI790363B (zh) 2023-01-21
TW202001662A (zh) 2020-01-01

Similar Documents

Publication Publication Date Title
US11972229B2 (en) Semiconductor device and multiply-accumulate operation device
Kim et al. Ferroelectric transistors for memory and neuromorphic device applications
Mikolajick et al. From ferroelectric material optimization to neuromorphic devices
Bian et al. Neuromorphic computing: Devices, hardware, and system application facilitated by two-dimensional materials
Halter et al. Back-end, CMOS-compatible ferroelectric field-effect transistor for synaptic weights
Zheng et al. Artificial neural network based on doped HfO 2 ferroelectric capacitors with multilevel characteristics
Majumdar Back‐end CMOS compatible and flexible ferroelectric memories for neuromorphic computing and adaptive sensing
Goh et al. Selector-less ferroelectric tunnel junctions by stress engineering and an imprinting effect for high-density cross-point synapse arrays
Lee et al. Neuromorphic devices based on fluorite‐structured ferroelectrics
CN100502010C (zh) 利用具有分级电阻变化的多层的存储器件
US6940740B2 (en) Multilevel semiconductor memory device and method for driving the same as a neuron element in a neural network computer
Huang et al. A comprehensive modeling framework for ferroelectric tunnel junctions
KR102167125B1 (ko) 크로스바 메모리 구조를 이용한 뉴로모픽 소자
KR102756342B1 (ko) 접합 구조 소자, 이의 제조 방법 및 이를 포함하는 컴퓨팅 장치
Sünbül et al. Optimizing ferroelectric and interface layers in HZO-based FTJs for neuromorphic applications
US11521678B2 (en) Synapse and synaptic array, and computing system using the same and driving method thereof
JP7675887B2 (ja) Ａｉシステム
Covi et al. Ferroelectric tunneling junctions for edge computing
Peng et al. Non-volatile field-effect transistors enabled by oxygen vacancy-related dipoles for memory and synapse applications
CN115668226A (zh) 神经元和具有铁电调制金属半导体肖特基二极管的突触及方法
Lu et al. Optimal weight models for ferroelectric synapses toward neuromorphic computing
KR20250110181A (ko) 시냅스 소자 및 이의 제조 방법
US11804556B2 (en) Ferroelectric-assisted tunneling selector device
Lin et al. MgO/HZO based ferroelectric tunnel junctions for neuromorphic computing applications
JP2024516516A (ja) 再構成可能なインメモリーコンピューティング用のフィールドプログラム可能な強誘電体ダイオード

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20190213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20190213