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KR102667819B1 - 전원 전압과 관계없이 동작하는 스위치 회로를 포함하는 메모리 장치 - Google Patents

전원 전압과 관계없이 동작하는 스위치 회로를 포함하는 메모리 장치 Download PDF

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KR102667819B1
KR102667819B1 KR1020190083735A KR20190083735A KR102667819B1 KR 102667819 B1 KR102667819 B1 KR 102667819B1 KR 1020190083735 A KR1020190083735 A KR 1020190083735A KR 20190083735 A KR20190083735 A KR 20190083735A KR 102667819 B1 KR102667819 B1 KR 102667819B1
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삼성전자주식회사
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Abstract

본 발명의 실시 예에 따른 메모리 장치는 비트 라인과 소스 라인에 연결된 메모리 셀; 메모리 셀의 데이터를 읽거나 또는 메모리 셀에 데이터를 쓰도록 구성되는 읽기 및 쓰기 회로; 전원 전압에 기반한 선택 신호를 수신하도록 구성되는 스위치 회로를 포함하고, 스위치 회로는 비트 라인 그리고 읽기 및 쓰기 회로 사이에 연결된 제 1 스위치; 소스 라인 그리고 읽기 및 쓰기 회로 사이에 연결된 제 2 스위치; 및 선택 신호에 따라, 전원 전압과 다른 읽기 전압 및 쓰기 전압 중 하나를 이용하여 제 1 및 제 2 스위치들을 턴 온시키거나 턴 오프시키도록 구성되는 스위치 컨트롤러를 포함한다.

Description

전원 전압과 관계없이 동작하는 스위치 회로를 포함하는 메모리 장치{MEMORY DEVICE COMPRISING SWITCH CIRCUIT THAT OPERATES REGARDLESS OF POWER SUPPLY VOLTAGE}
본 발명은 메모리 장치에 관한 것으로, 좀 더 구체적으로, 전원 전압과 관계없이 동작하는 스위치 회로를 포함하는 메모리 장치에 관한 것이다.
메모리 장치의 제조 공정이 점점 미세화됨에 따라, 메모리 장치의 트랜지스터들에 인가되는 전원 전압의 레벨도 점점 낮아지고 있다. 전원 전압의 레벨이 낮아짐에 따라, 전원 전압을 그대로 이용하여 메모리 장치의 메모리 셀에 데이터를 쓰거나 메모리 셀로부터 데이터를 읽는 것이 점점 어려워지고 있다.
메모리 장치에 저장된 데이터를 판별하려면, 메모리 셀의 데이터에 상응하는 전압 또는 전류를 확인해야 한다. 그러나, 전원 전압의 레벨이 낮아짐에 따라, 데이터에 상응하는 전압 또는 전류의 범위도 감소하게 되고 이것은 데이터를 유효하게 판별할 수 있는 마진(margin)의 감소를 야기할 수 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 전원 전압과 관계없이 동작하는 스위치 회로를 포함하는 메모리 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는 비트 라인과 소스 라인에 연결된 메모리 셀; 메모리 셀의 데이터를 읽거나 또는 메모리 셀에 데이터를 쓰도록 구성되는 읽기 및 쓰기 회로; 전원 전압에 기반한 선택 신호를 수신하도록 구성되는 스위치 회로를 포함하고, 스위치 회로는 비트 라인 그리고 읽기 및 쓰기 회로 사이에 연결된 제 1 스위치; 소스 라인 그리고 읽기 및 쓰기 회로 사이에 연결된 제 2 스위치; 및 선택 신호에 따라, 전원 전압과 다른 읽기 전압 및 쓰기 전압 중 하나를 이용하여 제 1 및 제 2 스위치들을 턴 온시키거나 턴 오프시키도록 구성되는 스위치 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 전원 전압과 무관한 읽기 전압 및 쓰기 전압 중 하나를 이용하여 비트 라인과 소스 라인을 위한 스위치 회로를 동작시킬 수 있다. 따라서, 메모리 장치는 전원 전압이 낮아짐에 따라 야기되는 누설 전류, 읽기 실패, 또는 쓰기 실패를 방지할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치의 블록도를 예시적으로 도시한다.
도 2는 도 1의 메모리 셀의 블록도를 예시적으로 도시한다. 도 3은 도 1의 메모리 셀의 구현 예시를 도시한다.
도 4는 도 1의 메모리 장치의 블록도를 좀 더 구체적으로 도시한다.
도 5a 및 도 5b는 읽기 모드에서 도 4의 메모리 장치의 동작들을 예시적으로 도시한다.
도 6a 및 도 6b는 쓰기 모드에서 도 4의 메모리 장치의 동작들을 예시적으로 도시한다.
도 7a 및 도 7b는 쓰기 모드에서 도 4의 메모리 장치의 동작들을 예시적으로 도시한다.
도 8은 프리차지 모드에서 도 4의 메모리 장치의 동작들을 예시적으로 도시한다.
도 9는 다른 실시 예에 따른 도 1의 메모리 장치의 블록도를 좀 더 구체적으로 도시한다.
도 10은 본 발명의 실시 예에 따른 메모리 장치의 블록도를 예시적으로 도시한다.
도 11 내지 도 15는 본 발명의 실시 예에 따른 메모리 장치가 적용된 전자 장치들의 블록도들을 예시적으로 도시한다.
도 1은 본 발명의 실시 예에 따른 메모리 장치의 블록도를 예시적으로 도시한다. 메모리 장치(100)는 메모리 셀(110), 읽기 및 쓰기 회로(120), 및 스위치 회로(130)를 포함할 수 있다.
메모리 셀(110)은 비트 라인(BL) 및 소스 라인(SL)에 각각 연결될 수 있다. 메모리 장치(100)의 쓰기 모드에서, 메모리 셀(110)은 비트 라인(BL)의 전압 및 소스 라인(SL)의 전압에 따라 데이터를 저장할 수 있다. 비트 라인(BL)의 전압 및 소스 라인(SL)의 전압의 레벨들에 따라, 메모리 셀(110)은 제 1 논리 값(예를 들어, 0) 또는 제 2 논리 값(예를 들어, 1)을 저장할 수 있다. 메모리 셀(110)이 저장할 수 있는 데이터의 비트 수는 1 이상일 수 있다. 메모리 장치(100)의 읽기 모드에서, 비트 라인(BL)의 전압 및 소스 라인(SL)의 전압에 따라 메모리 셀(110)에 저장된 데이터가 읽혀질 수 있다. 예를 들어, 메모리 셀(110)은 MRAM(Magnetoresistive Random Access Memory) 셀, SRAM(Static RAM) 셀, DRAM(Dynamic RAM), TRAM(Thyristor RAM) 셀, NAND 플래시 메모리 셀, NOR 플래시 메모리 셀, RRAM(Resistive RAM) 셀, FRAM(Ferroelectric RAM) 장치, PRAM(Phase-change RAM) 셀 중 어느 하나일 수 있다. 이하에서, 메모리 셀(110)은 불휘발성인 MRAM 셀인 것으로 가정하지만, 본 발명의 범위는 이에 한정되지 않는다.
읽기 및 쓰기 회로(120)는 스위치 회로(130)를 통해 메모리 셀(110)에 접근할 수 있다. 읽기 및 쓰기 회로(120)는 메모리 셀(110)의 데이터를 읽기 위한 읽기 전압(VRD)을 생성할 수 있다. 읽기 및 쓰기 회로(120)는 메모리 셀(110)에 데이터를 저장하거나, 프로그램하거나, 또는 쓰기 위한 쓰기 전압(VWR)을 생성할 수 있다. 읽기 및 쓰기 회로(120)는 읽기 전압(VRD) 및 쓰기 전압(VWR)을 스위치 회로(130)로 공급하거나 제공할 수 있다.
읽기 및 쓰기 회로(120)는 스위치 회로(130)를 통해 전압들을 비트 라인(BL) 및 소스 라인(SL)에 인가함으로써 메모리 셀(110)로부터 데이터를 읽거나 데이터를 메모리 셀(110)에 쓸 수 있다. 비트 라인(BL) 및 소스 라인(SL)에 인가된 전압들은 메모리 셀(110)에도 인가될 수 있다. 읽기 모드에서 비트 라인(BL) 및 소스 라인(SL)의 전압들은 쓰기 모드에서의 비트 라인(BL) 및 소스 라인(SL)의 전압들과 다를 수 있다. 제 1 논리 값을 쓰기 위한 쓰기 모드에서의 비트 라인(BL) 및 소스 라인(SL)의 전압들은 제 2 논리 값을 쓰기 위한 쓰기 모드에서의 비트 라인(BL) 및 소스 라인(SL)의 전압들과 다를 수 있다.
스위치 회로(130)는 선택 신호(SEL)에 응답하여 메모리 셀(110)과 읽기 및 쓰기 회로(120)를 연결할 수 있다. 스위치 회로(130)는 메모리 셀(110)과 읽기 및 쓰기 회로(120) 사이의 경로를 제공할 수 있다. 스위치 회로(130)는 스위치(131), 스위치(132), 및 스위치 컨트롤러(133)를 포함할 수 있다.
스위치(131)는 비트 라인(BL)과 읽기 및 쓰기 회로(120) 사이에 연결될 수 있다. 스위치(131)는 스위치 컨트롤러(133)의 제어에 기초하여 턴 온될 수 있고 비트 라인(BL)과 읽기 및 쓰기 회로(120)를 전기적으로 연결할 수 있다. 스위치(131)는 스위치 컨트롤러(133)의 제어에 기초하여 턴 오프될 수 있고 비트 라인(BL)과 읽기 및 쓰기 회로(120)를 전기적으로 차단할 수 있다.
스위치(132)는 소스 라인(SL)과 읽기 및 쓰기 회로(120) 사이에 연결될 수 있다. 스위치(132)는 스위치 컨트롤러(133)의 제어에 기초하여 턴 온될 수 있고 소스 라인(SL)과 읽기 및 쓰기 회로(120)를 전기적으로 연결할 수 있다. 스위치(132)는 스위치 컨트롤러(133)의 제어에 기초하여 턴 오프될 수 있고 소스 라인(SL)과 읽기 및 쓰기 회로(120)를 전기적으로 차단할 수 있다.
스위치 컨트롤러(133)는 선택 신호(SEL)가 활성화(또는 인에이블)되면 스위치들(131, 132)을 턴 온시킬 수 있고 그리고 선택 신호(SEL)가 비활성화(또는 디스에이블)되면 스위치들(131, 132)을 턴 오프시킬 수 있다. 선택 신호(SEL)는 전원 전압 및 접지 전압에 기초한 신호일 수 있다. 예를 들어, 선택 신호(SEL)가 활성화되면, 선택 신호(SEL)의 레벨은 전원 전압의 레벨 또는 접지 전압의 레벨을 가질 수 있다. 선택 신호(SEL)가 비활성화되면, 선택 신호(SEL)의 레벨은 접지 전압의 레벨 또는 전원 전압의 레벨을 가질 수 있다.
스위치 컨트롤러(133)는 읽기 및 쓰기 회로(120)로부터 전원 전압과 다른 읽기 전압(VRD) 또는 쓰기 전압(VWR)을 공급받거나 제공받을 수 있다. 스위치 컨트롤러(133)는 전원 전압과 다른 읽기 전압(VRD) 및 쓰기 전압(VWR) 중 하나를 이용하여 스위치들(131, 132)을 턴 온시키거나 턴 오프시킬 수 있다. 스위치 컨트롤러(133)는 읽기 모드에서 읽기 전압(VRD)을 이용하여 스위치들(131, 132)을 턴 온시킬 수 있다. 스위치 컨트롤러(133)는 쓰기 모드에서 쓰기 전압(VWR)을 이용하여 스위치들(131, 132)을 턴 온시킬 수 있다.
메모리 장치(100)의 제조 공정이 미세화됨에 따라, 메모리 장치(100)의 전원 전압의 레벨도 점점 낮아질 수 있다. 만약 스위치 컨트롤러(133)가 낮은 전원 전압을 이용하여 스위치들(131, 132)을 턴 온시키거나 턴 오프시키면, 스위치들(131, 132)이 완전히(fully) 턴 온되거나 턴 오프되지 않을 수 있다. 스위치들(131, 132)이 완전히 턴 오프되지 않으면, 스위치들(131, 132)에서 누설 전류가 발생할 수 있다. 스위치들(131, 132)이 완전히 턴 온되지 않으면, 전압 또는 전류가 읽기 및 쓰기 회로(120)로부터 스위치들(131, 132), 비트 라인(BL), 및 소스 라인(SL)을 통해 메모리 셀(110)로 완전하게 전달되지 않을 것이다. 반대로, 전압 또는 전류가 메모리 셀(110)로부터 비트 라인(BL), 소스 라인(SL), 및 스위치들(131, 132)을 통해 읽기 및 쓰기 회로(120)로 완전하게 전달되지 않을 것이다. 스위치들(131, 132)이 완전히 턴 온되지 않으면, 메모리 셀(110)에 대한 쓰기 실패(fail) 또는 읽기 실패가 야기될 수 있다.
본 발명의 실시 예에 따른 스위치 컨트롤러(133)는 전원 전압과 관계없이 읽기 전압(VRD) 및 쓰기 전압(VWR) 중 하나를 이용하여 스위치들(131, 132)을 완전하게 턴 온시키거나 턴 오프시킬 수 있다. 스위치 컨트롤러(133)는 전원 전압이 낮아져도, 스위치들(131, 132)을 완전하게 턴 온시키거나 턴 오프시킬 수 있고 낮은 전원 전압 조건에서도 동작할 수 있다. 따라서, 스위치 컨트롤러(133)는 전원 전압을 이용하여 스위치들(131, 132)을 턴 온시키거나 턴 오프시킴으로써 야기되는 누설 전류, 쓰기 실패, 및 읽기 실패를 방지할 수 있다.
도 2는 도 1의 메모리 셀의 블록도를 예시적으로 도시한다. 도 3은 도 1의 메모리 셀의 구현 예시를 도시한다. 도 2와 도 3은 함께 설명될 것이다. 메모리 셀(110)은 선택 트랜지스터(ST) 및 가변 저항 소자(R)를 포함할 수 있다.
선택 트랜지스터(ST)는 기판의 바디(111), 바디(111)에 형성되고 소스 라인(SL)과 연결되는 접합(junction, 113), 바디(111)에 형성되고 가변 저항 소자(R)를 통해 비트 라인(BL)과 연결되는 접합(114), 그리고 접합들(113, 114) 사이의 바디(111) 위에 형성되고 워드 라인(WL)을 형성하는 게이트(112)를 포함할 수 있다. 가변 저항 소자(R)는 MTJ(Magnetic Tunnel Junction) 소자일 수 있다. 가변 저항 소자(R)는 고정층(PL, Pinned Layer), 터널층(TL, Tunneling Layer), 및 자유층(FL, Free Layer)을 포함한다. 고정층(PL)은 고정된 자화 방향을 갖는다. 자유층(FL)은 가변 저항 소자(R)에 인가되는 전압 또는 전류에 따라 변경되는 자화 방향을 갖는다. 자유층(FL)의 자화 방향이 고정층(PL)의 자화 방향과 같은지(또는 얼마나 같은지) 또는 다른지(또는 얼마나 다른지)에 따라 가변 저항 소자(R)의 저항이 변화할 수 있다. 가변 저항 소자(R)는 저항(resistance)은 메모리 셀(110)에 저장된 데이터를 나타낼 수 있다.
예를 들어, 접지 전압이 비트 라인(BL)에 인가되고, 쓰기 전압(VWR)이 소스 라인(SL)에 인가되면, 소스 라인(SL)으로부터 비트 라인(BL)으로 전류가 흐를 수 있다. 자유층(FL)의 자화 방향은 고정층(PL)의 자화 방향과 반대가 될 수 있다. 가변 저항 소자(R)는 고저항 상태가 될 수 있고 가변 저항 소자(R)의 저항은 상대적으로 클 수 있다. 가변 저항 소자(R)는 반평행(anti-parallel; AP) 상태에 존재하고 메모리 셀(110)은 제 2 논리 값(예를 들어, 1)을 저장할 수 있다. 예를 들어, 비트 라인(BL)에 쓰기 전압(VWR)이 인가되고, 소스 라인(SL)에 접지 전압이 인가되면, 비트 라인(BL)으로부터 소스 라인(SL)으로 전류가 흐를 수 있다. 자유층(FL)의 자화 방향은 고정층(PL)의 자화 방향과 동일하게 될 수 있다. 가변 저항 소자(R)는 저저항 상태가 될 수 있고 가변 저항 소자(R)의 저항은 상대적으로 작을 수 있다. 가변 저항 소자(R)는 평행(parallel; P) 상태에 존재하고 메모리 셀(110)은 제 1 논리 값(예를 들어, 0)을 저장할 수 있다.
도 2 및 도 3에서, 선택 트랜지스터(ST)의 일단은 소스 라인(SL)에 연결되고, 선택 트랜지스터(ST)의 타단과 가변 저항 소자(R)의 일단은 서로 연결되고, 그리고 가변 저항 소자(R)의 타단은 비트 라인(BL)에 연결된 것으로 설명되었다. 상술한 연결관계는 예시적인 것에 불과하다. 예를 들어, 선택 트랜지스터(ST)의 일단은 비트 라인(BL)에 연결되고, 선택 트랜지스터(ST)의 타단과 가변 저항 소자(R)의 일단은 서로 연결되고, 그리고 가변 저항 소자(R)의 타단은 소스 라인(SL)에 연결될 수 있다. 가변 저항 소자(R)를 고저항 상태 또는 저저항 상태로 만들기 위해 비트 라인(BL)과 소스 라인(SL)에 인가되는 전압들도 상술한 바로 한정되지 않는다.
도 4는 도 1의 메모리 장치의 블록도를 좀 더 구체적으로 도시한다. 메모리 셀(110)은 도 2 및 도 3에서 전술한 바와 같이 선택 트랜지스터(ST) 및 가변 저항 소자(R)를 포함할 수 있다.
읽기 및 쓰기 회로(120)는 쓰기 전압 생성기(121), 읽기 전압 생성기(122), 및 감지 증폭기(123)를 포함할 수 있다. 읽기 및 쓰기 회로(120)는 전원 전압(VDD1)을 공급받는 전원 전압 단자(VDD1), 전원 전압(VDD2)을 공급받는 전원 전압 단자(VDD2), 접지 전압(GND)을 공급받는 접지 전압 단자(GND), 스위치 회로(130)의 비트 라인 입력 단자(BL_IN)와 연결된 비트 라인 출력 단자(BL_OUT), 스위치 회로(130)의 온 전압 단자(VON)와 연결된 온 전압 단자(VON), 및 스위치 회로(130)의 소스 라인 입력 단자(SL_IN)와 연결된 소스 라인 출력 단자(SL_OUT)를 포함할 수 있다.
쓰기 전압 생성기(121)는 전원 전압 단자들(VDD1, VDD2)을 통해 공급되는 전원 전압들(VDD1, VDD2) 중 적어도 하나를 이용하여 쓰기 전압(VWR)을 생성하고 조정(regulate)할 수 있다. 읽기 전압 생성기(122)는 전원 전압 단자들(VDD1, VDD2)을 통해 공급되는 전원 전압들(VDD1, VDD2) 중 적어도 하나를 이용하여 읽기 전압(VRD)을 생성하고 조정할 수 있다. 쓰기 전압 생성기(121) 및 읽기 전압 생성기(122) 각각은 전하 펌프 회로, 비교기, 기준 전압 생성기 등을 포함할 수 있다. 예를 들어, 전원 전압(VDD1)은 게이트 산화물 두께가 상대적으로 얇은 트랜지스터들로 인가될 수 있고 전원 전압(VDD2)은 게이트 산화물 두께가 상대적으로 두꺼운 트랜지스터들로 인가될 수 있다. 전원 전압(VDD1)의 레벨은 전원 전압(VDD2)의 레벨보다 낮을 수 있다. 전원 전압(VDD1)은 도 1에서 전술한 전원 전압일 수 있고 선택 신호(SEL) 및 반전 선택 신호(SELB)를 생성하는데 사용될 수 있다.
예를 들어, 읽기 전압(VRD)의 레벨은 전원 전압(VDD1)의 레벨보다 높을 수 있고 그리고 쓰기 전압(VWR)의 레벨은 읽기 전압(VRD)의 레벨보다 높을 수 있다. 쓰기 전압(VWR)의 레벨은 메모리 셀(110)에 저장된 제 1 논리 값을 제 2 논리 값으로 (혹은 그 반대로) 변경될 수 있도록 충분히 높아야 한다. 읽기 전압(VRD)의 레벨은 쓰기 전압(VWR)과 달리 메모리 셀(110)에 저장된 논리 값을 바꾸는데 사용되지 않고 논리 값을 읽는데 사용되므로, 쓰기 전압(VWR)의 레벨보다 낮을 수 있다. 쓰기 전압(VWR)보다 낮은 읽기 전압(VRD)은 트랜지스터들의 신뢰성 또는 수명을 향상시킬 수 있다.
감지 증폭기(123)는 감지 전압(VSENSE)을 생성할 수 있다. 감지 증폭기(123)는 감지 전압(VSENSE)을 생성하도록 구성되는 전압원 또는 전압 생성기를 포함할 수 있다. 감지 증폭기(123)는 감지 전압(VSENSE)을 이용하여 메모리 셀(110)의 데이터를 감지할 수 있다. 읽기 모드에서, 감지 증폭기(123)는 감지 전압(VSENSE)을 스위치(SW2) 및 기준 저항(RREF)으로 출력할 수 있다. 감지 증폭기(123)는 감지 전압(VSENSE)과 접지 전압(GND)이 기준 저항(RREF)의 양단에 인가됨에 따라 기준 저항(RREF)을 통해 흐르는 전류와 감지 전압(VSENSE)과 접지 전압(GND)이 메모리 셀(110)의 양단에 인가됨에 따라 메모리 셀(110)을 통해 흐르는 전류를 비교할 수 있다. 감지 증폭기(123)는 비교 결과에 기초하여 메모리 셀(110)의 데이터를 감지할 수 있다. 예를 들어, 감지 전압(VSENSE)의 레벨은 접지 전압(GND)과 전원 전압(VDD1) 사이일 수 있다.
읽기 및 쓰기 회로(120)는 스위치들(SW1~SW8)을 포함할 수 있다. 스위치들(SW1~SW8)은 읽기 인에이블 신호(REN), 쓰기 인에이블 신호들(WREN0, WREN0), 및 프리차지 신호(PRE) 중 적어도 하나에 의해 턴 온되거나 턴 오프될 수 있다. 메모리 셀(110)에 저장된 데이터를 읽기 위한 읽기 모드 동안, 읽기 인에이블 신호(REN)가 활성화될 수 있고 그 외의 시간 동안 비활성화될 수 있다. 메모리 셀(110)에 데이터(예를 들어, 제 1 논리 값(0))를 쓰기 위한 쓰기 모드 동안, 쓰기 인에이블 신호(WREN0)가 활성화될 수 있고 그 외의 시간 동안 비활성화될 수 있다. 메모리 셀(110)에 데이터(예를 들어, 제 2 논리 값(1))를 쓰기 위한 쓰기 모드 동안, 쓰기 인에이블 신호(WREN1)가 활성화될 수 있고 그 외의 시간 동안 비활성화될 수 있다. 읽기 모드 또는 쓰기 모드가 아니며 읽기 모드 또는 쓰기 모드 전에 스위치 회로들(130_1, 130_2)의 모든 노드들, 비트 라인들(BL1, BL2), 및 소스 라인들(SL1, SL2)의 전압 레벨들을 각각 특정한 레벨(예를 들어, 접지 전압(GND))으로 설정하는 프리차지 모드 동안, 프리차지 신호(PRE)가 활성화될 수 있고 그 외의 시간 동안 비활성화될 수 있다. 예를 들어, 프리차지 모드 및 프리차지 신호(PRE)는 등화(equalization) 모드 및 등화 신호(EQ)로도 지칭될 수 있다.
스위치(SW7)는 프리차지 신호(PRE), 읽기 인에이블 신호(REN), 및 쓰기 인에이블 신호(WREN1) 중 하나가 활성화되면 턴 온되고 접지 전압(GND)을 비트 라인 출력 단자(BL_OUT)로 출력할 수 있다. 스위치(SW7)는 프리차지 신호(PRE), 읽기 인에이블 신호(REN), 및 쓰기 인에이블 신호(WREN1)가 비활성화되면, 턴 오프될 수 있다. 스위치(SW8)는 쓰기 인에이블 신호(WREN0)가 활성화되면 턴 온되고 쓰기 전압(VWR)을 비트 라인 출력 단자(BL_OUT)로 출력할 수 있다. 스위치(SW8)는 쓰기 인에이블 신호(WREN0)가 비활성화되면, 턴 오프될 수 있다.
스위치(SW5)는 프리차지 신호(PRE)가 활성화되면 턴 온되고 접지 전압(GND)을 온 전압 단자(VON)로 출력할 수 있다. 스위치(SW5)는 프리차지 신호(PRE)가 비활성화되면, 턴 오프될 수 있다. 스위치(SW1)는 읽기 인에이블 신호(REN)가 활성화되면 턴 온되고 읽기 전압(VRD)을 온 전압 단자(VON)로 출력할 수 있다. 스위치(SW1)는 읽기 인에이블 신호(REN)가 비활성화되면, 턴 오프될 수 있다. 스위치(SW3)는 쓰기 인에이블 신호들(WREN0, WREN1) 중 하나가 활성화되면 턴 온되고 쓰기 전압(VWR)을 온 전압 단자(VON)로 출력할 수 있다. 스위치(SW3)는 쓰기 인에이블 신호들(WREN0, WREN1)이 비활성화되면, 턴 오프될 수 있다.
스위치(SW6)는 프리차지 신호(PRE) 및 쓰기 인에이블 신호(WREN0) 중 하나가 활성화되면 턴 온되고 접지 전압(GND)을 소스 라인 출력 단자(SL_OUT)로 출력할 수 있다. 스위치(SW6)는 프리차지 신호(PRE) 및 쓰기 인에이블 신호(WREN0)가 비활성화되면 턴 오프될 수 있다. 스위치(SW4)는 쓰기 인에이블 신호(WREN1)가 활성화되면 턴 온되고 쓰기 전압(VWR)을 소스 라인 출력 단자(SL_OUT)로 출력할 수 있다. 스위치(SW4)는 쓰기 인에이블 신호(WREN1)가 비활성화되면 턴 오프될 수 있다. 스위치(SW7)는 읽기 인에이블 신호(REN)가 활성화되면 턴 온되고 감지 전압(VSENSE)을 소스 라인 출력 단자(SL_OUT)로 출력할 수 있다. 스위치(SW7)는 읽기 인에이블 신호(REN)가 비활성화되면 턴 오프될 수 있다.
스위치 회로(130)는 읽기 및 쓰기 회로(120)의 비트 라인 출력 단자(BL_OUT), 온 전압 단자(VON), 및 소스 라인 출력 단자(SL_OUT)와 각각 연결된 비트 라인 입력 단자(BL_IN), 온 전압 단자(VON), 및 소스 라인 입력 단자(SL_IN)를 포함할 수 있다. 스위치 회로(130)는 비트 라인(BL)과 연결된 비트 라인 단자(BL), 접지 전압(GND)을 공급받는 접지 단자(GND), 및 소스 라인(SL)과 연결된 소스 라인 단자(SL)를 포함할 수 있다. 스위치 회로(130)는 선택 신호(SEL)를 수신하는 선택 단자(SEL) 및 반전 선택 신호(SELB)를 수신하는 반전 선택 단자(SELB)를 포함할 수 있다. 예를 들어, 반전 선택 신호(SELB)는 선택 신호(SEL)가 반전된 신호이고, 선택 신호(SEL)가 활성화되면 반전 선택 신호(SELB)는 비활성화되고, 그리고 선택 신호(SEL)가 비활성화되면 반전 선택 신호(SELB)는 활성화될 수 있다.
스위치(131)는 비트 라인 입력 단자(BL_IN)와 비트 라인 단자(BL) 사이에 연결될 수 있다. 스위치(131)는 트랜지스터들(P0, N0)을 포함할 수 있다. 트랜지스터들(P0, N0)의 병렬 연결은 전송 게이트(transmission gate; TG)를 구성할 수 있다. 트랜지스터(P0)의 게이트 단자는 노드(n2)에 연결될 수 있다. 트랜지스터(N0)의 게이트 단자는 노드(n1)에 연결될 수 있다. 노드들(n1, n2)의 전압 레벨들에 따라, 트랜지스터들(P0, N0)은 비트 라인 입력 단자(BL_IN)와 비트 라인 단자(BL)를 전기적으로 연결하거나 차단할 수 있다.
스위치(132)는 소스 라인 입력 단자(SL_IN)와 소스 라인 단자(SL) 사이에 연결될 수 있다. 스위치(132)는 트랜지스터들(P1, N1)을 포함할 수 있다. 트랜지스터들(P1, N1)의 병렬 연결은 전송 게이트(TG)를 구성할 수 있다. 트랜지스터(P1)의 게이트 단자는 노드(n2)에 연결될 수 있다. 트랜지스터(N1)의 게이트 단자는 노드(n1)에 연결될 수 있다. 노드들(n1, n2)의 전압 레벨들에 따라, 트랜지스터들(P1, N1)은 소스 라인 입력 단자(SL_IN)와 소스 라인 단자(SL)를 전기적으로 연결하거나 차단할 수 있다.
스위치 컨트롤러(133)는 트랜지스터들(N2~N5, P2~P3)을 포함할 수 있다. 스위치 컨트롤러(133)는 선택 신호(SEL) 및 반전 선택 신호(SELB)에 따라 노드들(n1, n2)의 전압 레벨들을 결정할 수 있거나 또는 비트 라인(BL)과 소스 라인(SL)을 접지 전압(GND)으로 구동할 수 있다. 선택 신호(SEL)가 활성화되면 메모리 셀(110)이 선택될 수 있고 반전 선택 신호(SELB)가 활성화되면 메모리 셀(110)이 비선택될 수 있다.
트랜지스터(N4)는 비트 라인 단자(BL)와 접지 단자(GND) 사이에 연결될 수 있다. 트랜지스터(N4)는 반전 선택 신호(SELB)에 따라 비트 라인(BL)과 접지 전압(GND)을 전기적으로 연결할 수 있다. 트랜지스터(N4)는 반전 선택 신호(SELB)가 활성화되면 비트 라인(BL)을 접지 전압(GND)으로 구동할 수 있다. 트랜지스터(N5)는 소스 라인 단자(SL)와 접지 단자(GND) 사이에 연결될 수 있다. 트랜지스터(N5)는 반전 선택 신호(SELB)에 따라 소스 라인(SL)과 접지 전압(GND)을 전기적으로 연결할 수 있다. 트랜지스터(N5)는 반전 선택 신호(SELB)가 활성화되면 소스 라인(SL)을 접지 전압(GND)으로 구동할 수 있다.
트랜지스터(N2)는 노드(n2)와 접지 단자(GND) 사이에 연결될 수 있다. 트랜지스터(N2)는 선택 신호(SEL)에 따라 노드(n2)와 접지 전압(GND)을 전기적으로 연결할 수 있다. 트랜지스터(N2)는 선택 신호(SEL)가 활성화되면 노드(n2)의 전압 레벨을 접지 전압(GND)으로 구동할 수 있다. 트랜지스터(N3)는 노드(n1)와 접지 단자(GND) 사이에 연결될 수 있다. 트랜지스터(N3)는 반전 선택 신호(SELB)에 따라 노드(n1)와 접지 전압(GND)을 전기적으로 연결할 수 있다. 트랜지스터(N3)는 반전 선택 신호(SELB)가 활성화되면 노드(n1)의 전압 레벨을 접지 전압(GND)으로 구동할 수 있다.
트랜지스터(P2)는 노드(n2)와 온 전압 단자(VON) 사이에 연결될 수 있다. 트랜지스터(P2)는 선택 신호(SEL)에 따라 읽기 전압(VRD) 및 쓰기 전압(VWR) 중 하나를 노드(n2)에 인가할 수 있다. 트랜지스터(P2)는 트랜지스터(N3)에 의해 노드(n1)의 전압이 접지 전압(GND)으로 구동되면 턴 온될 수 있고 그리고 노드(n2)의 전압을 온 전압 단자(VON)를 통해 공급되는 전압(예를 들어, 읽기 전압(VRD) 및 쓰기 전압(VWR) 중 하나)으로 구동할 수 있다. 트랜지스터(P3)는 노드(n1)와 온 전압 단자(VON) 사이에 연결될 수 있다. 트랜지스터(P3)는 반전 선택 신호(SELB)에 따라 읽기 전압(VRD) 및 쓰기 전압(VWR) 중 하나를 노드(n1)에 인가할 수 있다. 트랜지스터(P3)는 트랜지스터(N2)에 의해 노드(n2)의 전압이 접지 전압(GND)으로 구동되면 턴 온될 수 있고 그리도 노드(n1)의 전압을 온 전압 단자(VON)를 통해 공급되는 전압(예를 들어, 읽기 전압(VRD) 및 쓰기 전압(VWR) 중 하나)으로 구동할 수 있다.
트랜지스터들(P2, P3)은 크로스-커플드 페어(cross-coupled pair)를 구성할 수 있다. 트랜지스터(P2)의 드레인 단자는 트랜지스터들(P0, P1)의 게이트 단자들, 트랜지스터(N2)의 드레인 단자, 및 트랜지스터(P3)의 게이트 단자와 연결된 노드(n2)에 연결될 수 있다. 트랜지스터(P3)의 드레인 단자는 트랜지스터들(N0, N1)의 게이트 단자들, 트랜지스터(N3)의 드레인 단자, 및 트랜지스터(P2)의 게이트 단자와 연결된 노드(n1)에 연결될 수 있다.
스위치 컨트롤러(133)는 온 전압 단자(VON)를 통해 공급되는 전압(예를 들어, 접지 전압(GND), 읽기 전압(VRD), 및 쓰기 전압(VWR) 중 하나)과 접지 전압(GND)을 이용하여 스위치들(131, 132)을 턴 온시키거나 턴 오프시킬 수 있다. 스위치 컨트롤러(133)는 전원 전압(VDD1)에 기반한 선택 신호(SEL)와 반전 선택 신호(SELB)를 수신하지만, 전원 전압(VDD1)을 이용하여 스위치들(131, 132)을 턴 온시키거나 턴 오프시키지 않는다. 따라서, 전원 전압(VDD1)의 레벨이 감소하더라도 스위치 컨트롤러(133)는 스위치들(131, 132)을 완전히 턴 온시키거나 턴 오프시킬 수 있다.
실시 예에 있어서, 스위치 회로(130)의 트랜지스터들(P0~P3, N0~N5) 각각은 상대적으로 얇은 게이트 산화물 두께를 가질 수 있다. 전원 전압(VDD1)보다 높은 전원 전압(VDD2)은 트랜지스터들(P0~P3, N0~N5)로 직접적으로 인가되지 않을 수 있다. 전원 전압(VDD1), 쓰기 전압(VWR), 읽기 전압(VRD), 및 감지 전압(VSENSE)은 트랜지스터들(P0~P3, N0~N5)로 직접적으로 인가될 수 있다.
도 5a 및 도 5b는 읽기 모드에서 도 4의 메모리 장치의 동작들을 예시적으로 도시한다. 도 1 내지 도 4에서 메모리 셀(110) 및 스위치 회로(130)는 각각 하나씩 도시되었으나, 메모리 장치(100)의 메모리 셀(110)의 개수와 스위치 회로(130)의 개수는 각각 하나 이상일 수 있다. 메모리 장치(100)는 메모리 셀들(110_1, 110_2) 및 스위치 회로들(130_1, 130_2)을 포함할 수 있다.
메모리 셀들(110_1, 110_2) 각각은 도 1 내지 도 4에서 전술한 메모리 셀(110)과 실질적으로 동일할 수 있다. 메모리 셀들(110_1, 110_2)은 워드 라인(WL)에 공통으로 연결되고 워드 라인(WL)이 활성화되면 메모리 셀들(110_1, 110_2)의 선택 트랜지스터들(ST)도 턴 온될 수 있다.
스위치 회로들(130_1, 130_2) 각각은 도 1 내지 도 4에서 전술한 스위치 회로(130)와 실질적으로 동일할 수 있다. 스위치 회로(130_1)는 비트 라인(BL1)과 소스 라인(SL1)을 통해 메모리 셀(110_1)에 연결될 수 있다. 스위치 회로(130_2)는 비트 라인(BL2)과 소스 라인(SL2)을 통해 메모리 셀(110_2)에 연결될 수 있다. 스위치 회로(130_1)는 선택 단자(SEL) 및 반전 선택 단자(SELB)를 통해 선택 신호(SEL[1]) 및 반전 선택 신호(SELB[1])를 각각 수신할 수 있다. 스위치 회로(130_2)는 선택 단자(SEL) 및 반전 선택 단자(SELB)를 통해 선택 신호(SEL[2]) 및 반전 선택 신호(SELB[2])를 각각 수신할 수 있다.
스위치 회로들(130_1, 130_2)의 비트 라인 입력 단자들(BL_IN)은 읽기 및 쓰기 회로(120)의 비트 라인 출력 단자(BL_OUT)에 각각 연결될 수 있다. 스위치 회로들(130_1, 130_2)의 온 전압 단자들(VON)은 읽기 및 쓰기 회로(120)의 온 전압 단자(VON)에 각각 연결될 수 있다. 스위치 회로들(130_1, 130_2)의 소스 라인 입력 단자들(SL_IN)은 읽기 및 쓰기 회로(120)의 소스 라인 출력 단자(SL_OUT)에 각각 연결될 수 있다. 읽기 및 쓰기 회로(120)는 스위치 회로들(130_1, 130_2) 중 선택된 하나를 통해 해당 메모리 셀에 접근할 수 있다. 메모리 셀들의 개수와 스위치 회로들의 개수는 각각 2 이상일 수 있다.
도 5a에서, 메모리 장치(100)는 메모리 셀(110_1)을 읽기 위한 읽기 모드에서 동작하는 것으로 가정한다. 프리차지 신호(PRE)와 쓰기 인에이블 신호들(WREN0, WREN1)은 비활성화될 수 있고, 그리고 읽기 인에이블 신호(REN)가 활성화될 수 있다. 읽기 및 쓰기 회로(120)에서 스위치들(SW7, SW1, SW2)은 턴 온될 수 있고 나머지 스위치들(SW8, SW5, SW3, SW6, SW4)은 턴 오프될 수 있다. 스위치(SW7)는 접지 전압(GND)을 비트 라인 출력 단자(BL_OUT) 및 스위치 회로(130_1)의 비트 라인 입력 단자(BL_IN)를 통해 스위치 회로(131)로 제공할 수 있다. 스위치(SW1)는 읽기 전압(VRD)을 온 전압 단자(VON) 및 스위치 회로(130_1)의 온 전압 단자(VON)를 통해 스위치 컨트롤러(133)로 제공할 수 있다. 스위치(SW2)는 감지 전압(VSENSE)을 소스 라인 출력 단자(SL_OUT) 및 스위치 회로(130_1)의 소스 라인 입력 단자(SL_IN)를 통해 스위치 회로(132)로 제공할 수 있다.
읽기 모드에서 워드 라인(WL)이 활성화될 수 있고, 선택 신호(SEL[1])가 활성화될 수 있고, 그리고 선택 신호(SEL[2])는 비활성화될 수 있다. 스위치 컨트롤러(133)의 트랜지스터들(P2, N3, N4, N5)은 턴 오프되고 스위치 컨트롤러(133)의 트랜지스터들(P3, N2)은 턴 온될 수 있다. 트랜지스터들(P3, N2)에 의해 노드(n1)는 읽기 전압(VRD)으로 구동될 수 있고 노드(n2)는 접지 전압(GND)으로 구동될 수 있다. 접지 전압(GND)이 트랜지스터들(P0, P1)의 게이트 단자들에 인가될 수 있고, 읽기 전압(VRD)이 트랜지스터들(N0, N1)의 게이트 단자들에 인가될 수 있고, 그리고 스위치들(131, 132)이 턴 온될 수 있다.
스위치 회로(130_1)는 읽기 전압(VRD) 및 접지 전압(GND)을 이용하여 비트 라인 입력 단자(BL_IN)와 비트 라인 단자(BL)를 전기적으로 연결할 수 있고 소스 라인 입력 단자(SL_IN)와 소스 라인 단자(SL)를 전기적으로 연결할 수 있다. 스위치 컨트롤러(133)는 접지 전압(GND) 그리고 온 전압 단자(VON)를 통해 공급받은 읽기 전압(VRD)을 이용하여 스위치들(131, 132)을 턴 온시킬 수 있다. 스위치(131)는 비트 라인 입력 단자(BL_IN)를 통해 공급받은 접지 전압(GND)을 비트 라인 단자(BL)로 출력할 수 있다. 스위치(132)는 소스 라인 입력 단자(SL_IN)를 통해 공급받은 감지 전압(VSENSE)을 소스 라인 단자(SL)로 출력할 수 있다.
읽기 및 쓰기 회로(120)는 스위치(SW7), 비트 라인 출력 단자(BL_OUT), 비트 라인 입력 단자(BL_IN), 스위치(131), 및 비트 라인 단자(BL)를 통해 접지 전압(GND)을 비트 라인(BL)에 인가할 수 있다. 읽기 및 쓰기 회로(120)는 스위치(SW2), 소스 라인 출력 단자(SL_OUT), 소스 라인 입력 단자(SL_IN), 스위치(132), 및 소스 라인 단자(SL)를 통해 감지 전압(VSENSE)을 소스 라인(SL)에 인가할 수 있다. 감지 전압(VSENSE)과 접지 전압(GND)이 메모리 셀(110_1)의 양단에 인가될 수 있다. 전술한대로, 감지 증폭기(123)는 메모리 셀(110_1)을 통해 흐르는 전류와 기준 저항(RREF)을 통해 흐르는 전류를 비교함으로써 메모리 셀(110_1)의 데이터를 감지하고 증폭할 수 있다.
도 5b에서, 메모리 장치(100)는 메모리 셀(110_2)을 읽기 위한 읽기 모드에서 동작하는 것으로 가정한다. 도 5a와 달리, 선택 신호(SEL[2])가 활성화되고 선택 신호(SEL[1])가 비활성화될 수 있다. 도 5b의 읽기 및 쓰기 회로(120), 스위치 회로(130_2), 및 메모리 셀(110_2)의 동작들은 도 5a의 읽기 및 쓰기 회로(120), 스위치 회로(130_1), 및 메모리 셀(110_1)의 동작들과 실질적으로 동일하다.
스위치 회로(130_1)의 스위치 컨트롤러(133)의 트랜지스터들(P2, N3, N4, N5)은 턴 온되고 스위치 컨트롤러(133)의 트랜지스터들(P3, N2)은 턴 오프될 수 있다. 트랜지스터들(P2, N3, N4, N5)에 의해 노드(n1)는 접지 전압(GND)으로 구동될 수 있고 노드(n2)는 읽기 전압(VRD)으로 구동될 수 있다. 읽기 전압(VRD)이 트랜지스터들(P0, P1)의 게이트 단자들에 인가될 수 있고, 접지 전압(GND)이 트랜지스터들(N0, N1)의 게이트 단자들에 인가될 수 있고, 그리고 스위치들(131, 132)이 턴 오프될 수 있다.
도 6a 및 도 6b는 쓰기 모드에서 도 4의 메모리 장치의 동작들을 예시적으로 도시한다. 도 5a 및 도 5b에서 전술한대로, 메모리 장치(100)는 메모리 셀들(110_1, 110_2) 및 스위치 회로들(130_1, 130_2)을 포함할 수 있다.
도 6a에서, 메모리 장치(100)는 메모리 셀(110_1)에 제 2 논리 값을 쓰고 메모리 셀(110_1)의 가변 저항 소자(R)를 AP 상태로 만들기 위한 쓰기 모드에서 동작하는 것으로 가정한다. 프리차지 신호(PRE), 쓰기 인에이블 신호(WREN0), 및 읽기 인에이블 신호(REN)는 비활성화될 수 있고, 그리고 쓰기 인에이블 신호(WREN1)가 활성화될 수 있다. 읽기 및 쓰기 회로(120)에서 스위치들(SW7, SW3, SW4)은 턴 온될 수 있고 나머지 스위치들(SW8, SW5, SW1, SW6, SW2)은 턴 오프될 수 있다. 스위치(SW7)는 접지 전압(GND)을 비트 라인 출력 단자(BL_OUT) 및 스위치 회로(130_1)의 비트 라인 입력 단자(BL_IN)를 통해 스위치 회로(131)로 제공할 수 있다. 스위치(SW3)는 쓰기 전압(VWR)을 온 전압 단자(VON) 및 스위치 회로(130_1)의 온 전압 단자(VON)를 통해 스위치 컨트롤러(133)로 제공할 수 있다. 스위치(SW4)는 쓰기 전압(VWR)을 소스 라인 출력 단자(SL_OUT) 및 스위치 회로(130_1)의 소스 라인 입력 단자(SL_IN)를 통해 스위치 회로(132)로 제공할 수 있다.
쓰기 모드에서 워드 라인(WL)이 활성화될 수 있고, 선택 신호(SEL[1])가 활성화될 수 있고, 그리고 선택 신호(SEL[2])는 비활성화될 수 있다. 스위치 컨트롤러(133)의 트랜지스터들(P2, N3, N4, N5)은 턴 오프되고 스위치 컨트롤러(133)의 트랜지스터들(P3, N2)은 턴 온될 수 있다. 트랜지스터들(P3, N2)에 의해 노드(n1)는 쓰기 전압(VWR)으로 구동될 수 있고 노드(n2)는 접지 전압(GND)으로 구동될 수 있다. 접지 전압(GND)이 트랜지스터들(P0, P1)의 게이트 단자들에 인가될 수 있고, 쓰기 전압(VWR)이 트랜지스터들(N0, N1)의 게이트 단자들에 인가될 수 있고, 그리고 스위치들(131, 132)이 턴 온될 수 있다.
스위치 회로(130_1)는 쓰기 전압(VWR) 및 접지 전압(GND)을 이용하여 비트 라인 입력 단자(BL_IN)와 비트 라인 단자(BL)를 전기적으로 연결할 수 있고 소스 라인 입력 단자(SL_IN)와 소스 라인 단자(SL)를 전기적으로 연결할 수 있다. 스위치 컨트롤러(133)는 접지 전압(GND) 그리고 온 전압 단자(VON)를 통해 공급받은 쓰기 전압(VWR)을 이용하여 스위치들(131, 132)을 턴 온시킬 수 있다. 스위치(131)는 비트 라인 입력 단자(BL_IN)를 통해 공급받은 접지 전압(GND)을 비트 라인 단자(BL)로 출력할 수 있다. 스위치(132)는 소스 라인 입력 단자(SL_IN)를 통해 공급받은 쓰기 전압(VWR)을 소스 라인 단자(SL)로 출력할 수 있다.
읽기 및 쓰기 회로(120)는 스위치(SW7), 비트 라인 출력 단자(BL_OUT), 비트 라인 입력 단자(BL_IN), 스위치(131), 및 비트 라인 단자(BL)를 통해 접지 전압(GND)을 비트 라인(BL)에 인가할 수 있다. 읽기 및 쓰기 회로(120)는 스위치(SW4), 소스 라인 출력 단자(SL_OUT), 소스 라인 입력 단자(SL_IN), 스위치(132), 및 소스 라인 단자(SL)를 통해 쓰기 전압(VWR)을 소스 라인(SL)에 인가할 수 있다. 읽기 및 쓰기 회로(120)는 제 2 논리 값을 메모리 셀(110_1)에 쓸 수 있다.
도 6b에서, 메모리 장치(100)는 메모리 셀(110_2)에 제 2 논리 값을 쓰고 메모리 셀(110_2)의 가변 저항 소자(R)를 AP 상태로 만들기 위한 쓰기 모드에서 동작하는 것으로 가정한다. 도 6a와 달리, 선택 신호(SEL[2])가 활성화되고 선택 신호(SEL[1])가 비활성화될 수 있다. 도 6b의 읽기 및 쓰기 회로(120), 스위치 회로(130_2), 및 메모리 셀(110_2)의 동작들은 도 6a의 읽기 및 쓰기 회로(120), 스위치 회로(130_1), 및 메모리 셀(110_1)의 동작들과 실질적으로 동일하다.
스위치 회로(130_1)의 스위치 컨트롤러(133)의 트랜지스터들(P2, N3, N4, N5)은 턴 온되고 스위치 컨트롤러(133)의 트랜지스터들(P3, N2)은 턴 오프될 수 있다. 트랜지스터들(P2, N3, N4, N5)에 의해 노드(n1)는 접지 전압(GND)으로 구동될 수 있고 노드(n2)는 쓰기 전압(VWR)으로 구동될 수 있다. 쓰기 전압(V WR)이 트랜지스터들(P0, P1)의 게이트 단자들에 인가될 수 있고, 접지 전압(GND)이 트랜지스터들(N0, N1)의 게이트 단자들에 인가될 수 있고, 그리고 스위치들(131, 132)이 턴 오프될 수 있다.
도 7a 및 도 7b는 쓰기 모드에서 도 4의 메모리 장치의 동작들을 예시적으로 도시한다. 도 7a 및 도 7b, 그리고 도 6a 및 도 6b 간의 차이점이 주로 설명될 것이다. 도 7a에서, 메모리 장치(100)는 메모리 셀(110_1)에 제 1 논리 값을 쓰고 메모리 셀(110_1)의 가변 저항 소자(R)를 P 상태로 만들기 위한 쓰기 모드에서 동작하는 것으로 가정한다. 프리차지 신호(PRE), 쓰기 인에이블 신호(WREN1), 및 읽기 인에이블 신호(REN)는 비활성화될 수 있고, 그리고 쓰기 인에이블 신호(WREN0)가 활성화될 수 있다. 읽기 및 쓰기 회로(120)에서 스위치들(SW8, SW3, SW6)은 턴 온될 수 있고 나머지 스위치들(SW7, SW5, SW1, SW4, SW2)은 턴 오프될 수 있다. 스위치(SW8)는 쓰기 전압(VWR)을 비트 라인 출력 단자(BL_OUT) 및 스위치 회로(130_1)의 비트 라인 입력 단자(BL_IN)를 통해 스위치 회로(131)로 제공할 수 있다. 스위치(SW3)는 쓰기 전압(VWR)을 온 전압 단자(VON) 및 스위치 회로(130_1)의 온 전압 단자(VON)를 통해 스위치 컨트롤러(133)로 제공할 수 있다. 스위치(SW6)는 접지 전압(GND)을 소스 라인 출력 단자(SL_OUT) 및 스위치 회로(130_1)의 소스 라인 입력 단자(SL_IN)를 통해 스위치 회로(132)로 제공할 수 있다.
스위치(131)는 비트 라인 입력 단자(BL_IN)를 통해 공급받은 쓰기 전압(VWR)을 비트 라인 단자(BL)로 출력할 수 있다. 스위치(132)는 소스 라인 입력 단자(SL_IN)를 통해 공급받은 접지 전압(GND)을 소스 라인 단자(SL)로 출력할 수 있다. 읽기 및 쓰기 회로(120)는 스위치(SW8), 비트 라인 출력 단자(BL_OUT), 비트 라인 입력 단자(BL_IN), 스위치(131), 및 비트 라인 단자(BL)를 통해 쓰기 전압(VWR)을 비트 라인(BL)에 인가할 수 있다. 읽기 및 쓰기 회로(120)는 스위치(SW6), 소스 라인 출력 단자(SL_OUT), 소스 라인 입력 단자(SL_IN), 스위치(132), 및 소스 라인 단자(SL)를 통해 접지 전압(GND)을 소스 라인(SL)에 인가할 수 있다. 읽기 및 쓰기 회로(120)는 제 1 논리 값을 메모리 셀(110_1)에 쓸 수 있다.
도 7b에서, 메모리 장치(100)는 메모리 셀(110_2)에 제 1 논리 값을 쓰고 메모리 셀(110_2)의 가변 저항 소자(R)를 AP 상태로 만들기 위한 쓰기 모드에서 동작하는 것으로 가정한다. 도 7a와 달리, 선택 신호(SEL[2])가 활성화되고 선택 신호(SEL[1])가 비활성화될 수 있다. 도 7b의 읽기 및 쓰기 회로(120), 스위치 회로(130_2), 및 메모리 셀(110_2)의 동작들은 도 6a의 읽기 및 쓰기 회로(120), 스위치 회로(130_1), 및 메모리 셀(110_1)의 동작들과 실질적으로 동일하다. 도 7b의 스위치 회로(130_1)의 동작은 도 6b의 스위치 회로(130_1)의 동작과 실질적으로 동일하다.
도 8은 프리차지 모드에서 도 4의 메모리 장치의 동작들을 예시적으로 도시한다. 도 5a 및 도 5b에서 전술한대로, 메모리 장치(100)는 메모리 셀들(110_1, 110_2) 및 스위치 회로들(130_1, 130_2)을 포함할 수 있다.
쓰기 인에이블 신호들(WREN0, WREN1) 및 읽기 인에이블 신호(REN)는 비활성화될 수 있고, 그리고 프리차지 신호(PRE)가 활성화될 수 있다. 읽기 및 쓰기 회로(120)에서 스위치들(SW7, SW5, SW6)은 턴 온될 수 있고 나머지 스위치들(SW8, SW1, SW3, SW4, SW2)은 턴 오프될 수 있다. 스위치(SW7)는 접지 전압(GND)을 비트 라인 출력 단자(BL_OUT) 및 스위치 회로(130_1)의 비트 라인 입력 단자(BL_IN)를 통해 스위치 회로(131)로 제공할 수 있다. 스위치(SW5)는 접지 전압(GND)을 온 전압 단자(VON) 및 스위치 회로(130_1)의 온 전압 단자(VON)를 통해 스위치 컨트롤러(133)로 제공할 수 있다. 스위치(SW4)는 접지 전압(GND)을 소스 라인 출력 단자(SL_OUT) 및 스위치 회로(130_1)의 소스 라인 입력 단자(SL_IN)를 통해 스위치 회로(132)로 제공할 수 있다. 프리차지 모드에서, 스위치 회로(130_1)의 모든 노드들은 접지 전압(GND)으로 구동될 수 있다.
도 9는 다른 실시 예에 따른 도 1의 메모리 장치의 블록도를 좀 더 구체적으로 도시한다. 도 9의 메모리 장치(100)와 도 4의 메모리 장치(100) 간의 차이점이 주로 설명될 것이다. 스위치 회로(130)는 반전 선택 단자(SELB)를 포함하지 않고 인버터들(IV0, IV1)을 포함할 수 있다. 인버터(IV0)는 선택 신호(SEL)를 수신하고 반전 선택 신호(SELB)를 생성할 수 있다. 인버터(IV1)는 반전 선택 신호(SELB)를 선택하고 지연 선택 신호(SELD)를 선택할 수 있다. 트랜지스터(N2)는 지연 선택 신호(SELD)에 기초하여 동작하고 그리고 트랜지스터들(N3~N5)은 반전 선택 신호(SELB)에 기초하여 동작할 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 장치의 블록도를 예시적으로 도시한다. 메모리 장치(1000)는 메모리 셀 어레이(1100), 읽기 및 쓰기 회로(1200), 스위치 어레이(1300), 제어 회로(1400), 로우 디코더(1500), 컬럼 디코더(1600), 및 입출력 회로(1700)를 포함할 수 있다. 상술한 구성 요소들은 도 4 내지 도 9에서 전술한 전원 전압(VDD1)에 기초하여 동작할 수 있다. 전술한대로, 읽기 및 쓰기 회로(1200)는 전원 전압(VDD1)과 전압 전압(VDD2) 중 적어도 하나를 이용하여 읽기 전압(VRD)과 쓰기 전압(VWR)을 생성할 수 있다.
메모리 셀 어레이(1100)는 행 방향과 열 방향을 따라 배치되는 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC) 각각은 도 1 내지 도 9에서 전술한 메모리 셀(110, 110_1, 110_2)과 실질적으로 동일할 수 있다. 메모리 셀들(MC)은 워드 라인들(WL1~WLx; x는 1 이상의 자연수), 비트 라인들(BL1~BLy; y는 1 이상의 자연수), 및 소스 라인들(SL1~SLy)에 연결될 수 있다.
읽기 및 쓰기 회로(1200)는 쓰기 전압(VWR)을 생성하는 쓰기 전압 생성기(1210), 읽기 전압(VRD)을 생성하는 읽기 전압 생성기(1220), 및 감지 전압(VSENSE)을 감지 증폭기(1230)를 포함할 수 있다. 읽기 및 쓰기 회로(1200)는 도 1 내지 도 9에서 전술한 읽기 및 쓰기 회로(120)와 실질적으로 동일할 수 있고 읽기 및 쓰기 회로(120)의 스위치들(SW1~SW8)을 포함할 수 있다. 하나의 감지 증폭기(1230)는 비트 라인들(BL1~BLn; n은 1 이상의 자연수이고 y보다 작음)과 소스 라인들(SL1~SLn)에 연결된 메모리 셀들(MC)의 데이터를 감지하는데 사용될 수 있다. 메모리 셀 어레이(1100)의 다른 메모리 셀들(MC)의 데이터를 감지하는데 다른 감지 증폭기(1230)가 더 사용될 수 있다. 예를 들어, 감지 증폭기(1230)의 개수는 하나 이상일 수 있다. 쓰기 전압 생성기(1210)에 의해 생성된 쓰기 전압(VWR)은 메모리 셀 어레이(1100)의 모든 메모리 셀들(MC)과 스위치 어레이(1300)의 모든 스위치 회로들(SC1~SCy)에서 공통으로 사용될 수 있다. 읽기 전압 생성기(1220)에 의해 생성된 읽기 전압(VRD)은 메모리 셀 어레이(1100)의 모든 메모리 셀들(MC)과 스위치 어레이(1300)의 모든 스위치 회로들(SC1~SCy)에서 공통으로 사용될 수 있다.
스위치 어레이(1300)는 스위치 회로들(SC1~SCy)을 포함할 수 있다. 스위치 회로들(SC1~SCy) 각각은 도 1 내지 도 9에서 전술한 스위치 회로(130, 130_1, 130_2)와 실질적으로 동일할 수 있다. 스위치 회로(SC1)는 선택 신호(SEL[1])에 따라 비트 라인(BL1)과 소스 라인(SL1)에 연결되고 열 방향으로 배치되는 메모리 셀들(MC)과 읽기 및 쓰기 회로(1200) 간의 연결 경로를 제공할 수 있다. 다른 스위치 회로들(SC2~SCy)도 선택 신호들(SEL[2:y])에 따라 비트 라인들(BL2~Bly)과 소스 라인들(SL2~SLy)에 연결되고 열 방향으로 배치되는 메모리 셀들(MC2)과 읽기 및 쓰기 회로(1200) 간의 연결 경로들을 각각 제공할 수 있다.
제어 회로(1400)는 메모리 장치(1000)의 외부(예를 들면, 호스트, 메모리 컨트롤러 등)로부터 명령(CMD) 및 어드레스(ADD)를 수신할 수 있다. 제어 회로(1400)는 명령(CMD)에 기초하여 메모리 장치(1000)의 다른 구성 요소들(1100~1300, 1500~1700)을 제어할 수 있다. 제어 회로(1400)는 어드레스(ADD)로부터 로우 어드레스(RA)를 생성하여 로우 어드레스(RA)를 로우 디코더(1500)로 제공할 수 있다. 제어 회로(1400)는 어드레스(ADD)로부터 컬럼 어드레스(CA)를 생성하여 컬럼 어드레스(CA)를 컬럼 디코더(1600)로 제공할 수 있다. 제어 회로(1400)는 프리차지 신호(PRE), 읽기 인에이블 신호(REN), 및 쓰기 인에이블 신호들(WREN0, WREN1)을 생성하고 그리고 프리차지 신호(PRE), 읽기 인에이블 신호(REN), 및 쓰기 인에이블 신호들(WREN0, WREN1)을 읽기 및 쓰기 회로(1200)로 제공할 수 있다. 제어 회로(1400)는 프리차지 모드에서 프리차지 신호(PRE)를 활성화하고, 읽기 모드에서 읽기 인에이블 신호(REN)를 활성화하고, 그리고 쓰기 모드에서 쓰기 인에이블 신호들(WREN0, WREN1) 중 어느 하나를 활성화할 수 있다.
로우 디코더(1500)는 제어 회로(1400)의 제어에 기초하여 워드 라인들(WL1~WLx) 중 로우 어드레스(RA)에 해당하는 워드 라인을 선택하거나 활성화할 수 있다. 컬럼 디코더(1600)는 제어 회로(1400)의 제어에 기초하여 선택 신호들(SEL[y:1]) 중 컬럼 어드레스(CA)에 해당하는 선택 신호를 활성화할 수 있다. 예를 들어, 외부로부터 어드레스(ADD)에 해당하는 메모리 셀들(MC)에 대한 읽기 명령 또는 쓰기 명령이 입력되면, 어드레스(ADD)에 해당하는 메모리 셀들(MC)에 연결된 워드 라인이 활성화되고 그리고 어드레스(ADD)에 해당하는 메모리 셀들(MC)에 연결된 비트 라인과 소스 라인이 스위치 어레이(1300)를 통해 읽기 및 쓰기 회로(1200)에 연결될 수 있다.
입출력 회로(1700)는 입출력 경로(I/O Path)를 통해 읽기 및 쓰기 회로(1200)로부터 읽기 데이터를 수신하고 읽기 데이터를 외부로 출력할 수 있다. 입출력 회로(1700)는 외부로부터 쓰기 데이터를 수신하고 입출력 경로(I/O Path)를 통해 쓰기 데이터를 읽기 및 쓰기 회로(1200)로 전송할 수 있다.
도 11 내지 도 15는 본 발명의 실시 예에 따른 메모리 장치가 적용된 전자 장치들의 블록도들을 예시적으로 도시한다. 전자 장치들(2000~6000) 각각은 컴퓨팅 시스템, 메모리 시스템, 전자 시스템, 통신 시스템 등으로도 지칭될 수 있다. 예를 들어, 전자 장치들(2000~6000) 각각은 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 모바일 장치, 스마트폰, PDA(Personal Digital Assistant), PMP(Portable Media Player), 웨어러블(Wearable) 장치, 비디오 게임기(Video Game Console), 워크스테이션, 서버(Server), MIPI 연합(Mobile Industry Processor Interface Alliance)에 의해 제안된 인터페이스 규약을 이용하거나 지원할 수 있는 데이터 처리 장치, 가전 기기, 블랙박스, 드론 등일 수 있다.
도 11을 참조하면, 전자 장치(2000)는 호스트(2100) 및 메모리 모듈(2200)을 포함할 수 있다. 호스트(2100)는 메모리 모듈(2200)과 데이터를 교환할 수 있다. 예를 들어, 호스트(2100)는 하나 이상의 코어들을 포함할 수 있다. 호스트(2100)는 메모리 모듈(2200)을 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 컨트롤러는 채널(CH)을 통해 명령(CMD), 어드레스(ADD), 및 데이터(DATA) 중 적어도 하나를 메모리 모듈(2200)로 전송하거나 메모리 모듈(2200)로부터 데이터(DATA)를 수신할 수 있다.
메모리 모듈(2200)은 메모리 장치(2300)를 포함할 수 있다. 전자 장치(2000)에서 메모리 모듈들(2200)의 개수와 하나의 메모리 모듈(2200)에 부착되는 메모리 장치들(2300)의 개수는 하나 이상이다. 메모리 모듈(3200)은 SIMM(Single in-line memory module) 또는 DIMM(Dual in-line memory module)일 수 있다. 메모리 장치들(2300)은 도 1 내지 도 10에서 전술한 메모리 장치(100, 1000), SRAM(Static Random Access Memory) 장치, DRAM(Dynamic Random Access Memory) 장치, TRAM(Thyristor Random Access Memory) 장치, NAND 플래시 메모리 장치, NOR 플래시 메모리 장치, RRAM(Resistive Random Access Memory) 장치, FRAM(Ferroelectric Random Access Memory) 장치, PRAM(Phase Change Random Access Memory) 장치 중 적어도 하나를 포함할 수 있고, 메모리 장치들(2300)의 종류는 하나 이상일 수 있다. 예를 들어, 메모리 모듈(2200)은 SIMM(Single In-line Memory Module), DIMM(Dual In-line Memory Module), RDIMM(Registered DIMM), LRDIMM(Load Reduced DIMM), UDIMM(Unbuffered DIMM), FB-DIMM(Fully Buffered DIMM), SO-DIMM(Small outline DIMM), NVDIMM(Non-volatile DIMM) 등일 수 있다.
도 12를 참조하면, 전자 장치(3000)는 SoC(System-on Chip, 3100), 메모리 장치(3200), 및 기판(3300)을 포함할 수 있다. SoC(3100)는 프로세서, 온-칩 메모리, 메모리 컨트롤러 등을 포함할 수 있다. SoC(3100)는 어플리케이션 프로세서로서, 기판(3300) 상의 입출력 경로들(I/O Path)을 통해 명령(CMD), 주소(ADD), 및 데이터(DATA) 중 적어도 하나를 메모리 장치(3200)로 전송하거나 메모리 장치(3200)로부터 데이터(DATA)를 수신할 수 있다.
메모리 장치(3200)는 수직 방향으로 적층된 메모리 다이들(3210, 3220)과 버퍼 다이(3230)를 포함할 수 있다. 관통 전극들(TSV)은 메모리 다이들(3210, 3220)과 버퍼 다이(3230) 간의 물리적인 또는 전기적인 경로들을 제공할 수 있다.
메모리 다이(3210)는 제 1 영역(3211)과 제 2 영역(3212)을 포함할 수 있다. 제 1 영역(3211)은 도 1 내지 도 10에서 설명된 메모리 장치(100, 1000)의 구성 요소들이 배치될 수 있다. 제 2 영역(3212)은 관통 전극들(TSV)이 배치될 수 있고 관통 전극들(TSV)을 통해 신호를 전송하거나 수신하기 위한 회로들이 배치될 수 있다. 메모리 다이(3220)는 메모리 다이(3210)와 실질적으로 동일하게 구현될 수 있다. 버퍼 다이(3210; 코어 다이 또는 로직 다이로도 지칭될 수 있음)는 제 1 영역(3231)과 제 2 영역(3232)을 포함할 수 있다. 제 1 영역(3231)은 입출력 경로들(I/O Path)을 통해 SoC(3100)로부터 전송되는 명령(CMD), 어드레스(ADD), 및 데이터(DATA)를 수신하거나 데이터(DATA)를 SoC(3100)로 전송하기 위한 인터페이스 회로가 배치될 수 있다. 또한, 제 1 영역(3231)에는 도 1 내지 도 10에서 설명된 메모리 장치(100, 1000)의 구성 요소들이 배치될 수 있다. 제 2 영역(3232)은 관통 전극들(TSV)이 배치될 수 있고 관통 전극들(TSV)을 통해 신호를 전송하거나 수신하기 위한 회로들이 배치될 수 있다.
기판(3300)은 SoC(3100)와 메모리 장치(3200) 간의 입출력 경로들(I/O Path)을 제공할 수 있다. 예를 들어, 기판(3300)은 인쇄 회로 기판, 연성 회로 기판, 세라믹 기판, 또는 인터포저(interposer)일 수 있다.
실시 예에 있어서, 메모리 장치(3200)는 수직으로 적층된 복수의 레이어들을 포함할 수 있다. 메모리 장치(3200)의 최하단에 위치하는 레이어는 도 10의 메모리 셀 어레이(1100)를 제어하기 위한 주변 회로의 구성들(1200~1700)이 배치될 수 있다. 구성들(1200~1700)이 배치된 레이어 상에 메모리 셀 어레이(1100)가 배치되는 레이어가 위치할 수 있다. 예를 들어, 메모리 장치(3200)는 COP(Cell On Peri) 구조를 가질 수 있다.
도 13을 참조하면, 전자 장치(4000)는 호스트(4100) 및 스토리지 장치(4200)를 포함할 수 있다. 호스트(4100)는 스토리지 장치(4200)와 데이터를 교환할 수 있다. 예를 들어, 호스트(4100)는 하나 이상의 코어들을 포함할 수 있다.
스토리지 장치(4200)는 온 칩 메모리(4215)를 포함하는 컨트롤러(4210) 및 메모리 장치들(4220)을 포함할 수 있다. 컨트롤러(4210)는 호스트(4100)의 요청을 처리할 수 있고, 온 칩 메모리(4215)에 로드된 프로그램을 실행할 수 있고, 그리고 메모리 장치들(4220)을 제어할 수 있다. 온 칩 메모리(4215) 및 메모리 장치들(4220)은 도 1 내지 도 10에서 전술한 메모리 장치(100, 1000), SRAM 장치, DRAM 장치, TRAM 장치, NAND 플래시 메모리 장치, NOR 플래시 메모리 장치, RRAM장치, FRAM 장치, PRAM장치 중 적어도 하나를 포함할 수 있다. 예를 들어, 스토리지 장치(4200)는 SSD(Solid State Drive) 장치, 전자 장치(4000)에 부착되거나 탈착될 수 있는 메모리 카드, SD(Secure Digital) 카드, eMMC(Embedded MultiMediaCard), UFS(Universal Flash Storage) 카드 등일 수 있다.
도 14를 참조하면, 전자 장치(5000)는 프로세서(5100), 워킹 메모리(5200), 스토리지 장치(5300), 통신 블록(5400), 유저 인터페이스(5500), 및 버스(5600)를 포함할 수 있다. 프로세서(5100)은 전자 장치(5000)의 전반적인 동작들을 제어할 수 있다. 프로세서(5100)은 다양한 종류의 산술 연산들 또는 논리 연산들을 수행할 수 있다. 워킹 메모리(5200) 및 스토리지 장치(5300)는 프로세서(5100)과 데이터를 교환할 수 있다. 워킹 메모리(5200)는 전자 장치(5000)의 버퍼 또는 캐시로서 이용될 수 있다. 스토리지 장치(5300)는 전원 공급에 관계없이 데이터를 저장할 수 있다. 워킹 메모리(5200) 및 스토리지 장치(5300)는 도 1 내지 도 10에서 전술한 메모리 장치(100, 1000), SRAM 장치, DRAM 장치, TRAM 장치, NAND 플래시 메모리 장치, NOR 플래시 메모리 장치, RRAM장치, FRAM 장치, PRAM장치 중 적어도 하나를 포함할 수 있다. 예를 들어, 스토리지 장치(5300)는 SSD(Solid State Drive) 장치일 수 있다.
통신 블록(5400)은 프로세서(5100)의 제어에 따라 전자 장치(5000)의 외부와 통신할 수 있다. 예를 들어, 통신 블록(5400)은 LTE(Long Term Evolution), WiMAX, GSM(Global System for Mobile communications), CDMA(Code Division Multiple Access), Bluetooth, NFC(Near Field Communication), WiFi(Wireless Fidelity), RFID(Radio Frequency Identification) 등의 다양한 무선 통신 규약 중 적어도 하나, 및/또는 TCP/IP(Transfer Control Protocol/Internet Protocol), USB, SCSI, ATA, PATA, SATA, SAS, IDE, Firewire 등의 다양한 유선 통신 규약 중 적어도 하나에 따라 전자 장치(5000)의 외부와 통신할 수 있다.
유저 인터페이스(5500)는 프로세서(5100)의 제어에 따라 사용자와 전자 장치(5000) 사이의 통신을 중계할 수 있다. 예를 들어, 유저 인터페이스(5500)는 키보드, 마우스, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서 등의 입력 인터페이스를 포함할 수 있다. 유저 인터페이스(5500)는 LCD(Liquid Crystal Display) 장치, LED(Light Emitting Diode) 표시 장치, OLED(Organic LED) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, 스피커, 모터 등의 출력 인터페이스를 포함할 수 있다.
버스(5600)는 전자 장치(5000)의 구성 요소들 사이에서 통신 경로를 제공할 수 있다. 전자 장치(5000)의 구성 요소들은 버스(5600)의 버스 포맷에 기초하여 서로 데이터를 교환할 수 있다. 예를 들어, 버스 포맷은 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCIe(Peripheral Component Interconnect Express), M-PCIe(Mobile PCIe), NVMe(Nonvolatile Memory Express), ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), UFS(Universal Flash Storage) 등과 같은 다양한 규약들 중 하나 이상을 포함할 수 있다.
도 15를 참조하면, 전자 장치(6000)는 어플리케이션 프로세서(6100), 디스플레이(6220), 및 이미지 센서(6230)를 포함할 수 있다. 어플리케이션 프로세서(6100)는 DigRF 마스터(6110), DSI(Display Serial Interface) 호스트(6120), CSI(Camera Serial Interface) 호스트(6130), 및 물리 계층(6140)을 포함할 수 있다. DSI 호스트(6120)는 DSI에 따라 디스플레이(6220)의 DSI 장치(6225)와 통신할 수 있다. 예를 들어, DSI 호스트(6120)에는 시리얼라이저(SER)가 구현될 수 있고, DSI 장치(6225)에는 디시리얼라이저(DES)가 구현될 수 있다. CSI 호스트(6130)는 CSI에 따라 이미지 센서(6230)의 CSI 장치(6235)와 통신할 수 있다. 예를 들어, CSI 호스트(6130)에는 디시리얼라이저(DES)가 구현될 수 있고, CSI 장치(6235)에는 시리얼라이저(SER)가 구현될 수 있다. 전자 장치(6000)는 어플리케이션 프로세서(6100)와 통신하는 RF(Radio Frequency) 칩(6240)을 더 포함할 수 있다. RF 칩(6240)은 물리 계층(6242), DigRF 슬레이브(6244), 및 안테나(6246)를 포함할 수 있다. 예를 들어, RF 칩(6240)의 물리 계층(6242)과 어플리케이션 프로세서(6100)의 물리 계층(6140)은 MIPI 연합에 의해 제안된 DigRF 인터페이스에 의해 서로 데이터를 교환할 수 있다.
전자 장치(6000)는 워킹 메모리(6250) 및 임베디드/카드 스토리지 장치(6255)를 더 포함할 수 있다. 워킹 메모리(6250) 및 임베디드/카드 스토리지 장치(6255)는 어플리케이션 프로세서(6100)에 관한 데이터를 저장하거나 출력할 수 있다. 워킹 메모리(6250) 및 임베디드/카드 스토리지 장치(6255)는 도 1 내지 도 10에서 전술한 메모리 장치(100, 1000), SRAM 장치, DRAM 장치, TRAM 장치, NAND 플래시 메모리 장치, NOR 플래시 메모리 장치, RRAM장치, FRAM 장치, PRAM장치 중 적어도 하나를 포함할 수 있다. 임베디드 스토로지 장치(6255)는 전자 장치(6000) 내에 내장될 수 있고 그리고 카드 스토리지 장치(6255)는 착탈식(removable) 장치로서 전자 장치(6000)에 장착되거나 전자 장치(6000)로부터 분리될 수 있다.
전자 장치(6000)는 Wimax(World Interoperability for Microwave Access, 6260), WLAN(Wireless Local Area Network, 6262), UWB(Ultra Wideband, 6264) 등과 같은 통신 모듈을 통해 외부 장치/시스템과 통신할 수 있다. 이 외에도, 전자 장치(6000)는 LTE(Long Term Evolution), GSM(Global System for Mobile communications), CDMA(Code Division Multiple Access), Bluetooth, NFC(Near Field Communication), WiFi(Wireless Fidelity), RFID(Radio Frequency Identification) 등의 다양한 무선 통신 규약 중 적어도 하나, 및/또는 TCP/IP(Transfer Control Protocol/Internet Protocol), USB, SCSI, M-PCIe(Mobile PCIe), Firewire 등의 다양한 유선 통신 규약 중 적어도 하나에 따라 외부 장치/시스템과 통신할 수 있다. 전자 장치(6000)는 음성 정보를 처리하기 위한 스피커(6270) 및 마이크(6275)를 더 포함할 수 있다. 전자 장치(6000)는 위치 정보를 처리하기 위한 GPS(Global Positioning System) 장치(6280)를 더 포함할 수 있다. 전자 장치(6000)는 주변 장치들과의 연결을 관리하기 위한 브릿지(Bridge) 칩(6290)을 더 포함할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 쉽게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 쉽게 변형하여 실시할 수 있는 기술들도 포함될 것이다.

Claims (20)

  1. 비트 라인과 소스 라인에 연결된 메모리 셀;
    상기 메모리 셀의 데이터를 읽거나 또는 상기 메모리 셀에 데이터를 쓰도록 구성되는 읽기 및 쓰기 회로; 및
    전원 전압에 기반한 선택 신호를 수신하도록 구성되는 스위치 회로를 포함하되, 상기 스위치 회로는:
    상기 비트 라인 그리고 상기 읽기 및 쓰기 회로 사이에 연결된 제 1 스위치;
    상기 소스 라인 그리고 상기 읽기 및 쓰기 회로 사이에 연결된 제 2 스위치; 및
    상기 선택 신호에 따라, 상기 전원 전압과 다른 읽기 전압 및 쓰기 전압 중 하나를 이용하여 상기 제 1 및 제 2 스위치들을 턴 온시키거나 턴 오프시키도록 구성되는 스위치 컨트롤러를 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 읽기 전압 및 상기 쓰기 전압의 레벨들은 상기 전원 전압의 레벨보다 높은 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 스위치는 상기 비트 라인 그리고 상기 읽기 및 쓰기 회로 사이에 연결된 제 1 및 제 2 트랜지스터들을 포함하고,
    상기 제 2 스위치는 상기 소스 라인 그리고 상기 읽기 및 쓰기 회로 사이에 연결된 제 3 및 제 4 트랜지스터들을 포함하고, 그리고
    상기 스위치 컨트롤러는:
    읽기 모드 및 쓰기 모드에서 접지 전압을 상기 제 1 및 제 3 트랜지스터들의 게이트 단자들로 인가하고;
    상기 읽기 모드에서 상기 읽기 전압을 상기 제 2 및 제 4 트랜지스터들의 게이트 단자들로 인가하고; 그리고
    상기 쓰기 모드에서 상기 쓰기 전압을 상기 제 2 및 제 4 트랜지스터들의 상기 게이트 단자들로 인가하도록 더 구성되는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 스위치 컨트롤러는:
    상기 선택 신호에 따라, 상기 제 1 및 제 3 트랜지스터들의 상기 게이트 단자들과 상기 접지 전압을 전기적으로 연결하도록 구성되는 제 5 트랜지스터;
    상기 선택 신호의 반전 선택 신호에 따라, 상기 제 2 및 제 4 트랜지스터들의 상기 게이트 단자들과 상기 접지 전압을 전기적으로 연결하도록 구성되는 제 6 트랜지스터;
    상기 반전 선택 신호에 따라, 상기 비트 라인과 상기 접지 전압을 전기적으로 연결하도록 구성되는 제 7 트랜지스터;
    상기 반전 선택 신호에 따라, 상기 소스 라인과 상기 접지 전압을 전기적으로 연결하도록 구성되는 제 8 트랜지스터;
    상기 선택 신호에 따라, 상기 읽기 전압 및 상기 쓰기 전압 중 하나를 상기 제 2 및 제 4 트랜지스터들의 상기 게이트 단자들로 인가하도록 구성되는 제 9 트랜지스터; 및
    상기 반전 선택 신호에 따라, 상기 읽기 전압 및 상기 쓰기 전압 중 하나를 상기 제 1 및 제 3 트랜지스터들의 상기 게이트 단자들로 인가하도록 구성되는 제 10 트랜지스터를 포함하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 9 트랜지스터의 게이트 단자, 상기 제 10 트랜지스터의 드레인 단자, 상기 제 1 및 제 3 트랜지스터들의 상기 게이트 단자들, 그리고 상기 제 5 트랜지스터의 드레인 단자는 서로 연결되고, 그리고
    상기 제 10 트랜지스터의 게이트 단자, 상기 제 9 트랜지스터의 드레인 단자, 상기 제 2 및 제 4 트랜지스터들의 상기 게이트 단자들, 그리고 상기 제 6 트랜지스터의 드레인 단자는 서로 연결되는 메모리 장치.
  6. 제 1 항에 있어서,
    상기 읽기 및 쓰기 회로는:
    상기 읽기 전압을 생성하도록 구성되는 읽기 전압 생성기;
    상기 쓰기 전압을 생성하도록 구성되는 쓰기 전압 생성기; 및
    감지 전압을 생성하고 그리고 상기 감지 전압을 이용하여 상기 메모리 셀의 상기 데이터를 감지하도록 구성되는 감지 증폭기를 포함하는 메모리 장치.
  7. 제 6 항에 있어서,
    읽기 모드에서 상기 스위치 컨트롤러는 상기 읽기 전압을 이용하여 상기 제 1 및 제 2 스위치들을 턴 온시키고,
    상기 읽기 모드에서 접지 전압이 상기 제 1 스위치를 통해 상기 비트 라인으로 인가되고, 그리고
    상기 읽기 모드에서 상기 감지 전압이 상기 제 2 스위치를 통해 상기 소스 라인으로 인가되는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 읽기 및 쓰기 회로는:
    상기 읽기 모드에서 상기 읽기 전압을 상기 스위치 컨트롤러로 제공하도록 구성되는 제 3 스위치;
    상기 읽기 모드에서 상기 접지 전압을 상기 제 1 스위치로 제공하도록 구성되는 제 4 스위치; 및
    상기 읽기 모드에서 상기 감지 전압을 상기 제 2 스위치로 제공하도록 구성되는 제 5 스위치를 더 포함하는 메모리 장치.
  9. 제 7 항에 있어서,
    상기 감지 증폭기는:
    상기 감지 전압 및 상기 접지 전압이 인가된 상기 메모리 셀을 통해 흐르는 제 1 전류와 상기 감지 전압 및 상기 접지 전압이 인가된 기준 저항을 통해 흐르는 제 2 전류를 비교하고, 그리고
    비교 결과에 기초하여 상기 메모리 셀의 상기 데이터를 감지하도록 더 구성되는 메모리 장치.
  10. 제 6 항에 있어서,
    쓰기 모드에서 상기 스위치 컨트롤러는 상기 쓰기 전압을 이용하여 상기 제 1 및 제 2 스위치들을 턴 온시키고,
    상기 쓰기 모드에서 접지 전압 및 상기 쓰기 전압 중 하나가 상기 제 1 스위치를 통해 비트 라인으로 인가되고, 그리고
    상기 쓰기 모드에서 상기 접지 전압 및 상기 쓰기 전압 중 다른 하나가 상기 제 2 스위치를 통해 상기 소스 라인으로 인가되는 메모리 장치.
  11. 제 10 항에 있어서,
    상기 읽기 및 쓰기 회로는:
    상기 쓰기 모드에서 상기 쓰기 전압을 상기 스위치 컨트롤러로 제공하도록 구성되는 제 3 스위치;
    상기 쓰기 모드에서 상기 접지 전압을 상기 제 1 스위치로 제공하도록 구성되는 제 4 스위치;
    상기 쓰기 모드에서 상기 쓰기 전압을 상기 제 1 스위치로 제공하도록 구성되는 제 5 스위치;
    상기 쓰기 모드에서 상기 접지 전압을 상기 제 2 스위치로 제공하도록 구성되는 제 6 스위치; 및
    상기 쓰기 모드에서 상기 쓰기 전압을 상기 제 2 스위치로 제공하도록 구성되는 제 7 스위치를 더 포함하는 메모리 장치.
  12. 비트 라인과 소스 라인에 연결된 메모리 셀; 및
    스위치 회로를 포함하되, 상기 스위치 회로는:
    상기 비트 라인에 연결된 제 1 단자;
    상기 소스 라인에 연결된 제 2 단자;
    접지 전압 및 쓰기 전압 중 하나를 공급받는 제 3 단자;
    상기 접지 전압, 상기 쓰기 전압, 및 감지 전압 중 하나를 공급받는 제 4 단자;
    상기 접지 전압, 상기 쓰기 전압, 및 읽기 전압 중 하나를 공급받는 제 5 단자; 및
    전원 전압에 기반한 선택 신호를 수신하는 제 6 단자를 포함하고, 그리고
    상기 스위치 회로는 상기 선택 신호에 따라, 상기 전원 전압과 다른 상기 읽기 전압 및 상기 쓰기 전압 중 하나 그리고 상기 접지 전압을 이용하여 상기 제 3 단자와 상기 제 1 단자를 전기적으로 연결하고 그리고 상기 제 4 단자와 상기 제 2 단자를 전기적으로 연결하도록 구성되는 메모리 장치.
  13. 제 12 항에 있어서,
    상기 읽기 전압을 생성하도록 구성되는 읽기 전압 생성기;
    상기 쓰기 전압을 생성하도록 구성되는 쓰기 전압 생성기; 및
    상기 감지 전압을 생성하고 그리고 상기 감지 전압을 이용하여 상기 메모리 셀의 데이터를 감지하도록 구성되는 감지 증폭기를 더 포함하는 메모리 장치.
  14. 제 13 항에 있어서,
    읽기 모드에서, 상기 스위치 회로는:
    상기 제 3 단자를 통해 공급받은 상기 접지 전압을 상기 제 1 단자로 출력하고,
    상기 제 4 단자를 통해 공급받은 상기 감지 전압을 상기 제 2 단자로 출력하고, 그리고
    상기 제 5 단자를 통해 상기 읽기 전압을 공급받도록 더 구성되는 메모리 장치.
  15. 제 13 항에 있어서,
    쓰기 모드에서, 상기 스위치 회로는:
    상기 제 3 단자를 통해 공급받은 상기 접지 전압 및 상기 쓰기 전압 중 하나를 상기 제 1 단자로 출력하고,
    상기 제 4 단자를 통해 공급받은 상기 접지 전압 및 상기 쓰기 전압 중 다른 하나를 상기 제 2 단자로 출력하고, 그리고
    상기 제 5 단자를 통해 상기 쓰기 전압을 공급받도록 더 구성되는 메모리 장치.
  16. 제 13 항에 있어서,
    읽기 모드 또는 쓰기 모드와 다른 프리차지 모드에서, 상기 스위치 회로는:
    상기 제 3 단자를 통해 상기 접지 전압을 공급받고,
    상기 제 4 단자를 통해 상기 접지 전압을 공급받고, 그리고
    상기 제 5 단자를 통해 상기 접지 전압을 공급받도록 더 구성되는 메모리 장치.
  17. 제 1 비트 라인 및 제 1 소스 라인과 각각 연결되는 제 1 메모리 셀, 및 제 2 비트 라인 및 제 2 소스 라인과 각각 연결되는 제 2 메모리 셀을 포함하는 메모리 셀 어레이;
    읽기 전압, 쓰기 전압, 및 감지 전압을 생성하는 읽기 및 쓰기 회로;
    상기 제 1 메모리 셀 및 상기 읽기 및 쓰기 회로 사이에 위치하고, 전원 전압에 기반한 제 1 선택 신호를 수신하는 제 1 스위치 회로;
    상기 제 2 메모리 셀 및 상기 읽기 및 쓰기 회로 사이에 위치하고, 상기 전원 전압에 기반한 제 2 선택 신호를 수신하는 제 2 스위치 회로;
    상기 제 1 스위치 회로는:
    상기 제 1 비트 라인 그리고 상기 읽기 및 쓰기 회로 사이에 연결된 제 1 스위치;
    상기 제 1 소스 라인 그리고 상기 읽기 및 쓰기 회로 사이에 연결된 제 2 스위치; 및
    상기 제 1 선택 신호에 따라, 상기 읽기 전압 및 상기 쓰기 전압 중 하나를 이용하여 상기 제 1 및 제 2 스위치들을 턴 온시키거나 턴 오프시키도록 구성되는 제 1 스위치 컨트롤러를 포함하고,
    상기 제 2 스위치 회로는:
    상기 제 2 비트 라인 그리고 상기 읽기 및 쓰기 회로 사이에 연결된 제 3 스위치;
    상기 제 2 소스 라인 그리고 상기 읽기 및 쓰기 회로 사이에 연결된 제 4 스위치; 및
    상기 제 2 선택 신호에 따라, 상기 읽기 전압 및 상기 쓰기 전압 중 하나를 이용하여 상기 제 3 및 제 4 스위치들을 턴 온시키거나 턴 오프시키도록 구성되는 제 2 스위치 컨트롤러를 포함하는 메모리 장치.
  18. 제 17 항에 있어서,
    읽기 모드에서 상기 제 1 선택 신호가 활성화되면, 상기 감지 전압 및 접지 전압이 상기 제 1 스위치 회로를 통해 상기 제 1 메모리 셀로 인가되고, 그리고
    상기 읽기 모드에서 상기 제 2 선택 신호가 활성화되면, 상기 감지 전압 및 상기 접지 전압이 상기 제 2 스위치 회로를 통해 상기 제 2 메모리 셀로 인가되는 메모리 장치.
  19. 제 17 항에 있어서,
    쓰기 모드에서 상기 제 1 선택 신호가 활성화되면, 상기 쓰기 전압 및 접지 전압이 상기 제 1 스위치 회로를 통해 상기 제 1 메모리 셀로 인가되고, 그리고
    상기 쓰기 모드에서 상기 제 2 선택 신호가 활성화되면, 상기 쓰기 전압 및 상기 접지 전압이 상기 제 2 스위치 회로를 통해 상기 제 2 메모리 셀로 인가되는 메모리 장치.
  20. 제 17 항에 있어서,
    상기 읽기 전압 및 상기 쓰기 전압의 레벨들은 상기 전원 전압의 레벨보다 높은 메모리 장치.
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