JP2012185870A - 半導体記憶装置 - Google Patents

Abstract

【課題】データ書き込み用ドライバによるチップ面積の増加、及びデータ０書き込みとデータ１の書き込みとのシリアル実行によるデータ書き換え時間の増加を解決する。
【解決手段】電圧の印加によって抵抗値が変化する抵抗変化型メモリセルにビット線ＢＬ１とソース線ＳＬ１とを接続し、ビット線ドライバＢＤ１とビット線ＢＬ１及びソース線ＳＬ１との接続を切り換え、かつビット毎にその切り換えの制御が可能なスイッチ素子Ｓ１〜Ｓ４を設ける。
【選択図】図１

Description

本発明は、電源を供給しない間もデータを保持することができる不揮発性の半導体記憶装置に関し、特に抵抗値の変化によってデータを記憶する抵抗変化型メモリのデータ書き換え技術に関するものである。

半導体基板上に素子を集積してデータを記憶する半導体記憶装置には、大きく分けて電源を供給している間のみデータを保持できる揮発性メモリと、電源の供給が無い間もデータを保持できる不揮発性メモリとの２つの種類があり、更にそれぞれの中で方式や使い方によって分類される。

不揮発性メモリの中で現在最も良く用いられている方式はフラッシュメモリであるが、そのフラッシュメモリと比べて、高速・低消費電力で書き換えが可能な新規不揮発性メモリの開発が近年盛んである。例えば、抵抗変化型素子を記憶素子に用いた抵抗変化型メモリ（ＲｅＲＡＭ：Resistive RAM）等である（特許文献１参照）。

抵抗変化型メモリは、書き換え時間がナノ秒オーダーと高速書き換えが可能であり、更に書き換え時に必要な電圧が、フラッシュメモリでは１０Ｖ以上必要であるが、抵抗変化型メモリでは１．８Ｖでの書き換えが可能であり、不揮発性メモリの低消費電力化が実現可能である。

図１０は、抵抗素子Ｒ１をメモリセルとして用いる際の従来の抵抗変化型メモリの基本的構成を示した図である。抵抗素子Ｒ１は、２つの接続用ノードＮ１，Ｎ２を有し、電圧を印加されるとその抵抗値を変化させる特性を持ち、その変化の向きは電圧の向きによって異なる。すなわち、ノードＮ１側に正の電圧パルスを加え、ノードＮ２はグランド電位に保つと、抵抗素子Ｒ１にノードＮ１からノードＮ２に向けて正の電圧が印加され、抵抗値が増加する。逆に、ノードＮ２側に正の電圧パルスを加え、ノードＮ１はグランド電位に保つと、抵抗素子Ｒ１にノードＮ１からノードＮ２に向けて負の電圧が印加され、抵抗値が減少する。この抵抗値の変化は電圧が印加されていない状態でも保持されるため、この特性を用いて不揮発性メモリ素子として使用できる。なお、図面では電圧印加の向きによって抵抗変化の方向が異なることを明示するため、ノードＮ１側に黒の帯を付し、以後、黒帯がある側に正の電圧を印加すると抵抗値が増加するものとする。

抵抗素子Ｒ１とトランジスタＭ１とのペアがメモリセルを構成する。抵抗素子Ｒ１のノードＮ１はトランジスタＭ１（通常はＮＭＯＳトランジスタが良く用いられるため、ここでもＮＭＯＳトランジスタとする）を介してビット線ＢＬ１に接続され、もう片方のノードＮ２はソース線ＳＬ１に接続されている。更に、トランジスタＭ１のゲートはワード線ＷＬ１に接続され、ビット線ＢＬ１はビット線ドライバＢＤ１に、ソース線ＳＬ１はソース線ドライバＳＤ１にそれぞれ接続されている。

データを抵抗素子Ｒ１に書き込む際は、ワード線ＷＬ１をハイレベルにしてトランジスタＭ１をオン状態にして、抵抗素子Ｒ１に電圧パルスを印加する。例えば、抵抗素子Ｒ１の抵抗が高い状態をデータ“０”、低い状態をデータ“１”に割り当てたとする。この場合にデータ“０”を書き込むためには、ソース線ドライバＳＤ１によって抵抗素子Ｒ１のノードＮ２にグランドレベルが印加された状態で、ビット線ドライバＢＤ１で発生した正の電圧パルスを抵抗素子Ｒ１のノードＮ１に印加する。一方、データ“１”を書き込むためには、ビット線ドライバＢＤ１によって抵抗素子Ｒ１のノードＮ１にグランドレベルが印加された状態で、ソース線ドライバＳＤ１で発生した正の電圧パルスを抵抗素子Ｒ１のノードＮ２に印加する。

特開２００９−２３０７９６号公報

上記従来例においては、高い電流能力が必要なため面積が大きいビット線ドライバとソース線ドライバとの２つが１つのメモリセルへの書き込みに必要であり、チップ面積増大によるコストの上昇を招いている。しかも、複数のメモリセルへのデータ“０”とデータ“１”との同時書き込みができないため、書き込み期間中に使用していないドライバが存在することになる。また、既にメモリセルに書き込まれているデータと入力された書き込みデータとが同一の場合、書き換える必要がないが、そのようなセルに対しても書き込みパルスが印加され、電力と時間を余分に消費するだけでなく、ディスターブ等の信頼性に悪影響を与えている。また、１つのメモリセルあたりソース線とビット線との２つの配線をメモリアレイの縦方向に設ける必要があり、チップ面積の増大を招いている。

これらのことは、性能とコストの要求が厳しい半導体記憶装置の開発において重大な課題となっている。

本発明は、書き込みに必要なドライバ数を削減して書き込み動作中に使用しないドライバの存在を無くし、１つのセルあたりに必要な配線本数を減らして、チップ面積を削減することで、コストパフォーマンスに優れ、かつ書き換え時間の短縮や消費電力の削減等の特性を向上させた半導体記憶装置を実現することを目的とする。

前述の目的を達成するため、本発明の第１の半導体記憶装置は、電圧の印加によって抵抗値が変化する抵抗変化型メモリセルと、前記抵抗変化型メモリセルに接続されたソース線と、前記抵抗変化型メモリセルに接続されたビット線と、前記抵抗変化型メモリセルに書き込み電位を供給するドライバと、前記ドライバの出力を前記ソース線に接続する第１のスイッチ素子と、前記ドライバの出力を前記ビット線に接続する第２のスイッチ素子とを備え、外部から入力された書き込みデータに基づき、前記第１のスイッチ素子と前記第２のスイッチ素子とのオン・オフを切り換えることを特徴とする。

また、本発明の第２の半導体記憶装置は、互いに隣接し、かつ各々電圧の印加によって抵抗値が変化する第１及び第２の抵抗変化型メモリセルと、前記第１の抵抗変化型メモリセルに接続された第１のソース線と、前記第２の抵抗変化型メモリセルに接続された第２のソース線と、前記第１の抵抗変化型メモリセルと前記第２の抵抗変化型メモリセルとに共通接続されたビット線とを備えたことを特徴とする。

本発明の第１の半導体記憶装置によれば、１つのメモリセルへの書き込みに必要なドライバはビット線ドライバの１つのみとなり、かつ複数のメモリセルへのデータ“０”とデータ“１”との同時書き込みを容易に実現できる。このことによって、低コストで書き換え時間の短い半導体記憶装置が実現できる。

本発明の第２の半導体記憶装置によれば、ワード線方向に隣接する２つのメモリセルでビット線を共有することで、チップ面積の削減効果が得られる。

本発明の第１の実施形態に係る半導体記憶装置である抵抗変化型メモリの基本構成を示す回路図である。 図１の基本構成を用いた抵抗変化型メモリのブロック図である。 図２の抵抗変化型メモリの書き込み動作におけるデータ流れ図である。 本発明の第２の実施形態に係る半導体記憶装置である抵抗変化型メモリのブロック図である。 図４の抵抗変化型メモリの書き込み動作におけるデータ流れ図である。 本発明の第３の実施形態に係る半導体記憶装置である抵抗変化型メモリの基本構成を示す回路図である。 図６の基本構成を用いた抵抗変化型メモリの詳細ブロック図である。 図６の基本構成を用いた抵抗変化型メモリの概略ブロック図である。 図８の抵抗変化型メモリの書き込み動作におけるデータ流れ図である。 従来の抵抗変化型メモリの基本構成を示す回路図である。

以下、本発明の実施形態を図面に基づいて詳細に説明する。

《第１の実施形態》
図１は、本発明の抵抗変化型メモリの最も基本的な構成を示した図である。実際に半導体記憶装置として用いる際には他にも様々な構成要素が必要となるが、本発明に関する説明を容易にするため、記述を省略する。また、図１０と同じ符号が付してあるものは同一の構成要素のため、説明は省略する。

図１０を使って説明した従来例との差分として、図１の構成は、ソース線ＳＬ１とグランドとを接続するスイッチ素子Ｓ１と、ビット線ＢＬ１とグランドとを接続するスイッチ素子Ｓ２と、ソース線ＳＬ１とビット線ドライバＢＤ１とを接続するスイッチ素子Ｓ３と、ビット線ＢＬ１とビット線ドライバＢＤ１とを接続するスイッチ素子Ｓ４とを有し、それらスイッチ素子Ｓ１〜Ｓ４は個別に開閉が制御できるものとする。また、ソース線ドライバＳＤ１が削除されている。

初期状態においては、スイッチ素子Ｓ１〜Ｓ４は開（オープン）状態であり、ワード線ＷＬ１やビット線ＢＬ１やソース線ＳＬ１等の各ノードはグランドレベルにあるものとする。

データを書き込む際は、次のようにして抵抗素子Ｒ１に電圧パルスを印加する。例えば、データ“０”を書き込むためには、まず、スイッチ素子Ｓ４を閉じてビット線ＢＬ１とビット線ドライバＢＤ１とを接続し、スイッチ素子Ｓ１を閉じてソース線ＳＬ１とグランドとを接続する。次にワード線ＷＬ１をハイレベルにしてトランジスタＭ１をオン状態にして、ソース線ＳＬ１を通じて抵抗素子Ｒ１のノードＮ２にグランドレベルが印加された状態で、ビット線ドライバＢＤ１で発生した正の電圧パルスを抵抗素子Ｒ１のノードＮ１に印加する。

データ“１”を書き込むためには、初期状態に戻した後、スイッチ素子Ｓ３を閉じてソース線ＳＬ１とビット線ドライバＢＤ１とを接続し、スイッチ素子Ｓ２を閉じてビット線ＢＬ１とグランドとを接続する。次にワード線ＷＬ１をハイレベルにしてトランジスタＭ１をオン状態にして、ビット線ＢＬ１を通じて抵抗素子Ｒ１のノードＮ１にグランドレベルが印加された状態で、ビット線ドライバＢＤ１で発生した正の電圧パルスを抵抗素子Ｒ１のノードＮ２に印加する。

このようにすることで、データ“０”書き込みとデータ“１”書き込みとの両方を１つのドライバによって実現することが可能となる。

なお、スイッチ素子Ｓ１及びＳ２の一方の端子の電位をグランドレベル以外の他の電位に固定しつつ、ビット線ドライバＢＤ１から所要の書き込み電位を供給するようにしてもよい。

図２は、図１の基本構成を用いた本発明の第１の実施形態に係る抵抗変化型メモリのブロック図である。実際に半導体記憶装置として用いる際には図２に示した構成要素他にも様々な構成要素が存在する場合があるが、本発明に関する説明を容易にするため、記述を省略する。

図２の抵抗変化型メモリ１０は、図１の前記メモリセルをアレイ状に並べたメモリアレイ（ＡＲＹ）１４と、前記ビット線ドライバＢＤ１を有するライトドライバ（ＷＤ）１１と、前記スイッチ素子Ｓ１〜Ｓ４に加えてデータの流れを切り換えるためのスイッチ素子ＳＳ１及びＳＳ２を有するＹマルチプレクサ（ＹＭＵＸ）１２と、メモリアレイ１４のソース線及びビット線を選択するＹデコーダ（ＹＤＥＣ）１３と、メモリアレイ１４のワード線を選択するＸデコーダ（ＸＤＥＣ）１５と、読み出したデータを表す信号を増幅するセンスアンプ（ＳＡ）１６と、センスアンプ１６を使って読み出したデータを蓄える出力バッファ（ＯＵＴＢＵＦ）１７と、外部とのデータのやり取りを行う入出力端子（Ｉ／Ｏ）１８と、外部から入力されたデータを蓄える入力バッファ（ＩＮＢＵＦ）１９と、入力バッファ１９に蓄えられたデータに基づきフラグを立てるスワップフラグ（ＳＦＬＧ）２０と、全体制御を司る制御回路（ＣＯＮＴＲＯＬ）２１とを有する。

なお、スイッチ素子ＳＳ１，ＳＳ２の一方の接続先はセンスアンプ１６となっているが、読み出し電位や電流はビット線のみに発生させ、ソース線に発生させることがない場合は、ビット線と接続するスイッチ素子ＳＳ２のみセンスアンプ１６に接続し、ソース線が接続されるスイッチ素子ＳＳ１は、必ずしもセンスアンプ１６に接続する必要はない。また、読み出し時に必要な電位をライトドライバ１１から供給してもよい。

図３は、本発明の半導体記憶装置のデータ書き込み動作の流れを示した概略図であり、これまで説明した構成要素とデータの流れの関係を示したものである。これら図２と図３を使って、本発明をアレイに適用した場合を説明する。

図２において、スイッチ素子Ｓ１〜Ｓ４は図１で説明したように、書き込むデータによってビット線ＢＬ１とソース線ＳＬ１との接続先を切り換えるが、その制御は入力バッファ１９に蓄えられたデータに基づき生成されるスワップフラグ２０に基づいて行われる。入力バッファ１９やスワップフラグ２０には複数のビットが存在し、複数のデータやフラグを保持することができる。また、スイッチ素子Ｓ１〜Ｓ４に関しても、図２では１グループしか表示していないが、実際には複数のスイッチ素子のグループが存在し、それぞれがスワップフラグ２０のそれぞれのビットに対応して制御される。ここでは説明を容易にするため、入力バッファ１９とスワップフラグ２０とのビット数及びスイッチ素子のグループ数を４として、図３を使って書き込み動作を説明する。なお、ＢＤ１〜ＢＤ４は４ビット分のビット線ドライバであり、１０１〜１０４は４ビット分のメモリセル（ＭＣ）である。

まず、入力バッファ１９に書き込みデータ“０１１０”が入力されたものとする。その書き込みデータに基づいて、データ“０”書き込みのビットに対応するスワップフラグ２０のビットには０をセットし、データ“１”書き込みのビットに対応するスワップフラグ２０のビットには１をセットする。場合によって、入力バッファ１９をスワップフラグ２０として使用することも可能である。スワップフラグ２０の出力は、Ｙマルチプレクサ１２内のスイッチ素子Ｓ１〜Ｓ４の各グループへそれぞれ送られ、図１で説明した本発明の接続制御が行われて、書き込み動作が実行される。

このように、複数のメモリセル１０１〜１０４を並べたメモリアレイ１４において、スイッチ素子Ｓ１〜Ｓ４を書き込みデータに応じて個別に制御することで、データ“０”の書き込みとデータ“１”の書き込みとを同時に行うことができる。

《第２の実施形態》
図４は、本発明の第２の実施形態に係る半導体記憶装置の全体構成のうち、説明に必要な部分を抜き出したブロック図であり、実際に半導体記憶装置として用いる際には他にも様々な構成要素が存在する場合があるが、本発明に関する説明を容易にするため、記述を省略する。また、図２と同じ符号が付してあるものは同一の構成要素のため、説明は省略する。

図２と図４との差分としては、入力バッファ１９に蓄えられたデータと出力バッファ１７に蓄えられたデータとを比較し、不一致の場合にフラグを立てる書き込みフラグ（ＨＬＦＬＧ）２２が存在する。この書き込みフラグ２２も内部に複数のビットを持つが、その数は第１の実施形態と同様に４とする。書き込みフラグ２２のそれぞれビット出力はライトドライバ１１へ送られ、ビット線ドライバＢＤ１〜ＢＤ４の制御に使用される。

図５は、本発明の半導体記憶装置のデータ書き込み動作の流れを示した概略図であり、これまで説明した構成要素とデータの流れの関係を示したものである。この図５を使って、本発明をアレイに適用した場合を説明する。まず、入力バッファ１９に書き込みデータ“０１１０”が入力されたものとする。その書き込みデータに基づいて、データ“０”書き込みのビットに対応するスワップフラグ２０のビットには０をセットし、データ“１”書き込みのビットに対応するスワップフラグ２０のビットには１をセットする。ここまでは第１の実施形態と同様である。第２の実施形態では、書き込みパルスを印加する前に一旦メモリセル１０１〜１０４に蓄えられているデータを出力バッファ１７に読み出す。そのデータを入力バッファ１９に蓄えられているデータの対応するビットと比較し、不一致の場合に“１”を、一致した場合に“０”をそれぞれ書き込みフラグ２２の対応するビットにセットする。この方法は書き込みフラグ２２を一旦リセット（全て“０”）状態にして、不一致のビットのみ１をセットする等ｎ様々な方法があるが、基本的には一般的な比較回路とラッチ回路とで実現可能であり、その具体的な実現手段の詳細な説明は省略する。そして、書き込みフラグ２２の各ビットの出力は、それぞれビット線ドライバＢＤ１〜ＢＤ４へ送られ、書き込みフラグ２２に“１”がセットされているビットに対応するビット線ドライバのみパルスを出力するように制御する。その他の動作については第１の実施形態と同様である。

このような構成／制御方法をとることによって、既に書き込まれているデータと、新たに書き込むデータとが一致して、書き換える必要がないビット（図５ではビット３及びビット４）に対して、書き換えパルスの発生や印加を止めることができ、パルス発生に必要な電力を削減できるだけでなく、メモリアレイ１４への電圧パルス印加によるディスターブの発生を抑えることができる。

《第３の実施形態》
図６は、本発明の第３の実施形態に係る半導体記憶装置である抵抗変化型メモリの基本構成を示した図である。実際に半導体記憶装置として用いる際には他にも様々な構成要素が必要となるが、本発明に関する説明を容易にするため、記述を省略する。また、図１と同じ符号が付してあるものは同一の構成要素のため、説明は省略する。

図１と異なる部分として、抵抗素子Ｒ１に隣接する他の抵抗素子Ｒ２の一方のノードＮ３はトランジスタＭ２を介して、抵抗素子Ｒ１のビット線でもあるビット線ＢＬ１に接続され、抵抗素子Ｒ２のもう片方のノードＮ４はソース線ＳＬ２に接続されていることと、ソース線ＳＬ２とグランドとを接続するスイッチ素子Ｓ５と、ソース線ＳＬ２とビット線ドライバＢＤ１とを接続するスイッチ素子Ｓ６とが追加されていることとである。なお、追加されたスイッチ素子Ｓ５〜Ｓ６は、個別に開閉が制御できるものとする。

初期状態においては、スイッチ素子Ｓ１〜Ｓ６は開（オープン）状態であり、ワード線ＷＬ１やビット線ＢＬ１やソース線ＳＬ１／ＳＬ２等の各ノードはグランドレベルにあるものとする。

データを書き込む際は、次のようにして抵抗素子Ｒ１及びＲ２に電圧パルスを印加する。例えば、データ“０”を抵抗素子Ｒ１に書き込むためには、まず、スイッチ素子Ｓ４とＳ６を閉じてビット線ＢＬ１とソース線ＳＬ２をビット線ドライバＢＤ１に接続し、スイッチ素子Ｓ１を閉じてソース線ＳＬ１とグランドとを接続する。次にワード線ＷＬ１をハイレベルにしてトランジスタＭ１及びＭ２をオン状態にして、ソース線ＳＬ１を通じて抵抗素子Ｒ１のノードＮ２にグランドレベルが印加された状態で、ビット線ドライバＢＤ１で発生した正の電圧パルスを抵抗素子Ｒ１のノードＮ１に印加する。この時、ワード線ＷＬ１を共有している抵抗素子Ｒ２のノードＮ３に対してもビット線ドライバＢＤ１からの電圧パルスが印加されるが、同時に抵抗素子Ｒ２のノードＮ４に対してもソース線ＳＬ２を通じてビット線ドライバＢＤ１からの電圧パルスが印加されるため、抵抗素子Ｒ２に発生する電位差は０に保たれ、抵抗素子Ｒ２の抵抗値は変化せず、抵抗素子Ｒ２へのデータの書き込みは行われない。

データ“１”を抵抗素子Ｒ１に書き込むためには、初期状態に戻した後、スイッチ素子Ｓ３を閉じてソース線ＳＬ１とビット線ドライバＢＤ１とを接続し、スイッチ素子Ｓ２を閉じてビット線ＢＬ１とグランドとを接続する。この時、スイッチ素子Ｓ５は開状態のままにして、ソース線ＳＬ２をＨｉ−ｚ状態にする場合と、スイッチ素子Ｓ５を閉じてソース線ＳＬ２をグランド状態にする場合があるが、どちらを選択しても問題はない。次にワード線ＷＬ１をハイレベルにしてトランジスタＭ１及びＭ２をオン状態にして、ビット線ＢＬ１を通じて抵抗素子Ｒ１のノードＮ１にグランドレベルが印加された状態で、ビット線ドライバＢＤ１で発生した正の電圧パルスを抵抗素子Ｒ１のノードＮ２に印加する。この時、ワード線ＷＬ１を共有している抵抗素子Ｒ２のノードＮ３及びＮ４の電位はグランドレベルに保たれるため、抵抗素子Ｒ２の抵抗値は変化せず、抵抗素子Ｒ２へのデータの書き込みは行われない。

データ“０”を抵抗素子Ｒ２に書き込むためには、初期状態に戻した後、スイッチ素子Ｓ４とＳ３を閉じてビット線ＢＬ１とソース線ＳＬ１をビット線ドライバＢＤ１に接続し、スイッチ素子Ｓ５を閉じてソース線ＳＬ２とグランドとを接続する。次にワード線ＷＬ１をハイレベルにしてトランジスタＭ１及びＭ２をオン状態にして、ソース線ＳＬ２を通じて抵抗素子Ｒ２のノードＮ４にグランドレベルが印加された状態で、ビット線ドライバＢＤ１で発生した正の電圧パルスを抵抗素子Ｒ２のノードＮ３に印加する。この時、ワード線ＷＬ１を共有している抵抗素子Ｒ１のノードＮ１に対してもビット線ドライバＢＤ１からの電圧パルスが印加されるが、同時に抵抗素子Ｒ１のノードＮ２に対してもソース線ＳＬ１を通じてビット線ドライバＢＤ１からの電圧パルスが印加されるため、抵抗素子Ｒ１に発生する電位差は０に保たれ、抵抗素子Ｒ１の抵抗値は変化せず、抵抗素子Ｒ１へのデータの書き込みは行われない。

データ“１”を抵抗素子Ｒ２に書き込むためには、初期状態に戻した後、スイッチ素子Ｓ６を閉じてソース線ＳＬ２とビット線ドライバＢＤ１とを接続し、スイッチ素子Ｓ２を閉じてビット線ＢＬ１とグランドとを接続する。この時、スイッチ素子Ｓ１は開状態のままにして、ソース線ＳＬ１をＨｉ−ｚ状態にする場合と、スイッチ素子Ｓ１を閉じてソース線ＳＬ１をグランド状態にする場合があるが、どちらを選択しても問題はない。次にワード線ＷＬ１をハイレベルにしてトランジスタＭ１及びＭ２をオン状態にして、ビット線ＢＬ１を通じて抵抗素子Ｒ２のノードＮ３にグランドレベルが印加された状態で、ビット線ドライバＢＤ１で発生した正の電圧パルスを抵抗素子Ｒ２のノードＮ４に印加する。この時、ワード線ＷＬ１を共有している抵抗素子Ｒ１のノードＮ１及びＮ２の電位はグランドレベルに保たれるため、抵抗素子Ｒ１の抵抗値は変化せず、抵抗素子Ｒ１へのデータの書き込みは行われない。

このようにすることで、隣接する２つのメモリセルでビット線を共有しても書き込みを行うことが可能となり、ビット線の共有によるビット線本数の削減によって、チップ面積を削減できる。

なお、スイッチ素子Ｓ１，Ｓ２及びＳ５の一方の端子の電位をグランドレベル以外の他の電位に固定しつつ、ビット線ドライバＢＤ１から所要の書き込み電位を供給するようにしてもよい。

図７及び図８は、図６で示した基本的な構成に、実際の半導体記憶装置に近づけるよう、メモリアレイとその周辺回路を構成する要素を追加したものである。メモリセル１０１〜１１４，２０１〜２１４，３０１〜３１４がアレイ状に並んでおり、それぞれワード線ＷＬ１，ＷＬ２，ＷＬ３と、ビット線ＢＬ１，ＢＬ５，ＢＬ９，ＢＬ１３と、ソース線ＳＬ１，ＳＬ２，ＳＬ５，ＳＬ６，ＳＬ９，ＳＬ１０，ＳＬ１３，ＳＬ１４とに接続されてメモリアレイ１４を構成している。それらのうち、ビット線ＢＬ１，ＢＬ５，ＢＬ９，ＢＬ１３．．．は、ワード線方向に隣接するメモリセル（例えば１０１と１０２）により共有されている。例えば、ビット線ＢＬ１はメモリセル１０１及び１０２で共有されている。

メモリアレイ１４とライトドライバ１１との間、又はライトドライバ１１に並ぶ位置には、Ｙデコーダ１３やＹマルチプレクサ１２やセンスアンプ１６が存在する。Ｙデコーダ１３は、Ｙデコード信号ＹＤ１〜ＹＤ４を受け、選択用トランジスタ（通常はＮＭＯＳトランジスタ）ＭＳ１〜ＭＳ１４及びＭＢ１〜ＭＢ１３をオン・オフさせ、センスアンプ１６又はライトドライバ１１に接続するソース線及びビット線を選択する。Ｙマルチプレクサ１２は、外部からの制御信号によって、スイッチ素子（通常はＭＯＳトランジスタで構成される）ＳＳ１，ＳＳ２，ＳＳ３の接続先を切り換えて、ソース線及びビット線をセンスアンプ１６かライトドライバ１１かのいずれかに接続する。また、Ｙデコーダ１３とＹマルチプレクサ１２とセンスアンプ１６とライトドライバ１１とには、記述されている構成要素以外にも省略されている構成要素が存在する。

なお、図７では、ワード線ＷＬ４以降と、ビット線ＢＬ２〜ＢＬ４，ＢＬ６〜ＢＬ８，ＢＬ１０〜ＢＬ１２，ＢＬ１４以降と、ソース線ＳＬ３，ＳＬ４，ＳＬ７，ＳＬ８，ＳＬ１０，ＳＬ１２，ＳＬ１４以降との記述がないが、それらは説明の都合で省略されているだけで、実際の半導体記憶装置には、それらに接続されているメモリセルも含めて存在する。

また、複数のビット線やソース線がＹデコーダ１３を介してＹマルチプレクサ１２に接続されているが、この例で示したデコード方法はあくまでも一例であり、他にも様々なデコード方法があるが、説明は省略する。

また、図８中のスイッチ素子ＳＳ１，ＳＳ２，ＳＳ３の一方の接続先はセンスアンプ１６となっているが、読み出し電位や電流はビット線のみに発生させ、ソース線に発生させることがない場合は、ビット線と接続するスイッチ素子ＳＳ２のみセンスアンプ１６に接続し、ソース線が接続されるスイッチ素子ＳＳ１やＳＳ３は、必ずしもセンスアンプ１６に接続する必要はない。また、読み出し時に必要な電位をライトドライバ１１から供給してもよい。

図９は、本発明の半導体記憶装置のデータ書き込み動作の流れを示した概略図であり、これまで説明した構成要素とデータの流れの関係を示したものである。この図９を使って、本発明をアレイに適用した場合を説明する。まず、入力バッファ１９に書き込みデータ“０１１０”が入力されたものとする。その書き込みデータに基づいて、データ“０”書き込みのビットに対応するスワップフラグ２０のビットには０をセットし、データ“１”書き込みのビットに対応するスワップフラグ２０のビットには１をセットし、このスワップフラグ２０のデータによって、前述したスイッチ素子Ｓ１〜Ｓ６の制御を行う。また、書き込みパルスを印加する前に一旦メモリセル１０１〜１０４に蓄えられているデータを出力バッファ１７に読み出す。そのデータを入力バッファ１９に蓄えられているデータの対応するビットと比較し、不一致の場合に“１”を、一致した場合に“０”を書き込みフラグ２２の各ビットにセットする。ここまでは第２の実施形態と同様である。

第３の実施形態では、書き込みフラグ２２の各ビットの出力は、それぞれビット線ドライバＢＤ１とＢＤ３へ送られ、メモリセル１０１〜１０４への書き込みが２回に分けて行われる。まず、ビット線ドライバＢＤ１でメモリセル１０１に、ビット線ドライバＢＤ３でメモリセル１０３に書き込みが行われるため、メモリセル１０１に対応する書き込みフラグ２２の出力がビット線ドライバＢＤ１に、メモリセル１０３に対応する書き込みフラグ２２の出力がビット線ドライバＢＤ３にそれぞれ送られ、書き込みフラグ２２に“１”がセットされているビットに対応するビット線ドライバのみパルスを出力するように制御して、データの書き込みが実行される。次に、メモリセル１０２に対応する書き込みフラグ２２の出力がビット線ドライバＢＤ１に、メモリセル１０４に対応する書き込みフラグ２２の出力がビット線ドライバＢＤ３にそれぞれ送られ、書き込みが実行される。

第３の実施形態においても第２の実施形態と同様に、このような構成／制御方法をとることによって、既に書き込まれているデータと、新たに書き込むデータとが一致して、書き換える必要がないビット（図９ではビット３及びビット４）に対して、書き換えパルスの発生や印加を止めることができ、パルス発生に必要な電力を削減できるだけでなく、メモリアレイ１４への電圧パルス印加によるディスターブの発生を抑えることができる。

《第３の実施形態の変形例》
図６で説明した抵抗変化型メモリにおける前述とは異なるデータ書き込み方法を、図６を使って説明する。初期状態においては、スイッチ素子Ｓ１〜Ｓ６は開（オープン）状態であり、ワード線ＷＬ１やビット線ＢＬ１やソース線ＳＬ１／ＳＬ２等の各ノードはグランドレベルにあるものとする。

データを書き込む際は、まずビット線ＢＬ１とワード線ＷＬ１とを共有する隣接メモリセルの抵抗素子Ｒ１及びＲ２のデータの状態を同じにする。例えば、データ“０”を２つの抵抗素子Ｒ１及びＲ２に書き込むためには、まず、スイッチ素子Ｓ４を閉じてビット線ＢＬ１をビット線ドライバＢＤ１に接続し、スイッチ素子Ｓ１とＳ５を閉じてソース線ＳＬ１とＳＬ２をグランドに接続する。次にワード線ＷＬ１をハイレベルにしてトランジスタＭ１及びＭ２をオン状態にして、ソース線ＳＬ１を通じて抵抗素子Ｒ１のノードＮ２にグランドレベルが印加され、同時にソース線ＳＬ２を通じて抵抗素子Ｒ２のノードＮ４にグランドレベルが印加された状態で、ビット線ドライバＢＤ１で発生した正の電圧パルスを抵抗素子Ｒ１のノードＮ１と抵抗素子Ｒ２のノードＮ３とに印加する。この時、抵抗素子Ｒ１へのデータ“０”の書き込みと同時に、抵抗素子Ｒ２へのデータ“０”の書き込みが実施される。

抵抗素子Ｒ１及びＲ２への書き込みデータが“０”の場合は、新たな書き込みパルスの印加は必要なく、それらのメモリセルへの書き込み動作は終了する。一方、抵抗素子Ｒ１への書き込みデータが“１”の場合は、第３の実施形態のデータ“１”を抵抗素子Ｒ１に書き込む方法と同じ方法で、抵抗素子Ｒ２への書き込みデータが“１”の場合は、第３の実施形態のデータ“１”を抵抗素子Ｒ２に書き込む方法と同じ方法でそれぞれ行う。その際、書き込み対象でない抵抗素子の両端のノードはグランドレベルに保たれるため、データの書き込みは行われない。

以上のように、抵抗素子Ｒ１及びＲ２を一旦データ“０”状態にした後に、所望の抵抗素子にデータ“１”を書き込むという、２段階の書き込み動作を行う書き込み方法の場合は、第３の実施形態において抵抗素子の両端に同時にパルスを印加することで、書き込み対象でない抵抗素子へのデータ書き込みを阻む方法に比べ、安定しており設計や製造が容易になる。すなわち、第３の実施形態のように同一パルスを印加するダイナミックな方法では、各ノードの付加容量／抵抗等の影響を考慮して、正確にパルスが印加できるように設計／製造を行う必要があるが、本変形例のようにスタティックな状態を保つ方法では、そのような制約がない。

なお、本変形例で説明した方法をメモリアレイに適用する方法は第１及び第２の実施形態と同様であり、説明は省略する。

本発明によって、書き込み動作の無駄を省き、より低消費電力な半導体記憶装置が実現可能である。また、更なる本発明の技術の活用によって、チップ面積が小さくコストの安い半導体記憶装置が実現可能である。このように低コストで使い勝手の良い不揮発性メモリを実現することによって、それを用いる電子機器の性能を向上させ、よりよい製品を社会に送り出すことができる。

具体的には、抵抗変化型の不揮発性メモリのコストが下がり、使い勝手が向上する。その結果、高速書き換え／低電力を生かした不揮発性メモリを低価格で提供することが可能となり、特に音楽や映像を記録し再生する携帯機器の分野等では、機器の大幅な性能向上や市場の拡大が見込まれる。

１０ 抵抗変化型メモリ
１１ ライトドライバ
１２ Ｙマルチプレクサ
１３ Ｙデコーダ
１４ メモリアレイ
１５ Ｘデコーダ
１６ センスアンプ
１７ 出力バッファ
１８ 入出力端子
１９ 入力バッファ
２０ スワップフラグ
２１ 制御回路
２２ 書き込みフラグ
１０１〜１１４ メモリセル
２０１〜２１４ メモリセル
３０１〜３１４ メモリセル
ＢＤ１〜ＢＤ４ ビット線ドライバ
ＢＬ１〜ＢＬ１３ ビット線
Ｍ１〜Ｍ２ ＮＭＯＳトランジスタ
ＭＢ１〜ＭＢ１３ ＮＭＯＳトランジスタ
ＭＳ１〜ＭＳ１４ ＮＭＯＳトランジスタ
Ｎ１〜Ｎ４ 接続ノード
Ｒ１〜Ｒ２ 抵抗素子
Ｓ１〜Ｓ６ スイッチ素子
ＳＤ１ ソース線ドライバ
ＳＬ１〜ＳＬ１３ ソース線
ＳＳ１〜ＳＳ３ スイッチ素子
ＷＬ１〜ＷＬ３ ワード線
ＹＤ１〜ＹＤ４ Ｙデコード信号

Claims (17)

1. 電圧の印加によって抵抗値が変化する抵抗変化型メモリセルと、
   前記抵抗変化型メモリセルに接続されたソース線と、
   前記抵抗変化型メモリセルに接続されたビット線と、
   前記抵抗変化型メモリセルに書き込み電位を供給するドライバと、
   前記ドライバの出力を前記ソース線に接続する第１のスイッチ素子と、
   前記ドライバの出力を前記ビット線に接続する第２のスイッチ素子とを備え、
   外部から入力された書き込みデータに基づき、前記第１のスイッチ素子と前記第２のスイッチ素子とのオン・オフを切り換えることを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   前記ソース線と固定電位とを接続する第３のスイッチ素子と、
   前記ビット線と前記固定電位とを接続する第４のスイッチ素子とを更に備え、
   前記書き込みデータに基づき、前記第３のスイッチ素子と前記第４のスイッチ素子とのオン・オフを切り換えることを特徴とする半導体記憶装置。
3. 請求項２記載の半導体記憶装置において、
   前記第１〜第４のスイッチ素子としてＭＯＳトランジスタを用いることを特徴とする半導体記憶装置。
4. 請求項１記載の半導体記憶装置において、
   前記書き込みデータを蓄える入力バッファを更に備えたことを特徴とする半導体記憶装置。
5. 請求項１記載の半導体記憶装置において、
   前記抵抗変化型メモリセルから読み出したデータと前記書き込みデータとを比較する比較器を更に備え、
   前記比較器における比較結果に基づいて前記ドライバを制御することを特徴とする半導体記憶装置。
6. 請求項５記載の半導体記憶装置において、
   前記比較において一致したときには前記抵抗変化型メモリセルへのデータ書き込みを行わず、不一致のときには前記抵抗変化型メモリセルへのデータ書き込みを行うことを特徴とする半導体記憶装置。
7. 請求項５記載の半導体記憶装置において、
   前記読み出したデータを蓄える出力バッファを更に備えたことを特徴とする半導体記憶装置。
8. 請求項５記載の半導体記憶装置において、
   前記比較器における比較結果を格納するフラグ回路を更に備えたことを特徴とする半導体記憶装置。
9. 互いに隣接し、かつ各々電圧の印加によって抵抗値が変化する第１及び第２の抵抗変化型メモリセルと、
   前記第１の抵抗変化型メモリセルに接続された第１のソース線と、
   前記第２の抵抗変化型メモリセルに接続された第２のソース線と、
   前記第１の抵抗変化型メモリセルと前記第２の抵抗変化型メモリセルとに共通接続されたビット線とを備えたことを特徴とする半導体記憶装置。
10. 請求項９記載の半導体記憶装置において、
    前記第１の抵抗変化型メモリセル又は前記第２の抵抗変化型メモリセルに書き込み電位を供給するドライバと、
    前記ドライバの出力を前記第１のソース線に接続する第１のスイッチ素子と、
    前記ドライバの出力を前記第２のソース線に接続する第２のスイッチ素子と、
    前記ドライバの出力を前記ビット線に接続する第３のスイッチ素子とを更に備え、
    外部から入力された書き込みデータに基づき、前記第１のスイッチ素子と前記第２のスイッチ素子と前記第３のスイッチ素子とのオン・オフを切り換えることを特徴とする半導体記憶装置。
11. 請求項１０記載の半導体記憶装置において、
    前記第１のソース線と固定電位とを接続する第４のスイッチ素子と、
    前記第２のソース線と前記固定電位とを接続する第５のスイッチ素子と、
    前記ビット線と前記固定電位とを接続する第６のスイッチ素子とを更に備え、
    前記書き込みデータに基づき、前記第４のスイッチ素子と前記第５のスイッチ素子と前記第６のスイッチ素子とのオン・オフを切り換えることを特徴とする半導体記憶装置。
12. 請求項１１記載の半導体記憶装置において、
    前記第１〜第６のスイッチ素子としてＭＯＳトランジスタを用いることを特徴とする半導体記憶装置。
13. 請求項１０記載の半導体記憶装置において、
    前記書き込みデータを蓄える入力バッファを更に備えたことを特徴とする半導体記憶装置。
14. 請求項１０記載の半導体記憶装置において、
    前記第１の抵抗変化型メモリセル又は前記第２の抵抗変化型メモリセルから読み出したデータと前記書き込みデータとを比較する比較器を更に備え、
    前記比較器における比較結果に基づいて前記ドライバを制御することを特徴とする半導体記憶装置。
15. 請求項１４記載の半導体記憶装置において、
    前記比較において一致したときには前記第１及び第２の抵抗変化型メモリセルへのデータ書き込みを行わず、不一致のときには前記第１又は第２の抵抗変化型メモリセルへのデータ書き込みを行うことを特徴とする半導体記憶装置。
16. 請求項１４記載の半導体記憶装置において、
    前記読み出したデータを蓄える出力バッファを更に備えたことを特徴とする半導体記憶装置。
17. 請求項１４記載の半導体記憶装置において、
    前記比較器における比較結果を格納するフラグ回路を更に備えたことを特徴とする半導体記憶装置。

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