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KR102601000B1 - 반도체 장치 및 제조방법 - Google Patents

반도체 장치 및 제조방법 Download PDF

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KR102601000B1
KR102601000B1 KR1020180108143A KR20180108143A KR102601000B1 KR 102601000 B1 KR102601000 B1 KR 102601000B1 KR 1020180108143 A KR1020180108143 A KR 1020180108143A KR 20180108143 A KR20180108143 A KR 20180108143A KR 102601000 B1 KR102601000 B1 KR 102601000B1
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Abstract

예시적인 실시예에 따른 반도체 장치는, 각각 제1 방향으로 연장된 복수의 활성 핀을 갖는 기판과, 상기 복수의 활성 핀과 교차하여 제2 방향으로 연장되며, 상기 제2 방향으로 서로 이격되도록 배치된 제1 및 제2 게이트 구조체와, 상기 복수의 활성 핀 사이에 상기 제1 방향으로 연장되며, 상기 제1 및 제2 게이트 구조체의 하부 영역을 분리하는 절연성 배리어와, 상기 절연성 배리어의 일부 영역에 연결되며, 상기 제1 및 제2 게이트 구조체의 상부 영역을 분리하는 게이트 분리부를 포함한다.

Description

반도체 장치 및 제조방법{SEMICONDUCOTR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)이 갖는 소자 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도가 향상된 반도체 장치 및 반도체 장치 제조방법을 제공하는 것이다.
예시적인 실시예에 따른 반도체 장치는, 각각 제1 방향으로 연장된 복수의 활성 핀을 갖는 기판과, 상기 복수의 활성 핀과 교차하여 제2 방향으로 연장되며, 상기 제2 방향으로 서로 이격되도록 배치된 제1 및 제2 게이트 구조체와, 상기 복수의 활성 핀 사이에 상기 제1 방향으로 연장되며, 상기 제1 및 제2 게이트 구조체의 하부 영역을 분리하는 절연성 배리어와, 상기 절연성 배리어의 일부 영역에 연결되며, 상기 제1 및 제2 게이트 구조체의 상부 영역을 분리하는 게이트 분리부를 포함한다.
예시적인 실시예에 따른 반도체 장치는, 각각 제1 방향으로 연장되며 서로 다른 제1 또는 제2 간격으로 배열된 복수의 활성 핀을 갖는 기판 - 상기 제2 간격은 상기 제1 간격보다 큼 -과, 상기 복수의 활성 핀과 교차하여 제2 방향으로 연장되며, 상기 제2 방향으로 서로 이격되도록 배치된 제1 및 제2 게이트 구조체와, 상기 제2 간격으로 배열된 상기 복수의 활성 핀 사이에 위치하며, 상기 제1 및 제2 게이트 구조체 사이를 지나도록 상기 제1 방향으로 연장된 절연성 배리어와, 상기 제1 및 제2 게이트 구조체 사이에 위치하도록 상기 절연성 배리어의 상면의 일부 영역 상에 배치되는 게이트 분리부를 포함한다.
예시적인 실시예에 따른 반도체 장치는, 각각 제1 방향으로 연장된 복수의 활성 핀을 갖는 기판과, 상기 복수의 활성 핀과 교차하여 제2 방향으로 연장된 제1 및 제2 게이트 구조체와, 상기 제1 및 제2 게이트 구조체가 분리되도록 상기 제1 및 제2 게이트 구조체 사이에 배치된 게이트 컷 구조;를 포함하며, 상기 게이트 컷 구조는, 상기 복수의 활성 핀 사이에 상기 제1 방향으로 연장되는 절연성 배리어와, 상기 절연성 배리어 상면의 일부 영역 상에 배치되는 게이트 분리부를 포함한다.
예시적인 실시예에 따른 반도체 장치 제조방법은, 기판 상에 제1 방향에 따라 연장된 복수의 활성 핀을 형성하는 단계 - 상기 복수의 활성 핀은 소자 분리층으로부터 돌출된 구조를 가짐 -와, 상기 복수의 활성 핀을 덮도록 상기 소자 분리층 상에 제1 더미 게이트 물질층을 형성하는 단계와, 상기 복수의 활성 핀 사이에서 상기 제1 더미 게이트 물질층을 일부 제거하여 상기 소자 분리층을 노출시키는 단계 - 상기 소자 분리층의 노출된 영역은 상기 제1 더미 게이트 물질층으로 둘러싸인 공간의 바닥면으로 제공됨 -과, 상기 제1 더미 게이트 물질층으로 둘러싸인 공간이 충전되도록 상기 소자 분리층의 노출된 영역 상에 절연성 배리어를 형성하는 단계와, 상기 제1 더미 게이트 물질층 상에 제2 더미 게이트 물질층을 형성하는 단계와, 상기 제1 및 제2 더미 게이트 물질층을 패터닝하여 더미 게이트 패턴을 형성하는 단계와, 상기 더미 게이트 패턴이 분리되도록 상기 더미 게이트 패턴의 일부 영역에 분리 홀을 형성하는 단계 - 상기 분리 홀을 통해 상기 절연성 배리어의 일부 영역이 노출됨 - 와, 상기 더미 게이트 패턴의 분리 영역에 게이트 분리부를 형성하는 단계를 포함한다.
더미 게이트 구조체의 패터닝 전에 셀프 얼라인(self-align) 공정을 이용하여 활성 핀 사이에 절연성 배리어를 형성함으로써, 이를 하부 컷 구조로 도입할 수 있다. 더미 게이트 구조체의 패터닝 후에 절연성 배리어의 일부 영역에 연결되는 상부 컷 구조를 형성함으로써 2 단의 게이트 컷 구조를 제공할 수 있다. 이로써, 종래의 더미 게이트 컷 공정에서의 패터닝 한계를 극복할 수 있으며, 수율 및 특성을 크게 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 2는 도 1에 도시된 반도체 장치의 A 부분을 나타내는 부분 사시도이다.
도 3은 도 1에 도시된 반도체 장치의 X-X'선에 따른 단면도이다.
도 4a 내지 도 4c는 각각 도 1에 도시된 반도체 장치의 Y1-Y1'선, Y2-Y2'선 및 Y3-Y3'선에 따른 단면도들이다.
도 5는 도 4a에 도시된 반도체 장치의 B 부분을 나타내는 확대도이다.
도 6는 예시적인 실시예에 따른 반도체 장치에 채용되는 게이트 컷 구조를 나타내는 단면도이다.
도 7 내지 도 11은 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 주요 공정별 단면도들로서, 도 1의 X-X'선에 따른 단면에 대응된다.
도 12 및 도 13은 예시적인 실시예에 따른 반도체 장치를 나타내는 평면도들이다.
도 14는 도 12에 도시된 반도체 장치의 X-X'선에 따른 단면도이다.
도 15a 및 도 15b는 각각 도 11에 도시된 반도체 장치의 Y1-Y1'선 및 Y2-Y2'선에 따른 단면도들이다.
도 16a 내지 도 19a는 예시적인 실시예에 따른 반도체 장치의 제조 방법(절연성 배리어 형성)을 설명하기 위한 주요 공정별 평면도들이다.
도 16b 내지 도 19b는 예시적인 실시예에 따른 반도체 장치의 제조 방법(절연성 배리어 형성)을 설명하기 위한 주요 공정별 단면도들로서, 각각 도 16a 내지 도 19a의 X-X'선에 따른 단면에 대응된다.
도 20 및 도 21은 예시적인 실시예에 따른 반도체 장치의 제조 방법(리플레이스먼트 공정)을 설명하기 위한 주요 공정별 평면도들이다.
도 22는 도 20의 Y1-Y1'선에 따른 단면도이다.
도 23a 및 도 23b는 도 21의 Y1-Y1'선 및 Y2-Y2'선에 따른 단면도이다.
도 24는 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 25는 예시적인 실시예에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
도 1은 예시적인 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 2는 도 1에 도시된 반도체 장치의 A 부분을 나타내는 부분 사시도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 장치(100)는 기판(101)과 상기 기판(101) 상에 배치된 소자 분리층(105)과, 상기 기판(101)에 배치되며 소자 분리막(105)으로부터 돌출된 제1 및 제2 활성 핀(AF1,AF2)을 포함할 수 있다.
상기 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
상기 기판(101)은 활성 영역을 포함하며, 상기 활성 영역 상에 제1 및 제2 활성 핀(AF1,AF2)이 형성될 수 있다. 예를 들어, 제1 및 제2 활성 핀(AF1,AF2)은 각각 P-MOS 트랜지스터를 위한 n형 웰 또는 N-MOS 트랜지스터를 위한 p형 웰에 형성될 수 있다.
상기 소자 분리층(105)은 기판(101)에서 제1 및 제2 활성 핀(AF1,AF2)을 정의할 수 있다. 소자 분리층(105)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 소자 분리층(105)은 제1 및 제2 활성 핀(AF1,AF2) 사이에서 기판(101)의 하부로 더 깊게 연장되는 영역을 포함할 수도 있다. 소자 분리층(105)은 제1 및 제2 활성 핀(AF1,AF2)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수 있으나, 소자 분리층(105)의 상면의 형상은 이에 한정되지는 않는다. 소자 분리층(105)은 절연 물질로 이루어질 수 있다. 예를 들어, 소자 분리층(105)은 산화물, 질화물 또는 그들의 조합일 수 있다.
상기 제1 및 제2 활성 핀(AF1,AF2)은 제1 방향(D1)으로 연장되며, 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열될 수 있다. 상기 제1 및 제2 활성 핀(AF1,AF2)은 트랜지스터의 활성 영역(예, 소스 및 드레인)으로 제공될 수 있다.
본 실시예에서, 제1 및 제2 활성 핀(AF1,AF2)은 각각 2개의 활성 핀을 포함하는 것으로 예시되어 있으나, 이에 한정되지 않으며, 일부 실시예들에서는 하나 또는 다른 개로 제공될 수 있다.
상기 복수의 게이트 구조체(GS)는 제1 및 제2 활성 핀(AF1,AF2)과 교차하도록 배치된다. 상기 복수의 게이트 구조체(GS)는 각각 제2 방향(y)으로 연장되고, 제1 방향(x)을 따라 배열될 수 있다.
도 4a 내지 도 4c는 각각 도 1에 도시된 반도체 장치의 Y1-Y1'선, Y2-Y2'선 및 Y3-Y3'선에 따른 단면도들이다
도 4a 내지 도 4c에 도시된 바와 같이, 상기 게이트 구조체(GS)는 측벽 스페이서(133)와, 상기 측벽 스페이서(133) 사이에 배치된 게이트 유전막(134) 및 게이트 전극(135)을 포함할 수 있다. 본 실시예에 채용된 게이트 구조체(GS)는 게이트 유전막(134) 및 게이트 전극(135) 상에 게이트 캐핑층(gate capping layer)을 포함할 수 있다.
상기 게이트 전극(135)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 일부 실시예에서, 게이트 전극들(135)은 2개 이상의 다중층으로 구성될 수도 있다.
상기 게이트 캐핑층은 게이트 유전체막(134)과 게이트 전극(135)을 위한 층들을 형성한 후에, 게이트 영역에서 그 층들의 일부를 에치백(etch-back)한 영역에 형성될 수 있다. 예를 들어, 게이트 캐핑층은 실리콘 질화물과 같은 절연성 물질일 수 있다.
상기 측벽 스페이서(133)는 예를 들어, SiOCN, SiON, SiCN 또는 SiN 등과 같은 절연성 물질로 형성될 수 있다. 게이트 유전체막(134)은 실리콘 산화막, 실리콘 산질화막을 포함하거나, 실리콘 산화물보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 예를 들어, 상기 고유전율 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
층간 절연층(115)은 소자 분리층(105) 및 제1 및 제2 활성 핀(AF1,AF2)를 덮으면서 복수의 게이트 구조체(GS) 사이에 배치될 수 있다. 추가적인 층간 절연층은 복수의 게이트 구조체(GS)를 덮도록 배치될 수 있다. 예를 들어, 층간 절연층(115)은 산화물, 질화물 및 산질화물 중 적어도 하나이거나, 다른 저유전율 물질을 포함할 수 있다.
일부 게이트 구조체(GS)는 게이트 컷 구조(150)에 의해 복수 개로 분할될 수 있다. 도 1 및 도 2에 도시된 바와 같이, 본 실시예에서는, 2개의 게이트 구조체(GS)는 제2 방향(D2)으로 게이트 컷 구조(150)에 의해 제1 및 제2 게이트 구조체(GS1,GS2)로 분리될 수 있다. 서로 분리된 제1 및 제2 게이트 구조체(GS1,GS2)는 그 연장 방향, 즉 제2 방향(D2)으로 나란히 배열될 수 있다.
본 실시예와 같이, 상기 게이트 컷 구조(150)는 인접한 2개 이상의 게이트 구조체(GS)에 걸쳐 제1 방향으로 형성될 수 있다. 이에 따라, 복수(예, 2개)의 게이트 구조체(GS)가 제2 방향(D2)으로 분리시킬 수 있다. 일부 실시예들에서, 게이트 컷 구조(150)는 하나의 게이트 구조체만을 분리하도록 제공될 수 있다.
본 실시예에 채용된 게이트 컷 구조(150)는 상기 제1 및 제2 게이트 구조체(GS1,GS2)를 분리하는 2단 절연 구조를 포함한다. 도 3은 도 1에 도시된 반도체 장치의 X-X'선에 따른 단면도로서, 본 실시예에 채용된 2단 게이트 컷 구조가 도시되어 있다.
도 2와 함께 도 3을 참조하면, 상기 게이트 컷 구조(150)는, 상기 제1 및 제2 활성 핀(AF1,AF2) 사이에 배치된 절연성 배리어(151)와, 상기 절연성 배리어(151) 상면의 일부 영역 상에 배치된 게이트 분리부(155)를 포함한다.
상기 절연성 배리어(151)와 상기 게이트 분리부(155)는 다른 시점에 다른 공정으로 형성되며(도 7 내지 도 11 참조), 그 결과 다른 형상의 구조를 갖는다.
도 1 및 도 2에 도시된 바와 같이, 상기 절연성 배리어(151)는 상기 제1 및 제2 활성 핀(AF1,AF2) 사이에서 상기 제1 방향(D1)으로 연장되는 구조이다. 상기 절연성 배리어(151)는 인접한 활성 핀(AF1,AF2)의 연장된 길이에 거의 대응되는 길이로 연장될 수 있다(실제로는 제2 방향으로의 더미 게이트 물질층만큼 절연성 배리어의 길이가 다소 큼). 상기 제1 또는 제2 활성 핀(AF1,AF2)과 유사한 형상을 가질 수 있다.
주목해야 할 점은 절연성 배리어(151)가 예정된 게이트 컷 영역 외의 다른 영역에도 위치할 수 있다는 점이다. 예를 들어, 도 2에 도시된 바와 같이, 게이트 분리부(155)와 연결된 절연성 배리어(151)도 게이트 분리부(155)와 연결되지 않고 제1 방향(D1)으로 연장된 다른 영역을 포함한다.
또한, 도 1 및 도 3을 참조하면, 게이트 분리부(155)가 형성되지 않은 다른 활성 핀(AF1,AF2) 사이의 영역에도 절연성 배리어(151)가 형성될 수 있다. 이러한 절연성 배리어(151)는 단지 더미 요소로 제공되는 것으로 이해될 수 있다.
상기 절연성 배리어(151)의 높이(L2)는 상기 제1 및 제2 활성 핀(AF1,AF2)의 높이(L1)보다 클 수 있다. 본 명세서에서 높이 비교는 각 구성 자체의 높이보다는 각 구성의 상면 레벨을 기준으로 평가될 수 있다. 다른 활성 핀(AF1,AF2) 사이에 배치된 복수의 절연성 배리어(151)도 서로 거의 동일한 높이(L2)를 가질 수 있다(도 3 참조). 예를 들어, 이러한 복수의 절연성 배리어(151)의 상면들은 연마 공정을 통해서 얻어질 수 있다.
활성 핀들의 간격이 임의의 간격보다 작은 경우에는 절연성 배리어(151)가 형성되지 않을 수 있다. 도 1 내지 도 3에 도시된 바와 같이, 절연성 배리어(151)는 일부 활성 핀 사이, 즉 제1 활성 핀들(AF1) 사이 또는 제2 활성 핀들(AF2) 사이에는 배치되지 않을 수 있다. 이와 같이, 복수의 다른 간격 중 적어도 가장 작은 간격으로 배열된 활성 핀 사이에는 절연성 배리어가 형성되지 않을 수 있다. 이와 같이 인접한 활성 핀들은 에피택셜 재성장층에 의해 연결되어 하나의 소스 또는 드레인을 제공할 수 있다.
도 1 내지 도 3을 참조하면, 게이트 분리부(155)는 상기 절연성 배리어(151)의 일부 영역에 연결되도록 배치될 수 있다. 상기 게이트 분리부(155)는 상기 제1 및 제2 게이트 구조체(GS1,GS2)의 상부 영역을 분리하는 한편, 상기 절연성 배리어(151)는 상기 제1 및 제2 게이트 구조체(GS1,GS2)의 하부 영역을 분리한다.
게이트 분리부(155)는 게이트 구조체(GS)를 완성하기 전에 형성될 수 있다. 예를 들어, 게이트 구조체(GS)를 형성하기 위한 리플레이스먼트(replacement) 공정을 수행하기 전에, 게이트 분리 영역에 위치한 더미 게이트층(예, 폴리 실리콘) 부분을 제거하고, 제거된 부분을 절연 물질을 충전함으로써 형성될 수 있다(도 23a 및 도 23b 참조).
본 실시예에서, 게이트 분리부(155)는 절연성 배리어(151)의 상면까지 형성함으로써 원하는 게이트 컷 구조(150)를 형성할 수 있다. 소자 분리층(105)까지 깊게 형성하지 않아도 되므로, 포토리소그래피 및 에칭 공정의 한계를 극복할 수 있으며, 더미 게이트 물질이 완전히 제거되지 못하여 야기되는 문턱 전압(Vth)의 변동을 효과적으로 방지할 수 있다.
앞서 설명한 바와 같이, 상기 게이트 구조체(GS) 각각은 상기 제1 및 제2 활성 핀(AF1,AF2)의 일부 영역 상에 배치된 게이트 유전체막(134)과, 상기 게이트 유전체막(134) 상에 배치된 게이트 전극(135)을 포함할 수 있다.
도 3에 도시된 바와 같이, 상기 게이트 유전체막(134)은 상기 게이트 전극(135)에 접하는 상기 절연성 배리어(151)의 측면과 상기 게이트 분리부(155)의 측면에 연장될 수 있다(X-X' 방향 단면에서 관찰됨).
또한, 도 4a에 도시된 바와 같이, 상기 게이트 구조체(GS)는 그 연장되는 양 측면에 배치된 게이트 스페이서(133)를 더 포함하며, 상기 게이트 스페이서(133)는 상기 게이트 전극(135)에 접하는 상기 게이트 분리부(155)의 다른 측면, 즉 게이트 전극(135)과 접하지 않는 측면에 연장될 수 있다(Y1-Y1' 방향 단면에서 관찰됨). 이러한 게이트 스페이서(133)는 절연성 배리어(151)의 표면에는 형성되지 않는다.
도 5는 도 4a에 도시된 반도체 장치의 B 부분을 나타내는 확대도로서, 본 실시예에 채용되는 게이트 컷 구조(150)의 상세한 2단 구조가 도시되어 있다.
도 5를 참조하면, 게이트 컷 구조(150)는 앞서 설명한 바와 같이 상기 제1 및 제2 게이트 구조체(GS1,GS2)의 하부 영역을 분리하는 절연성 배리어(151)와, 상기 절연성 배리어(151)의 일부 영역에 연결되며, 상기 제1 및 제2 게이트 구조체(GS1,GS2)의 상부 영역을 분리하는 게이트 분리부(155)를 포함한다.
상기 절연성 배리어(151) 및 상기 게이트 분리부(155)는 리플레이스먼트(replacement) 공정(예, RPG(Replacement Poly Gate)공정) 전후에 서로 다른 일련의 공정들(셀프 얼라인 공정, 포토/에칭공정)에 의해 형성되므로, 다른 형태를 가지며 불연속적인 측면을 갖는다.
이에 한정되지는 않으나, 상기 절연성 배리어(151)의 폭은 상기 게이트 분리부(155)의 폭보다 작을 수 있다. 예를 들어, 상기 게이트 분리부(155)의 하단에서의 폭(DB)이 상기 절연성 배리어(151)의 상단에서의 폭(dT)보다 클 수 있다.
상기 절연성 배리어(151)는 제1 및 제2 게이트 구조체(GS)의 하부 영역에서 완전한 절연을 보장하기 위해서 소자 분리층(105)의 일부 영역까지 리세스된 하부 영역(r)을 가질 수 있다. 상기 절연성 배리어(151)는 셀프 얼라인 공정에 의해 형성될 수 있으므로, 상단에서의 폭(dT)보다 하단에서의 폭(dB)이 작을 수 있다. 여기서, 상기 절연성 배리어(151)의 폭은 제2 방향(D2)으로의 폭을 의미한다. 또한, 상기 게이트 분리부(155)도 상단에서의 폭(DT)보다 하단에서의 폭(DB)이 작을 수 있다.
도 6은 예시적인 실시예에 따른 반도체 장치에 채용 가능한 게이트 컷 구조의 다른 예로서, 도 5의 확대도에 대응되는 단면도이다.
도 6을 참조하면, 본 실시예에 채용되는 게이트 컷 구조(150')도 도 5에 도시된 게이트 컷 구조와 유사한 2단 구조를 갖는다. 즉, 게이트 컷 구조(150')는 제1 및 제2 게이트 구조체(GS1,GS2)의 하부 영역을 분리하는 절연성 배리어(151')와, 상기 절연성 배리어(151')의 일부 영역에 연결되며, 제1 및 제2 게이트 구조체(GS1,GS2)의 상부 영역을 분리하는 게이트 분리부(155')를 포함한다. 하지만, 앞선 실시예와 달리, 상기 게이트 분리부(155')의 하단에서의 폭(DB')이 상기 절연성 배리어(151')의 상단에서의 폭(dT')보다 작다. 이와 같이, 예시적인 실시예들에 채용가능한 게이트 컷 구조는 게이트 분리부와 절연성 배리어의 폭에 따라 다양한 프로파일을 가질 수 있다.
앞서 설명한 바와 같이, 본 실시예에 채용된 게이트 컷 구조(150,150')는 리플레이스먼트 공정 전후에 다른 공정(셀프 얼라인 공정, 포토/에칭공정)에 의해 형성되며, 본 발명의 다양한 특징은 이러한 구체적인 제조 방법을 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 7 내지 도 11은 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 주요 공정별 단면도들로서, 도 1의 X-X'선에 따른 단면에 대응된다.
도 7을 참조하면, 기판(101) 상에 제1 방향(D1)에 따라 연장된 제1 및 제2 활성 핀(AF1,AF2)을 형성한다.
리세스 공정을 이용하여 상기 제1 및 제2 활성 핀(AF1,AF2)은 원하는 높이로 소자 분리층(105)으로부터 돌출될 수 있다. 상기 제1 및 제2 활성 핀(AF1,AF2)은 서로 다른 간격으로 배열될 수 있다. 본 실시예와 같이, 상기 제1 활성 핀(AF1)의 간격과 상기 제2 활성 핀(AF2)의 간격은 제1 간격(d1)으로 거의 동일한데 반하여, 상기 제1 및 제2 활성 핀(AF1,AF2) 사이의 간격은 큰 제2 간격(d2)을 갖는다. 여기서, 2개로 구성된 제1 및 제2 활성 핀(AF1,AF2) 각각은 서로 인접하게 배치되어 후속 공정에서 소스 및 드레인을 위해서 형성되는 에피택셜 재성장층에 의해 연결될 수 있다.
도 8을 참조하면, 상기 소자 분리층(105) 상에 제1 더미 게이트 물질층(DG1)을 형성한다.
제1 더미 게이트 물질층(DG1) 형성 전에, 제1 및 제2 활성 핀(AF1,AF2)의 표면에 게이트 절연막(131)을 형성할 수 있다. 예를 들어, 게이트 절연막(131)은 산화물일 수 있다. 게이트 절연막(131)은 증착 공정에 의해 컨포멀하게 형성될 수 있으나, 산화 처리를 통해서 상기 제1 및 제2 활성 핀(AF1,AF2)의 표면에만 형성할 수도 있다. 게이트 절연막(131)은 주변 회로에서는 게이트 유전체막으로 그대로 사용될 수 있으나, SRAM 등의 회로에서는 다른 유전체막과 함께 사용되거나 다른 유전체막으로 대체될 수 있다.
본 실시예에서는 더미 게이트는 두 번 단계로 분할하여 형성되며, 본 공정이 1차 증착 공정에 해당된다. 1차 증착인 제1 더미 게이트 물질층(DG1) 증착은 상기 복수의 활성 핀(AF1,AF2)을 덮을 때까지 수행될 수 있다. 예를 들어, 제1 더미 게이트 물질층(DG1)은 폴리 실리콘일 수 있다.
본 증착과정에서 활성 핀의 간격에 따라 활성 핀 사이의 공간이 충전되거나 자동적으로 형성될 수 있다. 즉, 제1 간격(d1)으로 배열된 제1 및 제2 활성 핀(AF1,AF2) 각각의 공간은 거의 완전히 충전되며, 제2 간격(d2)으로 배열된 제1 및 제2 활성 핀(AF1,AF2) 사이의 공간은 부분적으로만 충전되며 빈 공간(S)이 유지된다. 제1 및 제2 활성 핀 사이의 공간(S)은 핀간의 간격 및 제1 더미 게이트 물질층(DG1)의 두께 조절을 통해서 제어될 수 있다.
도 9를 참조하면, 상기 제1 및 제2 활성 핀(AF1,AF2) 사이의 공간(S)에서 상기 제1 더미 게이트 물질층(DG1)을 일부 제거하여 상기 소자 분리층(105)을 노출시키고, 상기 제1 더미 게이트 물질층(DG1) 상에 절연성 배리어(151)를 형성할 수 있다.
등방성 에칭인 스페이서 에칭(spacer etching)을 적용하여 제1 더미 게이트 물질층(DG1)을 일정한 두께로 에칭한다. 이러한 에칭은 제2 간격(d2)으로 배열된 제1 및 제2 활성 핀(AF1,AF2) 사이의 공간에서 상기 소자 분리층(105) 부분이 노출될 때가지 수행될 수 있다. 이 과정에서, 소자 분리층(105)의 노출된 영역은 다소 리세스된 영역(r)을 가질 수 있다.이어, 소자 분리층(105)의 노출된 영역은 상기 제1 더미 게이트 물질층(DG1) 사이 또는 제1 더미 게이트 물질층(DG1)으로 둘러싸인 공간의 바닥면으로 제공될 수 있다.
이어, 제1 더미 게이트 물질층(DG1) 사이 또는 상기 제1 더미 게이트 물질층(DG1)으로 둘러싸인 공간에 절연성 배리어(151)를 충전시킬 수 있다. 본 실시예와 같이, 상기 절연성 배리어(151)는 완전 충전된 제1 및 제2 활성 핀(AF1,AF2) 각각 사이에는 제공되지 못하며, 제1 및 제2 활성 핀(AF1,AF2) 사이의 공간(S)에 충전될 수 있다. 상기 절연성 배리어(151)는 소자 분리층(105)의 노출된 영역과 접하도록 형성될 수 있다. 상기 절연성 물질은 예를 들어 실리콘 질화물과 같은 질화물일 수 있다.
도 10을 참조하면, 제1 및 제2 활성 핀(AF1,AF2)과 대응되는 영역에서 상기 제1 더미 게이트 물질층(DG1)이 노출되도록 상기 결과물을 연마하고, 이어 상기 제1 더미 게이트 물질층(DG1) 상에 상기 제2 더미 게이트 물질층(DG2)을 형성한다.
제1 더미 게이트 물질층(DG1)과 절연성 배리어(151)를 연마하여 결과물의 상면을 평탄화할 수 있다. 이 과정에서, 상기 제1 및 제2 활성 핀(AF1,AF2)과 대응되는 영역에서 상기 제1 더미 게이트 물질층(DG1)이 노출될 수 있다. 이러한 연마 과정에서 제1 및 제2 활성 핀(AF1,AF2)이 손상되지 않도록 앞선 단계들에서 제1 및 제2 활성 핀(AF1,AF2) 사이의 절연성 배리어(151)를 활성 핀(AF1,AF2)보다 높게 형성할 수 있다. 본 공정은 화학적 기계적 연마(CMP) 또는 드라이 에치백(dry etchback) 공정에 의해 수행될 수 있다.
연마된 제1 더미 게이트 물질층(DG1) 상에 2차 증착 과정을 통하여 제2 더미 게이트 물질층(DG2)을 형성함으로써, 최종 더미 게이트 구조체(DG)의 높이를 조절할 수 있다. 이와 같이, 최종 더미 게이트 구조체(DG)는 제1 더미 게이트 물질층(DG1)과 제2 더미 게이트 물질층(D2)을 각각 형성하는 2차에 걸친 증착 공정으로 형성될 수 있다. 2차 증착 공정 전에, 제1 더미 게이트 물질층(DG1)의 평탄화된 표면을 세정할 수 있다. 예를 들어, 상기 제2 더미 게이트 물질층(DG2)은 제1 더미 게이트 물질층(DG1)과 동일한 폴리 실리콘일 수 있다.
도 11을 참조하면, 상기 더미 게이트 구조체(DG)의 원하는 분리 영역에 게이트 분리부(155)를 형성한다.
본 공정의 대상은 최종 게이트 구조체(도 1의 GS)에 대응되는 패턴(이하, "더미 게이트 패턴"이라고 함)을 갖도록 더미 게이트 구조체(DG)를 패터닝한 후에 수행될 수 있다. 도 12에 도시된 바와 같이, 상기 더미 게이트 구조체(DG)가 2개의 더미 게이트 구조체로 분리되도록 상기 더미 게이트 구조체(DG)의 일 영역에 분리 홀을 형성하고, 상기 분리 홀에 절연 물질을 충전함으로써 게이트 분리부(155)를 형성할 수 있다. 여기서, 상기 분리 홀을 통해 상기 절연성 배리어(151)의 일부 영역이 노출되므로, 상기 게이트 분리부(155)는 절연성 배리어(151)의 일부 영역과 연결되어 게이트 컷 구조체(150)로 제공될 수 있다. 예를 들어, 게이트 분리부(155)를 위한 절연 물질은 실리콘 질화물과 같은 질화물일 수 있으며, 상기 절연성 배리어(151)와 동일한 절연 물질로 형성될 수 있다.
도 12 및 도 13은 예시적인 실시예에 따른 반도체 장치를 나타내는 평면도들이며, 도 14는 도 12에 도시된 반도체 장치의 X-X'선에 따른 단면도이다.
도 12 및 도 14를 참조하면, 본 실시예에 따른 반도체 장치(100A)는, 기판(101) 상에 배치된 제1 및 제2 활성 핀(AF1,AF2) 및 소자 분리층(105)과 게이트 구조체를 포함할 수 있다. 앞선 실시예들의 동일 구성요소에 대한 설명은 반대되는 설명이 없는 한, 본 실시예에 대한 설명으로 결합될 수 있다.
소자 분리층(105)은 제1 및 제2 활성 핀(AF1,AF)을 정의한다. 또한, 상기 제1 및 제2 활성 핀(AF1,AF2)은 소자 분리층(105)으로부터 돌출된 부분을 포함한다. 상기 제1 및 제2 활성 핀(AF1,AF2)은 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물과 같은 도전형 반도체 영역일 수 있다. 본 실시예에서는, 이에 한정되지 않으나, 제1 활성 핀(AF1)은 PMOS 트랜지스터를 위한 n형 반도체일 수 있으며, 제2 활성 핀(AR2)은 NMOS 트랜지스터를 위한 p형 반도체일 수 있다.
도 12에 도시된 바와 같이, 상기 제1 활성 핀(AF1)과 상기 제2 활성 핀(AF2)은 상기 제1 방향(D1)으로 연장될 수 있다. 상기 제1 활성 핀(105)과 상기 제2 활성 핀(205)은 각각의 트랜지스터의 활성 영역을 제공한다. 또한, 복수의 게이트 구조체(GS)는 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장될 수 있다. 상기 복수의 게이트 구조체(GS)는 상기 제1 및 제2 활성 핀(AF1,AF2)의 일 영역과 중첩되며, 중첩된 영역들은 각각 하나의 트랜지스터를 제공한 수 있다. 본 실시예에 따른 반도체 장치는 SRAM 회로를 구성한다.
도 13은 도 12의 반도체 장치의 회로 구성을 용이하게 이해하기 위해서 제1 및 제2 활성 핀(AF1,AF2)과 게이트 구조체(GS)만을 나타내는 평면도이다.
도 12 및 도 13을 참조하면, "SR"로 표시된 SRAM 셀은, 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하는 제1 인버터와, 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함하는 제2 인버터와, 상기 제1 및 제2 인버터의 출력 노드에 각각 연결된 제1 및 제2 패스 트랜지스터(PS1,PS2)를 포함한다. 여기서, 상기 제1 및 제2 풀업 트랜지스터(PU1,PU2)은 PMOS 트랜지스터이고, 상기 제1 및 제2 풀다운 트랜지스터(PD1,PD2)는 NMOS 트랜지스터일 수 있다.
SRAM 메모리와 같이, 여러 트랜지스터로 구성되는 회로를 구현하기 위해서 도 12 및 도 13에 도시된 바와 같이, 제1 및 제2 활성 핀(AF1,AF2)은 서로 다른 간격들로 배열될 수 있다.
도 12 내지 도 14를 참조하면, 상기 제1 및 제2 활성 핀(AF1,AF2)은 서로 다른 복수의 간격(d1,d2a,d2b,d2c)으로 배열된다. 복수의 간격은 서로 다른 간격(d2a>d2b>d2c>d1)으로 설정될 수 있다.
구체적으로, 한 쌍의 2개의 제1 활성 핀(AF1)은 서로 가장 짧은 제1 간격(d1)으로 배열되며, 다른 쌍의 제1 활성 핀(AF1)과는 가장 큰 제2 간격(d2a)으로 배열된다. 제1 및 제2 활성 핀(AF1,AF2)은 제3 간격(d2b)으로 배열되고, 인접한 제2 활성 핀(AF2)은 제4 간격(d2c)으로 배열된다.
절연성 배리어는 인접한 활성 핀의 간격이 좁은 경우에 형성되지 않을 수 있다. 본 실시예에서는 제1 간격(d1)으로 배열된 제1 활성 핀(AF1) 사이의 공간(S1)에는 절연성 배리어가 존재하지 않을 수 있다.
한편, 절연성 배리어가 형성되는 경우에, 절연성 배리어의 폭은 인접한 활성 핀의 간격에 따라 달라질 수 있다. 구체적으로, 절연성 배리어의 폭은 인접한 활성 핀의 간격에 비례할 수 있다.
본 실시예에서, 제2 간격(d2a)으로 배열된 제1 활성 핀(AF1) 사이의 공간(S2a)에는 제1 폭(w1)을 갖는 제1 절연성 배리어(151A)가 형성되며, 제3 간격(d2b)으로 배열된 제1 및 제2 활성 핀(AF1,AF2) 사이의 공간(S2b)에는 제1 폭(w1)보다 작은 제2 폭(w2)을 갖는 제2 절연성 배리어(151B)가 형성된다. 또한, 제3 간격(d2c)으로 배열된 제2 활성 핀(AF2) 사이의 공간(S2c)에는 상기 제2 폭보다 작은 제3 폭(w3)을 갖는 제3 절연성 배리어(151C)가 형성된다.
이와 같이, 활성 핀의 간격을 달리 설정함으로써 상술된 셀프 얼라인 공정을 이용하여 서로 다른 폭을 갖는 제1 내지 제3 절연성 배리어(151A,151B,151C)가 형성될 수 있다.
도 12 및 도 15b을 참조하면, 본 실시예에 따른 반도체 장치(100A)는, 제1 방향(D1)에 따라 연장되는 제1 내지 제3 절연성 배리어(151A,151B,151C) 외에도 제2 방향(D2)에 따라 형성되는 제4 절연성 배리어(151D)를 포함할 수도 있다.
상기 제2 활성 핀(AF2)은 제1 방향(D1)으로 분리되며, 분리된 공간(S3)은 상당히 넓은 간격(d3)을 갖는다. 본 실시예에서, 상기 분리된 공간(S2)는 가장 넓은 간격(d3>d2a)일 수 있다. 이 경우에, 제4 절연성 배리어(151D)는 2개의 분리된 절연성 배리어로 형성될 수 있다.
앞선 실시예에서 설명한 바와 같이, 모든 절연성 배리어(151A,151B,151C,151D)가 게이트 컷 구조(150)로 사용되지 않을 수 있다. 본 실시예에서는 제1 및 제2 절연성 배리어(151A,151B)의 일부만이 게이트 컷 구조(150)로 채용될 수 있다.
도 14 및 도 15a에 도시된 바와 같이, 본 실시예에 채용된 게이트 컷 구조(150)는, 제1 방향(D1)으로 연장된 제1 및 제2 절연성 배리어(151A,151B)와, 상기 제1 및 제2 절연성 배리어(151A,151B) 상면의 일부 영역 상에 배치된 게이트 분리부(155)를 포함한다. 상기 게이트 분리부(155)는 게이트 구조체(GS)의 상부 영역을 분리하고, 상기 제1 및 제2 절연성 배리어(151A,151B)는 게이트 구조체(GS)의 하부 영역을 분리할 수 있다.
이와 달리, 제3 및 제4 절연성 배리어(151C,151D)와 같이 게이트 컷 구조(150)로 사용되지 않는 절연성 배리어는 더미 요소로 잔류할 수 있다.
또한, 도 14에 도시된 바와 같이, 제1 내지 제4 절연성 배리어(151A,151B,151C,151D)의 폭은 서로 다르더라도, 그 높이(L2)는 거의 동일한 높이를 가질 수 있으며, 상기 제1 및 제2 활성 핀(AF1,AF2)의 높이(L1)보다 클 수 있다. 이러한 제1 내지 제4 절연성 배리어(151A,151B,151C,151D)의 상면들은 연마 공정을 통해서 얻어질 수 있다.
앞선 실시예와 유사하게, 상기 게이트 구조체(GS) 각각은 상기 제1 및 제2 활성 핀(AF1,AF2)의 일부 영역 상에 배치된 게이트 유전체막(134)과, 상기 게이트 유전체막(134) 상에 배치된 게이트 전극(135)을 포함할 수 있다.
도 14에 도시된 바와 같이, 상기 게이트 유전체막(134)은 상기 게이트 전극(135)에 접하는 상기 제1 및 제2 절연성 배리어(151A,151B)의 측면과 상기 게이트 분리부(155)의 측면에 연장될 수 있다(X-X' 단면에서 관찰됨).
또한, 도 15a에 도시된 바와 같이, 상기 게이트 구조체(GS)는 그 연장되는 양 측면에 배치된 게이트 스페이서(133)를 더 포함하며, 상기 게이트 스페이서(133)는 상기 게이트 전극(135)에 접하는 상기 게이트 분리부(155)의 다른 측면, 즉 게이트 전극(135)과 접하지 않는 측면에 연장될 수 있다(Y1-Y1 단면에서 관찰됨). 이러한 게이트 스페이서(133)는 상기 제1 및 제2 절연성 배리어(151A,151B)의 표면에는 형성되지 않는다.
도 16a 내지 도 19a는 예시적인 실시예에 따른 반도체 장치의 제조 방법(절연성 배리어 형성)을 설명하기 위한 주요 공정별 평면도들이며, 도 16b 내지 도 19b는 각각 도 16a 내지 도 19a의 X-X'선에 따른 단면에 대응된다.
도 16a 및 도 16b를 참조하면, 기판(101) 상에 제1 방향(D1)에 따라 연장되며 서로 다른 간격으로 배열된 제1 및 제2 활성 핀(AF1,AF2)을 형성한다.
리세스 공정을 이용하여 상기 제1 및 제2 활성 핀(AF1,AF2)은 원하는 높이로 소자 분리층(105)으로부터 돌출될 수 있다. 상기 제1 및 제2 활성 핀(AF1,AF2)은 서로 다른 간격으로 배열될 수 있다(d2a>d2b>d2c>d1). 구체적으로, 한 쌍의 2개의 제1 활성 핀(AF1)은 서로 가장 짧은 제1 간격(d1)으로 배열되며, 다른 쌍의 제1 활성 핀(AF1)과는 가장 큰 제2 간격(d2a)으로 배열된다. 제1 및 제2 활성 핀(AF1,AF2)은 제3 간격(d2b)으로 배열되고, 인접한 제2 활성 핀(AF2)은 제4 간격(d2c)으로 배열된다. 한편, 상기 제2 활성 핀(AF2)은 제1 방향(D1)으로 분리되며, 분리된 공간(S3)은 상당히 넓은 간격(d3)을 갖는다(d3>d2a).
도 17a 및 도 17b를 참조하면, 상기 소자 분리층(105) 상에 제1 더미 게이트 물질층(DG1)을 형성하고, 상기 제1 및 제2 활성 핀(AF1,AF2) 사이에서 상기 소자 분리층(105)이 노출되도록 스페이서 에칭을 적용할 수 있다.
제1 더미 게이트 물질층(DG1)을 형성하기 전에, 제1 및 제2 활성 핀(AF1,AF2)의 표면에 게이트 절연막(131)을 형성할 수 있다. 본 제1 더미 게이트 물질층(DG1) 증착은 상기 복수의 활성 핀(AF1,AF2)을 덮을 때까지 수행될 수 있다. 예를 들어, 제1 더미 게이트 물질층(DG1)은 폴리 실리콘일 수 있다. 본 공정에서 제1 간격(d1)으로 배열된 제1 활성 핀(AF1)의 공간(S1)은 거의 완전히 매립될 수 있다.
본 스페이서 에칭은 등방성 에칭을 적용하여 제1 더미 게이트 물질층(DG1)을 일정한 두께로 에칭하는 방식으로 수행될 수 있다. 이 과정에서 일부 활성 핀 사이의 공간(S2a,S2b,S2c)에서 소자 분리층(105)의 일부 영역이 노출될 수 있으며, 소자 분리층(105)의 노출된 영역은 다소 리세스될 수 있다.
에칭 후에 얻어진 최종 공간의 폭도 활성 핀의 간격에 따라 서로 상이할 수 있다. 구체적으로, 제1 활성 핀(AF1) 사이의 공간(S2a)은 제1 폭(w1)을 가지며, 제1 및 제2 활성 핀(AF1,AF2) 사이의 공간(S2b)은 제1 폭(w1)보다 작은 제2 폭(w2)을 갖는다. 또한, 제2 활성 핀(AF2) 사이의 공간(S2c)에는 상기 제2 폭(w2)보다 작은 제3 폭(w3)을 갖는다. 다만, 완전히 매립된 제1 활성 핀(AF1)의 공간(S1)은 여전히 제1 더미 게이트 물질층(DG1)을 충전된 상태를 유지할 수 있다.
도 18a 및 도 18b를 참조하면, 상기 제1 더미 게이트 물질층(DG1) 상에 절연성 배리어 물질을 증착하고, 상기 결과물을 연마한다.
상기 절연성 배리어 물질의 증착은 상기 제1 더미 게이트 물질층(DG1)으로 둘러싸인 각 공간(S2a,S2b,S2c)이 절연성 배리어 물질에 의해 충전되도록 수행될 수 있다. 상기 절연성 배리어(151)는 소자 분리층(105)의 노출된 영역(e)과 접하도록 형성될 수 있다. 이어, 제1 더미 게이트 물질층(DG1)과 절연성 배리어(151)를 연마하여 결과물의 상면을 평탄화할 수 있다(점선으로 표시된 부분이 제거됨).
연마 과정(또는 평탄화 과정)에 의해 상기 제1 및 제2 활성 핀(AF1,AF2)과 대응되는 영역에서 상기 제1 더미 게이트 물질층(DG1)이 노출될 수 있다. 그 결과, 각 공간(S2a,S2b,S2c)에는 제1 내지 제3 절연성 배리어(151A,151B,151C)이 제공될 수 있다. 제1 내지 제3 절연성 배리어(151A,151B,151C)은 서로 다른 폭(w1,w2,w3)을 가지며, 서로 동일한 레벨의 높이를 가질 수 있다. 이와 같이, 절연성 배리어의 폭은 인접한 활성 핀의 간격에 의해 결정될 수 있다.
도 19a 및 도 19b를 참조하면, 상기 제1 더미 게이트 물질층(DG1) 상에 상기 제2 더미 게이트 물질층(DG2)을 형성한다.
제1 더미 게이트 물질층(DG1) 상에 2차 증착 과정을 통하여 제2 더미 게이트 물질층(DG2)을 형성함으로써, 최종 더미 게이트 구조체(DG)의 높이를 조절할 수 있다. 이와 같이, 최종 더미 게이트 구조체(DG)는 제1 더미 게이트 물질층(DG1)과 제2 더미 게이트 물질층(D2)을 각각 형성하는 2차에 걸친 증착 공정으로 형성될 수 있다. 2차 증착 공정 전에, 제1 더미 게이트 물질층(DG1)의 평탄화된 표면을 세정할 수 있다. 일부 실시예에서, 상기 제2 더미 게이트 물질층(DG2)은 제1 더미 게이트 물질층(DG1)과 동일한 물질일 수 있다. 예를 들어, 상기 제2 더미 게이트 물질층(DG2)은 폴리 실리콘일 수 있다.
도 20 및 도 21은 예시적인 실시예에 따른 반도체 장치의 제조 방법(리플레이스먼트 공정)을 설명하기 위한 주요 공정별 평면도들이며, 도 22는 도 20의 Y1-Y1'선에 따른 단면도이고, 도 23a 및 도 23b는 도 21의 Y1-Y1'선 및 Y2-Y2'선에 따른 단면도이다.
도 20 및 도 22를 참조하면, 더미 게이트 구조체(DG)를 패터닝하여 더미 게이트 패턴(DGP)을 형성하고, 그 위에 층간 절연층(115)을 형성한 후에, 연마 공정을 통해 더미 게이트 패턴(DGP)의 상면을 노출시킨다.
상기 제1 및 제2 더미 게이트 물질층(DG1,DG2)을 패터닝하여 상기 제2 방향으로 연장되는 복수의 더미 게이트 패턴(DGP)을 형성한다. 더미 게이트 패턴(DGP) 상기 복수의 더미 게이트 패턴(DGP)에서 상기 제2 방향(D2)으로 연장되는 측면들에 게이트 스페이서(133)를 형성한다. 예를 들어, 게이트 스페이서(133)은, SiN, SiCN, SiON 또는 SiOCN과 같은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
층간 절연층(115)은, 게이트 스페이서(133)을 갖는 더미 게이트 패턴(DGP) 사이 그리고 더미 게이트 패턴(DGP)를 덮도록 형성될 수 있다. 예를 들어, 층간 절연층(115)가 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, 불소-도핑된 실리케이트 유리(FSG)와 같은 저유전체 물질을 포함할 수 있으며, 일부 실시예에서, 소자 분리층(105)을 위한 절연 물질과 동일한 물질일 수 있다.
에치백 또는 화학적 기계적 연마 공정과 같은 평탄화 공정을 실시하여 게이트 스페이서(133)를 갖는 더미 게이트 패턴(DGP)과 층간 절연층(115)의 상면들을 평탄화시킨다. 이로써, 더미 게이트 패턴(DGP)의 상면이 노출될 수 있다.
도 21과 함께, 도 23a 및 도 23b를 참조하면, 상기 더미 게이트 패턴(DGP)이 분리되도록 상기 더미 게이트 패턴(DGP)의 일 영역에 게이트 분리부(155)를 형성한다.
본 공정은 인접한 더미 게이트 패턴(DGP)들에 함께 분리 홀이 형성되도록 게이트 컷 영역이 오픈된 마스크를 이용하여 수행될 수 있다. 분리홀은 더미 게이트 패턴(DGP)을 복수개(예, 제1 및 제2 더미 게이트 패턴)로 분리시킬 수 있다. 이러한 분리 홀을 통해 상기 제1 및 제2 절연성 배리어(151A,151B)의 일부 영역이 노출될 수 있다. 상기 분리 홀에 절연 물질을 충전함으로써 게이트 분리부(155)를 형성할 수 있다. 상기 게이트 분리부(155)는 상기 제1 및 제2 절연성 배리어(151A,151B)의 노출된 영역과 연결되어 게이트 컷 구조체(150)를 형성할 수 있다. 예를 들어, 게이트 분리부(155)를 위한 절연 물질은 실리콘 질화물과 같은 질화물일 수 있으며, 상기 제1 및 제2 절연성 배리어(151A,151B)와 동일한 절연 물질로 형성될 수 있다.
상기 게이트 분리부(155)를 형성하는 단계 후에, 리플레이스먼트 공정을 수행할 수 있다. 구체적으로, 상기 더미 게이트 패턴을 제거하여 상기 활성 핀의 일부 영역을 노출시키고, 적어도 상기 활성 핀의 일부 영역에 게이트 유전체막을 형성하고, 상기 더미 게이트 패턴이 제거된 공간에 게이트 전극 물질을 충전하여 도 12 내지 도 15b에 도시된 반도체 장치를 제조할 수 있다.
추가적으로, 게이트 구조체의 상면을 덮도록 층간 절연층 상에 추가적인 층간 절연층을 형성한다. 이어, 게이트 구조체의 인접한 활성 핀 영역을 노출시키고 소스/드레인 영역을 형성할 수 있다. 예를 들어, 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 활성 핀들로부터 소스/드레인 영역들을형성할 수 있다. 다음으로, 이러한 소스/드레인 영역과 게이트 구조체의 게이트 전극에 연결하는 콘택 플러그들을 형성하여 원하는 반도체 장치를 제조할 수 있다.

도 24는 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 24를 참조하면, 본 실시예에 따른 전자 기기(1000)는 통신부(1010), 입력부(1020), 출력부(1030), 메모리(1040) 및 프로세서(1050)를 포함할 수 있다.
통신부(1010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(1010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(1020)는 사용자가 전자 기기(1000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(1020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(1030)는 전자 기기(1000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(1040)는 프로세서(1050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 프로세서(1050)는 필요한 동작에 따라 메모리(1040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(1040)는 전자 기기(1000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(1050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(1050)와 통신하는 경우, 프로세서(1050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(1040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(1050)는 전자 기기(1000)에 포함되는 각부의 동작을 제어한다. 프로세서(1050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(1050)는 입력부(1020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(1030)를 통해 출력할 수 있다. 또한, 프로세서(1050)는 앞서 설명한 바와 같이 전자 기기(1000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(1040)에 저장하거나 메모리(1040)로부터 인출할 수 있다. 프로세서(1050) 및 메모리(1040) 중 적어도 하나는 도 1 내지 도 5와 도 12 내지 도 15b를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
도 25는 예시적인 실시예에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
도 25를 참조하면, 시스템(2000)은 제어기(2100), 입/출력 장치(2200), 메모리(2300) 및 인터페이스(2400)를 포함할 수 있다. 시스템(2000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(2100)는 프로그램을 실행하고, 시스템(2000)을 제어하는 역할을 할 수 있다. 제어기(2100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(2200)는 시스템(2000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(2000)은 입/출력 장치(2200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(2200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(2300)는 제어기(2100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(2100)에서 처리된 데이터를 저장할 수 있다.
인터페이스(2400)는 시스템(2000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(2100), 입/출력 장치(2200), 메모리(2300) 및 인터페이스(2400)는 버스(2500)를 통하여 서로 통신할 수 있다.
제어기(2100) 또는 메모리(2300) 중 적어도 하나는 도 1 내지 도 5와 도 12 내지 도 15b을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 각각 제1 방향으로 연장된 복수의 활성 핀들을 갖는 기판;
    상기 기판 상에 배치되며, 상기 복수의 활성 핀들을 정의하는 소자 분리층 - 상기 복수의 활성 핀들의 상부 영역이 상기 소자 분리층의 상면으로부터 돌출됨 -;
    상기 복수의 활성 핀들과 교차하여 제2 방향으로 연장되며, 상기 제1 방향으로 서로 이격되도록 배치된 제1 및 제2 게이트 구조체;
    상기 복수의 활성 핀들 사이에 상기 제1 방향으로 연장되며, 상기 제1 및 제2 게이트 구조체의 하부 영역을 분리하고, 상기 소자 분리층 내로 연장된 부분을 갖는 절연성 배리어; 및
    상기 절연성 배리어의 일부 영역에 연결된 바닥면을 가지며, 상기 바닥면은 활성 핀의 상면보다 높게 위치하고, 상기 제1 및 제2 게이트 구조체의 상부 영역을 분리하는 게이트 분리부;를 포함하고,
    상기 절연성 배리어의 상기 제2 방향으로의 폭은 상기 게이트 분리부의 상기 제2 방향의 폭과 다르며, 상기 제1 및 제2 게이트 구조체 각각은 상기 복수의 활성 핀들의 상기 상부 영역의 표면을 따라 형성된 게이트 유전체막과 상기 게이트 유전체막 상에 배치된 게이트 전극을 포함하며,
    상기 게이트 유전체막은 상기 소자 분리층의 상면을 따라 상기 절연성 배리어 및 상기 게이트 분리부의 상기 제2 방향으로의 양 측면들 상으로 연장되는 반도체 장치.
  2. 제1항에 있어서,
    상기 절연성 배리어는 인접한 활성 핀의 연장된 길이에 대응되는 길이로 연장되는 반도체 장치.
  3. 제1항에 있어서,
    상기 절연성 배리어는 상기 복수의 활성 핀들의 높이보다 큰 높이를 갖는 반도체 장치.
  4. 제1항에 있어서,
    상기 절연성 배리어의 폭은 상기 게이트 분리부의 폭보다 작은 반도체 장치.
  5. 제1항에 있어서,
    상기 절연성 배리어 및 상기 게이트 분리부는 각각 상단에서의 폭보다 하단에서의 폭이 작은 반도체 장치.
  6. 제1항에 있어서,
    상기 복수의 활성 핀들은 서로 다른 복수의 간격으로 배열되며,
    상기 절연성 배리어는 인접한 활성 핀들의 간격에 따라 서로 다른 폭을 갖는 복수의 절연성 배리어를 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 복수의 간격 중 가장 작은 간격으로 배열된 활성 핀들 사이에는 상기 절연성 배리어는 존재하지 않는 반도체 장치.
  8. 제6항에 있어서,
    상기 복수의 간격 중 가장 큰 간격으로 배열된 활성 핀들 사이에는 상기 절연성 배리어가 상기 제2 방향으로 배열된 2개의 절연성 배리어를 포함하는 반도체 장치.
  9. 제1항에 있어서,
    상기 절연성 배리어는 복수의 절연성 배리어를 포함하며,
    상기 복수의 절연성 배리어는 서로 동일하되 상기 복수의 활성 핀들의 높이보다 큰 높이를 갖는 반도체 장치.
  10. 삭제
  11. 제1항에 있어서,
    상기 제1 및 제2 게이트 구조체는 각각 그 연장되는 양 측면에 배치된 게이트 스페이서를 더 포함하며,
    상기 게이트 스페이서는 상기 게이트 전극에 접하는 상기 게이트 분리부의 다른 측면에 연장되는 반도체 장치.
  12. 각각 제1 방향으로 연장되며, 제1 간격으로 배열된 제1 쌍의 활성 핀들과 제2 간격으로 배열된 복수의 제2 쌍의 활성 핀들을 갖는 복수의 활성 핀들을 갖는 기판 - 상기 제2 간격은 상기 제1 간격보다 큼 - ;
    상기 복수의 활성 핀들 중 제1 그룹의 활성 핀과 교차하여 제2 방향으로 연장된 제1 게이트 구조체;
    상기 복수의 활성 핀들 중 제2 그룹의 활성 핀과 교차하여 제2 방향으로 연장된 제2 게이트 구조체;
    상기 복수의 제2 쌍의 활성 핀들 사이에 각각 위치하며, 상기 제1 방향으로 연장된 복수의 절연성 배리어; 및
    상기 제1 및 제2 게이트 구조체 사이에 위치하도록 상기 복수의 절연성 배리어 중 적어도 하나의 절연성 배리어의 상면의 일 영역 상에 배치되는 게이트 분리부;를 포함하고,
    상기 복수의 절연성 배리어는 그 상면에 상기 게이트 분리부가 배치되지 않은 적어도 하나의 절연성 배리어를 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 복수의 절연성 배리어는 인접한 활성 핀의 연장된 길이에 대응되는 연장된 길이를 가지며, 인접한 활성 핀의 높이보다 큰 높이를 갖는 반도체 장치.
  14. 제12항에 있어서,
    상기 적어도 하나의 절연성 배리어의 상단에서의 폭은 상기 게이트 분리부의 하단에서의 폭보다 작은 반도체 장치.
  15. 제12항에 있어서,
    상기 적어도 하나의 절연성 배리어 및 상기 게이트 분리부는 상단에서의 폭보다 하단에서의 폭이 작은 반도체 장치.
  16. 제12항에 있어서,
    상기 제2 간격은 서로 다른 복수의 간격들을 포함하며,
    상기 복수의 절연성 배리어는 해당 간격의 크기에 비례하도록 서로 다른 폭을 갖는 복수의 절연성 배리어를 포함하는 절연성 반도체 장치.
  17. 제12항에 있어서,
    상기 제1 간격으로 배열된 제1 쌍의 활성 핀들 사이에는 절연성 배리어가 배치되지 않는 반도체 장치.
  18. 삭제
  19. 삭제
  20. 기판 상에 제1 방향에 따라 연장된 복수의 활성 핀들을 형성하는 단계 - 상기 복수의 활성 핀들은 소자 분리층으로부터 돌출된 구조를 가짐 - ;
    상기 복수의 활성 핀들을 덮도록 상기 소자 분리층 상에 제1 더미 게이트 물질층을 형성하는 단계;
    상기 복수의 활성 핀들 사이에서 상기 제1 더미 게이트 물질층을 일부 제거하여 상기 소자 분리층을 노출시키는 단계 - 상기 소자 분리층의 노출된 영역은 상기 제1 더미 게이트 물질층으로 둘러싸인 공간의 바닥면으로 제공됨 - ;
    상기 제1 더미 게이트 물질층으로 둘러싸인 공간이 충전되도록 상기 소자 분리층의 노출된 영역 상에 절연성 배리어를 형성하는 단계;
    상기 제1 더미 게이트 물질층 상에 제2 더미 게이트 물질층을 형성하는 단계;
    상기 제1 및 제2 더미 게이트 물질층을 패터닝하여 더미 게이트 패턴을 형성하는 단계;
    상기 더미 게이트 패턴이 분리되도록 상기 더미 게이트 패턴의 일부 영역에 분리 홀을 형성하는 단계 - 상기 분리 홀을 통해 상기 절연성 배리어의 일부 영역이 노출됨 - ; 및
    상기 더미 게이트 패턴의 분리 홀에 게이트 분리부를 형성하는 단계;를 포함하는 반도체 장치 제조방법.
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