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CN108352408B - 半导体装置、电子部件、电子设备以及半导体装置的制造方法 - Google Patents

半导体装置、电子部件、电子设备以及半导体装置的制造方法 Download PDF

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CN108352408B CN201780003978.5A CN201780003978A CN108352408B CN 108352408 B CN108352408 B CN 108352408B CN 201780003978 A CN201780003978 A CN 201780003978A CN 108352408 B CN108352408 B CN 108352408B
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Abstract

本发明的半导体装置包括基板和在所述基板上的第一接触层。所述半导体装置包括在所述第一接触层上的沟道层和在所述沟道层上的势垒层。所述半导体装置包括在所述势垒层的至少一个侧面上的栅极电极和在所述沟道层上的第二接触层。所述半导体装置包括在所述第一接触层上的第一电极和在所述第二接触层上的第二电极。

Description

半导体装置、电子部件、电子设备以及半导体装置的制造方法
相关申请的交叉引用
本申请要求于2016年1月21日提交的日本优先权专利申请JP 2016-009797的权益，其全部内容通过引用并入本文。
技术领域
本公开涉及半导体装置、电子部件、电子设备以及半导体装置的制造方法。
背景技术
近年来，随着半导体装置采用化合物半导体，高电子迁移率晶体管(HEMT)引起了关注。
高电子迁移率晶体管是其中通过化合物半导体的异质结形成的二维电子气体层用作沟道的场效应晶体管。二维电子气体层具有高电子迁移率和高片电子密度。因此，高电子迁移率晶体管是可以进行低电阻、高速和高击穿电压操作的半导体装置。
例如，高电子迁移率晶体管具有其中在沟道层上设有势垒层并且在势垒层上设有源极电极和漏极电极的结构。在这种高电子迁移率晶体管中，具有宽带隙的势垒层充当电位势垒，因此，源极电极和漏极电极与作为沟道的二维电子气体层之间的接触电阻较高。
因此，为了减小源极电极和漏极电极与二维电子气体层之间的接触电阻，提出了通过高温退火使源极电极和漏极电极与势垒层合金化的技术。此外，如下面的专利文献1所公开的，提出了其中通过在与源极电极和漏极电极接触的区域中选择性地再生长掺杂有高浓度杂质的高浓度层来减小接触电阻的技术。
[引用文献列表]
[专利文献]
专利文献1：JP 2011-159795A
发明内容
[技术问题]
然而，在专利文献1所公开的技术中，在操作期间高电子迁移率晶体管的电阻(也称为“导通电阻”)的减小受到限制。这是因为场效应晶体管的导通电阻由源极电极和漏极电极与沟道之间的接触电阻以及取决于源极电极和漏极电极之间的距离的沟道电阻之和来确定，并且在专利文献1所公开的技术中，难以缩小源极电极和漏极电极之间的距离。
因此，需要能够进一步减小导通电阻的半导体装置、包括该半导体装置的电子部件和电子设备以及半导体装置的制造方法。
[问题的解决方案]
根据本公开的实施方案，提供了一种半导体装置，包括：基板；设置在所述基板上的第一导电型的第一接触层；设置在所述第一接触层上的沟道层；设置在所述沟道层的侧面上的栅极电极，其中势垒层介于所述栅极电极和所述沟道层的侧面之间；设置在所述沟道层上的第一导电型的第二接触层；设置在所述第一接触层上的第一电极；和设置在所述第二接触层上的第二电极。
根据本公开的实施方案，提供了一种电子部件，包括：半导体装置。所述半导体装置包括：基板；设置在所述基板上的第一导电型的第一接触层；设置在所述第一接触层上的沟道层；设置在所述沟道层的侧面上的栅极电极，其中势垒层介于所述栅极电极和所述沟道层的侧面之间；设置在所述沟道层上的第一导电型的第二接触层；设置在所述第一接触层上的第一电极；和设置在所述第二接触层上的第二电极。
根据本公开的实施方案，提供了一种电子设备，包括：半导体装置。所述半导体装置包括：基板；设置在所述基板上的第一导电型的第一接触层；设置在所述第一接触层上的沟道层；设置在所述沟道层的侧面上的栅极电极，其中势垒层介于所述栅极电极和所述沟道层的侧面之间；设置在所述沟道层上的第一导电型的第二接触层；设置在所述第一接触层上的第一电极；和设置在所述第二接触层上的第二电极。
根据本公开的实施方案，提供了一种半导体装置的制造方法，包括：在基板上外延生长第一导电型的第一接触层；在所述第一接触层上外延生长沟道层；在所述第一接触层上外延生长第一导电型的第二接触层；将所述沟道层和所述第二接触层蚀刻成平面图中的岛状；在所述第一接触层和所述第二接触层上依次形成势垒层和栅极材料层；通过对所述栅极材料层进行各向异性蚀刻而在所述沟道层的侧面上形成栅极电极；和在所述第一接触层和所述第二接触层上分别形成第一电极和第二电极。
根据本公开的实施方案，可以在不使用最先进的制造设备的情况下缩小源极电极和漏极电极之间的距离。
[发明的有益效果]
如上所述，根据本公开的实施方案，可以进一步减小半导体装置的导通电阻。
需要指出的是，上述效果不必须是限制性的。利用或代替上述效果，可以实现本说明书中描述的效果中的任何一种效果或可以从本说明书掌握的其他效果。
附图说明
图1是示出了根据本公开第一实施方案的半导体装置的多层结构的断面图。
图2是示出了根据实施方案的半导体装置的平面结构的平面图。
图3是示出了图1所示的半导体装置的制造过程的断面图。
图4是示出了图1所示的半导体装置的制造过程的断面图。
图5是示出了图1所示的半导体装置的制造过程的断面图。
图6是示出了图1所示的半导体装置的制造过程的断面图。
图7是示出了图1所示的半导体装置的制造过程的断面图。
图8是示出了图1所示的半导体装置的制造过程的断面图。
图9是示出了图1所示的半导体装置的制造过程的断面图。
图10是示出了根据本公开第二实施方案的半导体装置的多层结构的断面图。
图11是示出了根据本公开第三实施方案的半导体装置的多层结构的断面图。
图12是示出了根据本公开第四实施方案的半导体装置的多层结构的断面图。
图13是示出了根据本公开第五实施方案的半导体装置的多层结构的断面图。
图14是示出了根据本公开第五实施方案的半导体装置的第一结构例的断面图。
图15是示出了根据本公开第五实施方案的半导体装置的第二结构例的断面图。
图16是示出了根据本公开第五实施方案的半导体装置的第三结构例的断面图。
图17是示出了根据比较例的半导体装置的多层结构的断面图。
具体实施方式
在下文中，参照附图对本公开的(一个或多个)实施方案进行详细说明。在本说明书和附图中，具有基本相同的功能和结构的结构要素用相同的附图标记表示，并且省略这些结构要素的重复说明。
需要指出的是，说明按照以下顺序进行。
0.本公开的技术背景
1.第一实施方案
1.1.半导体装置的结构
1.2.半导体装置的制造方法
2.第二实施方案
3.第三实施方案
4.第四实施方案
5.第五实施方案
6.第六实施方案
6.1.第一结构例
6.2.第二结构例
6.3.第三结构例
7.结论
<<0.本公开的技术背景>>
首先，参照图17对本公开的技术背景进行说明。图17是示出了根据比较例的作为半导体装置的化合物半导体晶体管的多层结构的断面图。
如图17所示，根据比较例的化合物半导体晶体管10包括设置在基板50上的缓冲层51、设置在缓冲层51上的沟道层30、设置在沟道层30上的势垒层31、设置在势垒层31上的栅极电极40、源极电极21和漏极电极11以及使栅极电极40、源极电极21和漏极电极11彼此绝缘的绝缘层52。此外，在沟道层30的与势垒层31接触的界面附近形成有作为沟道的二维电子气体层32。
例如，基板50由硅(Si)、碳化硅(SiC)、氮化镓(GaN)、蓝宝石等形成。
缓冲层51由化合物半导体材料形成，并用于在基板50上外延生长沟道层30和势垒层31。具体地，缓冲层51由其栅格常数被适宜地控制的化合物半导体材料形成，并且可以用于控制设置在缓冲层51上的沟道层30的晶体取向和结晶状态。结果，即使当基板50和沟道层30具有明显不同的栅格常数时，沟道层30也可以外延生长。
沟道层30由化合物半导体材料形成，并且势垒层31由与沟道层30不同的化合物半导体材料形成。在沟道层30与势垒层31之间的界面处不同的化合物半导体材料接合在一起，从而形成称为二维电子气体层32的电子层。
需要指出的是，其中形成有二维电子气体层32的沟道层30可以由i型(即，未掺杂的)化合物半导体形成。当沟道层30是i型时，杂质散射减少，因此，二维电子气体层32可以用作高迁移率沟道。此外，如果势垒层31允许形成二维电子气体层32，则势垒层31可以由i型或n型化合物半导体形成。势垒层31可以由n型化合物半导体形成，以增大作为沟道的二维电子气体层32的电子密度。
包括作为沟道的这种二维电子气体层32的化合物半导体晶体管也称为“高电子迁移率晶体管(HEMT)”。
形成这种异质结的化合物半导体材料的组合的例子包括GaAs和AlGaAs、GaN和AlGaN、GaAs和InGaP、GaN和AlInN等。
栅极电极40由诸如镍(Ni)、钛(Ti)、金(Au)等金属形成。栅极电极40和势垒层31形成肖特基结(Schottky junction)，其在势垒层31中形成从栅极电极40延伸的耗乏层。另一方面，在势垒层31中，在沟道层30中形成的二维电子气体层32形成从沟道层30延伸的耗乏层。
在化合物半导体晶体管10中，可以通过控制施加到栅极电极40的电压来控制二维电子气体层32的电子浓度，使得化合物半导体晶体管10用作其中二维电子气体层是沟道的场效应晶体管。
源极电极21和漏极电极11由诸如钛(Ti)、铝(Al)等金属形成。此外，源极电极21和漏极电极11形成为提供与沟道层30的欧姆接触。
这里，在化合物半导体晶体管10中，在操作期间电阻(也称为“导通电阻”)较高。这是因为作为高电位势垒的势垒层31介于源极电极21和漏极电极11中的每一个与作为沟道的二维电子气体层32之间，使得接触电阻较高。
因此，为了减小接触电阻，例如，提出了通过用掺杂有高浓度杂质的层代替势垒层31的一部分来减小电位势垒的技术。此外，为了减小接触电阻，提出了通过高温退火使形成源极电极21和漏极电极11的金属与势垒层31合金化的技术。
然而，当仅减小接触电阻时，化合物半导体晶体管10的导通电阻的减小受到限制。这是因为化合物半导体晶体管10的导通电阻包括取决于源极电极21和漏极电极11之间的距离的沟道电阻。
例如，可以通过采用能够进一步微细化的制造过程并由此缩小源极电极21和漏极电极11之间的距离来减小沟道电阻。然而，当采用能够进一步微细化的制造过程时，制造成本显著增加。因此，难以在抑制制造成本的增加的同时进一步减小化合物半导体晶体管10的导通电阻。
本发明人广泛研究了上述情况以寻找根据本公开的技术。根据本公开一个实施方案的半导体装置具有新颖且改进的结构，其中可以缩小源极电极和漏极电极之间的距离，从而进一步减小导通电阻。
下面，对根据本公开一个实施方案的上述半导体装置进行详细说明。
<<1.第一实施方案>>
<1.1.半导体装置的结构>
首先，参照图1对根据本公开第一实施方案的半导体装置的多层结构进行说明。图1是示出了根据本实施方案的半导体装置1的多层结构的断面图。
如图1所示，根据本实施方案的半导体装置1包括基板500、缓冲层510、第一接触层100、沟道层(或区域)300、第二接触层200、势垒层310、栅极电极400、第一电极110、第二电极210和绝缘层520。
需要指出的是，根据本实施方案的半导体装置1是高电子迁移率晶体管。在沟道层300的与势垒层310接触的界面附近形成有基本上垂直于基板500的作为沟道的二维电子气体层320。
基板500由化合物半导体材料形成。具体地，基板500由III-V族化合物半导体材料形成。例如，基板500可以是半绝缘单晶氮化镓(GaN)基板。此外，当设置下面描述的缓冲层510时，基板500可以由具有与设置在基板500上的第一接触层100不同的栅格常数的材料形成。在这种情况下，基板500例如可以是硅(Si)基板、碳化硅(SiC)基板、蓝宝石基板等。
缓冲层510设置在基板500上，并且由外延生长的化合物半导体材料形成。具体地，缓冲层510由具有基于基板500和第一接触层100的栅格常数的适宜栅格常数的化合物半导体材料形成。当基板500和第一接触层100具有不同的栅格常数时，可以控制缓冲层510的栅格常数，使得第一接触层100可以具有良好的结晶状态并且控制半导体装置1的翘曲。例如，当基板500是Si基板并且第一接触层100由GaN形成时，缓冲层510可以由AlN、AlGaN、GaN等形成。
第一接触层100设置在缓冲层510上，并且由掺杂有高浓度杂质的化合物半导体材料形成。具体地，第一接触层100可以由与掺杂有高浓度n型杂质的下述沟道层300相同的化合物半导体材料形成。通过高浓度掺杂来减小其电阻的第一接触层100可以减小第一接触层100与第一电极110之间的接触电阻。例如，当沟道层300由GaN形成时，第一接触层100可以由掺杂有硅(Si)或锗(Ge)的外延生长的GaN形成。此外，用于掺杂的杂质的浓度可以为1.0×1018个/cm3以上。
沟道层300在第一接触层100的部分区域上以岛状设置，并且由其中载流子由于沟道层300与势垒层310之间的异质结而累积的化合物半导体材料形成。此外，二维电子气体层320在基本上垂直于基板500的方向上形成在沟道层300的侧面上。具体地，沟道层300可以由未掺杂质的化合物半导体材料(即i型(即，未掺杂的)化合物半导体材料)形成。在这种情况下，在沟道层300中，由杂质引起的载流子散射受到抑制，因此，可以改善二维电子气体层320中的载流子迁移率。例如，沟道层300可以由外延生长的GaN形成。
此外，二维电子气体层320外延生长并形成在沟道层300的侧面上，使得晶体的C轴方向基本上垂直于沟道层300的侧面。例如，在GaN的情况下，在晶体的极性c面(0001)上形成二维电子气体层。因此，可以适宜地控制沟道层300的晶体取向，使得二维电子气体层320形成在沟道层300的侧面上。需要指出的是，只要二维电子气体层320可以形成在沟道层300的侧面上，沟道层300的晶体取向的C轴就可以不垂直于侧面，并且可以沿任意方向倾斜高达大约55°。需要指出的是，当倾斜角度较大时，难以在侧面上形成二维电子气体层320，因此，晶体的C轴的倾斜角度可以在相对于侧面的法线方向的任意方向上在10°以内。
第二接触层200设置在沟道层300上，并且由掺杂有高浓度杂质的化合物半导体材料形成。具体地，第二接触层200可以由与掺杂有高浓度n型杂质的沟道层300相同的化合物半导体材料形成。通过高浓度掺杂减小其电阻的第二接触层200可以减小第二接触层200与第二电极210之间的接触电阻。例如，当沟道层300由GaN形成时，第二接触层200可以由掺杂有硅(Si)或锗(Ge)的外延生长的GaN形成。此外，用于掺杂的杂质的浓度可以为1.0×1018个/cm3以上。
势垒层310设置在第一接触层100和第二接触层200上，并且由化合物半导体材料形成，该化合物半导体材料由于势垒层310与沟道层300之间的异质结而导致载流子累积在沟道层300中。具体地，势垒层310由与沟道层300不同的化合物半导体材料形成。此外，势垒层310可以由未掺杂质的化合物半导体材料(即，i型(即，未掺杂的)化合物半导体材料)形成。在这种情况下，势垒层310可以抑制由沟道层300中的杂质引起的载流子散射，因此，可以改善二维电子气体层320的载流子迁移率。例如，当沟道层300由GaN形成时，势垒层310可以由外延生长的Al1-x-yGaxInyN(0≦x<1，0≦y<1，排除x＝y＝0)形成。
需要指出的是，只要二维电子气体层320由异质结形成，沟道层300和势垒层310就可以由其组合与上述不同的各自的化合物半导体材料形成。例如，沟道层300和势垒层310可以分别由GaAs和AlGaAs、GaAs和InGaP、或GaN和AlInN形成。
栅极电极400设置在沟道层300的侧面上，其中势垒层310介于其间。此外，栅极电极400由在栅极电极400和势垒层310之间形成肖特基结的金属形成。例如，可以通过彼此叠置地依次形成镍(Ni)层和金(Au)层来形成栅极电极400，其中镍层更靠近势垒层310。结果，可以通过控制施加到栅极电极400的电压来控制二维电子气体层320的浓度。
需要指出的是，如图2所示，在设有半导体装置1的元件区域600的外部的区域中，栅极电极400与设置在绝缘层520上的控制电极401连接。通过控制电极401对施加到栅极电极400的电压进行控制。
绝缘层520由绝缘材料形成，并设置成覆盖势垒层310和栅极电极400的整个表面。绝缘层520使势垒层310和栅极电极400与其他电极、配线等绝缘，并且保护势垒层310和栅极电极400免受诸如离子等杂质的影响。绝缘层520例如可以是SiN、Si3N4、SiO、SiO2、Al2O3等的单层膜或其多层膜。
第一电极110被构造成与第一接触层100连接，而第二电极210被构造成与第二接触层200连接。例如，可以通过彼此叠置地依次形成钛(Ti)层和铝(Al)层等来形成第一电极110和第二电极210，其中钛层更靠近第一接触层100和第二接触层200。此外，第一电极110可以是源极电极，而第二电极210可以是漏极电极，当然，反之亦然。
在根据本实施方案的半导体装置1中，二维电子气体层320通过沟道层300和势垒层310之间的异质结而基本上垂直于基板500形成在沟道层300中。二维电子气体层320的上端与第二电极210连接，其中第二接触层200介于其间，而二维电子气体层320的下端与第一电极110连接，其中第一接触层100介于其间。换句话说，在半导体装置1中，二维电子气体层320在第一电极110与第二电极210之间形成电流路径。
此外，在半导体装置1中，在第一电极110和第二电极210之间流动的电流可以通过二维电子气体层320的浓度来调节，该二维电子气体层的浓度通过在势垒层310和栅极电极400之间形成的肖特基结来调节。具体地，当对栅极电极400施加正偏压时，通过累积在二维电子气体层320内的电子产生在第一电极110和第二电极210之间流动的电流。另一方面，当对栅极电极400施加负偏压时，肖特基结消耗面向栅极电极400的沟道层300的二维电子气体层320内的电子，使得电流不会在第一电极110和第二电极210之间流动。这样的操作允许半导体装置1用作场效应晶体管。此外，如图1所示，栅极电极400和第二电极210位于第一电极110的第一部分和第二部分之间(例如，其中第一电极110的第一部分位于半导体装置1的左侧并且第一电极110的第二部分位于半导体装置1的右侧)。势垒层310包括至少一个侧面。例如，在图2中，势垒层310包括第一侧面和第二侧面(例如，与二维电子气体层320相邻的表面)。栅极电极400包括势垒层310的第一侧面上的第一部分和势垒层310的第二侧面上的第二部分(例如，其中栅极电极400的第一部分位于半导体装置1的左侧并且栅极电极400的第二部分位于半导体装置1的右侧)。第二电极210位于栅极电极400的第一部分和第二部分之间。鉴于以上，可以认为，势垒层310位于沟道层300的至少一个侧面上。
接着，参照图2对根据本实施方案的半导体装置1的平面结构进行说明。图2是示出了根据本实施方案的半导体装置1的平面结构的平面图。需要指出的是，图1所示的半导体装置1的断面结构与沿着图2的切割线A截取的断面多层结构相对应。
如图2所示，在半导体装置1中，沟道层300在平面图中以岛状设置，而在沟道层300上设有第二接触层200和第二电极210。此外，势垒层310、栅极电极400和第一电极110围绕沟道层300设置。换句话说，沟道层300被认为具有岛状，原因是第一电极110在平面图中围绕沟道层300的至少三个侧面配置，并且栅极电极400和势垒层310在平面图中包围沟道层300。然而，示例性实施方案不限于此。例如，第一电极110可以围绕沟道层300的所有侧面(即，包围沟道层)配置，并且势垒层310和栅极电极400可以围绕沟道层300的少于全部四个侧面(例如，三面)配置。鉴于图2，可以认为，势垒层310围绕沟道层300形成，并且栅极电极400围绕势垒层310的侧面形成。
此外，半导体装置1的各部件设置在元件区域600内。元件区域600的外部的区域具有高电阻，使得半导体装置1与设置在基板500上的其他半导体装置电气分离。例如，可以通过将诸如硼(B)离子等杂质离子注入到第一接触层100中，或者通过将绝缘材料埋入在通过使用蚀刻等去除第一接触层100而形成的开口中来将高电阻赋予到元件区域600的外部的区域。需要指出的是，如上所述，在元件区域600的外部的区域中设有与栅极电极400连接并且用于控制施加到栅极电极400的电压的控制电极401。
在半导体装置1的这种平面结构中，在沟道层300的侧面(具体地，基本上垂直于晶体的C轴的表面)上可以形成二维电子气体层320，因此，电流密度可以高于图17所示的化合物半导体晶体管10的电流密度。
在具有上述结构的半导体装置1中，沟道层300的厚度与源极电极和漏极电极之间的距离相对应。在不使用最先进的制造设备的情况下，可以以纳米级尺度控制沟道层300的厚度，因此，在半导体装置1中，可以缩小源极电极和漏极电极之间的距离，而不管制造过程的微细化能力。因此，在根据本实施方案的半导体装置1中，源极电极和漏极电极之间的距离的缩小可以减小沟道电阻，从而使得导通电阻减小。
此外，在根据本实施方案的半导体装置1中，沟道层300的厚度也与栅极长度相对应。因此，无论制造过程的微细化能力如何，栅极长度都可以类似地缩短，由此使得半导体装置1可以以更高的速度操作。另外，在根据本实施方案的半导体装置1中，可以将形成为岛状的沟道层300的侧面用作提供更高电流密度的沟道，因此，半导体装置可以具有比具有其他结构的场效应晶体管(例如，图17所示的化合物半导体晶体管10)的尺寸更小的尺寸。
<1.2.半导体装置的制造方法>
接着，参照图3～9对根据本实施方案的半导体装置1的制造方法进行说明。图3～9是示出了图1所示的半导体装置1的制造过程的断面图。
首先，如图3所示，在基板500上，通过金属有机化学气相沉积(MOCVD)、分子束外延(MBE)等彼此叠置地外延生长缓冲层510、第一接触层100、沟道层300和第二接触层200。
例如，基板500可以是硅(Si)基板。此外，缓冲层510例如由AlN、AlGaN或GaN形成，而第一接触层100和第二接触层200例如可以由掺杂有硅(Si)的n型GaN形成。需要指出的是，沟道层300例如可以由未掺杂的GaN形成，使得晶体的C轴面向基本上垂直于基板500的厚度方向的方向。为了控制沟道的晶体取向，例如，可以适宜地控制基板500的半导体装置1要形成于其上的表面的面取向。
接着，如图4所示，通过使用光致抗蚀剂作为掩模的湿法蚀刻或干法蚀刻对沟道层300和第二接触层200进行图案化。需要指出的是，当第一接触层100和沟道层300由基本上相同的化合物半导体形成时，在该图案化步骤期间，可以对第一接触层100的表面进行蚀刻，这不会显著影响半导体装置1的特性。
这里，尽管未示出，但是在已经对沟道层300和第二接触层200进行图案化之后，进行隔离步骤，以使基板500上的各半导体装置彼此分离。例如，可以通过将诸如硼(B)离子等杂质离子注入到第一接触层100中使得其上形成有半导体装置1的元件区域600的外部的区域具有高电阻来实现隔离。可选择地，可以通过使用蚀刻等去除在其上形成有半导体装置1的元件区域600的外部的区域中的第一接触层100，然后埋入绝缘材料来实现隔离。
接着，如图5所示，通过MOCVD、MBE等在第一接触层100和第二接触层200上外延生长势垒层310。结果，在沟道层300的与势垒层310接触的界面附近形成二维电子气体层320。例如，势垒层310可以由AlGaN或AlGaInN形成。
接着，如图6所示，通过溅射等在势垒层310上形成栅极材料层400A。例如，可以通过彼此叠置地依次形成镍(Ni)层和金(Au)层来形成栅极材料层400A。这里，如图7所示，可以使用具有垂直各向异性的干法蚀刻来对栅极材料层400A的整个表面进行蚀刻，使得栅极电极400仅形成在第一接触层100上突出的沟道层300的侧面。
接着，如图8所示，通过化学气相沉积(CVD)等在势垒层310和栅极电极400的整个表面上形成绝缘层520。绝缘层520例如可以是SiN、Si3N4、SiO、SiO2、Al2O3等的单层膜或其多层膜。
接着，如图9所示，通过使用光致抗蚀剂作为掩模的湿法蚀刻或干法蚀刻在势垒层310和绝缘层520的部分区域中形成开口，并且在开口中形成第一电极110和第二电极210。结果，第一电极110和第二电极210可以分别连接到第一接触层100和第二接触层200，由此形成电流路径，其中二维电子气体层320充当沟道。例如，可以通过彼此叠置地形成诸如钛(Ti)层和铝(Al)等金属层、然后进行图案化来形成第一电极110和第二电极210。
上述制造步骤可以用于制造根据本实施方案的半导体装置1。在根据本实施方案的半导体装置1中，通过所谓的自对准而不使用掩模等，可以仅在第一接触层100上突出的沟道层300的侧面上形成栅极电极400。因此，根据上述制造方法，可以容易地制造根据本实施方案的半导体装置1，而无需大的额外成本。鉴于图3～9，可以认为，半导体装置的制造方法包括：在基板上形成第一导电型的第一接触层100；在第一接触层上形成沟道层300；在第一接触层100和沟道层300上形成第一导电型的第二接触层200；对沟道层300和第二接触层200进行蚀刻，以露出第一接触层100的一部分；在第一接触层100的该部分和经蚀刻的第二接触层200上形成势垒层310；在势垒层310的至少一个侧面上形成栅极电极400；和在第一接触层100和第二接触层200上分别形成第一电极110和第二电极210。形成栅极电极400包括在势垒层310上形成电极材料层，并且对电极材料层进行蚀刻以形成栅极电极400。对电极材料层进行蚀刻是各向异性蚀刻操作。形成第一电极110和第二电极210包括在势垒层310和栅极电极上形成绝缘层520、对绝缘层520和势垒层310进行蚀刻以形成露出第一接触层100和第二接触层200的开口、并用导电材料填充开口。
<<2.第二实施方案>>
接着，参照图10对根据本公开第二实施方案的半导体装置2进行说明。图10是示出了根据本实施方案的半导体装置2的多层结构的断面图。需要指出的是，由与图1相同的附图标记表示的部件与图1所示的那些部件基本相同，因此这里不再说明。
如图10所示，根据本实施方案的半导体装置2包括设置在势垒层310和栅极电极400之间的栅极绝缘层410。换句话说，根据本实施方案的半导体装置2具有金属-绝缘体-半导体(MIS)栅极结构。
栅极绝缘层410由绝缘材料形成。例如，栅极绝缘层410可以使用原子层沉积(ALD)而由SiO2或Al2O3形成。在根据本实施方案的半导体装置2中，通过在势垒层310和栅极电极400之间设置栅极绝缘层410来形成MIS栅极。
在MIS栅极中，通过将电压施加到栅极电极400而对势垒层310的载流子浓度或带状态进行调节。因此，在根据本实施方案的半导体装置2中，通过将电压施加到栅极电极400，可以控制二维电子气体层320的电子浓度，从而对在第一电极110和第二电极210之间流动的电流进行调节。
在具有这种MIS栅极的半导体装置2中，与图1所示的具有肖特基栅极的半导体装置1相比，改善了栅极结构的击穿电阻，因此可以将更高的电压施加到栅极电极400。
<<3.第三实施方案>>
接着，参照图11对根据本公开第三实施方案的半导体装置3进行说明。图11是示出了根据本实施方案的半导体装置3的多层结构的断面图。需要指出的是，由与图1相同的附图标记表示的部件与图1所示的那些部件基本相同，因此这里不再说明。
如图11所示，根据本实施方案的半导体装置3包括设置在势垒层310和栅极电极400之间的第二导电型(例如，p型)半导体层420。换句话说，根据本实施方案的半导体装置3具有第二导电型(例如，p型)栅极。
半导体层420由第二导电型(例如，p型)半导体形成。例如，可以通过在势垒层310上外延生长掺杂有作为p型杂质的Mg的GaN来形成半导体层420。在根据本实施方案的半导体装置3中，通过在势垒层310和栅极电极400之间设置半导体层420来形成第二导电型(p型)栅极。此外，可以通过用作为p型杂质的Mg掺杂势垒层310的与栅极电极400接触的全部或一部分来形成半导体层420。
在第二导电型(p型)栅极中，通过将电压施加到栅极电极400，通过p-n结调节势垒层310的载流子浓度或带状态。因此，在根据本实施方案的半导体装置3中，通过将电压施加到栅极电极400，可以控制二维电子气体层320的电子浓度，从而对在第一电极110和第二电极210之间流动的电流进行调节。
在具有这种第二导电型(p型)栅极的半导体装置3中，阈值电压可以高于图1所示的具有肖特基栅极的半导体装置1的阈值电压，因此，可以容易地实现常闭(normally-off)操作。
<<4.第四实施方案>>
接着，参照图12对根据本公开第四实施方案的半导体装置4进行说明。图12是示出了根据本实施方案的半导体装置4的多层结构的断面图。需要指出的是，由与图1相同的附图标记表示的部件与图1所示的那些部件基本相同，因此这里不再说明。
如图12所示，在根据本实施方案的半导体装置4中，沟道层301由第二导电型(例如，p型)化合物半导体材料形成。例如，可以通过在第一接触层100上外延生长掺杂有作为p型杂质的Mg的GaN来形成沟道层301。
在具有这种第二导电型(p型)沟道层301的半导体装置4中，第一电极110和第二电极210之间的电位势垒可以高于图1所示的包括i型(即，未掺杂的)沟道层300的半导体装置1的电位势垒。因此，在根据本实施方案的半导体装置4中，与图1所示的半导体装置1相比，可以抑制在第一电极110与第二电极210之间产生的泄漏电流。
<<5.第五实施方案>>
接着，参照图13对根据本公开第五实施方案的半导体装置5进行说明。图13是示出了根据本实施方案的半导体装置5的多层结构的断面图。需要指出的是，由与图1、图10和图12相同的附图标记表示的部件与图1、图10和图12所示的那些部件基本相同，因此这里不再说明。
如图13所示，在根据本实施方案的半导体装置5中，代替势垒层310，设有栅极绝缘层410，并且沟道层301由第二导电型(例如，p型)化合物半导体材料形成。换句话说，根据本实施方案的半导体装置5是具有MIS栅极并且其中形成在沟道层301的与栅极绝缘层410接触的界面处的反转层是沟道的场效应晶体管。
在根据本实施方案的半导体装置5中，未形成由化合物半导体的异质结形成的二维电子气体层，并且如在通常的场效应晶体管中那样，由MIS栅极形成的反转层用作沟道。可以使用比图1所示的半导体装置1更容易的制造过程来制造半导体装置5，原因是不需要设置外延生长并形成的势垒层310。
<<6.第六实施方案>>
接着，参照图14～16对根据本公开第六实施方案的半导体装置进行说明。图14～16是示出了根据本实施方案的半导体装置的第一至第三结构例的断面图。需要指出的是，由与图1相同的附图标记表示的部件与图1所示的那些部件基本相同，因此这里不再说明。
在根据本实施方案的半导体装置中，在沟道层300下方的第一接触层100中设有电容减小区域，使得可以减小在非操作期间通过彼此面对且具有低电阻的第一接触层100和第二接触层200产生的寄生电容(也称为“断开电容”)。
需要指出的是，电容减小区域在平面图中设置在比设有沟道层300的区域更小的区域中。这是因为，当在平面图中在具有与设有沟道层300的区域的尺寸至少相同尺寸的区域中形成电容减小区域时，难以将形成在沟道层300的侧面上的二维电子气体层320电气连接到第一接触层100。
下面，通过示出第一至第三结构例，对根据本实施方案的半导体装置中包括的电容减小区域的具体构成进行更详细的具体说明。
<6.1.第一结构例>
首先，参照图14对第一结构例进行说明。如图14所示，在根据第一结构例的半导体装置6中，在沟道层300下方的第一接触层100中设有作为电容减小区域的具有比第一接触层100的介电常数低的介电常数的低介电常数区域121。
低介电常数区域121由具有比第一接触层100的介电常数低的介电常数的材料形成。例如，低介电常数区域121可以由绝缘材料或空腔形成。具体地，可以通过使用蚀刻等去除相应区域中的第一接触层100的全部或一部分，然后在该区域上形成沟道层300来形成低介电常数区域121。可选择地，可以通过在已经通过蚀刻等去除第一接触层100的区域中埋入诸如SiO2等绝缘材料来形成低介电常数区域121。还可选择地，可以通过从背面蚀刻在相应区域中的第一接触层100的全部或一部分来形成低介电常数区域121。在这种情况下，除了第一接触层100之外，也可以通过从背面蚀刻来去除沟道层300的一部分。根据第一结构例，可以减小由彼此面对的第一接触层100和第二接触层200形成的断开电容。
特别地，当沟道层300下方的全部第一接触层100被去除以形成空腔时，可以减小(可选择地，防止)发生于第一接触层100和第二接触层200之间的寄生电容。
<6.2.第二结构例>
接着，参照图15对第二结构例进行说明。如图15所示，在根据第二结构例的半导体装置7中，在沟道层300下方的第一接触层100中设有作为电容减小区域的具有比第一接触层100的载流子密度低的载流子密度的低载流子区域122。
低载流子区域122被构造成具有比第一接触层100的杂质浓度低的杂质浓度。例如，低载流子区域122可以是由与第一接触层100相同的化合物半导体材料形成的层，其掺杂有浓度低于第一接触层100的n型杂质(Si等)。可选择地，低载流子区域122可以是其电阻通过用p型杂质(Mg等)掺杂第一接触层100而增加的层。
具体地，可以通过使用蚀刻等去除相应区域中的第一接触层100的全部或一部分，并再生长n型杂质(Si等)浓度低于第一接触层100的化合物半导体来形成低载流子区域122。可选择地，可以通过利用离子注入等用n型杂质(Si等)额外掺杂低载流子区域122以外的第一接触层100来形成低载流子区域122。还可选择地，可以通过利用离子注入等用p型杂质(Mg等)掺杂低载流子区域122并由此增加低载流子区域122的电阻来形成低载流子区域122。根据第二结构例，可以减小由彼此面对的第一接触层100和第二接触层200形成的断开电容。
<6.3.第三结构例>
接着，参照图16对第三结构例进行说明。如图16所示，在根据第三结构例的半导体装置8中，在沟道层300下方的第一接触层100中设有作为电容减小区域的耗乏层123。
耗乏层123由设置在第一接触层100内的第二导电型(例如，p型)被耗乏区域130形成。例如，通过用p型杂质(Mg等)掺杂与第一接触层100相同的化合物半导体材料来获得被耗乏区域130。具体地，可以通过利用离子注入等用p型杂质(Mg等)掺杂第一接触层100的相应区域来形成被耗乏区域130。
这里，通过设置被耗乏区域130，在沟道层300的下方形成通过pn结使载流子耗乏的耗乏层123。需要指出的是，耗乏层123形成为在第一接触层100和被耗乏区域130两者上延伸。在耗乏层123中，载流子密度减小。因此，根据第三结构例，如第二结构例中那样，可以减小由彼此面对的第一接触层100和第二接触层200形成的断开电容。需要指出的是，尽管可以通过与元件区域600的外部的区域接触而将比第二电极210更负的偏置电压施加到被耗乏区域130，但是被耗乏区域130可以是浮动的。
<<7.结论>>
如详细说明的，在根据本公开一个实施方案的半导体装置中，沟道层300的厚度是源极电极和漏极电极之间的距离，因此，可以在不使用最先进的制造设备的情况下缩小源极电极和漏极电极之间的距离。因此，在根据本公开一个实施方案的半导体装置中，可以减小沟道电阻和导通电阻。
此外，在根据本公开一个实施方案的半导体装置中，沟道层300的厚度是栅极长度，因此，可以在不使用最先进的制造设备的情况下缩小栅极长度。因此，半导体装置可以以更高的速度操作。
此外，在根据本公开一个实施方案的半导体装置中，形成为岛状的沟道层300的侧面充当沟道，因此，可以增加电流密度。结果，与具有其他结构的场效应晶体管相比，可以缩小根据本公开一个实施方案的半导体装置的尺寸。
例如，根据本公开一个实施方案的半导体装置可以应用于诸如射频(RF)模块、使用高电压的功率转换模块等电子部件。此外，根据本公开一个实施方案的半导体装置可以改善包括上述电子部件的诸如交流(AC)适配器、功率调节器、智能手机、移动电话等电子设备的性能。
本领域技术人员应该理解的是，取决于设计要求和其他因素，可以出现各种修改、组合、子组合和改变，只要它们在所附权利要求书或其等同物的范围内即可。
此外，在本说明书中记载的效果仅是说明性或示例性的效果，而不是限制性的。也就是说，利用或代替上述效果，根据本公开的技术可以基于本说明书的记载实现对于本领域技术人员而言清楚明了的其他效果。
另外，本技术还可以如下构成。
(1)一种半导体装置，包括
基板；
在所述基板上的第一接触层；
在所述第一接触层上的沟道层；
在所述沟道层上的势垒层；
在所述势垒层的至少一个侧面上的栅极电极；
在所述沟道层上的第二接触层；
在所述第一接触层上的第一电极；和
在所述第二接触层上的第二电极。
(2)根据(1)所述的半导体装置，
其中所述沟道层的晶体的C轴方向基本上垂直于所述沟道层的侧面。
(3)根据(1)所述的半导体装置，
其中所述第一电极在平面图中围绕所述沟道层的至少三个侧面配置。
(4)根据(1)所述的半导体装置，还包括：
在所述栅极电极和所述势垒层之间的绝缘层。
(5)根据(1)所述的半导体装置，还包括：
在所述栅极电极和所述势垒层之间的半导体层，其中所述第一接触层和所述第二接触层是第一导电型的，并且所述半导体层是第二导电型的。
(6)根据(1)所述的半导体装置，
其中所述势垒层的与所述栅极电极接触的全部或一部分是半导体层，和
其中所述第一接触层和所述第二接触层是第一导电型的，并且所述半导体层是第二导电型的。
(7)根据(1)所述的半导体装置，
其中所述沟道层是半导体层，和
其中所述第一接触层和所述第二接触层是第一导电型的，并且所述半导体层是第二导电型的。
(8)根据(1)所述的半导体装置，
其中所述第一接触层和所述第二接触层是第一导电型的，和
其中电容减小区域位于所述沟道层下方的所述第一接触层内。
(9)根据(8)所述的半导体装置，
其中所述电容减小区域是具有比所述第一接触层的介电常数低的介电常数的低介电常数区域。
(10)根据(8)所述的半导体装置，
其中所述电容减小区域是具有比所述第一接触层的载流子密度低的载流子密度的低载流子区域。
(11)根据(8)所述的半导体装置，
其中所述电容减小区域是耗乏层，和
其中所述耗乏层是所述第一接触层内的第二导电型的被耗乏区域。
(12)根据(1)所述的半导体装置，
其中所述栅极电极和所述第二电极位于所述第一电极的第一部分和第二部分之间。
(13)根据(12)所述的半导体装置，
其中所述势垒层的至少一个侧面包括第一侧面和第二侧面，和
其中所述栅极电极包括所述第一侧面上的第一部分和所述第二侧面上的第二部分。
(14)根据(13)所述的半导体装置，
其中所述第二电极位于所述栅极电极的第一部分和第二部分之间。
(15)一种电子部件，包括：
半导体装置，
其中所述半导体装置包括：
基板；
在所述基板上的第一接触层；
在所述第一接触层上的沟道层；
在所述沟道层的至少一个侧面上的势垒层；
在所述势垒层的至少一个侧面上的栅极电极；
在所述沟道层上的第二接触层；
在所述第一接触层上的第一电极；和
在所述第二接触层上的第二电极。
(16)一种电子设备，包括：
半导体装置，
其中所述半导体装置包括：
基板；
在所述基板上的第一接触层；
在所述第一接触层上的沟道区域；
围绕所述沟道区域形成的势垒层；
围绕所述势垒层的侧面形成的栅极电极；
在所述沟道层上的第二接触层；
在所述第一接触层上的第一电极；和
在所述第二接触层上的第二电极。
(17)一种半导体装置的制造方法，包括：
在基板上形成第一导电型的第一接触层；
在所述第一接触层上形成沟道层；
在所述第一接触层和所述沟道层上形成第一导电型的第二接触层；
对所述沟道层和所述第二接触层进行蚀刻，以露出所述第一接触层的一部分；
在所述第一接触层的该部分和所述经蚀刻的第二接触层上形成势垒层；
在所述势垒层的至少一个侧面上形成栅极电极；和
在所述第一接触层和所述第二接触层上分别形成第一电极和第二电极。
(18)根据(17)所述的方法，其中所述的形成栅极电极包括在所述势垒层上形成电极材料层，并且对所述电极材料层进行蚀刻以形成所述栅极电极。
(19)根据(18)所述的方法，其中所述的对所述电极材料层进行蚀刻是各向异性蚀刻操作。
(20)根据(17)所述的方法，其中所述的形成第一电极和第二电极包括在所述势垒层和所述栅极电极上形成绝缘层、对所述绝缘层和所述势垒层进行蚀刻以形成露出所述第一接触层和所述第二接触层的开口、并用导电材料填充所述开口。
附图标记列表
1 半导体装置
100 第一接触层
110 第一电极
200 第二接触层
210 第二电极
300 沟道层
310 势垒层
320 二维电子气体层
400 栅极电极
500 基板
510 缓冲层
520 绝缘层

Claims (19)

1.一种半导体装置，包括
基板；
在所述基板上的第一接触层；
在所述第一接触层上的沟道层；
在所述沟道层上的势垒层；
在所述势垒层的至少一个侧面上的栅极电极；
在所述沟道层上的第二接触层；
在所述第一接触层上的第一电极；和
在所述第二接触层上的第二电极，
其中所述第一接触层和所述第二接触层是第一导电型的，和
其中电容减小区域位于所述沟道层下方的所述第一接触层内。
2.根据权利要求1所述的半导体装置，
其中所述沟道层的晶体的C轴方向基本上垂直于所述沟道层的侧面。
3.根据权利要求1所述的半导体装置，
其中所述第一电极在平面图中围绕所述沟道层的至少三个侧面配置。
4.根据权利要求1所述的半导体装置，还包括：
在所述栅极电极和所述势垒层之间的绝缘层。
5.根据权利要求1所述的半导体装置，还包括：
在所述栅极电极和所述势垒层之间的半导体层，并且所述半导体层是第二导电型的。
6.根据权利要求1所述的半导体装置，
其中所述势垒层的与所述栅极电极接触的全部或一部分是半导体层，和
并且所述半导体层是第二导电型的。
7.根据权利要求1所述的半导体装置，
其中所述沟道层是半导体层，和
其中所述半导体层是第二导电型的。
8.根据权利要求1所述的半导体装置，
其中所述电容减小区域是具有比所述第一接触层的介电常数低的介电常数的低介电常数区域。
9.根据权利要求1所述的半导体装置，
其中所述电容减小区域是具有比所述第一接触层的载流子密度低的载流子密度的低载流子区域。
10.根据权利要求1所述的半导体装置，
其中所述电容减小区域是耗乏层，和
其中所述耗乏层是所述第一接触层内的第二导电型的被耗乏区域。
11.根据权利要求1所述的半导体装置，
其中所述栅极电极和所述第二电极位于所述第一电极的第一部分和第二部分之间。
12.根据权利要求11所述的半导体装置，
其中所述势垒层的至少一个侧面包括第一侧面和第二侧面，和
其中所述栅极电极包括所述第一侧面上的第一部分和所述第二侧面上的第二部分。
13.根据权利要求12所述的半导体装置，
其中所述第二电极位于所述栅极电极的第一部分和第二部分之间。
14.一种电子部件，包括：
半导体装置，
其中所述半导体装置包括：
基板；
在所述基板上的第一接触层；
在所述第一接触层上的沟道层；
在所述沟道层的至少一个侧面上的势垒层；
在所述势垒层的至少一个侧面上的栅极电极；
在所述沟道层上的第二接触层；
在所述第一接触层上的第一电极；和
在所述第二接触层上的第二电极，
其中所述第一接触层和所述第二接触层是第一导电型的，和其中电容减小区域位于所述沟道层下方的所述第一接触层内。
15.一种电子设备，包括：
半导体装置，
其中所述半导体装置包括：
基板；
在所述基板上的第一接触层；
在所述第一接触层上的沟道区域；
围绕所述沟道区域形成的势垒层；
围绕所述势垒层的侧面形成的栅极电极；
在所述沟道区域上的第二接触层；
在所述第一接触层上的第一电极；和
在所述第二接触层上的第二电极，
其中所述第一接触层和所述第二接触层是第一导电型的，和其中电容减小区域位于所述沟道区域下方的所述第一接触层内。
16.一种半导体装置的制造方法，包括：
在基板上形成第一导电型的第一接触层；
在所述第一接触层上形成沟道层；
在所述第一接触层和所述沟道层上形成第一导电型的第二接触层；
对所述沟道层和所述第二接触层进行蚀刻，以露出所述第一接触层的一部分；
在所述第一接触层的该部分和所述经蚀刻的第二接触层上形成势垒层；
在所述势垒层的至少一个侧面上形成栅极电极；
在所述第一接触层和所述第二接触层上分别形成第一电极和第二电极；和
在所述沟道层下方的所述第一接触层内形成电容减小区域。
17.根据权利要求16所述的方法，其中所述的形成栅极电极包括在所述势垒层上形成电极材料层，并且对所述电极材料层进行蚀刻以形成所述栅极电极。
18.根据权利要求17所述的方法，其中所述的对所述电极材料层进行蚀刻是各向异性蚀刻操作。
19.根据权利要求16所述的方法，其中所述的形成第一电极和第二电极包括在所述势垒层和所述栅极电极上形成绝缘层、对所述绝缘层和所述势垒层进行蚀刻以形成露出所述第一接触层和所述第二接触层的开口、并用导电材料填充所述开口。
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