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KR102323203B1 - 반도체 장치, 상기 반도체 장치를 가지는 표시 장치, 상기 표시 장치를 가지는 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 가지는 전자기기 - Google Patents

반도체 장치, 상기 반도체 장치를 가지는 표시 장치, 상기 표시 장치를 가지는 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 가지는 전자기기 Download PDF

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KR102323203B1
KR102323203B1 KR1020150032764A KR20150032764A KR102323203B1 KR 102323203 B1 KR102323203 B1 KR 102323203B1 KR 1020150032764 A KR1020150032764 A KR 1020150032764A KR 20150032764 A KR20150032764 A KR 20150032764A KR 102323203 B1 KR102323203 B1 KR 102323203B1
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semiconductor film
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준이치 코에주카
유키노리 시마
마사미 진쵸우
다이스케 쿠로사키
마사타카 나카다
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Landscapes

  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 산화물 반도체를 가지는 트랜지스터를 가지는 반도체 장치에 있어서, 전기 특성의 변동을 억제함과 동시에, 신뢰성을 향상시키는 것을 과제로 한다.
트랜지스터를 가지는 반도체 장치이며, 트랜지스터는 제 1 절연막 위에 형성되고, 트랜지스터는 제 1 절연막 위의 산화물 반도체막과, 산화물 반도체막 위의 게이트 절연막과, 게이트 절연막 위의 게이트 전극과, 산화물 반도체막 및 게이트 전극 위의 제 2 절연막과, 산화물 반도체막과 전기적으로 접속되는 소스 전극 및 드레인 전극을 가지고, 제 1 절연막은 산소를 가지고, 제 2 절연막은 수소를 가지고, 산화물 반도체막은 게이트 절연막과 접하는 제 1 영역과, 제 2 절연막과 접하는 제 2 영역을 가지고, 제 1 절연막은 제 1 영역과 중첩되는 제 3 영역과, 제 2 영역과 중첩되는 제 4 영역을 가지고, 제 4 영역은 제 3 영역보다 불순물 원소의 농도가 높다.

Description

반도체 장치, 상기 반도체 장치를 가지는 표시 장치, 상기 표시 장치를 가지는 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 가지는 전자기기{SEMICONDUCTOR DEVICE, DISPLAY DEVICE INCLUDING THE SEMICONDUCTOR DEVICE, DISPLAY MODULE INCLUDING THE DISPLAY DEVICE, AND ELECTRONIC APPLIANCE INCLUDING THE SEMICONDUCTOR DEVICE, THE DISPLAY DEVICE, AND THE DISPLAY MODULE}
본 발명의 일양태는 산화물 반도체막을 가지는 반도체 장치 및 상기 반도체 장치를 가지는 표시 장치에 관한 것이다.
또한, 본 발명의 일양태는 상기의 기술 분야로 한정되지 않는다. 본 명세서 등에서 개시하는 발명의 일양태의 기술 분야는 물건, 방법, 또는, 제조 방법에 관한 것이다. 또는, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일양태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 그들의 구동 방법, 또는 그들의 제조 방법에 관한 것이다.
또한, 본 명세서 등에 있어서, 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억장치는 반도체 장치의 일양태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함함), 및 전자기기는 반도체 장치를 가지고 있는 경우가 있다.
절연 표면을 가지는 기판 위에 형성된 반도체 박막을 이용하여 트랜지스터(전계 효과 트랜지스터(FET), 또는 박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘을 대표로 하는 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목받고 있다.
예를 들면, 산화물 반도체로서 In, Zn, Ga, Sn 등을 포함하는 비정질 산화물을 이용하여 트랜지스터를 제작하는 기술이 개시되어 있다(특허문헌 1 참조). 또한, 자기 정렬 탑 게이트 구조를 가지는 산화물 박막의 트랜지스터를 제작하는 기술이 개시되어 있다(특허문헌 2 참조).
또한, 채널을 형성하는 산화물 반도체층의 하지 절연층에, 가열에 의해 산소를 방출하는 절연층을 이용하여, 이 산화물 반도체층의 산소 결손을 저감하는 반도체 장치가 개시되어 있다(특허문헌 3 참조).
일본국 특개 2006-165529호 공보 일본국 특개 2009-278115호 공보 일본국 특개 2012-009836호 공보
산화물 반도체막을 가지는 트랜지스터로서는, 예를 들면, 역스태거형(보텀 게이트 구조라고도 함) 또는 플래너형(탑 게이트 구조라고도 함) 등을 들 수 있다. 산화물 반도체막을 가지는 트랜지스터를 표시 장치에 적용하는 경우, 플래너형의 트랜지스터보다 역스태거형의 트랜지스터가, 제작 공정이 비교적 간단하고 제조 비용을 억제할 수 있기 때문에, 이용되는 경우가 많다. 그러나, 표시 장치의 화면의 대형화, 또는 표시 장치의 화질의 고정밀화(예를 들면, 4k×2k(수평 방향 화소수=3840화소, 수직 방향 화소수=2048화소) 또는 8k×k(수평 방향 화소수=7680화소, 수직 방향 화소수=4320화소)로 대표되는 고정밀 표시 장치)가 진행되면, 역스태거형의 트랜지스터에서는, 게이트 전극과 소스 전극 및 드레인 전극과의 사이의 기생 용량이 있기 때문에, 이 기생 용량에 의해 신호 지연 등이 커져, 표시 장치의 화질이 열화한다고 하는 문제가 있었다. 또한, 역스태거형의 트랜지스터의 경우, 플래너형의 트랜지스터와 비교하여, 트랜지스터의 점유 면적이 커진다고 하는 문제가 있다. 따라서, 산화물 반도체막을 가지는 플래너형의 트랜지스터에 대하여, 안정된 반도체 특성 및 높은 신뢰성을 가지는 구조이며, 간단한 제작 공정으로 형성되는 트랜지스터의 개발이 요구되고 있다.
또한, 산화물 반도체막을 채널 영역에 이용하여 트랜지스터를 제작하는 경우, 산화물 반도체막의 채널 영역 내에 형성되는 산소 결손은, 트랜지스터 특성에 영향을 주기 때문에 문제가 된다. 예를 들면, 산화물 반도체막의 채널 영역 내에 산소 결손이 형성되면, 이 산소 결손에 기인하여 캐리어가 생성된다. 산화물 반도체막의 채널 영역 내에 캐리어가 생성되면, 산화물 반도체막을 채널 영역에 가지는 트랜지스터의 전기 특성의 변동, 대표적으로는 문턱 전압의 시프트가 발생한다. 또한, 트랜지스터마다 전기 특성에 편차가 생긴다는 문제가 있다. 따라서, 산화물 반도체막의 채널 영역에 있어서는, 산소 결손이 적을수록 바람직하다. 한편, 산화물 반도체막을 채널 영역에 이용하는 트랜지스터에서, 산화물 반도체막의 소스 전극 및 드레인 전극과 접하는 영역으로서는, 소스 전극 및 드레인 전극과의 접촉 저항을 저감하기 위해 산소 결손이 많고, 저항이 낮은 것이 바람직하다.
상기 문제를 감안하여, 본 발명의 일양태는 산화물 반도체를 가지는 트랜지스터를 가지는 반도체 장치에 있어서, 전기 특성의 변동을 억제함과 동시에, 신뢰성을 향상시키는 것을 과제의 하나로 한다. 또는, 본 발명의 일양태는 산화물 반도체를 가지는 플래너형의 트랜지스터를 가지는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일양태는 산화물 반도체를 가지는 온 전류가 큰 트랜지스터를 가지는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일양태는 산화물 반도체를 가지는 오프 전류가 작은 트랜지스터를 가지는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일양태는 소비 전력이 저감된 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일양태는 산화물 반도체를 가지는 점유 면적이 작은 트랜지스터를 가지는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일양태는 신규 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한, 상기의 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일양태는 반드시, 이들 과제의 전부를 해결할 필요는 없다. 상기 이외의 과제는 명세서 등의 기재로부터 저절로 분명해지는 것이며, 명세서 등의 기재로부터 상기 이외의 과제를 추출할 수 있다.
본 발명의 일양태는 트랜지스터를 가지는 반도체 장치이며, 트랜지스터는 제 1 절연막 위의 산화물 반도체막과, 산화물 반도체막 위의 게이트 절연막과, 게이트 절연막 위의 게이트 전극과, 산화물 반도체막 및 게이트 전극 위의 제 2 절연막과, 산화물 반도체막과 전기적으로 접속되는 소스 전극 및 드레인 전극을 가지고, 제 1 절연막은 산소를 가지고, 제 2 절연막은 수소를 가지고, 산화물 반도체막은 게이트 절연막과 접하는 제 1 영역과, 제 2 절연막과 접하는 제 2 영역을 가지고, 제 1 절연막은 제 1 영역과 중첩되는 제 3 영역과, 제 2 영역과 중첩되는 제 4 영역을 가지고, 제 4 영역은, 제 3 영역보다 불순물 원소의 농도가 높은 것을 특징으로 하는 반도체 장치이다. 보다 상세하게는 이하와 같다.
본 발명의 일양태는 트랜지스터를 가지는 반도체 장치이며, 트랜지스터는 제 1 절연막 위의 산화물 반도체막과, 산화물 반도체막 위의 게이트 절연막과, 게이트 절연막 위의 게이트 전극과, 산화물 반도체막 및 게이트 전극 위의 제 2 절연막과, 제 2 절연막 위의 제 3 절연막과, 제 2 절연막 및 제 3 절연막이 가지는 제 1 개구부와, 제 2 절연막 및 제 3 절연막이 가지는 제 2 개구부와, 제 1 개구부를 통하여, 산화물 반도체막과 전기적으로 접속되는 소스 전극과, 제 2 개구부를 통하여, 산화물 반도체막과 전기적으로 접속되는 드레인 전극을 가지고, 제 1 절연막은 산소를 가지고, 제 2 절연막은 수소를 가지고, 산화물 반도체막은 게이트 절연막과 접하는 제 1 영역과, 제 2 절연막과 접하는 제 2 영역을 가지고, 제 1 절연막은 제 1 영역과 중첩되는 제 3 영역과, 제 2 영역과 중첩되는 제 4 영역을 가지고, 제 4 영역은 제 3 영역보다 불순물 원소의 농도가 높은 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 다른 일양태는 트랜지스터를 가지는 반도체 장치이며, 트랜지스터는 제 1 게이트 전극과, 제 1 게이트 전극 위의 제 1 절연막과, 제 1 절연막 위의 산화물 반도체막과, 산화물 반도체막 위의 게이트 절연막과, 게이트 절연막 위의 제 2 게이트 전극과, 산화물 반도체막 및 제 2 게이트 전극 위의 제 2 절연막과, 제 2 절연막 위의 제 3 절연막과, 제 2 절연막 및 제 3 절연막이 가지는 제 1 개구부와, 제 2 절연막 및 제 3 절연막이 가지는 제 2 개구부와, 제 1 개구부를 통하여, 산화물 반도체막과 전기적으로 접속되는 소스 전극과, 제 2 개구부를 통하여, 산화물 반도체막과 전기적으로 접속되는 드레인 전극을 가지고, 제 1 절연막은 산소를 가지고, 제 2 절연막은 수소를 가지고, 산화물 반도체막은 게이트 절연막과 접하는 제 1 영역과, 제 2 절연막과 접하는 제 2 영역을 가지고, 제 1 절연막은 제 1 영역과 중첩되는 제 3 영역과, 제 2 영역과 중첩되는 제 4 영역을 가지고, 제 4 영역은 제 3 영역보다 불순물 원소의 농도가 높은 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 다른 일양태는 트랜지스터를 가지는 반도체 장치이며, 트랜지스터는, 제 1 게이트 전극과, 제 1 게이트 전극 위의 제 1 절연막과, 제 1 절연막 위의 산화물 반도체막과, 산화물 반도체막 위의 게이트 절연막과, 게이트 절연막 위의 제 2 게이트 전극과, 산화물 반도체막 및 제 2 게이트 전극 위의 제 2 절연막과, 제 2 절연막 위의 제 3 절연막과, 제 2 절연막 및 제 3 절연막이 가지는 제 1 개구부와, 제 2 절연막 및 제 3 절연막이 가지는 제 2 개구부와, 제 1 절연막 및 게이트 절연막이 가지는 제 3 개구부와 제 1 개구부를 통하여, 산화물 반도체막과 전기적으로 접속되는 소스 전극과, 제 2 개구부를 통하여, 산화물 반도체막과 전기적으로 접속되는 드레인 전극을 가지고, 제 1 게이트 전극과 제 2 게이트 전극은 제 3 개구부를 통하여 전기적으로 접속되고, 제 1 절연막은 산소를 가지고, 제 2 절연막은 수소를 가지고, 산화물 반도체막은 게이트 절연막과 접하는 제 1 영역과, 제 2 절연막과 접하는 제 2 영역을 가지고, 제 1 절연막은 제 1 영역과 중첩되는 제 3 영역과, 제 2 영역과 중첩되는 제 4 영역을 가지고, 제 4 영역은 제 3 영역보다 불순물 원소의 농도가 높은 것을 특징으로 하는 반도체 장치이다.
또한, 상기 각 구성에 있어서, 불순물 원소는, 수소, 붕소, 탄소, 질소, 불소, 인, 유황, 또는 희가스 중 하나 이상을 가지면 바람직하다. 또한, 상기 각 구성에 있어서, 불순물 원소는 수소 또는 아르곤을 가지면 바람직하다.
또한, 상기 각 구성에 있어서, 제 1 영역은 제 2 영역보다 수소 농도가 낮은 부분을 가지면 바람직하다. 또한, 상기 각 구성에서, 제 1 영역은 제 2 영역보다 결정성이 높은 영역을 가지면 바람직하다.
또한, 상기 각 구성에 있어서, 산화물 반도체막은 산소와 In과 Zn과 M(M은, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)을 가지면 바람직하다. 또한, 상기 각 구성에 있어서, 산화물 반도체막은 결정부를 포함하고, 결정부의 c축이 산화물 반도체막의 피형성면의 법선 벡터에 평행인 부분을 가지면 바람직하다.
또한, 본 발명의 다른 일양태는 상기 각 구성에 어느 하나에 기재된 반도체 장치와 표시 소자를 가지는 표시 장치이다. 또한, 본 발명의 다른 일양태는, 이 표시 장치와 터치 센서를 가지는 표시 모듈이다. 또한, 본 발명의 다른 일양태는 상기 각 구성에 어느 하나에 기재된 반도체 장치, 상기 표시 장치, 또는 상기 표시 모듈과 조작키 또는 배터리를 가지는 전자기기이다.
본 발명의 일양태에 의해, 산화물 반도체를 가지는 트랜지스터를 가지는 반도체 장치에 있어서, 전기 특성의 변동을 억제함과 동시에, 신뢰성을 향상시킬 수 있다. 또는, 본 발명의 일양태에 의해, 산화물 반도체를 가지는 플래너형의 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일양태에 의해, 산화물 반도체를 가지는 온 전류가 큰 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일양태에 의해, 산화물 반도체를 가지는 오프 전류가 작은 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일양태에 의해, 소비 전력이 저감된 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일양태에 의해, 산화물 반도체를 가지는 점유 면적이 작은 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일양태에 의해, 신규 반도체 장치를 제공할 수 있다.
또한, 이러한 효과의 기재는, 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일양태는, 반드시, 이러한 효과의 모두를 가질 필요는 없다. 또한 이것들 이외의 효과는, 명세서, 도면, 청구항 등의 기재로부터, 저절로 분명해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이것들 이외의 효과를 추출하는 것이 가능하다.
도 1은 반도체 장치의 일양태를 나타내는 상면도 및 단면도.
도 2는 반도체 장치의 일양태를 나타내는 단면도.
도 3은 반도체 장치의 일양태를 나타내는 단면도.
도 4는 산화물 반도체막 근방의 불순물 원소, 및 산소의 이동 경로를 설명하는 모델도.
도 5는 반도체 장치의 일양태를 나타내는 상면도 및 단면도.
도 6은 반도체 장치의 일양태를 나타내는 단면도, 및 밴드 구조의 일양태를 나타내는 도면.
도 7은 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 8은 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 9는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 10은 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 11은 CAAC-OS의 단면에 있어서의 Cs 보정 고분해능 TEM상, 및 CAAC-OS의 단면 모식도.
도 12는 CAAC-OS의 평면에 있어서의 Cs 보정 고분해능 TEM상.
도 13은 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하는 도면.
도 14는 CAAC-OS의 전자 회절 패턴을 나타내는 도면.
도 15는 CAAC-OS의 성막 모델을 설명하는 모식도, 펠릿 및 CAAC-OS의 단면도.
도 16은 nc-OS의 성막 모델을 설명하는 모식도, 및 펠릿을 나타내는 도면.
도 17은 펠릿을 설명하는 도면.
도 18은 피형성면에 있어서 펠릿에 가해지는 힘을 설명하는 도면.
도 19는 피형성면에 있어서의 펠릿의 움직임을 설명하는 도면.
도 20은 InGaZnO4의 결정을 설명하는 도면.
도 21은 원자가 충돌하기 전의 InGaZnO4의 구조 등을 설명하는 도면.
도 22는 원자가 충돌한 후의 InGaZnO4의 구조 등을 설명하는 도면.
도 23은 원자가 충돌한 후의 원자의 궤적을 설명하는 도면.
도 24는 CAAC-OS 및 타겟의 단면 HAADF-STEM상.
도 25는 저항률의 온도 의존성을 설명하는 도면.
도 26은 계산 모델을 설명하는 도면.
도 27은 초기 상태와 최종 상태를 설명하는 도면.
도 28은 활성화 장벽을 설명하는 도면.
도 29는 초기 상태와 최종 상태를 설명하는 도면.
도 30은 활성화 장벽을 설명하는 도면.
도 31은 VoH의 천이 레벨을 설명하는 도면.
도 32는 표시 장치의 일양태를 나타내는 상면도.
도 33은 표시 장치의 일양태를 나타내는 단면도.
도 34는 표시 장치의 일양태를 나타내는 단면도.
도 35는 표시 장치를 설명하는 블럭도 및 회로도.
도 36은 표시 모듈을 설명하는 도면.
도 37은 전자기기를 설명하는 도면.
도 38은 산화물 반도체막 내의 아르곤 농도를 설명하는 도면.
도 39는 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 나타내는 도면.
이하, 실시형태에 대하여 도면을 참조하면서 설명한다. 단, 실시형태는 많은 다른 양태로 실시할 수 있고, 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은, 이하의 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다.
또한, 도면에 있어서, 크기, 층의 두께, 또는 영역은 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타내는 형상 또는 값 등에 한정되지 않는다.
또한, 본 명세서에서 이용하는 「제 1」, 「제 2」, 「제 3」이라는 서수사는 구성 요소의 혼동을 피하기 위해서 붙인 것이고, 수적으로 한정하는 것이 아니라는 것을 부기한다.
또한, 본 명세서에 있어서, 「위에」, 「아래에」 등의 배치를 나타내는 어구는 구성들간의 위치 관계를, 도면을 참조하여 설명하기 위해서, 편의상 이용하고 있다. 또한, 구성들간의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화하는 것이다. 따라서, 명세서로 설명한 어구로 한정되지 않고, 상황에 따라 적절히 바꾸어 말할 수 있다.
또한, 본 명세서 등에 있어서, 트랜지스터는 게이트와, 드레인과, 소스를 포함하는 적어도 3개의 단자를 가지는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극)의 사이에 채널 영역을 가지고 있어, 드레인과 채널 영역과 소스를 통하여 전류를 흐르게 할 수 있는 것이다. 또한, 본 명세서 등에 있어서, 채널 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한, 소스나 드레인의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화되는 등의 경우에는 서로 바뀌는 경우가 있다. 이 때문에, 본 명세서 등에서는, 소스나 드레인이라는 용어는 서로 바꾸어 이용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서, 「전기적으로 접속」에는, 「어떠한 전기적 작용을 가지는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 가지는 것」은 접속 대상간에서의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한을 받지 않는다. 예를 들면, 「어떠한 전기적 작용을 가지는 것」에는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 외의 각종 기능을 가지는 소자 등이 포함된다.
또한, 명세서 등에 있어서, 「평행」은 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, 「대략 평행」은 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, 「수직」은 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한, 「대략 수직」은 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
(실시형태 1)
본 실시형태에서는, 트랜지스터를 가지는 반도체 장치, 및 상기 반도체 장치의 제작 방법의 일례에 대하여, 도 1 내지 도 10을 이용하여 설명한다.
<반도체 장치의 구성 1>
도 1의 (A), 도 1의 (B), 도 1의 (C)에, 트랜지스터를 가지는 반도체 장치의 일례를 나타낸다. 또한, 도 1의 (A), 도 1의 (B), 도 1의 (C)에 나타내는 트랜지스터는 탑 게이트 구조이다.
도 1의 (A)는 반도체 장치가 가지는 트랜지스터(100)의 상면도이며, 도 1의 (B)는 도 1의 (A)의 일점 쇄선 X1-X2간의 단면도이며, 도 1의 (C)는 도 1의 (A)의 일점 쇄선 Y1-Y2간의 단면도이다. 또한, 도 1의 (A)에서는, 명료화를 위해, 기판(102), 절연막(108), 절연막(112) 등을 생략하고 있다. 또한, 트랜지스터의 상면도에서는, 이후의 도면에서도 도 1의 (A)와 마찬가지로, 구성 요소의 일부를 생략하여 도시하는 경우가 있다. 또한, 일점 쇄선 X1-X2 방향을 채널 길이 방향, 일점 쇄선 Y1-Y2 방향을 채널 폭 방향이라고 칭하는 경우가 있다.
도 1의 (A), 도 1의 (B), 도 1의 (C)에 나타내는 트랜지스터(100)는, 기판(102) 위에 형성된 절연막(108)(제 1 절연막이라고도 함)과, 절연막(108) 위의 산화물 반도체막(110)과, 산화물 반도체막(110) 위의 절연막(112)과, 절연막(112)을 사이에 끼우고 산화물 반도체막(110)과 중첩되는 도전막(114)과, 산화물 반도체막(110), 절연막(112), 및 도전막(114)을 덮는 절연막(118)(제 2 절연막이라고도 함)과, 절연막(118) 위의 절연막(120)(제 3 절연막이라고도 함)과, 절연막(118) 및 절연막(120)에 형성되는 개구부(140a)(제 1 개구부라고도 함)를 통하여, 산화물 반도체막(110)에 전기적으로 접속되는 도전막(122a)과, 절연막(118) 및 절연막(120)에 형성되는 개구부(140b)(제 2 개구부라고도 함)를 통하여, 산화물 반도체막(110)에 전기적으로 접속되는 도전막(122b)을 가진다. 또한, 트랜지스터(100) 위에는 절연막(120), 및 도전막(122a, 122b)을 덮는 절연막(128)을 형성해도 좋다.
또한, 트랜지스터(100)에 있어서, 절연막(108)은 절연막(108a)과, 절연막(108a) 위의 절연막(108b)을 가진다. 또한, 산화물 반도체막(110)은 채널 영역(110a)(제 1 영역이라고도 함)과, 채널 영역(110a)을 사이에 끼우는 한쌍의 저저항 영역(110b, 110c)(제 2 영역이라고도 함)을 가진다. 또한, 채널 영역(110a)은 절연막(112)과 접하고, 저저항 영역(110b, 110c)은 절연막(118)과 접한다. 또한, 도전막(114)은 도전막(114a)과, 도전막(114a) 위의 도전막(114b)을 가진다.
또한, 절연막(112)은 게이트 절연막으로서의 기능을 가지고, 도전막(114)은 게이트 전극으로서의 기능을 가진다. 또한, 도전막(122a)은 소스 전극 및 드레인 전극의 한쪽의 전극으로서의 기능을 가지고, 도전막(122b)은 소스 전극 및 드레인 전극의 다른 한쪽의 전극으로서의 기능을 가진다.
또한, 트랜지스터(100)에 있어서, 절연막(108)은 산소를 가지고, 산화물 반도체막(110)에 산소를 공급하는 기능을 가진다. 절연막(108)으로부터 공급되는 산소에 의해, 산화물 반도체막(110)에 형성될 수 있는 산소 결손을 보충할 수 있다. 또한, 절연막(118)은 수소를 가지고, 산화물 반도체막(110)에 수소를 공급하는 기능을 가진다.
산화물 반도체막(110)에 있어서, 저저항 영역(110b, 110c)은 산소 결손을 형성하는 원소를 가진다. 이하, 산소 결손을 형성하는 원소를 불순물 원소로서 설명한다. 불순물 원소의 대표예로서는, 수소, 붕소, 탄소, 질소, 불소, 인, 유황, 염소, 희가스 원소 등이 있다. 희가스 원소의 대표예로서는, 헬륨, 네온, 아르곤, 크립톤, 및 크세논이 있다.
불순물 원소가 산화물 반도체막에 첨가되면, 산화물 반도체막 내의 금속 원소 및 산소의 결합이 절단되어, 산소 결손이 형성된다. 또는, 불순물 원소가 산화물 반도체막에 첨가되면, 산화물 반도체막 내의 금속 원소와 결합하고 있던 산소가 불순물 원소와 결합하고, 금속 원소로부터 산소가 이탈되어 산소 결손이 형성된다. 이 결과, 산화물 반도체막에서 캐리어 밀도가 증가되어, 도전성이 높아진다.
여기서, 산화물 반도체막(110) 근방의 확대도를 도 2의 (A), 도 2의 (B), 및 도 3에 나타낸다. 또한, 도 2의 (A), 도 2의 (B), 및 도 3에서는, 앞서 설명한 기능과 같은 기능을 가지는 경우에는, 해치 패턴을 동일하게 하고, 특히 부호를 붙이지 않는 경우가 있다.
산화물 반도체막(110)의 채널 길이 방향의 단면 형상에서, 산화물 반도체막의 캐리어 밀도가 증가되어 도전성이 높아지는 영역(이하, 저저항 영역이라고 함)이 형성된다. 또한, 산화물 반도체막(110) 내에 형성되는 저저항 영역은 도 2의 (A), 도 2의 (B), 및 도 3에 나타낸 바와 같이 복수의 구조가 있다. 또한, 도 2의 (A), 도 2의 (B), 및 도 3에 있어서, 채널 길이(L)는 한쌍의 저저항 영역에 끼워진 영역이다.
도 2의 (A)에 나타낸 바와 같이, 산화물 반도체막(110)은 도전막(114)과 중첩되는 영역에 형성되는 채널 영역(110a)과, 채널 영역(110a)을 끼우고 불순물 원소를 포함하는 영역, 즉 저저항 영역(110b, 110c)을 가진다. 또한, 도 2의 (A)에 나타낸 바와 같이, 채널 길이 방향의 단면 형상에 있어서, 채널 영역(110a) 및 저저항 영역(110b, 110c)의 경계가 절연막(112)을 사이에 끼우고 도전막(114a)의 하단부와 일치 또는 대략 일치하고 있다. 즉, 상면 형상에서, 채널 영역(110a) 및 저저항 영역(110b, 110c)의 경계가 도전막(114a)의 하단부와 일치 또는 대략 일치하고 있다.
또는, 도 2의 (B)에 나타낸 바와 같이, 채널 길이 방향의 단면 형상에 있어서, 저저항 영역(110b, 110c)은 절연막(112)을 사이에 끼우고, 도전막(114)과 중첩되는 영역을 가진다. 이 영역은 오버랩 영역으로서 기능한다. 채널 길이 방향에서의 오버랩 영역의 길이를 Lov로 나타낸다. Lov는 채널 길이(L)의 20% 미만, 또는 10% 미만, 또는 5% 미만, 또는 2% 미만이다.
또는, 도 3에 나타낸 바와 같이, 채널 길이 방향의 단면 형상에 있어서, 산화물 반도체막(110)은 채널 영역(110a)과 저저항 영역(110b)의 사이에 저저항 영역(110d)을 가지고, 채널 영역(110a)과 저저항 영역(110c)의 사이에 저저항 영역(110e)을 가진다. 저저항 영역(110d, 110e)은 저저항 영역(110b, 110c)보다 불순물 원소의 농도가 낮고, 저항률이 높다. 여기에서, 저저항 영역(110d, 110e)은 절연막(112)과 중첩되지만, 절연막(112) 및 도전막(114)과 중첩되어도 좋다. 또한, 도 3에서, 저저항 영역(110d, 110e)을 Ldd로서 나타낸다.
도 3에 나타낸 바와 같이, 산화물 반도체막(110)이 저저항 영역(110b, 110c)보다 불순물 원소의 농도가 낮고, 저저항 영역(110b, 110c)보다 저항률이 높은 저저항 영역(110d, 110e)을 가짐으로써, 드레인 영역의 전계 완화가 가능하다. 그 때문에, 드레인 영역의 전계에 기인한 트랜지스터의 문턱 전압의 변동을 저감할 수 있다.
또한, 도 3에 나타내는 구조에서는, 도전막(114a, 114b)의 형상이 도 1에 나타내는 트랜지스터(100)가 가지는 도전막(114a, 114b)의 형상과 다르다. 도 3에 나타내는 구조에서는, 도전막(114a)의 하단부가 도전막(114b)의 하단부보다 외측에 위치한다. 또한, 도전막(114b)은 테이퍼 형상이어도 좋다. 즉, 도전막(114a) 및 도전막(114b)이 접하는 면과, 도전막(114b)의 측면이 이루는 각도(θ)가 90° 미만, 10° 이상 85° 이하, 또는 15° 이상 85° 이하, 또는 30° 이상 85° 이하, 또는 45° 이상 85° 이하, 또는 60° 이상 85° 이하여도 좋다. 각도(θ)를 90° 미만, 10° 이상 85° 이하, 또는 15° 이상 85° 이하, 또는 30° 이상 85° 이하, 또는 45° 이상 85° 이하, 또는 60° 이상 85° 이하로 함으로써, 도전막(114b)의 측면에서의 절연막(118)의 피복성을 높일 수 있다.
도 3에 나타내는 도전막(114)의 구조로 함으로써, 산화물 반도체막(110) 내에 불순물 원소의 농도가 다른 저저항 영역을 형성할 수 있다. 구체적으로는, 도전막(114)을 마스크로서 산화물 반도체막(110) 내에 불순물 원소를 도입하는 경우, 도전막(114b)으로부터 돌출된 영역의 도전막(114a), 및 도전막(114b)으로부터 돌출된 영역의 도전막(114a)의 하방의 절연막(112)을 통과하여 산화물 반도체막(110) 내에 불순물 원소를 도입함으로써 저저항 영역(110d, 110e)을 형성할 수 있다.
또한, 산화물 반도체막(110)은 절연막(112) 및 도전막(114)과 중첩되지 않는 영역의 막 두께가 절연막(112) 및 도전막(114)과 중첩되는 영역의 막 두께보다 얇은 영역을 가진다. 이 얇은 영역은 절연막(112) 및 도전막(114)과 중첩되는 영역의 산화물 반도체막의 막 두께보다 얇고, 이 얇은 영역의 두께는 0.1 nm 이상 5 nm 이하이다.
또한, 산화물 반도체막(110) 내의 저저항 영역(110b, 110c)은 소스 영역 및 드레인 영역으로서 기능한다. 또한, 저저항 영역(110b, 110c) 및 저저항 영역(110d, 110e)에는 불순물 원소가 포함된다.
불순물 원소가 희가스 원소이며, 산화물 반도체막(110)이 스퍼터링법으로 형성되는 경우, 채널 영역(110a) 및 저저항 영역(110b, 110c, 110d, 110e)은 각각 희가스 원소를 포함한다. 또한 채널 영역(110a)과 비교하여, 저저항 영역(110b, 110c)이 희가스 원소의 농도가 높다. 또한, 저저항 영역(110d, 110e)와 비교하여, 저저항 영역(110b, 110c)이 희가스 원소의 농도가 높다.
이것은, 산화물 반도체막(110)이 스퍼터링법으로 형성되는 경우, 스퍼터링 가스로서 희가스를 이용하는 경우가 있기 때문에, 산화물 반도체막(110)에 희가스가 포함되는 것, 및 저저항 영역(110b, 110c)에 있어서, 산소 결손을 형성하기 위해, 의도적으로 희가스가 첨가되는 것이 원인이다. 또한, 저저항 영역(110b, 110c, 110d, 110e)에는 채널 영역(110a)과 다른 희가스 원소가 첨가되어 있어도 좋다.
여기서, 산화물 반도체막에 희가스 원소로서, 아르곤을 첨가하는 경우의 산화물 반도체막 내의 불순물 원소의 농도에 대하여 평가를 행하였다. 도 38을 이용하여 산화물 반도체막 내의 불순물 원소의 농도에 대하여 설명한다.
도 38은 2차 이온 질량 분석법(SIMS:Secondary Ion Mass Spectrometry)에 의한 산화물 반도체막 내의 아르곤 농도를 나타내는 도면이다. SIMS 분석에 이용한 시료로서는, 유리 기판(602) 위에 산화물 반도체막(604)을 형성했다.
또한, 산화물 반도체막(604)으로서는, 스퍼터링 장치를 이용하여 스퍼터링 장치의 체임버 내에 유량 200sccm의 산소 가스를 도입하고, 스퍼터링 장치의 체임버 내에 배치된 In:Ga:Zn=1:1:1.2[원자%]의 금속 산화물 스퍼터링 타겟에 2.5kW 전력을 공급하여 형성했다. 또한 상기 금속 산화물 스퍼터링 타겟으로 인가하는 전원으로서는 AC 전원을 이용했다. 또한, 산화물 반도체막(604)의 막 두께는 100 nm로 했다. 또한 산화물 반도체막(604) 형성 방법으로서는, 상술한 바와 같이, 성막 가스를 산소 가스만으로 하고, 성막 가스에 아르곤을 이용하지 않는 형성 방법으로 했다.
다음에, 산화물 반도체막(604)이 형성된 기판의 열처리를 행하였다. 이 열처리로서는, 질소 분위기 하에서 450℃ 1시간의 열처리를 행하고, 다음에 질소와 산소의 혼합 가스 분위기 하에서 450℃ 1시간의 열처리를 행하였다.
그 후, 산화물 반도체막(604) 내에 불순물 원소를 첨가하지 않는 시료 A-1과, 산화물 반도체막(604) 내에 불순물 원소를 첨가하는 시료 A-2 및 시료 A-3을 제작했다. 불순물 원소를 첨가하는 시료 A-2로서는, 산화물 반도체막(604) 위로부터, 이온 도핑 장치를 이용하여, 가속 전압을 10kV로 하고, 도즈량을 1.0×1015ions/cm2가 되도록 조정하여 산화물 반도체막(604) 내에 아르곤을 첨가했다. 또한, 불순물 원소를 첨가하는 시료 A-3으로서는, 산화물 반도체막(604) 위로부터, 이온 도핑 장치를 이용하여, 가속 전압을 30kV로 하고, 도즈량을 1.0×1015ions/cm2가 되도록 조정하여 산화물 반도체막(604) 내에 아르곤을 첨가했다.
또한, 도 38에 나타내는 그래프에서는, 산화물 반도체막(604) 위에 보호막(606)이 형성되어 있다. 보호막(606)은 산화물 반도체막(604)을 SIMS 분석할 때에 산화물 반도체막(604) 위에 형성된다. 또한, SIMS 분석으로서는, 유리 기판측으로부터 분석하는 방법, 소위 SSDP-SIMS법(Substrate Side Depth Profile Secondary Ion Mass Spectrometry)을 이용했다. 또한, SIMS 분석 장치에서의 아르곤의 검출 하한으로서는, 대체로 2.0×1019atoms/cm3 이다. 또한, 도 38에서, 횡축이 깊이(nm)를, 종축이 아르곤 농도(atoms/cm3)를, 각각 나타낸다. 또한 SIMS 분석의 1차 이온종에는 세슘 일차 이온(Cs+)을 이용했다.
도 38에 나타내는 결과로부터, 불순물 원소를 첨가하지 않는 시료 A-1로서는, 산화물 반도체막(604) 내의 아르곤 농도로서는, 대체로 검출 하한 레벨의 함유량이었다. 한편, 불순물 원소를 첨가하는 시료 A-2 및 시료 A-3으로서는, 산화물 반도체막(604) 내의 아르곤 농도가 깊이 25 nm 이상 50 nm 이하의 범위에서, 2.0×1019atoms/cm3~2.0×1021atoms/cm3까지 포함되어 있는 것이 확인된다. 또한, 시료 A-2와 시료 A-3을 비교한 경우, 가속 전압이 높은 시료 A-3이 산화물 반도체막(604) 내의 깊게 아르곤이 첨가되어 있다. 이 결과는, 산화물 반도체막의 하지에까지 아르곤을 첨가할 수 있는 것을 시사하고 있다. 예를 들면, 산화물 반도체막(604)의 막 두께를 50 nm 이하로 한 경우, 산화물 반도체막(604)의 하지까지 아르곤이 첨가된다.
이상과 같이, 산화물 반도체막(604)에 불순물 원소를 첨가함으로써, 산화물 반도체막(604) 내의 불순물 농도, 여기에서는 아르곤 농도가 높은 영역을 가지는 것을 확인할 수 있었다.
또한, 불순물 원소가 수소, 붕소, 탄소, 질소, 불소, 인, 유황, 또는, 염소인 경우, 저저항 영역(110b, 110c, 110d, 110e)은 상기의 불순물 원소를 가진다. 이 때문에, 채널 영역(110a)과 비교하여, 저저항 영역(110b, 110c, 110d, 110e)이 상기의 불순물 원소의 농도가 높다. 또한, 저저항 영역(110b, 110c, 110d, 110e)에 있어서, 2차 이온 질량 분석법에 의해 얻어지는 불순물 원소의 농도는, 5×1018atoms/cm3 이상 1×1022atoms/cm3 이하, 또는 1×1019atoms/cm3 이상 1×1021atoms/cm3 이하, 또는 5×1019atoms/cm3 이상 5×1020atoms/cm3 이하로 할 수 있다.
또한, 불순물 원소가 수소인 경우, 채널 영역(110a)과 비교하여, 저저항 영역(110b, 110c, 110d, 110e)이 수소의 농도가 높다. 또한, 저저항 영역(110b, 110c, 110d, 110e)에 있어서, 2차 이온 질량 분석법에 의해 얻어지는 수소의 농도는 8×1019atoms/cm3 이상, 또는 1×1020atoms/cm3 이상, 또는 5×1020atoms/cm3 이상으로 할 수 있다.
저저항 영역(110b, 110c, 110d, 110e)은 불순물 원소를 가지기 때문에, 산소 결손이 증가되어, 캐리어 밀도가 증가된다. 이 결과, 저저항 영역(110b, 110c, 110d, 110e)은 도전성이 높아진다.
또한 불순물 원소가 수소, 붕소, 탄소, 질소, 불소, 인, 유황, 또는 염소 중 하나 이상과, 희가스 중 하나 이상의 경우여도 좋다. 이 경우, 저저항 영역(110b, 110c, 110d, 110e)에 있어서, 희가스에 의해 형성된 산소 결손과, 첨가된 수소, 붕소, 탄소, 질소, 불소, 인, 유황, 또는 염소 중 하나 이상과의 상호 작용에 의해, 저저항 영역(110b, 110c, 110d, 110e)은 도전성이 더욱 높아지는 경우가 있다.
불순물 원소의 첨가에 의해 산소 결손이 형성된 산화물 반도체에 수소를 첨가하면, 산소 결손 사이트에 수소가 들어가 전도대 근방에 도너 준위가 형성된다. 이 결과, 산화물 반도체는 도전성이 높아져 도전체화한다. 도전체화된 산화물 반도체를 산화물 도전체라고 할 수 있다. 일반적으로, 산화물 반도체는 에너지 갭이 크기 때문에, 가시광에 대하여 투광성을 가진다. 한편, 산화물 도전체는 전도대 근방에 도너 준위를 가지는 산화물 반도체이다. 따라서, 이 도너 준위에 의한 흡수의 영향은 작고, 가시광에 대하여 산화물 반도체와 동일한 정도의 투광성을 가진다.
여기서, 산화물 도전체로 형성되는 막(이하, 산화물 도전체막이라고 함)에 있어서의, 저항률의 온도 의존성에 대하여, 도 25를 이용하여 설명한다.
여기에서는, 산화물 도전체막을 가지는 시료를 제작했다. 산화물 도전체막으로서는, 산화물 반도체막이 질화 실리콘막에 접함으로써 형성된 산화물 도전체막(OC_SiNx), 도핑 장치에 있어서 산화물 반도체막에 아르곤이 첨가되고, 또한 질화 실리콘막과 접함으로써 형성된 산화물 도전체막(OC_Ar dope+SiNx), 또는 플라즈마 처리 장치에 있어서 산화물 반도체막이 아르곤 플라즈마에 노출되고, 또한 질화 실리콘막과 접함으로써 형성된 산화물 도전체막(OC_Ar plasma+SiNx)을 제작했다. 또한 질화 실리콘막은 수소를 포함한다.
산화물 도전체막(OC_SiNx)을 포함한 시료의 제작 방법을 이하에 나타낸다. 유리 기판 위에, 두께 400 nm의 산화 질화 실리콘막을 플라즈마 CVD법에 의해 형성한 후, 산소 플라즈마에 노출하여, 산소 이온을 산화 질화 실리콘막에 첨가함으로써, 가열에 의해 산소를 방출하는 산화 질화 실리콘막을 형성했다. 다음에, 가열에 의해 산소를 방출하는 산화 질화 실리콘막 위에, 원자수비가 In:Ga:Zn=1:1:1.2인 스퍼터링 타겟을 이용한 스퍼터링법에 의해, 두께 100 nm의 In-Ga-Zn 산화물막을 형성하고, 450℃의 질소 분위기에서 가열 처리한 후, 450℃의 질소 및 산소의 혼합 가스 분위기에서 가열 처리했다. 다음에, PECVD법으로 두께 100 nm의 질화 실리콘막을 형성했다. 다음에, 350℃의 질소 및 산소의 혼합 가스 분위기에서 가열 처리했다.
산화물 도전체막(OC_Ar dope+SiNx)을 포함한 시료의 제작 방법을 이하에 나타낸다. 유리 기판 위에, 두께 400 nm의 산화 질화 실리콘막을 PECVD법에 의해 형성한 후, 산소 플라즈마에 노출하여, 산소 이온을 산화 질화 실리콘막에 첨가함으로써, 가열에 의해 산소를 방출하는 산화 질화 실리콘막을 형성했다. 다음에, 가열에 의해 산소를 방출하는 산화 질화 실리콘막 위에, 원자수비가 In:Ga:Zn=1:1:1.2인 스퍼터링 타겟을 이용한 스퍼터링법에 의해, 두께 100 nm의 In-Ga-Zn 산화물막을 형성해, 450℃의 질소 분위기에서 가열 처리한 후, 450℃의 질소 및 산소의 혼합 가스 분위기에서 가열 처리했다. 다음에, 도핑 장치를 이용해, In-Ga-Zn 산화물막에, 가속 전압을 10kV로 하고, 도즈량이 5×1014ions/cm2의 아르곤을 첨가해, In-Ga-Zn 산화물막에 산소 결손을 형성했다. 다음에, PECVD법으로, 두께 100 nm의 질화 실리콘막을 형성했다. 다음에, 350℃의 질소 및 산소의 혼합 가스 분위기에서 가열 처리했다.
산화물 도전체막(OC_Ar plasma+SiNx)을 포함한 시료의 제작 방법을 이하에 나타낸다. 유리 기판 위에, 두께 400 nm의 산화 질화 실리콘막을 PECVD법에 의해 형성한 후, 산소 플라즈마에 노출함으로써, 가열에 의해 산소를 방출하는 산화 질화 실리콘막을 형성했다. 다음에, 가열에 의해 산소를 방출하는 산화 질화 실리콘막 위에, 원자수비가 In:Ga:Zn=1:1:1.2인 스퍼터링 타겟을 이용한 스퍼터링법에 의해, 두께 100 nm의 In-Ga-Zn 산화물막을 형성하고, 450℃의 질소 분위기에서 가열 처리한 후, 450℃의 질소 및 산소의 혼합 가스 분위기에서 가열 처리했다. 다음에, 플라즈마 처리 장치에서, 아르곤 플라즈마를 발생시켜, 가속시킨 아르곤 이온을 In-Ga-Zn 산화물막에 충돌시킴으로써 산소 결손을 형성했다. 다음에, PECVD법으로, 두께 100 nm의 질화 실리콘막을 형성했다. 다음에, 350℃의 질소 및 산소의 혼합 가스 분위기에서 가열 처리했다.
다음에, 각 시료의 저항률을 측정한 결과를 도 25에 나타낸다. 여기서, 저항률의 측정은 4단자의 van-der-Pauw법으로 행하였다. 도 25에 있어서, 횡축은 측정 온도를 나타내고, 종축은 저항률을 나타낸다. 또한, 산화물 도전체막(OC_SiNx)의 측정 결과를 사각표로 나타내고, 산화물 도전체막(OC_Ar dope+SiNx)의 측정 결과를 동그라미표로 나타내고, 산화물 도전체막(OC_Ar plasma+SiNx)의 측정 결과를 삼각표로 나타낸다.
또한, 도시하지 않았지만, 질화 실리콘막과 접하지 않는 산화물 반도체막은 저항률이 높고, 저항률의 측정이 곤란했다. 이 때문에, 산화물 도전체막은 산화물 반도체막보다 저항률이 낮은 것을 알 수 있다.
도 25로부터 알 수 있듯이, 산화물 도전체막(OC_Ar dope+SiNx) 및 산화물 도전체막(OC_Ar plasma+SiNx)이 산소 결손 및 수소를 포함한 경우, 저항률의 변동이 작다. 대표적으로는, 80K 이상 290K 이하에서 저항률의 변동률은 ±20% 미만이다. 또는, 150K 이상 250K 이하에서 저항률의 변동률은 ±10% 미만이다. 즉, 산화물 도전체는 축퇴 반도체이며, 전도대단과 페르미 준위가 일치 또는 대략 일치하고 있다고 추정된다. 이 때문에, 산화물 도전체막을 트랜지스터의 소스 영역 및 드레인 영역으로서 이용함으로써, 산화물 도전체막과 소스 전극 및 드레인 전극으로서 기능하는 도전막과의 접촉이 오믹(ohmic) 접촉이 되어, 산화물 도전체막과 소스 전극 및 드레인 전극으로서 기능하는 도전막과의 접촉 저항을 저감할 수 있다. 또한, 산화물 도전체의 저항률은 온도 의존성이 낮기 때문에, 산화물 도전체막과 소스 전극 및 드레인 전극으로서 기능하는 도전막과의 접촉 저항의 변동량이 적고, 신뢰성이 높은 트랜지스터를 제작할 수 있다.
산화물 도전체막은 축퇴 반도체이며, 전도대단과 페르미 준위가 일치 또는 대략 일치하고 있다고 추정된다. 이 때문에, 산화물 도전체막과 소스 전극 및 드레인 전극으로서 기능하는 도전막과의 접촉은 오믹 접촉이며, 산화물 도전체막과 소스 전극 및 드레인 전극으로서 기능하는 도전막과의 접촉 저항을 저감할 수 있다.
이상과 같이, 산화물 반도체막(110) 내에 형성하는 저저항 영역에 대하여 설명했지만, 이 저저항 영역은 산화물 반도체막(110) 내의 산소 결손이 산소에 의해 보충됨으로써, 캐리어 밀도가 감소되어 저항이 증가하는 경우가 있다.
구체적으로는, 산화물 반도체막(110)의 하방에는, 절연막(108)이 위치한다. 절연막(108)은 산소를 가지고, 산화물 반도체막(110)에 산소를 공급하는 기능을 가지기 때문에, 산화물 반도체막(110)의 채널 영역(110a) 내의 산소 결손에 산소를 공급함과 동시에, 산화물 반도체막(110)의 저저항 영역(110b, 110c, 110d, 110e)에도 산소를 공급하는 기능을 가진다.
따라서, 산화물 반도체막(110)의 저저항 영역(110b, 110c, 110d, 110e)에 산소 결손을 형성해도, 절연막(108)으로부터 공급되는 산소에 의해, 산소 결손이 보충되는 경우가 있다. 여기서, 산화물 반도체막(110) 근방의 불순물 원소, 및 산소의 이동 경로의 모델도를 도 4에 나타낸다. 또한, 도 4는 도 2의 (A)에 나타내는 영역(190)의 단면도의 모델도에 상당한다.
도 4의 (A)에 나타내는 실선의 화살표는 절연막(108b)으로부터 공급되는 산소(191)를 나타내고 있고, 파선의 화살표는 절연막(118)으로부터 공급되는 수소(192)를 나타내고 있다.
도 4의 (A)에 나타낸 바와 같이, 절연막(108b)이 균일하게 산화물 반도체막(110)에 산소를 공급할 수 있는 기능을 가지고 있는 경우, 채널 영역(110a)과, 저저항 영역(110b)에 산소(191)가 공급된다. 또한, 저저항 영역(110b)은 절연막(118)으로부터 수소(192)가 공급된다. 따라서, 절연막(118)과 접하는 저저항 영역(110b)의 표면 근방에서는, 산화물 반도체막(110) 내의 산소 결손과 수소가 결합되어, 캐리어 밀도가 증가한다. 한편, 절연막(108b)과 접하는 저저항 영역(110b)의 저면 근방에서는, 산화물 반도체막(110) 내의 산소 결손이 산소와 결합되고, 이 산소 결손이 보충되어 캐리어 밀도가 감소한다.
저저항 영역(110b) 내의 캐리어 밀도가 감소함으로써, 저저항 영역(110b)의 저항이 증가하게 되고, 소스 전극 및 드레인 전극으로서 기능하는 도전막과의 접촉 저항이 증가하게 된다.
따라서, 본 발명의 일양태에서는, 절연막(108b) 내에 불순물 원소를 도입하여, 저저항 영역(110b) 내에 공급하는 산소의 방출량을 저감시킨다. 또는, 본 발명의 일양태에서는, 절연막(108b) 내에 불순물 원소를 도입하여, 저저항 영역(110b) 내에 공급되는 산소와, 절연막(108b) 내에 도입한 불순물 원소를 저저항 영역(110b) 내에 동시에 공급함으로써, 저저항 영역(110b) 내의 산소 결손에 산소가 보충되는 것을 억제한다.
구체적으로는, 도 4의 (B)에 나타낸 바와 같이, 절연막(108b) 내에 영역(193)(제 3 영역이라고도 함)과 영역(194)(제 4 영역이라고도 함)을 형성한다. 영역(194)은 영역(193)보다 불순물 농도가 높다. 절연막(108b)이 영역(194)을 가짐으로써, 영역(194)으로부터 방출되는 산소(191)의 양이 감소된다. 또는, 절연막(108b)이 영역(194)을 가짐으로써, 영역(194)으로부터 산소(191)와 불순물 원소(195)를 저저항 영역(110b) 내에 동시에 공급한다. 또한 도 4의 (B)에서, 불순물 원소(195)를 실선의 흰색 화살표로 나타내었다.
또한, 영역(194)의 형성 방법으로서는, 예를 들면, 도전막(114)을 형성한 후에, 저저항 영역(110b)을 통하여, 절연막(108b) 내에 불순물 원소를 도입함으로써 형성할 수 있다. 절연막(108b) 내에 불순물 원소를 도입하는 방법으로서는, 예를 들면, 이온 도핑법, 이온 주입법, 플라즈마 처리법 등이 있다. 또한, 절연막(108b) 내에 도입하는 불순물 원소는, 수소, 붕소, 탄소, 질소, 불소, 인, 유황, 또는 희가스 중 하나 이상을 가진다. 또한 절연막(108b) 내에 도입하는 불순물 원소로서는, 특히 수소 및/또는 아르곤이 바람직하다.
본 실시형태에 나타내는 트랜지스터(100)는 채널 영역(110a)이 소스 영역 및 드레인 영역으로서 기능하는 저저항 영역(110b)과 저저항 영역(110c)에 끼워지는 구조이다. 따라서, 트랜지스터(100)는 온 전류가 크고, 전계 효과 이동도가 높다. 또한, 트랜지스터(100)에서, 도전막(114)을 마스크로 하여 불순물 원소가 산화물 반도체막(110)에 첨가된다. 즉, 자기 정렬 방식으로 저저항 영역을 형성할 수 있다.
또한, 트랜지스터(100)는 게이트 전극으로서 기능하는 도전막(114)과, 소스 전극 및 드레인 전극으로서 기능하는 도전막(122a, 122b)이 중첩되지 않는 구성이다. 따라서, 도전막(114)과, 도전막(122a, 122b) 사이의 기생 용량을 저감할 수 있다. 이 결과, 기판(102)으로서 대면적 기판을 이용한 경우, 도전막(114)과, 도전막(122a) 및 도전막(122b)에 있어서의 신호 지연을 저감할 수 있다.
또한, 트랜지스터(100)는 절연막(108) 내에 불순물 원소의 농도가 다른 2개의 영역을 형성함으로써, 채널 영역(110a)과, 저저항 영역(110b, 110c)에 공급되는 산소의 방출량을 다르게 할 수 있다. 또는, 절연막(108) 내에 불순물 원소의 농도가 다른 2개의 영역을 형성함으로써, 채널 영역(110a)과, 저저항 영역(110b, 110c)에 공급되는 불순물 원소의 방출량을 다르게 할 수 있다. 이 결과, 저저항 영역(110b, 110c)의 저항 증가를 억제할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
다음에, 도 1의 (A), 도 1의 (B), 도 1의 (C)에 나타내는 반도체 장치의 그 외의 구성의 상세한 사항에 대하여 설명한다.
기판(102)으로서는, 다양한 기판을 이용할 수 있고, 특정의 것으로 한정되지 않는다. 기판의 일례로서는, 반도체 기판(예를 들면 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스 스틸 기판, 스테인리스 포일을 가지는 기판, 텅스텐 기판, 텅스텐 포일을 가지는 기판, 가요성 기판, 접착 필름, 섬유상의 재료를 포함한 종이, 또는 기재 필름 등이 있다. 유리 기판의 일례로서는, 바륨 붕규산 유리, 알루미노 붕규산 유리, 또는 소다 라임 유리 등이 있다. 가요성 기판, 접착 필름, 기재 필름 등의 일례로서는, 이하의 것을 들 수 있다. 예를 들면, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르설폰(PES)으로 대표되는 플라스틱이 있다. 또는, 일례로서는, 아크릴 등의 합성 수지 등이 있다. 또는, 일례로서는, 폴리프로필렌, 폴리에스테르, 폴리 불화 비닐, 또는 폴리 염화 비닐 등이 있다. 또는, 일례로서는, 폴리아미드, 폴리이미드, 아라미드, 에폭시, 무기 증착 필름, 또는 종이류 등이 있다. 특히, 반도체 기판, 단결정 기판, 또는 SOI 기판 등을 이용하여 트랜지스터를 제조함으로써, 특성, 사이즈, 또는 형상 등의 편차가 적고, 전류 능력이 높고, 사이즈가 작은 트랜지스터를 제조할 수 있다. 이러한 트랜지스터에 의해 회로를 구성하면, 회로의 저소비 전력화, 또는 회로의 고집적화를 도모할 수 있다.
또한, 기판(102)으로서 가요성 기판을 이용하여 가요성 기판 위에 직접, 트랜지스터를 형성해도 좋다. 또는, 기판(102)과 트랜지스터의 사이에 박리층을 형성해도 좋다. 박리층은 그 위에 반도체 장치를 일부 혹은 전부 완성시킨 후, 기판(102)으로부터 분리하여, 다른 기판에 전재하는데 이용할 수 있다. 그때, 트랜지스터를 내열성이 뒤떨어지는 기판이나 가요성의 기판에도 전재할 수 있다. 또한, 상술한 박리층에는, 예를 들면, 텅스텐막과 산화 실리콘막과의 무기막의 적층 구조의 구성, 또는 기판 위에 폴리이미드 등의 유기 수지막이 형성된 구성 등을 이용할 수 있다.
트랜지스터가 전재되는 기판의 일례로서는, 상술한 트랜지스터를 형성할 수 있는 기판에 더하여, 종이 기판, 셀로판 기판, 아라미드 필름 기판, 폴리이미드 필름 기판, 석재 기판, 목재 기판, 천 기판(천연 섬유(견, 면, 마), 합성 섬유(나일론, 폴리우레탄, 폴리에스테르) 혹은 재생 섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스테르) 등을 포함함), 피혁 기판, 또는 고무 기판 등이 있다. 이러한 기판을 이용함으로써, 특성이 좋은 트랜지스터의 형성, 소비 전력이 작은 트랜지스터의 형성, 고내구성 장치의 제조, 내열성의 부여, 경량화, 또는 박형화를 도모할 수 있다.
절연막(108)으로서는, 스퍼터링법, CVD법, 증착법, 펄스 레이저 퇴적(PLD)법, 인쇄법, 도포법 등을 적절히 이용하여 형성할 수 있다. 또한, 절연막(108)으로서는, 예를 들면, 산화물 절연막 또는 질화물 절연막을 단층 또는 적층하여 형성할 수 있다. 또한, 산화물 반도체막(110)과의 계면 특성을 향상시키기 위해, 절연막(108)에 있어서 적어도 산화물 반도체막(110)과 접하는 영역은 산화물 절연막으로 형성하는 것이 바람직하다. 또한, 절연막(108)으로서 가열에 의해 산소를 방출하는 산화물 절연막을 이용함으로써, 가열 처리에 의해 절연막(108)에 포함되는 산소를 산화물 반도체막(110)에 이동시킬 수 있다.
절연막(108)의 두께는 50 nm 이상, 또는 100 nm 이상 3000 nm 이하, 또는 200 nm 이상 1000 nm 이하로 할 수 있다. 절연막(108)을 두껍게 함으로써, 절연막(108)의 산소 방출량을 증가시킬 수 있음과 동시에, 절연막(108)과 산화물 반도체막(110)과의 계면에서의 계면 준위, 및 산화물 반도체막(110)의 채널 영역(110a)에 포함되는 산소 결손을 저감할 수 있다.
절연막(108)으로서, 예를 들면 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn 산화물 등을 이용하면 좋고, 단층 또는 적층으로 형성할 수 있다. 본 실시형태에서는, 절연막(108a)으로서 질화 실리콘막을 이용하고, 절연막(108b)으로서 산화 질화 실리콘막을 이용한다. 절연막(108)을 절연막(108a)과 절연막(108b)과의 적층 구조로 하여, 절연막(108a)에 질화 실리콘막을 이용하고, 절연막(108b)에 산화 질화 실리콘막을 이용함으로써, 산화물 반도체막(110) 내에 효율적으로 산소를 도입할 수 있다.
산화물 반도체막(110)은, 대표적으로는, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은, Mg, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf) 등의 금속 산화물로 형성된다. 또한, 산화물 반도체막(110)은 투광성을 가진다.
또한, 산화물 반도체막(110)이 In-M-Zn 산화물인 경우, In과 M의 원자수 비율은, In 및 M의 합을 100 atomic%로 했을 때 In이 25 atomic% 이상, M이 75 atomic% 미만, 또는 In이 34 atomic% 이상, M이 66 atomic% 미만으로 한다.
산화물 반도체막(110)은 에너지 갭이 2eV 이상, 또는 2.5eV 이상, 또는 3eV 이상이다.
산화물 반도체막(110)의 두께는 3 nm 이상 200 nm 이하, 또는 3 nm 이상 100 nm 이하, 또는 3 nm 이상 60 nm 이하로 할 수 있다.
산화물 반도체막(110)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위해 이용하는 스퍼터링 타겟의 금속 원소의 원자수비는, In≥M, Zn≥M을 만족하는 것이 바람직하다. 이러한 스퍼터링 타겟의 금속 원소의 원자수비로서 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:1.5, In:M:Zn=2:1:2.3, In:M:Zn=2:1:3, In:M:Zn=3:1:2 등이 바람직하다. 또한 성막되는 산화물 반도체막(110)의 원자수비는 각각, 오차로서 상기의 스퍼터링 타겟에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다.
또한, 산화물 반도체막(110)에서, 제 14족 원소의 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체막(110)에서 산소 결손이 증가되어 n형화하게 된다. 이 때문에, 산화물 반도체막(110), 특히 채널 영역(110a)에서, 실리콘이나 탄소의 농도(2차 이온 질량 분석법에 의해 얻어지는 농도)를 2×1018atoms/cm3 이하, 또는 2×1017atoms/cm3 이하로 할 수 있다. 이 결과, 트랜지스터는 문턱 전압이 플러스가 되는 전기 특성(노멀리-오프 특성이라고도 함)을 가진다.
또한, 산화물 반도체막(110), 특히 채널 영역(110a)에서, 2차 이온 질량 분석법에 의해 얻어지는 알칼리 금속 또는 알칼리 토류 금속의 농도를 1×1018atoms/cm3 이하, 또는 2×1016atoms/cm3 이하로 할 수 있다. 알칼리 금속 및 알칼리 토류 금속은 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있고, 트랜지스터의 오프 전류가 증대되는 경우가 있다. 이 때문에, 채널 영역(110a)의 알칼리 금속 또는 알칼리 토류 금속의 농도를 저감하는 것이 바람직하다. 이 결과, 트랜지스터는 문턱 전압이 플러스가 되는 전기 특성(노멀리-오프 특성이라고도 함)을 가진다.
또한, 산화물 반도체막(110), 특히 채널 영역(110a)에 질소가 포함되어 있으면, 캐리어인 전자가 발생하고, 캐리어 밀도가 증가되어, n형화가 되는 경우가 있다. 이 결과, 질소가 포함되어 있는 산화물 반도체막을 이용한 트랜지스터는 노멀리-온 특성이 되기 쉽다. 따라서, 상기 산화물 반도체막, 특히 채널 영역(110a)에 있어서, 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들면, 2차 이온 질량 분석법에 의해 얻어지는 질소 농도를 5×1018atoms/cm3 이하로 할 수 있다.
산화물 반도체막(110), 특히 채널 영역(110a)에 있어서, 불순물 원소를 저감함으로써, 산화물 반도체막의 캐리어 밀도를 저감할 수 있다. 이 때문에, 산화물 반도체막(110), 특히 채널 영역(110a)에 있어서는, 캐리어 밀도를 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더욱 바람직하게는 1×1010/cm3 미만이며, 1×10-9/cm3 이상으로 할 수 있다.
산화물 반도체막(110)으로서 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체막을 이용함으로써, 더욱 뛰어난 전기 특성을 가지는 트랜지스터를 제작할 수 있다. 여기에서는, 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있는 경우가 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 문턱 전압이 플러스가 되는 전기 특성(노멀리-오프 특성이라고도 함.)이 되기 쉽다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 전류가 현저하게 작고, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V에서 10V의 범위에서, 오프 전류가 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 되는 경우가 있다.
또한, 산화물 반도체막(110)은 예를 들면 비단결정 구조여도 좋다. 비단결정 구조는, 예를 들면, 후술하는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 후술하는 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에 있어서, 비정질 구조는 가장 결함 준위 밀도가 높고, CAAC-OS는 가장 결함 준위 밀도가 낮다.
또한, 산화물 반도체막(110)이 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역의 2종 이상을 가지는 혼합막이어도 좋다. 혼합막은 예를 들면, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역을 가지는 단층 구조인 경우가 있다. 또한, 혼합막은 예를 들면, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상이 적층된 구조인 경우가 있다.
또한, 산화물 반도체막(110)에 있어서, 채널 영역(110a)과 저저항 영역(110b, 110c, 110d, 110e)의 결정성이 다른 경우가 있다. 구체적으로는, 산화물 반도체막(110)에 있어서, 저저항 영역(110b, 110c, 110d, 110e)보다 채널 영역(110a)이 결정성이 높다. 이것은 저저항 영역(110b, 110c, 110d, 110e)에 불순물 원소가 첨가되었을 때에, 저저항 영역(110b, 110c, 110d, 110e)에 손상을 입게 되어, 결정성이 저하되기 때문이다.
절연막(112)은 산화물 절연막 또는 질화물 절연막을 단층 또는 적층하여 형성할 수 있다. 또한 산화물 반도체막(110)과의 계면 특성을 향상시키기 위해, 절연막(112)에서 적어도 산화물 반도체막(110)과 접하는 영역은 산화물 절연막을 이용하여 형성하는 것이 바람직하다. 절연막(112)으로서 예를 들면 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn 산화물 등을 이용하면 좋고, 단층 또는 적층으로 형성할 수 있다.
또한, 절연막(112)으로서, 산소, 수소, 물 등의 블로킹 효과를 가지는 절연막을 형성함으로써, 산화물 반도체막(110)으로부터 산소의 외부로의 확산과, 외부로부터 산화물 반도체막(110)으로의 수소, 물 등의 침입을 막을 수 있다. 산소, 수소, 물 등의 블로킹 효과를 가지는 절연막으로서는, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등이 있다.
또한, 절연막(112)으로서 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 이용함으로써 트랜지스터의 게이트 누설 전류를 저감할 수 있다.
또한, 절연막(112)으로서 가열에 의해 산소를 방출하는 산화물 절연막을 이용함으로써, 가열 처리에 의해 절연막(112)에 포함되는 산소를, 산화물 반도체막(110)에 이동시킬 수 있다.
절연막(112)의 두께는 5 nm 이상 400 nm 이하, 또는 5 nm 이상 300 nm 이하, 또는 10 nm 이상 250 nm 이하로 할 수 있다.
도전막(114), 및 도전막(122a, 122b)으로서는, 스퍼터링법, 진공 증착법, 펄스 레이저 퇴적(PLD)법, 열 CVD법 등을 이용하여 형성할 수 있다. 또한, 도전막(114), 및 도전막(122a, 122b)으로서는, 예를 들면, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 니켈, 철, 코발트, 텅스텐으로부터 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 이용하여 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나 또는 복수로부터 선택된 금속 원소를 이용해도 좋다. 또한, 도전막(114), 및 도전막(122a, 122b)은 단층 구조여도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 포함한 알루미늄막의 단층 구조, 망간을 포함한 구리막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 2층 구조, 질화 티탄막 위에 티탄막을 적층하는 2층 구조, 질화 티탄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 망간을 포함한 구리막 위에 구리막을 적층하는 2층 구조, 티탄막과 그 티탄막 위에 알루미늄막을 적층하고, 또한 그 위에 티탄막을 형성하는 3층 구조, 망간을 포함한 구리막 위에 구리막을 적층하고, 또한 그 위에 망간을 포함한 구리막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 하나 또는 복수를 조합한 합금막, 혹은 질화막을 이용해도 좋다.
또한, 도전막(114), 및 도전막(122a, 122b)은, 인듐 주석 산화물(Indium Tin Oxide, ITO라고도 함), 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티탄을 포함한 인듐 산화물, 산화 티탄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 포함한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 적용할 수 있다. 또한, 상기 투광성을 가지는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수 있다.
도전막(114), 및 도전막(122a, 122b)의 두께는 30 nm 이상 500 nm 이하, 또는 100 nm 이상 400 nm 이하로 할 수 있다.
절연막(118)은 수소를 가진다. 이 수소를 가지는 절연막(118)으로서는, 예를 들면, 질화물 절연막을 들 수 있다. 이 질화물 절연막으로서는, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등을 이용하여 형성할 수 있다. 절연막(118)에 포함되는 수소 농도는 1×1022atoms/cm3 이상이면 바람직하다. 또한, 절연막(118)은 산화물 반도체막(110)의 저저항 영역과 접한다. 따라서, 산화물 반도체막(110)에 있어서, 절연막(118)에 포함되는 수소가 산화물 반도체막(110)의 저저항 영역으로 확산함으로써, 채널 영역과 비교하여 저저항 영역이 수소 농도가 높다.
절연막(120)은 산화물 절연막 또는 질화물 절연막을 단층 또는 적층하여 형성할 수 있다. 절연막(120)으로서 예를 들면 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn 산화물 등을 이용하면 좋고, 단층 또는 적층으로 형성할 수 있다.
절연막(128)은 외부로부터의 수소, 물 등의 배리어막으로서 기능하는 막인 것이 바람직하다. 절연막(128)으로서, 예를 들면, 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄 등을 이용하면 좋고, 단층 또는 적층으로 형성할 수 있다.
절연막(118), 절연막(120), 및 절연막(128)의 두께는 각각, 30 nm 이상 500 nm 이하, 또는 100 nm 이상 400 nm 이하로 할 수 있다.
<반도체 장치의 구성 2>
다음에, 도 1의 (A), 도 1의 (B), 도 1의 (C)에 나타내는 반도체 장치의 다른 구성에 대하여, 도 5 및 도 6을 이용하여 설명한다.
도 5의 (A)는 반도체 장치가 가지는 트랜지스터(100A)의 상면도이며, 도 5의 (B)는 도 5의 (A)의 일점 쇄선 X1-X2간의 단면도이며, 도 5의 (C)는 도 5의 (A)의 일점 쇄선 Y1-Y2간의 단면도이다.
도 5의 (A), 도 5의 (B), 도 5의 (C)에 나타내는 트랜지스터(100A)는 기판(102) 위에 형성된 절연막(104) 위의 도전막(106)과, 절연막(104) 및 도전막(106) 위의 절연막(108)(제 1 절연막이라고도 함)과, 절연막(108)을 사이에 끼우고 도전막(106)과 중첩되는 산화물 반도체막(110)과, 산화물 반도체막(110) 위의 절연막(112)과, 절연막(112)을 사이에 끼우고 산화물 반도체막(110)과 중첩되는 도전막(114)과, 산화물 반도체막(110), 절연막(112), 및 도전막(114)을 덮는 절연막(118)(제 2 절연막이라고도 함)과, 절연막(118) 위의 절연막(120)(제 3 절연막이라고도 함)과, 절연막(118) 및 절연막(120)에 형성되는 개구부(140a)(제 1 개구부라고도 함)를 통하여, 산화물 반도체막(110)에 전기적으로 접속되는 도전막(122a)과, 절연막(118) 및 절연막(120)에 형성되는 개구부(140b)(제 2 개구부라고도 함)를 통하여, 산화물 반도체막(110)에 전기적으로 접속되는 도전막(122b)을 가진다. 또한 트랜지스터(100A) 위에는, 절연막(120), 및 도전막(122a, 122b)을 덮는 절연막(128)을 형성해도 좋다.
또한, 트랜지스터(100A)에 있어서, 절연막(108)은 절연막(108a)과, 절연막(108a) 위의 절연막(108b)을 가진다. 또한, 산화물 반도체막(110)은 채널 영역(110a)(제 1 영역이라고도 함)과, 채널 영역(110a)을 끼우는 한쌍의 저저항 영역(110b, 110c)(제 2 영역이라고도 함)을 가진다. 또한, 채널 영역(110a)은 절연막(112)과 접하고, 저저항 영역(110b, 110c)은 절연막(118)과 접한다. 또한, 도전막(114)은 도전막(114a)과, 도전막(114a) 위의 도전막(114b)을 가진다.
또한, 도전막(106)은 제 1 게이트 전극(보텀 게이트 전극이라고도 함)으로서의 기능을 가진다. 또한, 절연막(108)은 제 1 게이트 절연막으로서의 기능을 가진다. 또한, 도전막(114)은 제 2 게이트 전극(탑 게이트 전극이라고도 함)으로서의 기능을 가진다. 또한, 절연막(112)은 제 2 게이트 절연막으로서의 기능을 가진다. 또한, 도전막(122a)은 소스 전극 및 드레인 전극의 한쪽의 전극으로서의 기능을 가지고, 도전막(122b)은 소스 전극 및 드레인 전극의 다른 한쪽의 전극으로서의 기능을 가진다.
또한, 트랜지스터(100A)에 있어서, 절연막(108)은 산소를 가지고, 산화물 반도체막(110)에 산소를 공급하는 기능을 가진다. 절연막(108)으로부터 공급되는 산소에 의해, 산화물 반도체막(110)에 형성될 수 있는 산소 결손을 보충할 수 있다. 또한, 절연막(118)은 수소를 가지고, 산화물 반도체막(110)에 수소를 공급하는 기능을 가진다.
또한, 도 5의 (A), 도 5의 (B), 도 5의 (C)에 나타내는 트랜지스터(100A)는 먼저 설명한 트랜지스터(100)와 달리, 산화물 반도체막(110)의 상하에 게이트 전극으로서 기능하는 도전막을 가지는 구조이다. 트랜지스터(100A)에 나타낸 바와 같이, 본 발명의 일양태의 반도체 장치에는, 2개 이상의 게이트 전극을 형성해도 좋다.
또한, 도 5의 (C)에 나타낸 바와 같이, 제 2 게이트 전극으로서 기능하는 도전막(114)은 절연막(108) 및 절연막(112)에 형성되는 개구부(139)(제 3 개구부라고도 함)에 있어서, 제 1 게이트 전극으로서 기능하는 도전막(106)에 전기적으로 접속된다. 따라서, 도전막(114)과 도전막(106)에는 같은 전위가 부여된다. 또한, 개구부(139)를 형성하지 않고, 도전막(114)과 도전막(106)에 다른 전위를 부여해도 좋다.
또한, 도 5의 (C)에 나타낸 바와 같이, 산화물 반도체막(110)은 제 1 게이트 전극으로서 기능하는 도전막(106)과, 제 2 게이트 전극으로서 기능하는 도전막(114)의 각각과 대향하도록 위치하고, 2개의 게이트 전극으로서 기능하는 도전막에 끼워져 있다. 제 2 게이트 전극으로서 기능하는 도전막(114)의 채널 폭 방향의 길이는, 산화물 반도체막(110)의 채널 폭 방향의 길이보다 길고, 산화물 반도체막(110)의 채널 폭 방향 전체는 절연막(112)을 사이에 끼우고 도전막(114)에 덮여 있다. 또한, 제 2 게이트 전극으로서 기능하는 도전막(114)과 제 1 게이트 전극으로서 기능하는 도전막(106)은 절연막(108) 및 절연막(112)에 형성되는 개구부(139)에서 접속되기 때문에, 산화물 반도체막(110)의 채널 폭 방향의 측면의 한쪽은 절연막(112)을 사이에 끼우고 제 2 게이트 전극으로서 기능하는 도전막(114)과 대향하고 있다.
바꾸어 말하면, 트랜지스터(100A)의 채널 폭 방향에 있어서, 제 1 게이트 전극으로서 기능하는 도전막(106) 및 제 2 게이트 전극으로서 기능하는 도전막(114)은 제 1 게이트 절연막으로서 기능하는 절연막(108), 및 제 2 게이트 절연막으로서 기능하는 절연막(112)에 형성되는 개구부에서 접속함과 동시에, 제 1 게이트 절연막으로서 기능하는 절연막(108), 및 제 2 게이트 절연막으로서 기능하는 절연막(112)을 사이에 끼우고 산화물 반도체막(110)을 둘러싸는 구성이다.
이러한 구성을 가짐으로써, 트랜지스터(100A)에 포함되는 산화물 반도체막(110)을, 제 1 게이트 전극으로서 기능하는 도전막(106) 및 제 2 게이트 전극으로서 기능하는 도전막(114)의 전계에 의해 전기적으로 둘러쌀 수 있다. 트랜지스터(100A)와 같이, 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의해, 채널 영역이 형성되는 산화물 반도체막을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 surrounded channel(s-channel) 구조라고 부를 수 있다.
트랜지스터(100A)는 s-channel 구조를 가지기 때문에, 제 1 게이트 전극으로서 기능하는 도전막(106), 또는 제 2 게이트 전극으로서 기능하는 도전막(114)에 의해 채널을 유발시키기 위한 전계를 효과적으로 산화물 반도체막(110)에 인가할 수 있기 때문에, 트랜지스터(100A)의 전류 구동 능력이 향상되어, 높은 온 전류 특성을 얻을 수 있게 된다. 또한, 온 전류를 높게 할 수 있기 때문에, 트랜지스터(100A)를 미세화할 수 있게 된다. 또한, 트랜지스터(100A)는 산화물 반도체막(110)이 제 1 게이트 전극으로서 기능하는 도전막(106) 및 제 2 게이트 전극으로서 기능하는 도전막(114)에 의해 둘러싸인 구조를 가지기 때문에, 트랜지스터(100A)의 기계적 강도를 높일 수 있다.
또한, 트랜지스터(100A)의 채널 폭 방향에 있어서, 개구부(139)가 형성되어 있지 않은 산화물 반도체막(110)의 측면에, 개구부(139)와 다른 개구부를 형성해도 좋다.
절연막(104)으로서는, 앞에 기재의 절연막(108)과 같은 재료를 이용하여 형성할 수 있다. 또한, 도전막(106)으로서는, 앞에 기재의 도전막(114)과 같은 재료를 이용하여 형성할 수 있다. 또한, 트랜지스터(100A)에서는 절연막(104)을 형성하는 구성에 대하여 예시했지만, 이것으로 한정되지 않는다. 예를 들면, 절연막(104)을 형성하지 않는 구성으로 해도 좋다.
또한, 트랜지스터(100A)의 그 외의 구성은 앞서 설명한 트랜지스터(100)와 같고, 같은 효과를 나타낸다.
<반도체 장치의 구성 3>
도 6의 (A)에 나타내는 트랜지스터(100B)는 도 5의 (B)에 나타내는 트랜지스터(100A)와 산화물 반도체막(110)의 구조가 다르다. 구체적으로는, 트랜지스터(100B)가 가지는 산화물 반도체막(110)은 산화물 반도체막(110_1)과 산화물 반도체막(110_1)에 접하여 형성되는 산화물 반도체막(110_2)을 가진다. 즉, 산화물 반도체막(110)이 다층 구조이다.
또한, 도 6의 (A)에 나타내는 트랜지스터(100B)의 산화물 반도체막(110)은 앞서 설명한 저저항 영역을 가진다. 구체적으로는, 트랜지스터(100B)의 산화물 반도체막(110)은 채널 영역(110a_1)과, 채널 영역(110a_2)과, 저저항 영역(110b_1)과, 저저항 영역(110b_2)과, 저저항 영역(110c_1)과, 저저항 영역(110c_2)을 가진다.
<밴드 구조>
여기서, 도 6의(B)에, 트랜지스터(100B)의 채널 영역을 포함한 A-B 단면에서의 밴드 구조를 나타낸다. 또한, 산화물 반도체막(110_2)은 산화물 반도체막(110_1)보다 에너지 갭이 크다고 생각된다. 또한, 절연막(108a), 절연막(108b), 및 절연막(112)은 산화물 반도체막(110_1) 및 산화물 반도체막(110_2)보다 에너지 갭이 크다고 생각된다. 또한, 산화물 반도체막(110_1), 산화물 반도체막(110_2), 절연막(108a), 절연막(108b), 및 절연막(112)의 페르미 준위(Ef라고 표기함)는 각각의 진성 페르미 준위(Ei라고 표기함)의 위치로 한다. 또한, 도전막(106) 및 도전막(114)의 일함수는 이 페르미 준위와 같은 위치로 한다.
게이트 전압을 트랜지스터의 문턱 전압 이상으로 했을 때, 산화물 반도체막(110_1)과 산화물 반도체막(110_2) 사이의 전도대 하단의 에너지 차에 의해, 전자는 산화물 반도체막(110_1)을 우선적으로 흐른다. 즉 산화물 반도체막(110_1)에 전자가 매립된다고 추정할 수 있다. 또한, 전도대 하단의 에너지를 Ec라고 표기하고, 원자가전자대 상단의 에너지를 Ev라고 표기한다.
따라서, 본 발명의 일양태에 따른 트랜지스터는, 전자의 매립에 의해 계면 산란의 영향이 저감되어 있다. 그 때문에, 본 발명의 일양태에 따른 트랜지스터는 채널 저항이 작다.
다음에, 도 6의 (C)에, 트랜지스터의 소스 영역 또는 드레인 영역을 포함한 C-D 단면에서의 밴드 구조를 나타낸다. 또한 저저항 영역(110c_1) 및 저저항 영역(110c_2)은 축퇴 상태로 한다. 또한, 저저항 영역(110c_1)에서, 산화물 반도체막(110_1)의 페르미 준위는 전도대 하단의 에너지와 동일한 정도로 한다. 또한, 저저항 영역(110c_2)에서, 산화물 반도체막(110_2)의 페르미 준위는 전도대 하단의 에너지와 동일한 정도로 한다.
이 때, 소스 전극 또는 드레인 전극으로서의 기능을 가지는 도전막(122b)과, 저저항 영역(110c_2)은 에너지 장벽이 충분히 작기 때문에, 오믹 접촉이 된다. 또한, 저저항 영역(110c_2)과 저저항 영역(110c_1)은 오믹 접촉이 된다. 따라서, 도전막(122b)과, 산화물 반도체막(110_1) 및 산화물 반도체막(110_2) 사이에서, 전자의 수수가 순조롭게 행해지는 것을 알 수 있다.
또한 트랜지스터의 소스 전극 및 드레인 전극으로서 기능하는 도전막(122a)과 산화물 반도체막(110)의 저저항 영역(110b_1) 및 저저항 영역(110b_2)이 접촉하는 영역에서도, 도 6의 (C)와 같은 설명을 행할 수 있다.
이상에 나타낸 것처럼, 본 발명의 일양태에 따른 트랜지스터는, 소스 전극 및 드레인 전극과 채널 영역 사이의 전자의 수수가 순조롭게 행해지고, 또한 채널 저항이 작은 트랜지스터이다. 즉, 뛰어난 스위칭 특성을 가지는 트랜지스터인 것을 알 수 있다.
<반도체 장치의 제작 방법 1>
다음에, 도 1에 나타내는 트랜지스터(100)의 제작 방법의 일례에 대하여, 도 7 내지 도 10을 이용하여 설명한다. 또한 도 7 내지 도 10은 트랜지스터(100)의 제작 방법을 나타내는 단면도이다.
또한, 트랜지스터(100)를 구성하는 막(절연막, 산화물 반도체막, 도전막 등)은, 스퍼터링법, 화학 기상 퇴적(CVD)법, 진공 증착법, 펄스 레이저 퇴적(PLD)법을 이용하여 형성할 수 있다. 혹은, 도포법이나 인쇄법으로 형성할 수 있다. 성막 방법으로서는, 스퍼터링법, 플라즈마 화학 기상 퇴적(PECVD)법이 대표적이지만, 열 CVD법이어도 좋다. 열 CVD법의 예로서 MOCVD(유기 금속 화학 퇴적)법이나 ALD(원자층 성막)법을 사용해도 좋다.
열 CVD법은 체임버 내를 대기압 또는 감압 하로 하고, 원료 가스와 산화제를 동시에 체임버 내에 보내고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막을 행한다. 이와 같이, 열 CVD법은 플라즈마를 발생시키지 않는 성막 방법이기 때문에, 플라즈마 대미지에 의해 결함이 생성되는 일이 없다는 이점을 가진다.
또한, ALD법은 체임버 내를 대기압 또는 감압 하로 하고, 반응을 위한 원료 가스가 순차로 체임버에 도입되어, 그 가스 도입의 순서를 반복함으로써 성막을 행한다. 예를 들면, 각각의 스위칭 밸브(고속 밸브라고도 부름)를 전환하여 2종류 이상의 원료 가스를 순차로 체임버에 공급하고, 복수종의 원료 가스가 섞이지 않도록 제 1 원료 가스와 동시 또는 그 후에 불활성 가스(아르곤, 혹은 질소 등) 등을 도입하여, 제 2 원료 가스를 도입한다. 또한, 동시에 불활성 가스를 도입하는 경우에는, 불활성 가스는 캐리어 가스가 되고, 또한, 제 2 원료 가스의 도입시에도 동시에 불활성 가스를 도입해도 좋다. 또한, 불활성 가스를 도입하는 대신에 진공 배기에 의해 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입해도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 단원자층을 성막하고, 나중에 도입되는 제 2 원료 가스와 반응하여, 제 2 단원자층이 제 1 단원자층 위에 적층되어 박막이 형성된다.
이 가스 도입 순서를 제어하면서, 원하는 두께가 될 때까지 다수회 반복함으로써, 단차 피복성이 뛰어난 박막을 형성할 수 있다. 박막의 두께는 가스 도입 순서를 반복하는 횟수에 의해 조절할 수 있기 때문에, 정밀한 막두께 조절이 가능하고, 미세한 트랜지스터를 제작하는 경우에 적합하다.
우선, 기판(102) 위에 절연막(108)(절연막(108a) 및 절연막(108b))을 형성한다(도 7의 (A) 참조).
절연막(108)으로서는, 스퍼터링법, CVD법, 증착법, 펄스 레이저 퇴적(PLD)법, 인쇄법, 도포법 등을 적절히 이용하여 형성할 수 있다. 본 실시형태에서는, 절연막(108a)으로서 PECVD 장치를 이용하여 질화 실리콘막을 100 nm 형성한다. 또한, 절연막(108b)으로서 PECVD 장치를 이용하여 산화 질화 실리콘막을 400 nm 형성한다.
또한, 절연막(108b)을 형성한 후, 절연막(108b)에 산소를 첨가해도 좋다. 절연막(108b)에 첨가하는 산소로서는, 산소 라디칼, 산소 원자, 산소 원자 이온, 산소 분자 이온 등이 있다. 또한, 첨가 방법으로서는, 이온 도핑법, 이온 주입법, 플라즈마 처리법 등이 있다. 또한, 절연막 위에 산소의 이탈을 억제하는 막을 형성한 후, 이 막을 통하여 절연막(108b)에 산소를 첨가해도 좋다.
또한, PECVD 장치의 진공 배기된 처리실 내에 재치(載置)된 기판을 180℃ 이상 280℃ 이하, 또는 200℃ 이상 240℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 100Pa 이상 250Pa 이하, 또는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 형성되는 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 또는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건에 의해, 가열 처리에 의해 산소를 방출할 수 있는 산화 실리콘막 또는 산화 질화 실리콘막을 절연막(108b)으로서 형성할 수 있다.
여기에서는, 절연막(108b) 위에 산소의 이탈을 억제하는 막을 형성한 후, 이 막을 통하여 절연막(108b)에 산소를 첨가하는 방법을 설명한다.
우선, 절연막(108b) 위에, 산소의 이탈을 억제하는 막(141)을 형성한다(도 7의 (B) 참조).
다음에, 막(141)을 통하여 절연막(108b)에 산소(142)를 첨가한다(도 7의 (C) 참조).
산소의 이탈을 억제하는 막(141)으로서, 인듐, 아연, 갈륨, 주석, 알루미늄, 크롬, 탄탈, 티탄, 몰리브덴, 니켈, 철, 코발트, 텅스텐으로부터 선택된 금속 원소, 상술한 금속 원소를 성분으로 하는 합금, 상술한 금속 원소를 조합한 합금, 상술한 금속 원소를 가지는 금속 질화물, 상술한 금속 원소를 가지는 금속 산화물, 상술한 금속 원소를 가지는 금속 질화 산화물 등의 도전성을 가지는 재료를 이용하여 형성한다.
산소의 이탈을 억제하는 막(141)의 두께는 1 nm 이상 20 nm 이하, 또는 2 nm 이상 10 nm 이하로 할 수 있다.
막(141)을 통하여 절연막(108b)에 산소(142)를 첨가하는 방법으로서는, 이온 도핑법, 이온 주입법, 플라즈마 처리법 등이 있다. 절연막(108b) 위에 막(141)을 형성하여 산소를 첨가함으로써, 막(141)이 절연막(108b)으로부터 산소가 이탈하는 것을 억제하는 보호막으로서 기능한다. 이 때문에, 절연막(108b)에 의해 많은 산소를 첨가할 수 있다.
또한, 플라즈마 처리로 산소의 도입을 행하는 경우, 마이크로파로 산소를 여기하여, 고밀도인 산소 플라즈마를 발생시킴으로써, 절연막(108b)으로의 산소 도입량을 증가시킬 수 있다.
이 후, 막(141)을 제거한다(도 7의 (D) 참조).
또한, 막(141)의 제거 방법으로서는, 예를 들면, 습식 에칭법 및/또는 건식 에칭법을 이용한다. 또한, 성막 후에 충분히 산소가 첨가된 절연막(108b)을 형성할 수 있는 경우에는, 도 7의 (B), 및 도 7의 (C)에 나타내는 산소를 첨가하는 처리를 행하지 않아도 좋다.
다음에, 절연막(108b) 위에 산화물 반도체막을 형성하고, 이 산화물 반도체막을 원하는 형상으로 가공함으로써, 산화물 반도체막(110)을 형성한다. 이 후, 절연막(108b) 및 산화물 반도체막(110) 위에 절연막(112)을 형성한다(도 8의 (A) 참조).
산화물 반도체막(110)의 형성 방법에 대하여 이하에 설명한다. 절연막(108b) 위에 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어블레이션법, 열 CVD법 등에 의해 산화물 반도체막을 형성한다. 다음에, 산화물 반도체막 위에 리소그래피 공정에 의해 마스크를 형성한 후, 이 마스크를 이용하여 산화물 반도체막의 일부를 에칭함으로써, 도 8의 (A)에 나타낸 바와 같이, 산화물 반도체막(110)을 형성할 수 있다. 이 후, 마스크를 제거한다. 또한 산화물 반도체막(110)을 형성한 후, 가열 처리를 행하여도 좋다.
또한, 산화물 반도체막(110)으로서 인쇄법을 이용함으로써, 소자 분리된 산화물 반도체막(110)을 직접 형성할 수 있다.
스퍼터링법으로 산화물 반도체막을 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치는 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 이용할 수 있다. 또한 AC 전원 장치 또는 DC 전원 장치를 이용함으로써, CAAC-OS막을 형성할 수 있다. 또한, RF 전원 장치를 이용한 스퍼터링법으로 산화물 반도체막을 형성하는 것보다, AC 전원 장치 또는 DC 전원 장치를 이용한 스퍼터링법으로 산화물 반도체막을 형성한 것이 막 두께의 분포, 막 조성의 분포, 또는 결정성의 분포가 균일해지기 때문에 바람직하다.
산화물 반도체막을 형성하는 경우의 스퍼터링 가스는, 희가스(대표적으로는 아르곤), 산소, 희가스 및 산소의 혼합 가스를 적절히 이용한다. 또한 희가스 및 산소의 혼합 가스의 경우, 희가스에 대하여 산소의 가스비를 높이는 것이 바람직하다.
또한, 산화물 반도체막을 형성하는 경우의 스퍼터링 타겟은 형성하는 산화물 반도체막의 조성에 맞추어, 적절히 선택하면 좋다.
또한, 산화물 반도체막을 형성할 때에, 예를 들면, 스퍼터링법을 이용하는 경우, 기판 온도를 150℃ 이상 750℃ 이하, 또는 150℃ 이상 450℃ 이하, 또는 200℃ 이상 350℃ 이하로 하여 산화물 반도체막을 성막함으로써, CAAC-OS 막을 형성할 수 있다. 또한, 기판 온도를 25℃ 이상 150℃ 미만으로 함으로써, 미결정 산화물 반도체막을 형성할 수 있다.
또한, 후술하는 CAAC-OS막을 성막하기 위해, 이하의 조건을 적용하는 것이 바람직하다.
성막시의 불순물 혼입을 억제함으로써, 불순물에 의해 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들면, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소 및 질소 등)를 저감하면 좋다. 또한, 성막 가스 내의 불순물 농도를 저감하면 좋다. 구체적으로는, 노점이 -80℃ 이하, 또는 -100℃ 이하인 성막 가스를 이용한다.
또한, 성막 가스 내의 산소 비율을 높여, 전력을 최적화함으로써 성막시의 플라즈마 손상을 경감하면 바람직하다. 성막 가스 내의 산소 비율은 30 체적% 이상, 또는 100 체적%로 한다.
또한, 산화물 반도체막을 형성한 후, 가열 처리를 행하여, 산화물 반도체막의 탈수소화 또는 탈수화를 하여도 좋다. 가열 처리의 온도는, 대표적으로는, 150℃ 이상 기판 변형점 미만, 또는 250℃ 이상 450℃ 이하, 또는 300℃ 이상 450℃ 이하로 한다.
가열 처리는, 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스, 또는 질소를 포함한 불활성 가스 분위기에서 행한다. 또는, 불활성 가스 분위기에서 가열한 후, 산소 분위기에서 가열해도 좋다. 또한 상기 불활성 분위기 및 산소 분위기에 수소, 물 등이 포함되지 않는 것이 바람직하다. 처리 시간은 3분 이상 24시간 이하로 한다.
이 가열 처리는, 전기로, RTA 장치 등을 이용할 수 있다. RTA 장치를 이용함으로써, 단시간에 한하여, 기판의 변형점 이상의 온도로 열처리를 행할 수 있다. 따라서, 가열 처리 시간을 단축할 수 있다.
산화물 반도체막을 가열하면서 성막함으로써, 또한 산화물 반도체막을 형성한 후, 가열 처리를 행함으로써, 산화물 반도체막에서 2차 이온 질량 분석법에 의해 얻어지는 수소 농도를 5×1019atoms/cm3 이하, 또는 1×1019atoms/cm3 이하, 5×1018atoms/cm3 이하, 또는 1×1018atoms/cm3 이하, 또는 5×1017atoms/cm3 이하, 또는 1×1016atoms/cm3 이하로 할 수 있다.
ALD를 이용하는 성막 장치에 의해 산화물 반도체막, 예를 들면 InGaZnOX(X>0) 막을 성막하는 경우에는, In(CH3)3 가스와 O3 가스를 순차로 반복 도입하여 InO2층을 형성하고, 그 후, Ga(CH3)3 가스와 O3 가스를 동시에 도입하여 GaO층을 형성하고, 또한 그 후 Zn(CH3)2와 O3 가스를 동시에 도입하여 ZnO층을 형성한다. 또한 이러한 층의 순번은 이 예에 한정되지 않는다. 또한, 이러한 가스를 혼합하여 InGaO2층이나 InZnO2층, GaInO층, ZnInO층, GaZnO층 등의 혼합 화합물층을 형성해도 좋다. 또한 O3 가스 대신에 Ar 등의 불활성 가스로 버블링된 H2O 가스를 이용해도 좋지만, H를 포함하지 않는 O3가스를 이용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스를 이용해도 좋다. 또한, Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 이용해도 좋다. 또한, Zn(CH3)2 가스를 이용해도 좋다.
또한, 본 실시형태에서는, 산화물 반도체막(110)으로서 스퍼터링 장치를 이용하고, 스퍼터링 타겟으로서 In-Ga-Zn 금속 산화물(In:Ga:Zn=1:1:1.2[원자수비])를 이용하고, 막 두께 50 nm의 산화물 반도체막을 성막한 후, 가열 처리를 실시하여, 절연막(108b)에 포함되는 산소를 산화물 반도체막에 이동시킨다. 다음에, 상기 산화물 반도체막 위에 마스크를 형성하고, 산화물 반도체막의 일부를 선택적으로 에칭함으로써, 산화물 반도체막(110)을 형성한다.
또한, 가열 처리는 350℃ 보다 높고 650℃ 이하, 또는 450℃ 이상 600℃ 이하로 행함으로써, 후술하는 CAAC화율이 60% 이상 100% 미만, 또는 80% 이상 100% 미만, 또는 90% 이상 100% 미만, 또는 95% 이상 98% 이하인 산화물 반도체막을 얻을 수 있다. 또한, 수소, 물 등의 함유량이 저감된 산화물 반도체막을 얻을 수 있다. 즉, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체막을 형성할 수 있다.
절연막(112)은 절연막(108b)의 형성 방법을 적절히 이용할 수 있다. 절연막(112)으로서는, 산화 실리콘막 또는 산화 질화 실리콘막을, PECVD법을 이용하여 형성할 수 있다. 이 경우, 원료 가스로서는, 실리콘을 포함한 퇴적성 기체 및 산화성 기체를 이용하는 것이 바람직하다. 실리콘을 포함한 퇴적성 기체의 대표예로서는, 실란, 다이실란, 트라이실란, 불화 실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
또한, 절연막(112)으로서 퇴적성 기체에 대한 산화성 기체를 20배보다 크고 100배 미만, 또는 40배 이상 80배 이하로 하고, 처리실 내의 압력을 100Pa 미만, 또는 50Pa 이하로 하는 PECVD법을 이용함으로써, 결함량이 적은 산화 질화 실리콘막을 형성할 수 있다.
또한, 절연막(112)으로서, PECVD 장치의 진공 배기된 처리실 내에 재치된 기판을 280℃ 이상 400℃ 이하로 유지하고, 처리실에 원료 가스를 도입하고 처리실 내의 압력을 20Pa 이상 250Pa 이하, 더욱 바람직하게는 100Pa 이상 250Pa 이하로 하고, 처리실 내에 형성되는 전극에 고주파 전력을 공급하는 조건에 의해, 절연막(112)으로서 치밀한 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
또한, 마이크로파를 이용한 플라즈마 CVD법을 이용하여 절연막(112)을 형성할 수 있다. 마이크로파는 300MHz에서 300GHz의 주파수역을 가리킨다. 마이크로파에 있어서, 전자 온도가 낮고, 전자 에너지가 작다. 또한, 공급된 전력에 있어서, 전자의 가속에 이용되는 비율이 적고, 보다 많은 분자의 해리 및 전리에 이용될 수 있고, 밀도가 높은 플라즈마(고밀도 플라즈마)를 여기할 수 있다. 이 때문에, 피성막면 및 퇴적물로의 플라즈마 대미지가 적고, 결함이 적은 절연막(112)을 형성할 수 있다.
또한, 유기 실란 가스를 이용한 CVD법을 이용하여 절연막(112)을 형성할 수 있다. 유기 실란 가스로서는, 규산 에틸(TEOS : 화학식 Si(OC2H5)4), 테트라메틸실란(TMS : 화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸다이실라잔(HMDS), 트라이에톡시실란(SiH(OC2H5)3), 트라이스다이메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 이용할 수 있다. 유기 실란 가스를 이용한 CVD법을 이용함으로써, 피복성이 높은 절연막(112)을 형성할 수 있다.
또한, 절연막(112)으로서 산화 갈륨막을 형성하는 경우, MOCVD(Metal Organic Chemical Vapor Deposition)법을 이용하여 형성할 수 있다.
또한, 절연막(112)으로서 ALD법, 또는 MOCVD법 등의 열 CVD법을 이용하여, 산화 하프늄막을 형성하는 경우에는, 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄 알콕사이드나, 테트라키스 다이메틸아미드 하프늄(TDMAH) 등의 하프늄 아미드)를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종류의 가스를 이용한다. 또한 테트라키스 다이메틸아미드 하프늄의 화학식은 Hf[N(CH3)2]4이다. 또한, 다른 재료액으로서는, 테트라키스(에틸메틸아미드) 하프늄 등이 있다.
또한, 절연막(112)으로서 ALD법, 또는 MOCVD법 등의 열 CVD법을 이용하고, 산화 알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체 화합물을 포함한 액체(트라이메틸알루미늄(TMA) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 이용한다. 또한 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 또한, 다른 재료액으로서는, 트라이스(다이메틸아미드)알루미늄, 트라이이소부틸알루미늄, 알루미늄 트라이스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트) 등이 있다. 또한 ALD법으로 형성함으로써, 피복률이 높고, 막 두께가 얇은 절연막(112)을 형성할 수 있다.
또한, 절연막(112)으로서 ALD법, 또는 MOCVD법 등의 열 CVD법을 이용하여, 산화 실리콘막을 형성하는 경우에는, 헥사사이클로디실란을 피성막면에 흡착시켜, 흡착물에 포함되는 염소를 제거하고, 산화성 가스(O2, 일산화 이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
여기에서는, 절연막(112)으로서 PECVD 장치를 이용하여 두께 100 nm의 산화 질화 실리콘막을 형성한다.
다음에, 절연막(112) 위에 도전막(113)(도전막(113a) 및 도전막(113b))을 형성한다(도 8의 (B) 참조).
도전막(113)으로서는, 스퍼터링법, 진공 증착법, 펄스 레이저 퇴적(PLD)법, 열 CVD법 등을 이용하여 형성할 수 있다. 본 실시형태에서는, 도전막(113a)으로서 스퍼터링 장치를 이용하여 질화 탄탈막을 30 nm 형성한다. 또한, 도전막(113b)으로서 스퍼터링 장치를 이용하여 텅스텐막을 150 nm 형성한다. 또한, 도전막(113a)과 도전막(113b)을 진공 중에서 연속하여 형성하면, 도전막(106a)과 도전막(106b)의 계면의 불순물을 억제할 수 있기 때문에 적합하다.
또한, ALD를 이용하는 성막 장치에 의해 도전막(113b)으로서 텅스텐막을 성막할 수 있다. 이 경우에는, WF6 가스와 B2H6 가스를 순차로 반복 도입하여 초기 텅스텐막을 형성하고, 그 후, WF6 가스와 H2 가스를 동시에 도입하여 텅스텐막을 형성한다. 또한 B2H6 가스 대신에 SiH4 가스를 이용해도 좋다.
다음에, 도전막(113b) 위에 리소그래피 공정에 의해 마스크(145)를 형성한 후, 도전막(113b), 도전막(113a), 및 절연막(112)의 일부를 에칭한다(도 8의 (C) 참조).
도전막(113) 및 절연막(112)을 에칭하는 방법은 습식 에칭법 및/또는 건식 에칭법을 적절히 이용할 수 있다.
또한, 도전막(113) 및 절연막(112)의 에칭 공정에 있어서, 적어도 산화물 반도체막(110)의 일부를 노출시킨다. 또한, 산화물 반도체막(110)의 일부가 노출된 영역은 도전막(114) 및 절연막(112)의 에칭 공정에 의해, 도전막(114)과 중첩되는 산화물 반도체막(110)보다 막 두께가 얇아지는 경우가 있다. 또한, 도전막(113) 및 절연막(112)의 에칭 공정에 있어서, 하지막으로서 기능하는 절연막(108b)의 산화물 반도체막(110)으로부터 노출된 영역의 일부가 제거되어, 산화물 반도체막(110)과 중첩하는 영역의 막 두께보다 얇아지는 경우가 있다.
다음에, 절연막(108b), 산화물 반도체막(110), 및 마스크(145) 위로부터 불순물 원소(143)를 첨가한다(도 8의 (D) 참조).
불순물 원소(143)의 첨가 공정에 있어서, 도전막(114), 및 마스크(145)에 덮이지 않은 산화물 반도체막(110)에 불순물 원소가 첨가된다. 또한, 불순물 원소(143)의 첨가에 의해, 산화물 반도체막(110)에는 산소 결손이 형성된다. 또한, 불순물 원소(143)의 첨가 공정에 있어서, 산화물 반도체막(110)을 통하여, 절연막(108b)의 도전막(114) 및 절연막(112)과 중첩되지 않는 영역에 불순물 원소가 많은 영역이 형성된다.
불순물 원소(143)의 첨가 방법으로서는, 이온 도핑법, 이온 주입법, 플라즈마 처리법 등이 있다. 플라즈마 처리법의 경우, 첨가하는 불순물 원소를 포함한 가스 분위기에서 플라즈마를 발생시켜, 플라즈마 처리를 행함으로써, 불순물 원소를 첨가할 수 있다. 상기 플라즈마를 발생시키는 장치로서는, 드라이 에칭 장치, 애싱 장치, 플라즈마 CVD 장치, 고밀도 플라즈마 CVD 장치 등을 이용할 수 있다.
또한, 불순물 원소(143)의 원료 가스로서 B2H6, PH3, CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, H2 및 희가스 중 하나 이상을 이용할 수 있다. 또는, 희가스로 희석된 B2H6, PH3, N2, NH3, AlH3, AlCl3, F2, HF, 및 H2 중 하나 이상을 이용할 수 있다. 희가스로 희석된 B2H6, PH3, N2, NH3, AlH3, AlCl3, F2, HF, 및 H2 중 하나 이상을 이용하여 불순물 원소(143)를 산화물 반도체막(110)에 첨가함으로써, 희가스와, 수소, 붕소, 탄소, 질소, 불소, 인, 유황, 및 염소 중 하나 이상을 동시에 산화물 반도체막(110) 및 절연막(108b)에 첨가할 수 있다.
또는, 희가스를 산화물 반도체막(110) 및 절연막(108b)에 첨가한 후, B2H6, PH3, CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, 및 H2 중 하나 이상을 산화물 반도체막(110) 및 절연막(108b)에 첨가해도 좋다.
또는, B2H6, PH3, CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, 및 H2 중 하나 이상을 산화물 반도체막(110) 및 절연막(108b)에 첨가한 후, 희가스를 산화물 반도체막(110) 및 절연막(108b)에 첨가해도 좋다.
불순물 원소(143)의 첨가는, 가속 전압, 도즈량 등의 주입 조건을 적절히 설정해 제어하면 좋다. 예를 들면, 이온 주입법으로 아르곤의 첨가를 행하는 경우, 가속 전압 10kV 이상 100kV 이하, 도즈량은 1×1013ions/cm2 이상 1×1016ions/cm2 이하로 하면 좋고, 예를 들면, 1×1014ions/cm2로 하면 좋다. 또한, 이온 주입법으로 인 이온의 첨가를 행하는 경우, 가속 전압 30kV, 도즈량은 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하면 좋고, 예를 들면, 1×1015ions/cm2로 하면 좋다.
또한, 건식 에칭 장치를 이용하여, 불순물 원소(143)로서 아르곤의 첨가를 행하는 경우, 평행 평판의 캐소드 측에 기판을 설치하고, 기판측에 바이어스가 인가되도록 RF 전력을 공급하면 좋다. 이 RF 전력으로서는, 예를 들면, 전력 밀도를 0.1W/cm2 이상 2W/cm2 이하로 하면 좋다.
또한, 본 실시형태에 나타낸 바와 같이, 마스크(145)를 남긴 상태로, 불순물 원소(143)의 첨가를 행하면 적합하다. 마스크(145)를 남긴 상태로 불순물 원소(143)의 첨가를 행함으로써, 도전막(114)의 구성 원소가 절연막(112)의 측벽에 부착되는 것을 억제할 수 있다. 단, 불순물 원소(143)의 첨가 방법은 이것으로 한정되지 않고, 예를 들면, 마스크(145)를 제거한 후에, 도전막(114)을 마스크로 불순물 원소(143)의 첨가를 행하여도 좋다.
이 후, 가열 처리를 행하여, 산화물 반도체막(110)의 불순물 원소(143)가 첨가된 영역의 도전성을 더욱 높여도 좋다. 상기 가열 처리의 온도는, 대표적으로는, 150℃ 이상 기판 변형점 미만, 또는 250℃ 이상 450℃ 이하, 또는 300℃ 이상 450℃ 이하로 한다.
다음에, 마스크(145)를 제거한다. 또한, 산화물 반도체막(110)에는, 불순물 원소(143)의 첨가에 의해, 도전막(114) 및 절연막(112)과 중첩되는 채널 영역(110a)과 채널 영역(110a)을 사이에 끼우는 한쌍의 저저항 영역(110b, 110c)이 형성된다(도 9의 (A) 참조). 또한, 도시하지 않았지만, 저저항 영역(110b, 110c)에 접하는 절연막(108b)에 저저항 영역(110b, 110c)을 통하여 불순물 원소(143)가 첨가된다.
다음에, 절연막(108b), 산화물 반도체막(110), 및 도전막(114) 위에 절연막(118)을 형성하고, 절연막(118) 위에 절연막(120)을 형성한다(도 9의 (B) 참조).
절연막(118) 및 절연막(120)으로서는, 절연막(108a) 및 절연막(108b)의 형성 방법을 참작함으로써 형성할 수 있다.
본 실시형태에서는, 절연막(118)으로서는, PECVD 장치를 이용하여 질화 실리콘막을 100 nm 형성한다. 또한, 절연막(120)으로서는, PECVD 장치를 이용하여 산화 질화 실리콘막을 300 nm 형성한다.
절연막(118)으로서 질화 실리콘막을 이용함으로써, 이 질화 실리콘막 내의 수소가 산화물 반도체막(110) 내에 들어가, 절연막(118)에 접하는 산화물 반도체막(110), 보다 구체적으로는 저저항 영역(110b, 110c)의 캐리어 농도를 더욱 향상시킬 수 있다
다음에, 절연막(120) 위에 리소그래피 공정에 의해 마스크를 형성한 후, 절연막(120) 및 절연막(118)의 일부를 에칭하여, 산화물 반도체막(110)에 이르는 개구부(140a, 140b)를 형성한다(도 9의 (C) 참조).
절연막(120) 및 절연막(118)을 에칭하는 방법은 습식 에칭법 및/또는 건식 에칭법을 적절히 이용할 수 있다.
다음에, 개구부(140a, 140b)를 덮도록, 절연막(120) 위에 도전막(122)을 형성한다(도 9의 (D) 참조).
도전막(122)으로서는, 도전막(113)의 형성 방법을 적절히 이용할 수 있다. 여기에서는, 도전막(121a)으로서, 스퍼터링 장치를 이용하여 두께 50 nm의 텅스텐막을 형성한다. 또한, 도전막(121b)으로서는, 스퍼터링 장치를 이용하여 두께 200 nm의 구리막을 형성한다.
다음에, 도전막(122) 위에 리소그래피 공정에 의해 마스크를 형성한 후, 도전막(122)의 일부를 에칭하여, 도전막(122a, 122b)을 형성한다(도 10의 (A) 참조).
다음에, 절연막(120), 및 도전막(122a, 122b) 위에 절연막(128)을 형성한다(도 10의 (B) 참조).
절연막(128)으로서는, 절연막(108a)의 형성 방법을 참작함으로써 형성할 수 있다. 여기에서, 절연막(128)으로서는, PECVD 장치를 이용하여 두께 200 nm의 질화 실리콘막을 형성한다.
이상의 공정에 의해, 트랜지스터(100)를 제작할 수 있다.
<반도체 장치의 제작 방법 2>
다음에, 도 5에 나타내는 트랜지스터(100A)의 제작 방법의 일례에 대하여, 이하에 설명한다.
우선, 기판(102) 위에 절연막(104)을 형성한다. 다음에 절연막(104) 위에 도전막을 형성하고, 이 도전막을 원하는 형상으로 가공함으로써, 도전막(106)을 형성한다. 절연막(104)으로서는, PECVD 장치를 이용하여 두께 100 nm의 질화 실리콘막을 형성한다. 또한, 도전막(106)으로서는, 스퍼터링 장치를 이용하여 두께 200 nm의 텅스텐막을 형성한다. 다음에, 도 7의 (A) 내지 도 7의 (D), 및 도 8의 (A)에 나타내는 공정과 같은 공정을 행한다. 그 후, 절연막(112) 위에 리소그래피 공정에 의해 마스크를 형성한 후, 절연막(112)의 일부를 에칭하여 도전막(106)에 이르는 개구부(139)를 형성한다. 그 후의 공정에 대해서는, 도 8의 (B) 이후에 나타내는 공정과 같은 공정을 행함으로써, 도 5에 나타내는 트랜지스터(100A)를 제작할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법은, 다른 실시형태로 나타내는 구성, 방법과 적절히 조합하여 이용할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일양태의 반도체 장치가 가지는 산화물 반도체의 구성에 대하여 이하에 상세하게 설명한다.
우선, 이하에 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와 그 이외의 비단결정 산화물 반도체로 나눌 수 있다. 비단결정 산화물 반도체로서는, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline Oxide Semiconductor), 유사 비정질 산화물 반도체(a-like OS : amorphous likeOxide Semiconductor), 비정질 산화물 반도체 등이 있다.
또한 다른 관점에서, 산화물 반도체는 비정질 산화물 반도체와, 그 이외의 결정성 산화물 반도체로 나눌 수 있다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, nc-OS 등이 있다.
비정질 구조의 정의로서는, 일반적으로, 준(準)안정 상태로 고정화되어 있지 않는 것, 등방적이고 불균질 구조를 가지지 않는 것 등이 알려져 있다. 또한, 결합 각도가 유연하고, 단거리 질서성은 가지지만, 장거리 질서성을 가지지 않는 구조라고 바꿔 말할 수 있다.
반대로 말하면, 본질적으로 안정적인 산화물 반도체의 경우, 완전한 비정질(completely amorphous) 산화물 반도체라고 부를 수 없다. 또한, 등방적이지 않은(예를 들면, 미소한 영역에 있어서 주기 구조를 가지는) 산화물 반도체를 완전한 비정질 산화물 반도체라고 부를 수 없다. 단, a-like OS는 미소한 영역에 있어서 주기 구조를 가지지만, 보이드(void)를 가지고, 불안정한 구조이다. 따라서, 물성적으로는 비정질 산화물 반도체에 가깝다고 할 수 있다.
<CAAC-OS>
먼저, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향한 복수의 결정부(펠릿이라고도 함)를 가지는 산화물 반도체의 하나이다.
투과형 전자 현미경(TEM : Transmission Electron Microscope)에 의해, CAAC-OS의 명시야상과 회절 패턴과의 복합 해석상(고분해능 TEM상이라고도 함)을 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM상에서는 펠릿들간의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 명확하게 확인할 수 없다. 그 때문에, CAAC-OS는 결정립계에 기인한 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
이하에서는, TEM에 의해 관찰한 CAAC-OS에 대하여 설명한다. 도 11(A)에, 시료면과 대략 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM상을 나타낸다. 고분해능 TEM상의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 이용했다. 구면 수차 보정 기능을 이용한 고분해능 TEM상을 특히 Cs 보정 고분해능 TEM상이라고 부른다. Cs 보정 고분해능 TEM상의 취득은 예를 들면, 일본 전자 주식회사(JEOL Ltd.)제 원자 분해능 분석 전자 현미경 JEM-ARM200F 등에 의해 행할 수 있다.
도 11의 (A)의 영역(1)을 확대한 Cs 보정 고분해능 TEM상을 도 11의 (B)에 나타낸다. 도 11의 (B)로부터, 펠릿에서, 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층의 배열은 CAAC-OS의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영하고 있어, CAAC-OS의 피형성면 또는 상면과 평행이 된다.
도 11의 (B)에 나타낸 바와 같이, CAAC-OS는 특징적인 원자 배열을 가진다. 도 11의 (C)는 특징적인 원자 배열을 보조선으로 나타낸 것이다. 도 11의 (B) 및 도 11의 (C)로부터 펠릿 하나의 크기는 1 nm 이상 3 nm 이하 정도이며, 펠릿과 펠릿의 기울기에 의해 생기는 간극의 크기는 0.8 nm 정도인 것을 알 수 있다. 따라서, 펠릿을 나노 결정(nc : nanocrystal)이라고 부를 수 있다. 또한, CAAC-OS를, CANC(C-Axis Aligned nanocrystals)를 가지는 산화물 반도체라고 부를 수 있다.
여기서, Cs보정 고분해능 TEM상을 기초로, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 배치를 모식적으로 나타내면, 벽돌 또는 블록이 겹겹이 쌓인 것과 같은 구조가 된다(도 11의 (D) 참조). 도 11의 (C)에서 관찰된 펠릿과 펠릿과의 사이에 기울기가 생긴 개소는 도 11의 (D)에 나타내는 영역(5161)에 상당한다.
또한, 도 12의 (A)에, 시료면과 대략 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM상을 나타낸다. 도 12의 (A)의 영역(1), 영역(2), 및 영역(3)을 확대한 Cs 보정 고분해능 TEM상을, 각각 도 12의 (B), 도 12의 (C), 및 도 12의 (D)에 나타낸다. 도 12의 (B), 도 12의 (C), 및 도 12의 (D)로부터, 펠릿은 금속 원자가 삼각 형상, 사각 형상, 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 펠릿간에서, 금속 원자의 배열에 규칙성은 볼 수 없다.
다음에, X선 회절(XRD : X-Ray Diffraction)에 의해 해석한 CAAC-OS에 대하여 설명한다. 예를 들면, InGaZnO4의 결정을 가지는 CAAC-OS에 대하여, out-of-plane법에 의한 구조 해석을 행하면, 도 13의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되는 것으로부터, CAAC-OS의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
또한, CAAC-OS의 out-of-plane법에 의한 구조 해석에서는, 2θ가 31° 근방의 피크 외에 2θ가 36° 근방에서도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는 CAAC-OS 내의 일부에, c축 배향성을 가지지 않는 결정이 포함되는 것을 나타낸다. 더욱 바람직한 CAAC-OS는 out-of-plane법에 의한 구조 해석에서는, 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는다.
한편, CAAC-OS에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 구조 해석을 행하면 2θ가 56° 근방에 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. CAAC-OS의 경우는, 2θ가 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ스캔)을 행하여도, 도 13의 (B)에 나타낸 바와 같이 명료한 피크는 나타나지 않는다. 이것에 대하여, InGaZnO4의 단결정 산화물 반도체의 경우, 2θ를 56° 근방에 고정하여 φ스캔한 경우, 도 13의 (C)에 나타낸 바와 같이, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 이용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙하다는 것을 확인할 수 있다.
다음에, 전자 회절에 의해 해석한 CAAC-OS에 대하여 설명한다. 예를 들면, InGaZnO4의 결정을 가지는 CAAC-OS에 대하여, 시료면에 평행에 프로브 직경이 300 nm인 전자선을 입사시키면, 도 14의 (A)에 나타내는 바와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는, InGaZnO4 결정의 (009)면에 기인한 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 알 수 있다. 한편, 같은 시료에 대하여, 시료면에 수직으로 프로브 직경이 300 nm인 전자선을 입사시켰을 때의 회절 패턴을 도 14의 (B)에 나타낸다. 도 14의 (B)로부터, 링 형상의 회절 패턴이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 가지지 않는 것을 알 수 있다. 또한 도 14의 (B)에서의 제 1 링은 InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인한다고 생각된다. 또한, 도 14의 (B)에서의 제 2 링은 (110)면 등에 기인한다고 생각된다.
상술한 것처럼, CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의해 저하되는 경우가 있기 때문에, 반대로 말하면, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은 산화물 반도체의 주성분 이외의 원소로, 수소, 탄소, 실리콘, 천이 금속 원소 등이 있다. 예를 들면, 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 실리콘 등의 원소는 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 가지는 경우, 광이나 열 등에 의해 특성이 변동하는 경우가 있다. 예를 들면, 산화물 반도체에 포함되는 불순물은 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 또한, 산화물 반도체 내의 산소 결손은 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는, 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더욱 바람직하게는 1×1010/cm3 미만이며, 1×10-9/cm3 이상의 캐리어 밀도의 산화물 반도체로 할 수 있다. 그러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 부른다. CAAC-OS는 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 안정적인 특성을 가지는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음에, nc-OS에 대하여 설명한다.
nc-OS는 고분해능 TEM상에서, 결정부를 확인할 수 있는 영역과 명확한 결정부를 확인할 수 없는 영역을 가진다. nc-OS에 포함되는 결정부는 1 nm 이상 10 nm 이하, 또는 1 nm 이상 3 nm 이하의 크기인 것이 많다. 또한 결정부의 크기가 10 nm보다 크고 100 nm 이하인 산화물 반도체를 미결정 산화물 반도체라고 부르는 경우가 있다. nc-OS는 예를 들면, 고분해능 TEM상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한 나노 결정은 CAAC-OS에서의 펠릿과 기원을 같이할 가능성이 있다. 그 때문에, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
nc-OS는 미소한 영역(예를 들면, 1 nm 이상 10 nm 이하의 영역, 특히 1 nm 이상 3 nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한, nc-OS는 다른 펠릿간에 결정 방위에 규칙성을 볼 수 없다. 그 때문에, 막 전체에서 배향성을 볼 수 없다. 따라서, nc-OS는 분석 방법에 따라서는, a-like OS나 비정질 산화물 반도체와 구별되지 않는 경우가 있다. 예를 들면, nc-OS에 대하여, 펠릿보다 큰 직경의 X선을 이용한 경우, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크는 검출되지 않는다. 또한, nc-OS에 대하여, 펠릿보다 큰 프로브 직경(예를 들면, 50 nm 이상)의 전자선을 이용하는 전자 회절을 행하면, 할로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS에 대하여, 펠릿의 크기와 가깝거나 펠릿보다 작은 프로브 직경의 전자선을 이용하는 나노 빔 전자 회절을 행하면 스폿이 관측된다. 또한, nc-OS에 대하여 나노 빔 전자 회절을 행하면 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
이와 같이, 펠릿(나노 결정) 간에서는 결정 방위가 규칙성을 갖지 않기 때문에, nc-OS를, RANC(Random Aligned nanocrystals)를 가지는 산화물 반도체, 또는 NANC(Non-Aligned nanocrystals)를 가지는 산화물 반도체라고 부를 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 그 때문에, nc-OS는 a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮아진다. 단, nc-OS는 다른 펠릿간에서 결정 방위에 규칙성을 볼 수 없다. 그 때문에, nc-OS는 CAAC-OS와 비교하여 결함 준위 밀도가 높아진다.
<a-like OS>
a-like OS는 nc-OS와 비정질 산화물 반도체와의 사이의 구조를 가지는 산화물 반도체이다.
a-like OS는 고분해능 TEM상에 있어서 보이드가 관찰되는 경우가 있다. 또한, 고분해능 TEM상에 있어서, 명확하게 결정부를 확인할 수 있는 영역과 결정부를 확인할 수 없는 영역을 가진다.
보이드를 가지기 때문에, a-like OS는 불안정한 구조이다. 이하에서는, a-like OS가 CAAC-OS 및 nc-OS와 비교하여 불안정한 구조인 것을 나타내기 위해, 전자 조사에 의한 구조의 변화를 나타낸다.
전자 조사를 행하는 시료로서, a-like OS(시료 A라고 표기함), nc-OS(시료 B라고 표기함) 및 CAAC-OS(시료 C라고 표기함)를 준비한다. 어느 시료도 In-Ga-Zn 산화물이다.
우선, 각 시료의 고분해능 단면 TEM상을 취득한다. 고분해능 단면 TEM상에 의해, 각 시료는 모두 결정부를 가지는 것을 알 수 있다.
또한, 어느 부분을 하나의 결정부로 볼지에 대한 판정은 이하와 같이 행하면 좋다. 예를 들면, InGaZnO4의 결정의 단위 격자는 In-O층을 3층 가지고, 또한 Ga-Zn-O층을 6층 가지는, 총 9층이 c축 방향으로 층상으로 중첩된 구조를 가지는 것이 알려져 있다. 이들의 근접하는 층들간의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 동일한 정도이며, 결정 구조 해석으로부터 그 값은 0.29 nm로 계산되었다. 따라서, 격자 무늬의 간격이 0.28 nm 이상 0.30 nm 이하인 개소를 InGaZnO4의 결정부라고 볼 수 있다. 또한 격자 무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 39는 각 시료의 결정부(22개소에서 45개소)의 평균의 크기를 조사한 예이다. 단, 상술한 격자 무늬의 길이를 결정부의 크기로 하고 있다. 도 39로부터, a-like OS는 전자의 누적 조사량에 따라 결정부가 커져 가는 것을 알 수 있다. 구체적으로는, 도 39 중에 (1)에 나타낸 바와 같이, TEM에 의한 관찰 초기에는 1.2 nm 정도의 크기였던 결정부(초기핵이라고도 함)가 누적 조사량이 4.2×108e-/nm2에서는 2.6 nm 정도의 크기까지 성장하고 있는 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사 개시시부터 전자의 누적 조사량이 4.2×108e-/nm2까지의 범위에서, 결정부의 크기에 변화를 볼 수 없는 것을 알 수 있다. 구체적으로는, 도 39 중의 (2) 및 (3)에서 나타낸 바와 같이, 전자의 누적 조사량에 상관없이, nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.4 nm 정도 및 2.1 nm 정도인 것을 알 수 있다.
이와 같이, a-like OS는 전자 조사에 의해 결정부의 성장이 보이는 경우가 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사에 의한 결정부의 성장을 거의 보이지 않는 것을 알 수 있다. 즉, a-like OS는 nc-OS 및 CAAC-OS와 비교하여, 불안정한 구조인 것을 알 수 있다.
또한, 보이드를 가지기 때문에, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는 같은 조성의 단결정의 밀도의 78.6% 이상 92.3% 미만이 된다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 같은 조성의 단결정의 밀도의 92.3% 이상 100% 미만이 된다. 단결정의 밀도의 78% 미만이 되는 산화물 반도체는 성막하는 것 자체가 곤란하다.
예를 들면, In:Ga:Zn=1:1:1[원자수비]을 만족하는 산화물 반도체에 있어서, 능면체정 구조를 가지는 단결정 InGaZnO4의 밀도는 6.357g/cm3가 된다. 따라서, 예를 들면, In:Ga:Zn=1:1:1[원자수비]를 만족하는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이 된다. 또한, 예를 들면, In:Ga:Zn=1:1:1[원자수비]을 만족하는 산화물 반도체에 있어서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이 된다.
또한, 같은 조성의 단결정이 존재하지 않는 경우가 있다. 그 경우, 임의의 비율로 조성이 다른 단결정을 조합함으로써, 원하는 조성의 단결정에 상당하는 밀도를 추측할 수 있다. 원하는 조성의 단결정에 상당하는 밀도는 조성이 다른 단결정을 조합하는 비율에 대하여, 가중 평균을 이용하여 추측하면 좋다. 단, 밀도는 가능한 한 적은 종류의 단결정을 조합하여 추측하는 것이 바람직하다.
이상과 같이, 산화물 반도체는 다양한 구조를 취하고, 각각이 다양한 특성을 가진다. 또한 산화물 반도체는 예를 들면, 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중, 2종 이상을 가지는 적층막이어도 좋다.
<성막 모델>
이하에서는, CAAC-OS 및 nc-OS의 성막 모델에 대하여 설명한다.
도 15의 (A)는, 스퍼터링법에 의해 CAAC-OS가 성막되는 양태를 나타낸 성막실 내의 모식도이다.
타겟(1130)은 백킹 플레이트(backing plate) 위에 접착되어 있다. 타겟(1130) 및 백킹 플레이트 아래에는 복수의 마그넷이 배치된다. 이 복수의 마그넷에 의해, 타겟(1130) 위에는 자장이 발생한다. 마그넷의 자장을 이용하여 성막 속도를 높이는 스퍼터링법은 마그네트론 스퍼터링법으로 불린다.
타겟(1130)은 다결정 구조를 가지고, 어느 결정립에는 벽개면이 포함된다. 또한 벽개면의 상세한 사항에 대해서는 후술한다.
기판(1120)은 타겟(1130)과 서로 대향하도록 배치되어 있고, 그 거리 d(타겟-기판간 거리(T-S간 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하로 한다. 성막실 내는 대부분이 성막 가스(예를 들면, 산소, 아르곤, 또는 산소를 50 체적% 이상의 비율로 포함한 혼합 가스)로 채워지고, 0.01 Pa 이상 100 Pa 이하, 바람직하게는 0.1 Pa 이상 10 Pa 이하로 제어된다. 여기서, 타겟(1130)에 일정 이상의 전압을 인가함으로써, 방전이 시작되어 플라즈마가 확인된다. 또한, 타겟(1130) 위의 자장에 의해, 고밀도 플라즈마 영역이 형성된다. 고밀도 플라즈마 영역에서는 성막 가스가 이온화함으로써 이온(1101)이 생긴다. 이온(1101)은 예를 들면, 산소의 양이온(O+)이나 아르곤의 양이온(Ar+) 등이다.
이온(1101)은 전계에 의해 타겟(1130)측에 가속되어, 결국 타겟(1130)과 충돌한다. 이 때, 벽개면으로부터 평판 형상 또는 펠릿 형상의 스퍼터 입자인 펠릿(1100a) 및 펠릿(1100b)이 박리되어 스퍼터된다. 또한, 펠릿(1100a) 및 펠릿(1100b)은 이온(1101)의 충돌의 충격에 의해, 구조에 변형이 생기는 경우가 있다.
펠릿(1100a)은 삼각형, 예를 들면 정삼각형의 평면을 가지는 평판 형상 또는 펠릿 형상의 스퍼터 입자이다. 또한, 펠릿(1100b)은 육각형, 예를 들면 정육각형의 평면을 가지는 평판 형상 또는 펠릿 형상의 스퍼터 입자이다. 또한 펠릿(1100a) 및 펠릿(1100b) 등의 평판 형상 또는 펠릿 형상의 스퍼터 입자를 총칭하여 펠릿(1100)이라고 부른다. 펠릿(1100)의 평면의 형상은 삼각형, 육각형으로 한정되지 않고, 예를 들면, 삼각형이 2개 이상 6개 이하 합쳐진 형상이 되는 경우가 있다. 예를 들면, 삼각형(정삼각형)이 2개 합쳐진 사각형(마름모꼴)이 되는 경우도 있다.
펠릿(1100)은 성막 가스의 종류 등에 따라 두께가 결정된다. 이유는 후술하겠지만, 펠릿(1100)의 두께는 균일하게 하는 것이 바람직하다. 또한, 스퍼터 입자는 두께가 없는 펠릿 형상인 것이 두께가 있는 주사위 형상인 것보다 바람직하다.
펠릿(1100)은 플라즈마를 통과할 때에 전하를 받음으로써, 측면이 음 또는 양으로 대전하는 경우가 있다. 펠릿(1100)은 측면으로 산소 원자를 가지고, 상기 산소 원자가 음으로 대전할 가능성이 있다. 예를 들면, 펠릿(1100a)이 측면에 음으로 대전한 산소 원자를 가지는 예를 도 17에 나타낸다. 이와 같이, 측면이 같은 극성의 전하를 띰으로써, 전하들간의 반발이 일어나, 평판 형상을 유지할 수 있게 된다. 또한, CAAC-OS가 In-Ga-Zn 산화물인 경우, 인듐 원자와 결합한 산소 원자가 음으로 대전할 가능성이 있다. 또는, 인듐 원자, 갈륨 원자 및 아연 원자와 결합한 산소 원자가 음으로 대전할 가능성이 있다.
도 15의 (A)에 나타낸 바와 같이, 예를 들면, 펠릿(1100)은 플라즈마 내를 연과 같이 비상하여, 팔랑팔랑 기판(1120) 위까지 날아 올라간다. 펠릿(1100)은 전하를 띠고 있기 때문에, 다른 펠릿(1100)이 이미 퇴적되어 있는 영역이 가까워지면, 척력이 생긴다. 여기서, 기판(1120)의 상면에서는, 기판(1120)의 상면에 평행한 방향의 자장이 발생한다. 또한, 기판(1120) 및 타겟(1130) 사이에는, 전위차가 부여되기 때문에, 기판(1120)으로부터 타겟(1130)을 향해 전류가 흐른다. 따라서, 펠릿(1100)은 기판(1120)의 상면에서, 자장 및 전류의 작용에 의해, 힘(로렌츠력)을 받는다(도 18 참조). 이것은, 플레밍의 왼손의 법칙에 의해 이해할 수 있다. 또한 펠릿(1100)에 인가하는 힘을 크게 하기 위해서는, 기판(1120)의 상면에서, 기판(1120)의 상면에 평행한 방향의 자장이 10G 이상, 바람직하게는 20G 이상, 더욱 바람직하게는 30G 이상, 보다 바람직하게는 50G 이상이 되는 영역을 형성하면 좋다. 또는, 기판(1120)의 상면에서, 기판(1120)의 상면에 평행한 방향의 자장이 기판(1120)의 상면에 수직인 방향의 자장의 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상, 보다 바람직하게는 5배 이상이 되는 영역을 형성하면 좋다.
또한, 기판(1120)은 가열되고 있고, 펠릿(1100)과 기판(1120)과의 사이에 마찰 등의 저항이 작은 상태로 되어 있다. 그 결과, 도 19의 (A)에 나타낸 바와 같이, 펠릿(1100)은 기판(1120)의 상면을 활공하듯이 이동한다. 펠릿(1100)의 이동은 평판면을 기판(1120)을 향한 상태로 일어난다. 그 후, 도 19의 (B)에 나타낸 바와 같이, 이미 퇴적되어 있는 것 외의 펠릿(1100)의 측면까지 도달하면, 측면끼리 결합한다. 이 때, 펠릿(1100)의 측면에 있는 산소 원자가 이탈한다. 이탈한 산소 원자에 의해, CAAC-OS 내의 산소 결손이 메워지는 경우가 있기 때문에, 결함 준위 밀도가 낮은 CAAC-OS가 된다.
또한, 펠릿(1100)이 기판(1120) 위에서 가열됨으로써, 원자가 재배열되어, 이온(1101)의 충돌로 생긴 구조의 변형이 완화된다. 변형이 완화된 펠릿(1100)은 거의 단결정이 된다. 펠릿(1100)이 거의 단결정이 됨으로써, 펠릿(1100)끼리 결합한 후에 가열되었다고 해도, 펠릿(1100) 자체의 신축은 거의 일어날 수 없다. 따라서, 펠릿(1100) 간의 간극이 넓어짐으로써 결정립계 등의 결함을 형성하여, 크레바스화하는 일이 없다. 또한, 간극에는, 신축성이 있는 금속 원자 등이 전면에 깔려 방향이 어긋난 펠릿(1100)들의 측면을 고속도로와 같이 연결하고 있다고 생각된다.
이상과 같은 모델에 의해, 펠릿(1100)이 기판(1120) 위에 퇴적해 간다고 생각된다. 따라서, 에피택셜 성장과는 달리, 피형성면이 결정 구조를 가지지 않는 경우에도, CAAC-OS의 성막이 가능하다는 것을 알 수 있다. 예를 들면, 기판(1120)의 상면(피형성면)의 구조가 비정질 구조여도, CAAC-OS를 성막할 수 있다.
또한, CAAC-OS는 평탄면에 대해서뿐만 아니라, 피형성면인 기판(1120)의 상면에 요철이 있는 경우에도, 그 형상에 따라 펠릿(1100)이 배열하는 것을 알 수 있다. 예를 들면, 기판(1120)의 상면이 원자 레벨로 평탄한 경우, 펠릿(1100)은 ab면과 평행한 평면인 평판면을 아래로 향해 병치하기 때문에, 두께가 균일하고 평탄하고, 높은 결정성을 가지는 층이 형성된다. 그리고, 상기 층이 n단(n는 자연수) 적층됨으로써, CAAC-OS를 얻을 수 있다(도 15의 (B) 참조).
한편, 기판(1120)의 상면이 요철을 가지는 경우에서도, CAAC-OS는 펠릿(1100)이 볼록면을 따라 병설된 층이 n단(n는 자연수) 적층된 구조가 된다. 기판(1120)이 요철을 가지기 때문에, CAAC-OS는 펠릿(1100) 사이에 간극이 생기기 쉬운 경우가 있다. 단, 펠릿(1100) 사이에 분자간력이 작용하여, 요철이 있어도 펠릿 사이의 간극은 가능한 한 작아지도록 배열된다. 따라서, 요철이 있어도 높은 결정성을 가지는 CAAC-OS로 할 수 있다(도 15의 (C) 참조).
따라서, CAAC-OS는 레이저 결정화가 불필요하고, 대면적의 유리 기판 등이어도 균일한 성막을 할 수 있다.
이러한 모델에 의해 CAAC-OS가 성막되기 때문에, 스퍼터 입자가 두께가 없는 펠릿 형상인 것이 바람직하다. 또한 스퍼터 입자가 두께가 있는 주사위 형상인 경우, 기판(1120) 위에 향하는 면이 일정하지 않고, 두께나 결정의 배향을 균일하게 할 수 없는 경우가 있다.
이상에 설명한 성막 모델에 의해, 비정질 구조를 가지는 피형성면 위에서도, 높은 결정성을 가지는 CAAC-OS를 얻을 수 있다.
또한, CAAC-OS는 펠릿(1100) 외에 산화 아연 입자를 가지는 성막 모델에 의해서도 설명할 수 있다.
산화 아연 입자는 펠릿(1100)보다 질량이 작기 때문에, 먼저 기판(1120)에 도달한다. 기판(1120)의 상면에서, 산화 아연 입자는 수평 방향으로 우선적으로 결정 성장함으로써 얇은 산화 아연층을 형성한다. 이 산화 아연층은 c축 배향성을 가진다. 또한, 이 산화 아연층의 결정의 c축은 기판(1120)의 법선 벡터에 평행한 방향을 향한다. 이 산화 아연층은 CAAC-OS를 성장시키기 위한 시드층(seed layer)의 역할을 하기 때문에, CAAC-OS의 결정성을 높이는 기능을 가진다. 또한, 이 산화 아연층은 두께가 0.1 nm 이상 5 nm 이하, 대부분이 1 nm 이상 3 nm 이하가 된다. 이 산화 아연층은 충분히 얇기 때문에, 결정립계를 거의 확인할 수 없다.
따라서, 결정성이 높은 CAAC-OS를 성막하기 위해서는, 화학량론적 조성보다 높은 비율로 아연을 포함하는 타겟을 이용하는 것이 바람직하다.
마찬가지로 nc-OS는 도 16에 나타내는 성막 모델에 의해 이해할 수 있다. 또한, 도 16과 도 15의 (A)와의 차이는 기판(1120)의 가열의 유무뿐이다.
따라서, 기판(1120)은 가열되지 않고, 펠릿(1100)과 기판(1120)과의 사이에 마찰 등의 저항이 큰 상태가 되어 있다. 그 결과, 펠릿(1100)은 기판(1120)의 상면을 활공하듯이 이동할 수 없기 때문에, 불규칙하게 쌓여 내려감으로써 nc-OS를 얻을 수 있다.
<벽개면>
이하에서는, CAAC-OS의 성막 모델에 있어서 기재된 타겟의 벽개면에 대하여 설명한다.
우선은, 타겟의 벽개면에 대하여 도 20을 이용하여 설명한다. 도 20에, InGaZnO4의 결정의 구조를 나타낸다. 또한, 도 20의 (A)는 c축을 윗방향으로 하고, b축에 평행한 방향으로부터 InGaZnO4의 결정을 관찰한 경우의 구조를 나타낸다. 또한, 도 20의 (B)는 c축에 평행한 방향으로부터 InGaZnO4의 결정을 관찰한 경우의 구조를 나타낸다.
InGaZnO4의 결정의 각 결정면에서 벽개에 필요한 에너지를, 제 1 원리 계산에 의해 산출한다. 또한, 계산에는, 유사 포텐셜과 평면파 기저를 이용한 밀도 범함수 프로그램(CASTEP)을 이용한다. 또한, 유사 포텐셜에는 울트라 소프트형의 유사 포텐셜을 이용한다. 또한, 범함수에는 GGA PBE를 이용한다. 또한, 절단 에너지는 400eV로 한다.
초기 상태에서의 구조의 에너지는 셀 사이즈를 포함한 구조 최적화를 행한 후에 도출한다. 또한, 각 면에서 벽개 후의 구조의 에너지는 셀 사이즈를 고정한 상태에서, 원자 배치의 구조 최적화를 실시한 후에 도출한다.
도 20에 나타낸 InGaZnO4의 결정의 구조를 기초로, 제 1 면, 제 2 면, 제 3 면, 제 4 면의 어느 하나로 벽개한 구조를 제작하고, 셀 사이즈를 고정한 구조 최적화 계산을 행한다. 여기서, 제 1 면은 Ga-Zn-O층과 In-O층 사이의 결정면이며, (001)면(또는 ab면)에 평행한 결정면이다(도 20의 (A) 참조). 제 2 면은 Ga-Zn-O층과 Ga-Zn-O층 사이의 결정면이며, (001)면(또는 ab면)에 평행한 결정면이다(도 20의 (A) 참조). 제 3 면은 (110)면에 평행한 결정면이다(도 20의 (B) 참조). 제 4 면은 (100)면(또는 bc면)에 평행한 결정면이다(도 20의 (B) 참조).
이상과 같은 조건에서, 각 면에서 벽개 후의 구조의 에너지를 산출한다. 다음에, 벽개 후의 구조의 에너지와 초기 상태에서의 구조의 에너지와의 차이를, 벽개면의 면적으로 나눔으로써, 각 면에서의 벽개하기 쉬운 척도인 벽개 에너지를 산출한다. 또한 구조의 에너지는 구조에 포함되는 원자와 전자에 대하여, 전자의 운동 에너지와, 원자간, 원자-전자간, 및 전자간의 상호 작용을 고려한 에너지이다.
계산의 결과, 제 1 면의 벽개 에너지는 2.60J/m2, 제 2 면의 벽개 에너지는 0.68J/m2, 제 3 면의 벽개 에너지는 2.18J/m2, 제 4 면의 벽개 에너지는 2.12J/m2인 것을 알 수 있었다(표 1 참조).
Figure 112015023055904-pat00001
이 계산에 의해, 도 20에 나타낸 InGaZnO4의 결정의 구조에 있어서, 제 2 면에 있어서의 벽개 에너지가 가장 낮아진다. 즉, Ga-Zn-O층과 Ga-Zn-O층과의 사이가 벽개하기 가장 쉬운 면(벽개면)인 것을 알 수 있다. 따라서, 본 명세서에서, 벽개면이라고 기재하는 경우, 벽개하기 가장 쉬운 면인 제 2 면을 나타낸다.
Ga-Zn-O층과 Ga-Zn-O층과의 사이인 제 2 면에 벽개면을 가지기 때문에, 도 20의 (A)에 나타내는 InGaZnO4의 결정은 2개의 제 2 면과 등가인 면에서 분리할 수 있다. 따라서, 타겟과 이온 등을 충돌시키는 경우, 벽개 에너지가 가장 낮은 면에서 벽개한 웨이퍼 형상의 유닛(우리는 이것을 펠릿이라고 부름)이 최소 단위가 되어 튀어나온다고 생각된다. 그 경우, InGaZnO4의 펠릿은 Ga-Zn-O층, In-O층 및 Ga-Zn-O층의 3층이 된다.
또한, 제 1 면(Ga-Zn-O층과 In-O층 사이의 결정면이며, (001)면(또는 ab면)에 평행한 결정면)보다, 제 3 면(110)면에 평행한 결정면), 제 4 면((100)면(또는 bc면)에 평행한 결정면)의 벽개 에너지가 낮은 것으로부터, 펠릿의 평면 형상은 삼각 형상 또는 육각 형상이 많은 것이 시사된다.
다음에, 고전 분자 동역학 계산에 의해, 타겟으로서 상동 구조를 가지는 InGaZnO4의 결정을 가정하여, 상기 타겟을 아르곤(Ar) 또는 산소(O)에 의해 스퍼터한 경우의 벽개면에 대하여 평가한다. 계산에 이용한 InGaZnO4의 결정(2688 원자)의 단면 구조를 도 21의 (A)에, 상면 구조를 도 21의 (B)에 나타낸다. 또한 도 21의 (A)에 나타내는 고정층은 위치가 변동하지 않도록 원자의 배치를 고정한 층이다. 또한, 도 21의 (A)에 나타내는 온도 제어층은 항상 일정한 온도(300K)로 한 층이다.
고전 분자 동역학 계산에는, 후지쯔 주식회사(Fujitsu Limited.) 제 Materials Explorer 5.0을 이용한다. 또한 초기 온도를 300K, 셀 사이즈를 일정, 시간 단계 폭을 0.01 펨토초, 스텝수를 1000만회로 한다. 계산에서는, 상기 조건 하에서, 원자에 300eV의 에너지를 인가하여, InGaZnO4의 결정의 ab면에 수직인 방향으로부터 셀에 원자를 입사시킨다.
도 22의 (A)는 도 21에 나타낸 InGaZnO4의 결정을 가지는 셀에 아르곤이 입사하고 나서 99.9 피코초(psec) 후의 원자 배열을 나타낸다. 또한, 도 22의 (B)는 셀에 산소가 입사하고 나서 99.9 피코초 후의 원자 배열을 나타낸다. 또한 도 22에서는, 도 21의 (A)에 나타낸 고정층의 일부를 생략하여 나타낸다.
도 22의 (A)로부터, 아르곤이 셀에 입사하고 나서 99.9 피코초까지, 도 20의 (A)에 나타낸 제 2 면에 대응하는 벽개면으로부터 균열이 생긴다. 따라서, InGaZnO4의 결정에, 아르곤이 충돌한 경우, 최상면을 제 2 면(0번째)으로 하면, 제 2 면(2번째)에 큰 균열이 생기는 것을 알 수 있다.
한편, 도 22의 (B)로부터, 산소가 셀에 입사하고 나서 99.9 피코초까지, 도 20의 (A)에 나타낸 제 2 면에 대응하는 벽개면으로부터 균열을 생기는 것을 알 수 있다. 단, 산소가 충돌한 경우는, InGaZnO4의 결정의 제 2 면(1번째)에서 큰 균열이 생기는 것을 알 수 있다.
따라서, 상동 구조(homologous structure)를 가지는 InGaZnO4의 결정을 포함한 타겟의 상면으로부터 원자(이온)가 충돌하면, InGaZnO4의 결정은 제 2 면을 따라 벽개하고, 평판 형상의 입자(펠릿)가 박리되는 것을 알 수 있다. 또한, 이 때, 펠릿의 크기는 아르곤을 충돌시킨 경우보다, 산소를 충돌시킨 경우가 작아지는 것을 알 수 있다.
또한 상술한 계산으로부터, 박리된 펠릿은 손상 영역을 포함하는 것이 시사된다. 펠릿에 포함되는 손상 영역은 손상에 의해 생긴 결함에 산소를 반응시킴으로써 수복할 수 있는 경우가 있다.
따라서, 충돌시키는 원자의 차이에 따라, 펠릿의 크기가 다른 것에 대하여 조사한다.
도 23의 (A)에, 도 21에 나타낸 InGaZnO4의 결정을 가지는 셀에 아르곤이 입사된 후, 0 피코초부터 0.3 피코초까지에 있어서의 각 원자의 궤적을 나타낸다. 따라서, 도 23의 (A)는 도 21로부터 도 22의 (A)의 사이의 기간에 대응한다.
도 23의 (A)로부터, 아르곤이 제 1 층(Ga-Zn-O층)의 갈륨(Ga)과 충돌하면, 상기 갈륨이 제 3 층(Ga-Zn-O층)의 아연(Zn)과 충돌한 후, 상기 아연이 제 6 층(Ga-Zn-O층)의 근방까지 도달하는 것을 알 수 있다. 또한 갈륨과 충돌한 아르곤은 밖으로 튕겨 날아간다. 따라서, InGaZnO4의 결정을 포함한 타겟으로 아르곤을 충돌시킨 경우, 도 21의 (A)에서의 제 2 면(2번째)에 균열이 생긴다고 생각된다.
또한, 도 23의 (B)에, 도 21에 나타낸 InGaZnO4의 결정을 가지는 셀에 산소가 입사된 후, 0 피코초부터 0.3 피코초까지의 각 원자의 궤적을 나타낸다. 따라서, 도 23의 (B)는 도 21로부터 도 22의 (A)의 사이의 기간에 대응한다.
한편, 도 23의 (B)로부터, 산소가 제 1 층(Ga-Zn-O층)의 갈륨(Ga)과 충돌하면, 상기 갈륨이 제 3 층(Ga-Zn-O층)의 아연(Zn)과 충돌한 후, 상기 아연이 제 5 층(In-O층)까지 도달하지 않는 것을 알 수 있다. 또한, 갈륨과 충돌한 산소는 밖으로 튕겨 날아간다. 따라서, InGaZnO4의 결정을 포함한 타겟과 산소를 충돌시킨 경우, 도 21의 (A)에서의 제 2 면(1번째)에 균열이 생긴다고 생각된다.
본 계산으로부터도, InGaZnO4의 결정은 원자(이온)가 충돌한 경우, 벽개면으로부터 박리되는 것이 시사된다.
또한, 균열의 깊이의 차이를 보존 법칙의 관점으로부터 검토한다. 에너지 보존 법칙 및 운동량 보존 법칙은 식 (1) 및 식 (2)와 같이 나타낼 수 있다. 여기서, E는 충돌 전의 아르곤 또는 산소가 가지는 에너지(300eV), mA는 아르곤 또는 산소의 질량, vA는 충돌 전의 아르곤 또는 산소의 속도, v'A는 충돌 후의 아르곤 또는 산소의 속도, mGa는 갈륨의 질량, vGa는 충돌 전의 갈륨의 속도, v'Ga는 충돌 후의 갈륨의 속도이다.
Figure 112015023055904-pat00002
Figure 112015023055904-pat00003
아르곤 또는 산소의 충돌이 탄성 충돌이라고 가정하면, vA, v'A, vGa 및 v'Ga의 관계는 식 (3)과 같이 나타낼 수 있다.
Figure 112015023055904-pat00004
식 (1), 식 (2) 및 식 (3)으로부터, vGa를 0으로 하면, 아르곤 또는 산소가 충돌한 후의 갈륨의 속도 v’Ga는, 식 (4)와 같이 나타낼 수 있다.
Figure 112015023055904-pat00005
식 (4)에서, mA에 아르곤의 질량 또는 산소의 질량을 대입하여, 각각의 원자가 충돌한 후의 갈륨의 속도를 비교한다. 아르곤 및 산소의 충돌 전에 가지는 에너지가 같은 경우, 아르곤이 충돌한 경우가 산소가 충돌한 경우보다 1.24배 갈륨의 속도가 높은 것을 알 수 있다. 따라서, 갈륨이 가지는 에너지도, 아르곤이 충돌한 경우가 산소가 충돌한 경우보다 속도의 제곱분만큼 높아진다.
아르곤을 충돌시킨 경우가 산소를 충돌시킨 경우보다, 충돌 후의 갈륨의 속도(에너지)가 높아지는 것을 알 수 있다. 따라서, 아르곤을 충돌시킨 경우가 산소를 충돌시킨 경우보다 깊은 위치에 균열이 생겼다고 생각된다.
이상의 계산에 의해, 상동 구조를 가지는 InGaZnO4의 결정을 포함한 타겟을 스퍼터하면, 벽개면으로부터 박리되어, 펠릿이 형성되는 것을 알 수 있다. 한편, 벽개면을 가지지 않는 타겟의 다른 구조의 영역을 스퍼터해도 펠릿은 형성되지 않고, 펠릿보다 미세한 원자 레벨의 크기의 스퍼터 입자가 형성된다. 이 스퍼터 입자는 펠릿과 비교하여 작기 때문에, 스퍼터링 장치에 접속되어 있는 진공 펌프를 통하여 배기된다고 생각된다. 따라서, 상동 구조를 가지는 InGaZnO4의 결정을 포함한 타겟을 스퍼터한 경우, 다양한 크기, 형상의 입자가 기판까지 비상하여, 퇴적함으로써 성막되는 모델은 생각하기 어렵다. 스퍼터된 펠릿이 퇴적되어 CAAC-OS를 성막하는 도 15의 (A) 등에 기재의 모델이 이치에 맞는 모델이다.
이와 같이 하여 성막된 CAAC-OS의 밀도는 단결정 OS와 동일한 정도의 밀도를 가진다. 예를 들면, InGaZnO4의 상동 구조를 가지는 단결정 OS의 밀도는 6.36g/cm3인 것에 대하여, 동일한 정도의 원자수비인 CAAC-OS의 밀도는 6.3g/cm3 정도가 된다.
도 24에, 스퍼터링법으로 성막한 CAAC-OS인 In-Ga-Zn 산화물(도 24의 (A) 참조), 및 그 타겟(도 24의 (B) 참조)의 단면에서의 원자 배열을 나타낸다. 원자 배열의 관찰에는, 고각 산란 환상 암시야 주사 투과 전자 현미경법(HAADF-STEM : High-Angle Annular Dark Field Scanning Transmission Electron Microscopy)을 이용한다. 또한 HAADF-STEM에서는, 각 원자의 상(像)의 강도는 원자 번호의 제곱에 비례한다. 따라서, 원자 번호가 가까운 Zn(원자 번호 30)과 Ga(원자 번호 31)는 거의 구별할 수 없다. HAADF-STEM에는 히타치 주사 투과 전자 현미경 HD-2700을 이용한다.
도 24의 (A) 및 도 24의 (B)를 비교하면, CAAC-OS와 타겟은 모두 상동 구조를 가지고 있고, 각각의 원자의 배치가 대응하고 있는 것을 알 수 있다. 따라서, 도 15의 (A) 등의 성막 모델에 나타낸 것처럼, 타겟의 결정 구조가 전사됨으로써 CAAC-OS가 성막되는 것을 알 수 있다.
이상, 본 실시형태에서 나타내는 구성, 방법은, 다른 실시형태에서 나타내는 구성, 방법과 적절히 조합하여 이용할 수 있다.
(실시형태 3)
본 실시형태에서는, 산화물 반도체막의 산소 결손에 대하여, 이하 상세하게 설명을 행한다.
<(1) VoH의 형성의 용이성 및 안정성>
산화물 반도체막(이하, IGZO로 나타냄)이 완전한 결정인 경우, 실온에서는, H는 우선적으로 ab면을 따라 확산한다. 또한, 450℃의 가열 처리 시에는, H는 ab면 및 c축 방향 각각으로 확산한다. 따라서, 여기에서는, IGZO에 산소 결손 Vo가 존재하는 경우, H는 산소 결손 Vo 내에 들어가기 쉬운지 여부에 대하여 설명한다. 여기서, 산소 결손 Vo 내에 H가 있는 상태를 VoH라고 표기한다.
계산에는, 도 26에 나타내는 InGaZnO4 결정 모델을 이용했다. 여기서, VoH 내의 H가 Vo로부터 방출되어, 산소와 결합하는 반응 경로의 활성화 장벽(Ea)을 NEB(Nudged Elastic Band)법을 이용하여 계산했다. 계산 조건을 표 2에 나타낸다.
Figure 112015023055904-pat00006
또한, InGaZnO4 결정 모델에 있어서, 산소가 결합하는 금속 원소 및 그 수의 차이로부터, 도 26에 나타낸 바와 같이 산소 사이트 1 내지 산소 사이트 4가 있다. 여기에서는, 산소 결손 Vo를 형성하기 쉬운 산소 사이트 1 및 산소 사이트 2에 대하여 계산을 행하였다.
처음에, 산소 결손 Vo를 형성하기 쉬운 산소 사이트 1로서, 3개의 In과 1개의 Zn과 결합한 산소 사이트에 대하여 계산을 행하였다.
초기 상태의 모델을 도 27의 (A)에 나타내고, 최종 상태의 모델을 도 27의 (B)에 나타낸다. 또한, 초기 상태 및 최종 상태에 있어서, 산출된 활성화 장벽(Ea)을 도 28에 나타낸다. 또한, 여기서의 초기 상태는 산소 결손 Vo 내에 H가 있는 상태(VoH)이며, 최종 상태는 산소 결손 Vo와, 1개의 Ga 및 2개의 Zn과 결합한 산소와 H가 결합한 상태(H-O)를 가지는 구조이다.
계산의 결과, 산소 결손 Vo 내의 H가 다른 O와 결합하려면, 약 1.52eV의 에너지가 필요한 것에 대하여, O와 결합한 H가 산소 결손 Vo 내에 들어가려면 약 0.46eV의 에너지가 필요했다.
여기서, 계산에 의해 얻어진 활성화 장벽(Ea)과 이하의 수식 5로부터, 반응 빈도(Γ)를 산출했다. 또한, 수식 5에서, kB는 볼츠만 상수이며, T는 절대 온도, ν는 빈도 인자를 나타낸다.
Figure 112015023055904-pat00007
빈도 인자 ν=1013[1/sec]로 가정하여 350℃에서의 반응 빈도를 산출했다. 도 27의 (A)에 나타내는 모델로부터 도 27의 (B)에 나타내는 모델로 H가 이동하는 빈도는 5.52×100[1/sec]이었다. 또한, 도 27의 (B)에 나타내는 모델로부터 도 27의 (A)에 나타내는 모델로 H가 이동하는 빈도는 1.82×109[1/sec]이었다. 이것으로부터, IGZO 내를 확산하는 H는 근처에 산소 결손 Vo가 있으면 VoH를 형성하기 쉽고, 일단 VoH를 형성하면 산소 결손 Vo로부터 방출되기 어렵다고 생각된다.
다음에, 산소 결손 Vo를 형성하기 쉬운 산소 사이트 2로서, 1개의 Ga와 2개의 Zn과 결합한 산소 사이트에 대하여 계산을 행하였다.
초기 상태의 모델을 도 29의 (A)에 나타내고, 최종 상태의 모델을 도 29의 (B)에 나타낸다. 또한, 초기 상태 및 최종 상태에 있어서, 산출한 활성화 장벽(Ea)을 도 30에 나타낸다. 또한, 여기서의 초기 상태란, 산소 결손 Vo 내에 H가 있는 상태(VoH)이며, 최종 상태란, 산소 결손 Vo와, 1개의 Ga 및 2개의 Zn과 결합한 산소와 H가 결합한 상태(H-O)를 가지는 구조이다.
계산의 결과, 산소 결손 Vo 내의 H가 다른 O와 결합하려면 약 1.75eV의 에너지가 필요한 것에 대하여, O와 결합한 H가 산소 결손 Vo 내에 들어가려면 약 0.35eV의 에너지가 필요했다.
또한, 계산에 의해 얻어진 활성화 장벽(Ea)과 상기의 수식 5로부터, 반응 빈도(Γ)를 산출했다.
빈도 인자 ν=1013[1/sec]으로 가정하여 350℃에서의 반응 빈도를 산출했다. 도 29의 (A)에 나타내는 모델로부터 도 29의 (B)에 나타내는 모델로 H가 이동하는 빈도는 7.53×10-2[1/sec]이었다. 또한, 도 29의 (B)에 나타내는 모델로부터 도 29의 (A)에 나타내는 모델로 H가 이동하는 빈도는 1.44×1010[1/sec]이었다. 이것으로부터, 일단 VoH를 형성하면 산소 결손 Vo로부터 H는 방출되기 어렵다고 생각된다.
이상으로부터, 어닐 시에 IGZO 내의 H는 확산되기 쉽고, 산소 결손 Vo가 있는 경우는 산소 결손 Vo 내에 들어가 VoH가 되기 쉬운 것을 알 수 있었다.
<(2) VoH의 천이 레벨>
IGZO 내에서 산소 결손 Vo와 H가 존재하는 경우, <(1)VoH의 형성의 용이성 및 안정성>에서 나타낸 NEB법을 이용한 계산으로부터, 산소 결손 Vo와 H는 VoH를 형성하기 쉽고, 또한 VoH는 안정적이라고 생각된다. 따라서, VoH가 캐리어 트랩에 관여하는지를 조사하기 위해, VoH의 천이 레벨의 산출을 행하였다.
계산에는 InGaZnO4 결정 모델(112 원자)을 이용했다. 도 26에 나타내는 산소 사이트 1 및 산소 사이트 2에 대하여 VoH 모델을 작성하여, 천이 레벨의 산출을 행하였다. 계산 조건을 표 3에 나타낸다.
Figure 112015023055904-pat00008
실험치에 가까운 밴드 갭이 나오도록, 교환항의 혼합비를 조정함으로써, 결함이 없는 InGaZnO4 결정 모델의 밴드 갭은 3.08eV가 되고, 실험치 3.15eV와 가까운 결과가 되었다.
결함 D를 가지는 모델의 천이 레벨(ε(q/q'))은 이하의 수식 6에 의해 산출된다. 또한, ΔE(Dq)는 결함 D의 전하 q에서의 형성 에너지이며, 수식 7로부터 산출된다.
Figure 112015023055904-pat00009
Figure 112015023055904-pat00010
수식 6 및 수식 7에서, Etot(Dq)는 결함 D를 포함하는 모델의 전하 q에서의 전에너지, Etot(bulk)는 결함이 없는 모델(완전 결정)의 전에너지, Δni는 결함에 관한 원자 i의 증감수, μi는 원자 i의 화학 포텐셜, εVBM은 결함이 없는 모델에서의 원자가 전자대 상단의 에너지, ΔVq는 정전 포텐셜에 관한 보정항, EF는 페르미 에너지이다.
산출한 VoH의 천이 레벨을 도 31에 나타낸다. 도 31 내의 수치는 전도대 하단으로부터의 깊이이다. 도 31로부터, 산소 사이트 1에 대한 VoH의 천이 레벨은 전도대 하단의 아래 0.05eV에 존재하고, 산소 사이트 2에 대한 VoH의 천이 레벨은 전도대 하단 아래 0.11eV에 존재하기 때문에, 각각의 VoH는 전자 트랩에 관여한다고 생각된다. 즉, VoH는 도너로서 행동하는 것이 명확해졌다. 또한, VoH를 가지는 IGZO는 도전성을 가지는 것이 명확해졌다.
본 실시형태에 나타내는 구성은 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
(실시형태 4)
본 실시형태에는, 앞의 실시형태에서 예시한 트랜지스터를 가지는 표시 장치의 일례에 대하여, 도 32 내지 도 34를 이용하여 이하 설명한다.
도 32는 표시 장치의 일례를 나타내는 상면도이다. 도 32 나타내는 표시 장치(700)는 제 1 기판(701) 위에 형성된 화소부(702)와, 제 1 기판(701)에 형성된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)와, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 배치되는 실링재(712)와, 제 1 기판(701)에 대향하도록 형성되는 제 2 기판(705)을 가진다. 또한, 제 1 기판(701)과 제 2 기판(705)은 실링재(712)에 의해 밀봉되어 있다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 제 1 기판(701)과 실링재(712)와 제 2 기판(705)에 의해 밀봉되어 있다. 또한, 도 32에는 도시하지 않았지만, 제 1 기판(701)과 제 2 기판(705)의 사이에는 표시 소자가 형성된다.
또한, 표시 장치(700)는 제 1 기판(701) 위의 실링재(712)에 의해 둘러싸여 있는 영역과는 다른 영역에, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 게이트 드라이버 회로부(706)와 전기적으로 접속되는 FPC 단자부(708)(FPC:Flexible printed circuit)가 형성된다. 또한, FPC 단자부(708)에는 FPC(716)가 접속되고, FPC(716)에 의해 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 각종 신호 등이 공급된다. 또한, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에는 신호선(710)이 각각 접속되어 있다. FPC(716)에 의해 공급되는 각종 신호 등은 신호선(710)을 통하여, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 인가된다.
또한, 표시 장치(700)에 게이트 드라이버 회로부(706)를 복수 형성해도 좋다. 또한, 표시 장치(700)로서는, 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 화소부(702)와 같은 제 1 기판(701)에 형성하고 있는 예를 나타내고 있지만, 이 구성으로 한정되지 않는다. 예를 들면, 게이트 드라이버 회로부(706)만을 제 1 기판(701)에 형성해도 좋고, 또는 소스 드라이버 회로부(704)만을 제 1 기판(701)에 형성해도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들면, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을, 제 1 기판(701)에 실장하는 구성으로 해도 좋다. 또한, 별도 형성한 구동 회로 기판의 접속 방법은 특별히 한정되는 것은 아니고, COG(Chip On Glass) 방법, 와이어 본딩 방법 등을 이용할 수 있다.
또한, 표시 장치(700)가 가지는 화소부(702), 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 가지고 있고, 본 발명의 일양태의 반도체 장치인 트랜지스터를 적용할 수 있다. 또한, 화소부(702)에 있어서는, 본 발명의 일양태의 반도체 장치인 트랜지스터 및 용량 소자를 적용할 수 있다.
또한, 표시 장치(700)는 다양한 소자를 가질 수 있다. 이 소자의 일례로서는, 액정 소자, EL(일렉트로루미네선스) 소자(유기물 및 무기물을 포함한 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 전자 잉크, 전기 영동 소자, 그레이팅 라이트 밸브(GLV), 플라즈마 디스플레이(PDP), MEMS(Micro Electro Mechanical System)를 이용한 표시 소자, DMD(Digital Micromirror Device), DMS(Digital Micro Shutter), MIRASOL(등록상표), IMOD(Interferometric Modulator Display) 소자, 셔터 방식의 MEMS 표시 소자, 광간섭 방식의 MEMS 표시 소자, 일렉트로웨팅 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 이용한 표시 소자 등이 있다. 이것들 외에도, 전기적 또는 자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 가지고 있어도 좋다. EL 소자를 이용한 표시 장치의 일례로서는, EL 디스플레이 등이 있다. 전자 방출 소자를 이용한 표시 장치의 일례로서는, 필드 에미션 디스플레이(FED：Field Emission Display) 또는 SED 방식 평면형 디스플레이(SED：Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 이용한 표시 장치의 일례로서는, 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 이용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 실현하는 경우에는, 화소 전극의 일부, 또는 전부가 반사 전극으로서의 기능을 가지도록 하면 좋다. 예를 들면, 화소 전극의 일부, 또는, 전부가, 알루미늄, 은, 등을 가지도록 하면 좋다. 또한, 그 경우, 반사 전극 아래에, SRAM 등의 기억 회로를 형성할 수 있다. 이것에 의해, 또한 소비 전력을 저감할 수 있다.
또한, 표시 장치(700)에서의 표시 방식은 프로그래시브 방식이나 인터레이스 방식 등을 이용할 수 있다. 또한, 컬러 표시 시에 화소로 제어하는 색요소로서는, RGB(R은 빨강, G는 초록, B는 파랑을 나타냄)의 삼색으로 한정되지 않는다. 예를 들면, R의 화소와 G의 화소와 B의 화소와 W(흰색)의 화소의 4화소로부터 구성되어도 좋다. 또는, 펜타일 배열(PenTile layout)과 같이, RGB 중 2색분으로 하나의 색 요소를 구성하고, 색 요소에 따라, 다른 2색을 선택하여 구성해도 좋다. 또는 RGB에, 옐로우, 시안, 마젠타 등을 일색 이상 추가해도 좋다. 또한 색요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 단, 개시하는 발명은 컬러 표시의 표시 장치로 한정되는 것은 아니고, 흑백 표시의 표시 장치에 적용할 수 있다.
또한, 백 라이트(유기 EL 소자, 무기 EL 소자, LED, 형광등 등)에 백색 발광(W)을 이용하여 표시 장치를 풀 컬러 표시시키기 위해, 착색층(컬러 필터라고도 함)을 이용해도 좋다. 착색층은 예를 들면, 레드(R), 그린(G), 블루(B), 옐로우(Y) 등을 적절히 조합하여 이용할 수 있다. 착색층을 이용함으로써, 착색층을 이용하지 않는 경우와 비교하여 색의 재현성을 높게 할 수 있다. 이 때, 착색층을 가지는 영역과 착색층을 갖지 않는 영역을 배치함으로써, 착색층을 갖지 않는 영역에서의 백색광을 직접 표시에 이용해도 상관없다. 일부에 착색층을 갖지 않는 영역을 배치함으로써, 밝은 표시 시에, 착색층에 의한 휘도의 저하를 적게 할 수 있어, 소비 전력을 2할에서 3할 정도 저감할 수 있는 경우가 있다. 단, 유기 EL 소자나 무기 EL 소자 등의 자기 발광 소자를 이용하여 풀 컬러 표시하는 경우, R, G, B, Y, W를 각각의 발광색을 가지는 소자로부터 발광시켜도 상관없다. 자기 발광 소자를 이용함으로써, 착색층을 이용한 경우보다, 더욱 소비 전력을 저감할 수 있는 경우가 있다.
또한, 컬러화 방식으로서는, 상술한 백색 발광으로부터의 발광의 일부를 컬러 필터를 통하게 함으로써 적색, 녹색, 청색으로 변환하는 방식(컬러 필터 방식) 외에, 적색, 녹색, 청색의 발광을 각각 이용하는 방식(3색 방식), 또는 청색 발광으로부터의 발광의 일부를 적색이나 녹색으로 변환하는 방식(색 변환 방식, 양자 도트 방식)을 적용해도 좋다.
본 실시형태에서는, 표시 소자로서 액정 소자 및 EL 소자를 이용하는 구성에 대하여, 도 33 및 도 34를 이용하여 설명한다. 또한 도 33은 도 32에 나타내는 일점 쇄선 Q-R에서의 단면도이며, 표시 소자로서 액정 소자를 이용한 구성이다. 또한, 도 34는 도 32에 나타내는 일점 쇄선 Q-R에서의 단면도이며, 표시 소자로서 EL 소자를 이용한 구성이다.
우선, 도 33 및 도 34에 나타내는 공통 부분에 대하여 최초로 설명하고, 다음에 다른 부분에 대하여 이하에 설명한다.
<표시 장치의 공통 부분에 관한 설명>
도 33 및 도 34에 나타내는 표시 장치(700)는 리드 배선부(711)와, 화소부(702)와, 소스 드라이버 회로부(704)와, FPC 단자부(708)를 가진다. 또한, 리드 배선부(711)는 신호선(710)을 가진다. 또한, 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 가진다. 또한, 소스 드라이버 회로부(704)는 트랜지스터(752)를 가진다.
트랜지스터(750) 및 트랜지스터(752)는 앞서 설명한 트랜지스터(100A)와 같은 구성이다. 또한 트랜지스터(750) 및 트랜지스터(752)의 구성에 대해서는, 앞의 실시형태에 나타낸 것 외의 트랜지스터를 이용해도 좋다.
본 실시형태에서 이용하는 트랜지스터는 고순도화하여, 산소 결손의 형성을 억제한 산화물 반도체막을 가진다. 이 트랜지스터는 오프 상태에서의 전류치(오프 전류치)를 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기입 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 줄일 수 있기 때문에, 소비 전력을 억제하는 효과를 나타낸다.
또한, 본 실시형태에서 이용하는 트랜지스터는, 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 예를 들면, 이러한 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 이용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서 실리콘 웨이퍼 등에 의해 형성된 반도체 장치를 이용할 필요가 없기 때문에, 반도체 장치의 부품수를 삭감할 수 있다. 또한, 화소부에서도, 고속 구동이 가능한 트랜지스터를 이용함으로써, 고화질의 화상을 제공할 수 있다.
용량 소자(790)는 트랜지스터(750)가 가지는 제 2 게이트 전극과 동일한 도전막을 가공하는 공정을 거쳐 형성된 하부 전극과, 트랜지스터(750)가 가지는 소스 전극 및 드레인 전극과 동일한 도전막을 가공하는 공정을 거쳐 형성된 상부 전극을 가진다. 또한, 하부 전극과 상부 전극과의 사이에는, 트랜지스터(750)가 가지는 제 2 절연막과 동일한 절연막을 형성하는 공정을 거쳐 형성된 절연막이 형성된다. 즉, 용량 소자(790)는 한쌍의 전극 사이에 절연막이 협지된 구조이다.
또한, 도 33 및 도 34에서, 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에, 절연막(766) 및 평탄화 절연막(770)이 형성되어 있다.
절연막(766)으로서는, 앞의 실시형태에 나타내는 절연막(128)과 같은 재료 및 제작 방법에 의해 형성할 수 있다. 또한, 평탄화 절연막(770)으로서는, 폴리이미드 수지, 아크릴 수지, 폴리이미드 아미드 수지, 벤조사이클로부텐 수지, 폴리아미드 수지, 에폭시 수지 등의 내열성을 가지는 유기 재료를 이용할 수 있다. 또한 이러한 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막(770)을 형성해도 좋다. 또한, 평탄화 절연막(770)을 형성하지 않는 구성으로 해도 좋다.
또한, 신호선(710)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정을 거쳐 형성된다. 또한, 신호선(710)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극과 다른 공정을 거쳐 형성된 도전막, 예를 들면 제 1 게이트 전극으로서 기능하는 도전막, 또는 제 2 게이트 전극으로서 기능하는 도전막과 같은 공정을 거쳐 형성되는 도전막을 이용해도 좋다. 신호선(710)으로서 예를 들면, 구리 원소를 포함한 재료를 이용한 경우, 배선 저항에 기인한 신호 지연 등이 적고, 대화면에서의 표시가 가능해진다.
또한, FPC 단자부(708)는 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 가진다. 또한, 접속 전극(760)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정을 거쳐 형성된다. 또한, 접속 전극(760)은 FPC(716)가 가지는 단자와 이방성 도전막(780)을 통하여, 전기적으로 접속된다.
또한, 제 1 기판(701) 및 제 2 기판(705)으로서는, 예를 들면 유리 기판을 이용할 수 있다. 또한, 제 1 기판(701) 및 제 2 기판(705)으로서 가요성을 가지는 기판을 이용해도 좋다. 이 가요성을 가지는 기판으로서는, 예를 들면 플라스틱 기판 등을 들 수 있다.
또한, 제 1 기판(701)과 제 2 기판(705)의 사이에는, 구조체(778)가 형성된다. 구조체(778)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위해 형성된다. 또한, 구조체(778)로서 구상의 스페이서를 이용하여도 좋다.
또한, 제 2 기판(705)측에는 블랙 매트릭스로서 기능하는 차광막(738)과, 컬러 필터로서 기능하는 착색막(736)과, 차광막(738) 및 착색막(736)에 접하는 절연막(734)이 형성된다.
<표시 소자로서 액정 소자를 이용하는 표시 장치의 구성예>
도 33에 나타내는 표시 장치(700)는 액정 소자(775)를 가진다. 액정 소자(775)는 도전막(772), 도전막(774), 및 액정층(776)을 가진다. 도전막(774)은 제 2 기판(705)측에 형성되어, 대향 전극으로서의 기능을 가진다. 도 33에 나타내는 표시 장치(700)는 도전막(772)과 도전막(774)에 인가되는 전압에 의해, 액정층(776)의 배향 상태가 바뀜으로써 광의 투과, 비투과가 제어되어 화상을 표시할 수 있다.
또한, 도전막(772)은 트랜지스터(750)가 가지는 소스 전극 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(772)은 평탄화 절연막(770) 위에 형성되고 화소 전극, 즉 표시 소자의 한쪽의 전극으로서 기능한다. 또한, 도전막(772)은 반사 전극으로서의 기능을 가진다. 도 33에 나타내는 표시 장치(700)는 외광을 이용하고 도전막(772)으로 광을 반사하여 착색막(736)을 통하여 표시하는, 소위 반사형의 컬러 액정 표시 장치이다.
도전막(772)으로서는, 가시광에서 투광성이 있는 도전막, 또는 가시광에서 반사성이 있는 도전막을 이용할 수 있다. 가시광에서 투광성이 있는 도전막으로서는, 예를 들면, 인듐(In), 아연(Zn), 주석(Sn) 중에서 선택된 일종을 포함한 재료를 이용하면 좋다. 가시광에서 반사성이 있는 도전막으로서는, 예를 들면, 알루미늄, 또는 은을 포함한 재료를 이용하면 좋다. 본 실시형태에서는, 도전막(772)으로서 가시광에서, 반사성이 있는 도전막을 이용한다.
또한, 도 33에 나타내는 표시 장치(700)에서는 화소부(702)의 평탄화 절연막(770)의 일부에 요철이 형성되어 있다. 이 요철은 예를 들면, 평탄화 절연막(770)을 유기 수지막 등으로 형성하고, 이 유기 수지막의 표면에 요철을 형성함으로써 형성할 수 있다. 또한, 반사 전극으로서 기능하는 도전막(772)은 상기 요철에 따라 형성된다. 따라서, 외광이 도전막(772)에 입사한 경우에, 도전막(772)의 표면에서 광을 난반사할 수 있게 되어, 시인성을 향상시킬 수 있다.
또한, 도 33에 나타내는 표시 장치(700)는 반사형의 컬러 액정 표시 장치에 대하여 예시했지만, 이것으로 한정되지 않고, 예를 들면, 도전막(772)을 가시광에서, 투광성이 있는 도전막을 이용함으로써 투과형의 컬러 액정 표시 장치로 해도 좋다. 투과형의 컬러 액정 표시 장치의 경우, 평탄화 절연막(770)에 형성되는 요철에 대해서는, 형성하지 않는 구성으로 해도 좋다.
또한, 도 33에서 도시하지 않았지만, 도전막(772, 774)의 액정층(776)과 접하는 측에 각각 배향막을 형성하는 구성으로 해도 좋다. 또한, 도 33에서 도시하지 않았지만, 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 형성해도 좋다. 예를 들면, 편광 기판 및 위상차 기판에 의한 원편광을 이용해도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 이용해도 좋다.
표시 소자로서 액정 소자를 이용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 이용할 수 있다. 이러한 액정 재료는, 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 횡전계 방식을 채용하는 경우, 배향막을 이용하지 않는 블루상을 나타내는 액정을 이용해도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온해 가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위하여 수 중량% 이상의 키랄제를 혼합시킨 액정 조성물을 이용하여 액정층에 이용한다. 블루상을 나타내는 액정과 키랄제를 포함한 액정 조성물은 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하다. 또한, 블루상을 나타내는 액정과 키랄제를 포함한 액정 조성물은 시야각 의존성이 작다. 또한 배향막을 형성하지 않아도 좋으므로, 러빙 처리도 불필요해지기 때문에, 러빙 처리에 의해 발생되는 정전 파괴를 방지할 수 있고, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다.
또한, 표시 소자로서 액정 소자를 이용하는 경우, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 이용할 수 있다.
또한, 노멀리-블랙형의 액정 표시 장치, 예를 들면 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치로 해도 좋다. 수직 배향 모드로서는, 몇 개 예를 들 수 있는데, 예를 들면, MVA(Multi-Domain Vertical Alig nment) 모드, PVA(Patterned Vertical Alig nment) 모드, ASV 모드 등을 이용할 수 있다.
<표시 소자로서 발광 소자를 이용하는 표시 장치>
도 34에 나타내는 표시 장치(700)는 발광 소자(782)를 가진다. 발광 소자(782)는 도전막(784), EL층(786), 및 도전막(788)을 가진다. 도 34에 나타내는 표시 장치(700)는 발광 소자(782)가 가지는 EL층(786)이 발광함으로써, 화상을 표시할 수 있다.
또한, 도전막(784)은 트랜지스터(750)가 가지는 소스 전극 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(784)은 평탄화 절연막(770) 위에 형성되어, 화소 전극, 즉 표시 소자의 한쪽의 전극으로서 기능한다. 도전막(784)으로서는, 가시광에서 투광성이 있는 도전막, 또는 가시광에서 반사성이 있는 도전막을 이용할 수 있다. 가시광에서 투광성이 있는 도전막으로서는, 예를 들면, 인듐(In), 아연(Zn), 주석(Sn) 중에서 선택된 일종을 포함한 재료를 이용하면 좋다. 가시광에서 반사성이 있는 도전막으로서는, 예를 들면, 알루미늄, 또는 은을 포함한 재료를 이용하면 좋다.
또한, 도 34에 나타내는 표시 장치(700)에는, 평탄화 절연막(770) 및 도전막(784) 위에 절연막(730)이 형성된다. 절연막(730)은 도전막(784)의 일부를 덮는다. 또한 발광 소자(782)는 탑 에미션(top emission) 구조이다. 따라서, 도전막(788)은 투광성을 가지고, EL층(786)이 방출하는 광을 투과한다. 또한, 본 실시형태에서는 탑 에미션 구조에 대하여 예시하지만, 이것으로 한정되지 않는다. 예를 들면, 도전막(784)측에 광을 사출하는 보텀 에미션(bottom emission) 구조나, 도전막(784) 및 도전막(788)의 쌍방으로 광을 사출하는 듀얼 에미션(dual emission) 구조에도 적용할 수 있다.
또한, 발광 소자(782)와 중첩되는 위치에 착색막(736)이 형성되고, 절연막(730)과 중첩되는 위치, 리드 배선부(711), 및 소스 드라이버 회로부(704)에 차광막(738)이 형성되어 있다. 또한, 착색막(736) 및 차광막(738)은 절연막(734)으로 덮여 있다. 또한, 발광 소자(782)와 절연막(734)의 사이는 실링막(732)으로 충전되어 있다. 또한, 도 34에 나타내는 표시 장치(700)에서는, 착색막(736)을 형성하는 구성에 대하여 예시했지만, 이것으로 한정되지 않는다. 예를 들면, EL층(786)을 독립 화소 방식에 의해 형성하는 경우에는, 착색막(736)을 형성하지 않는 구성으로 해도 좋다.
본 실시형태에 나타내는 구성은 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일양태의 반도체 장치를 가지는 표시 장치에 대하여, 도 35를 이용하여 설명한다.
도 35의 (A)에 나타내는 표시 장치는, 표시 소자의 화소를 가지는 영역(이하, 화소부(502)라고 함)과, 화소부(502)의 외측에 배치되어 화소를 구동하기 위한 회로를 가지는 회로부(이하, 구동 회로부(504)라고 함)와, 소자의 보호 기능을 가지는 회로(이하, 보호 회로(506)라고 함)와, 단자부(507)를 가진다. 또한, 보호 회로(506)는 형성하지 않는 구성으로 해도 좋다.
구동 회로부(504)의 일부, 또는 전부는 화소부(502)와 동일 기판 위에 형성되어 있는 것이 바람직하다. 이것에 의해, 부품수나 단자수를 줄일 수 있다. 구동 회로부(504)의 일부, 또는 전부가 화소부(502)와 동일 기판 위에 형성되어 있지 않은 경우에는, 구동 회로부(504)의 일부, 또는 전부는 COG나 TAB(Tape Automated Bonding)에 의해, 실장할 수 있다.
화소부(502)는 X행(X는 2이상의 자연수) Y열(Y는 2이상의 자연수)에 배치된 복수의 표시 소자를 구동하기 위한 회로(이하, 화소 회로(501)라고 함)를 가지고, 구동 회로부(504)는 화소를 선택하는 신호(주사 신호)를 출력하는 회로(이하, 게이트 드라이버(504a)라고 함), 화소의 표시 소자를 구동하기 위한 신호(데이터 신호)를 공급하기 위한 회로(이하, 소스 드라이버(504b)) 등의 구동 회로를 가진다.
게이트 드라이버(504a)는 시프트 레지스터 등을 가진다. 게이트 드라이버(504a)는 단자부(507)를 통하여, 시프트 레지스터를 구동하기 위한 신호가 입력되어 신호를 출력한다. 예를 들면, 게이트 드라이버(504a)는 스타트 펄스 신호, 클록 신호 등이 입력되어 펄스 신호를 출력한다. 게이트 드라이버(504a)는 주사 신호가 인가되는 배선(이하, 주사선 GL_1 내지 GL_X라고 함)의 전위를 제어하는 기능을 가진다. 또한, 게이트 드라이버(504a)를 복수 형성하여, 복수의 게이트 드라이버(504a)에 의해, 주사선 GL_1 내지 GL_X를 분할하여 제어해도 좋다. 또는, 게이트 드라이버(504a)는 초기화 신호를 공급할 수 있는 기능을 가진다. 단, 이것으로 한정되지 않고, 게이트 드라이버(504a)는 다른 신호를 공급할 수 있다.
소스 드라이버(504b)는 시프트 레지스터 등을 가진다. 소스 드라이버(504b)는 단자부(507)를 통하여, 시프트 레지스터를 구동하기 위한 신호 외에, 데이터 신호의 기초가 되는 신호(화상 신호)가 입력된다. 소스 드라이버(504b)는 화상 신호를 바탕으로 화소 회로(501)에 기입하는 데이터 신호를 생성하는 기능을 가진다. 또한, 소스 드라이버(504b)는 스타트 펄스, 클록 신호 등이 입력되어 얻어지는 펄스 신호에 따라, 데이터 신호의 출력을 제어하는 기능을 가진다. 또한, 소스 드라이버(504b)는 데이터 신호가 공급되는 배선(이하, 데이터선 DL_1 내지 DL_Y라고 함)의 전위를 제어하는 기능을 가진다. 또는, 소스 드라이버(504b)는 초기화 신호를 공급할 수 있는 기능을 가진다. 단, 이것으로 한정되지 않고, 소스 드라이버(504b)는 다른 신호를 공급할 수 있다.
소스 드라이버(504b)는 예를 들면 복수의 아날로그 스위치 등을 이용하여 구성된다. 소스 드라이버(504b)는 복수의 아날로그 스위치를 순차로 온 상태로 함으로써, 화상 신호를 시분할된 신호를 데이터 신호로서 출력할 수 있다. 또한, 시프트 레지스터 등을 이용하여 소스 드라이버(504b)를 구성해도 좋다.
복수의 화소 회로(501)의 각각은 주사 신호가 공급되는 복수의 주사선 GL의 하나를 통하여 펄스 신호가 입력되고, 데이터 신호가 공급되는 복수의 데이터선 DL의 하나를 통하여 데이터 신호가 입력된다. 또한, 복수의 화소 회로(501)의 각각은, 게이트 드라이버(504a)에 의해 데이터 신호의 데이터의 기입 및 유지가 제어된다. 예를 들면, m행 n번째의 화소 회로(501)는 주사선 GL_m(m은 X 이하의 자연수)을 통하여 게이트 드라이버(504a)로부터 펄스 신호가 입력되고, 주사선 GL_m의 전위에 따라 데이터선 DL_n(n은 Y이하의 자연수)을 통하여 소스 드라이버(504b)로부터 데이터 신호가 입력된다.
도 35의 (A)에 나타내는 보호 회로(506)는 예를 들면, 게이트 드라이버(504a)와 화소 회로(501)의 사이의 배선인 주사선 GL에 접속된다. 또는, 보호 회로(506)는 소스 드라이버(504b)와 화소 회로(501) 사이의 배선인 데이터선 DL에 접속된다. 또는, 보호 회로(506)는 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 접속할 수 있다. 또는, 보호 회로(506)는 소스 드라이버(504b)와 단자부(507) 사이의 배선에 접속할 수 있다. 또한, 단자부(507)는 외부의 회로로부터 표시 장치에 전원, 및 제어 신호, 및 화상 신호를 입력하기 위한 단자가 형성된 부분을 말한다.
보호 회로(506)는 보호 회로가 접속되는 배선에 일정한 범위 외의 전위가 인가됐을 때에, 이 배선과 다른 배선을 도통 상태로 하는 회로이다.
도 35의 (A)에 나타낸 바와 같이, 화소부(502)와 구동 회로부(504)에 각각 보호 회로(506)를 형성함으로써, ESD(Electro Static Discharge : 정전기 방전) 등에 의해 발생하는 과전류에 대한 표시 장치의 내성을 높일 수 있다. 단, 보호 회로(506)의 구성은 이것으로 한정되지 않고, 예를 들면, 게이트 드라이버(504a)에 보호 회로(506)를 접속한 구성, 또는 소스 드라이버(504b)에 보호 회로(506)를 접속한 구성으로 할 수 있다. 혹은, 단자부(507)에 보호 회로(506)를 접속한 구성으로 할 수 있다.
또한, 도 35의 (A)에서는, 게이트 드라이버(504a)와 소스 드라이버(504b)에 의해 구동 회로부(504)를 형성하고 있는 예를 나타내고 있지만, 이 구성으로 한정되지 않는다. 예를 들면, 게이트 드라이버(504a)만을 형성하고, 별도 준비된 소스 드라이버 회로가 형성된 기판(예를 들면, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을 실장하는 구성으로 해도 좋다.
또한, 도 35의 (A)에 나타내는 복수의 화소 회로(501)는, 예를 들면, 도 35의 (B)에 나타내는 구성으로 할 수 있다.
도 35의 (B)에 나타내는 화소 회로(501)는 액정 소자(570)와 트랜지스터(550)와 용량 소자(560)를 가진다. 트랜지스터(550)에 앞의 실시형태에 나타내는 트랜지스터를 적용할 수 있다.
액정 소자(570)의 한쌍의 전극의 한쪽의 전위는 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)는 기입되는 데이터에 의해 배향 상태가 설정된다. 또한 복수의 화소 회로(501)의 각각이 가지는 액정 소자(570)의 한쌍의 전극의 한쪽에 공통의 전위(common potential)를 공급해도 좋다. 또한, 각 행의 화소 회로(501)의 액정 소자(570)의 한쌍의 전극의 한쪽에 다른 전위를 공급해도 좋다.
예를 들면, 액정 소자(570)를 구비하는 표시 장치의 구동 방법으로서는, TN 모드, STN 모드, VA 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, MVA 모드, PVA(Patterned Vertical Alig nment) 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alig nment) 모드 등을 이용해도 좋다. 또한, 표시 장치의 구동 방법으로서는, 상술한 구동 방법 외에, ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 단, 이것으로 한정되지 않고, 액정 소자 및 그 구동 방식으로서 다양한 것을 이용할 수 있다.
m행 n번째의 화소 회로(501)에서, 트랜지스터(550)의 소스 전극 또는 드레인 전극의 한쪽은 데이터선 DL_n에 전기적으로 접속되고, 다른 한쪽은 액정 소자(570)의 한쌍의 전극의 다른 한쪽에 전기적으로 접속된다. 또한, 트랜지스터(550)의 게이트 전극은 주사선 GL_m에 전기적으로 접속된다. 트랜지스터(550)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기입을 제어하는 기능을 가진다.
용량 소자(560)의 한쌍의 전극의 한쪽은 전위가 공급되는 배선(이하, 전위 공급선 VL)에 전기적으로 접속되고, 다른 한쪽은 액정 소자(570)의 한쌍의 전극의 다른 한쪽에 전기적으로 접속된다. 또한, 전위 공급선 VL의 전위의 값은 화소 회로(501)의 사양에 따라 적절히 설정된다. 용량 소자(560)는 기입된 데이터를 유지하는 유지 용량으로서의 기능을 가진다.
예를 들면, 도 35의 (B)의 화소 회로(501)를 가지는 표시 장치에서는, 예를 들면, 도 35의 (A)에 나타내는 게이트 드라이버(504a)에 의해 각 행의 화소 회로(501)를 순차로 선택하고, 트랜지스터(550)를 온 상태로 하여 데이터 신호의 데이터를 기입한다.
데이터가 기입된 화소 회로(501)는 트랜지스터(550)가 오프 상태가 됨으로써 유지 상태가 된다. 이것을 행마다 순차로 행함으로써, 화상을 표시할 수 있다.
또한, 도 35의 (A)에 나타내는 복수의 화소 회로(501)는 예를 들면, 도 35의 (C)에 나타내는 구성으로 할 수 있다.
또한, 도 35의 (C)에 나타내는 화소 회로(501)는 트랜지스터(552, 554)와, 용량 소자(562)와, 발광 소자(572)를 가진다. 트랜지스터(552) 및 트랜지스터(554)의 어느 한쪽 또는 양쪽에 앞의 실시형태에 나타내는 트랜지스터를 적용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극의 한쪽은, 데이터 신호가 공급되는 배선(이하, 신호선 DL_n라고 함)에 전기적으로 접속된다. 또한, 트랜지스터(552)의 게이트 전극은 게이트 신호가 공급되는 배선(이하, 주사선 GL_m라고 함)에 전기적으로 접속된다.
트랜지스터(552)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기입을 제어하는 기능을 가진다.
용량 소자(562)의 한쌍의 전극의 한쪽은 전위가 인가되는 배선(이하, 전위 공급선 VL_a라고 함)에 전기적으로 접속되고, 다른 한쪽은 트랜지스터(552)의 소스 전극 및 드레인 전극의 다른 한쪽에 전기적으로 접속된다.
용량 소자(562)는 기입된 데이터를 유지하는 유지 용량으로서의 기능을 가진다.
트랜지스터(554)의 소스 전극 및 드레인 전극의 한쪽은 전위 공급선 VL_a에 전기적으로 접속된다. 또한, 트랜지스터(554)의 게이트 전극은 트랜지스터(552)의 소스 전극 및 드레인 전극의 다른 한쪽에 전기적으로 접속된다.
발광 소자(572)의 애노드 및 캐소드의 한쪽은 전위 공급선 VL_b에 전기적으로 접속되고, 다른 한쪽은 트랜지스터(554)의 소스 전극 및 드레인 전극의 다른 한쪽에 전기적으로 접속된다.
발광 소자(572)로서는, 예를 들면 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 함) 등을 이용할 수 있다. 단, 발광 소자(572)로서는, 이것으로 한정되지 않고, 무기 재료로 이루어지는 무기 EL 소자를 이용해도 좋다.
또한, 전위 공급선 VL_a 및 전위 공급선 VL_b의 한쪽에는 고전원 전위 VDD가 인가되고, 다른 한쪽에는 저전원 전위 VSS가 인가된다.
도 35의 (C)의 화소 회로(501)를 가지는 표시 장치에서는, 예를 들면, 도 35의 (A)에 나타내는 게이트 드라이버(504a)에 의해 각 행의 화소 회로(501)를 순차로 선택하고, 트랜지스터(552)를 온 상태로 하여 데이터 신호의 데이터를 기입한다.
데이터가 기입된 화소 회로(501)는 트랜지스터(552)가 오프 상태가 됨으로써 유지 상태가 된다. 또한, 기입된 데이터 신호의 전위에 따라 트랜지스터(554)의 소스 전극과 드레인 전극의 사이에 흐르는 전류량이 제어되고, 발광 소자(572)는 흐르는 전류량에 따른 휘도로 발광한다. 이것을 행마다 순차로 행함으로써, 화상을 표시할 수 있다.
본 실시형태에 나타내는 구성은 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일양태의 반도체 장치를 가지는 표시 모듈 및 전자기기에 대하여, 도 36 및 도 37을 이용하여 설명을 행한다.
도 36에 나타내는 표시 모듈(8000)은 상부 커버(8001)와 하부 커버(8002)와의 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백 라이트(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 가진다.
본 발명의 일양태의 반도체 장치는 예를 들면, 표시 패널(8006)에 이용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는 터치 패널(8004) 및 표시 패널(8006)의 사이즈에 맞추어, 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(8006)에 중첩하여 이용할 수 있다. 또한, 표시 패널(8006)의 대향 기판(밀봉 기판)에, 터치 패널 기능을 갖도록 할 수 있다. 또한, 표시 패널(8006)의 각 화소 내에 광 센서를 형성하여, 광학식의 터치 패널로 할 수 있다.
백 라이트(8007)는 광원(8008)을 가진다. 또한, 도 36에서, 백 라이트(8007) 위에 광원(8008)을 배치하는 구성에 대하여 예시했지만, 이것에 한정되지 않는다. 예를 들면, 백 라이트(8007)의 단부에 광원(8008)을 배치하고, 또한 광확산판을 이용하는 구성으로 해도 좋다. 또한, 유기 EL 소자 등의 자기 발광형의 발광 소자를 이용하는 경우, 또는 반사형 패널 등의 경우에는, 백 라이트(8007)를 형성하지 않는 구성으로 해도 좋다.
프레임(8009)은 표시 패널(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의해 발생하는 전자파를 차단하기 위한 전자 실드(shield)로서의 기능을 가진다. 또한 프레임(8009)은 방열판으로서의 기능을 가지고 있어도 좋다.
프린트 기판(8010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 가진다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이어도 좋고, 별도 형성한 배터리(8011)에 의한 전원이어도 좋다. 상용 전원을 이용하는 경우, 배터리(8011)는 생략할 수 있다.
또한, 표시 모듈(8000)은 편광판, 위상차판, 프리즘 시트 등의 부재를 추가하여 형성해도 좋다.
도 37의 (A) 내지 도 37의 (H)는 전자기기를 나타내는 도면이다. 이러한 전자기기는 하우징(9000), 표시부(9001), 스피커(9003), LED 램프(9004), 조작키(9005)(전원 스위치, 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새나 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9008) 등을 가질 수 있다.
도 37의 (A)는 모바일 컴퓨터이며, 상술한 것 이외에, 스위치(9009), 적외선 포트(9010) 등을 가질 수 있다. 도 37의 (B)는 기록 매체를 구비한 휴대형의 화상 재생 장치(예를 들어, DVD 재생 장치)이며, 상술한 것 이외에, 제 2 표시부(9002), 기록 매체 판독부(9011) 등을 가질 수 있다. 도 37의 (C)는 고글형 디스플레이이며, 상술한 것 이외에, 제 2 표시부(9002), 지지부(9012), 이어폰(9013) 등을 가질 수 있다. 도 37의 (D)는 휴대형 유기기이며, 상술한 것 이외에, 기록 매체 판독부(9011) 등을 가질 수 있다. 도 37의 (E)는 텔레비전 수상 기능을 가지는 디지털 카메라이며, 상술한 것 이외에, 안테나(9014), 셔터 버튼(9015), 수상부(9016) 등을 가질 수 있다. 도 37의 (F)는 휴대형 유기기이며, 상술한 것 이외에, 제 2 표시부(9002), 기록 매체 판독부(9011) 등을 가질 수 있다. 도 37의 (G)는 텔레비전 수상기이며, 상술한 것 이외에, 튜너, 화상 처리부 등을 가질 수 있다. 도 37의 (H)는 운반형 TV 수상기이며, 상술한 것 이외에, 신호의 송수신이 가능한 충전기(9017) 등을 가질 수 있다.
도 37의 (A) 내지 도 37의 (H)에 나타내는 전자기기는 다양한 기능을 가질 수 있다. 예를 들면, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 캘린더, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 이용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 이용하여 다양한 데이터의 송신 또는 수신을 행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 복수의 표시부를 가지는 전자기기에서는, 하나의 표시부를 주로 화상 정보를 표시하고, 다른 하나의 표시부를 주로 문자 정보를 표시하는 기능, 또는, 복수의 표시부에 시차(視差)를 고려한 화상을 표시함으로써 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한, 수상부를 가지는 전자기기에서는, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장)에 보존하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 37의 (A) 내지 도 37의 (H)에 나타내는 전자기기가 가질 수 있는 기능은 이것들로 한정되지 않고, 다양한 기능을 가질 수 있다.
본 실시형태에서 설명한 전자기기는 어떠한 정보를 표시하기 위한 표시부를 가지는 것을 특징으로 한다. 또한 본 발명의 일양태의 반도체 장치는, 표시부를 가지지 않는 전자기기에도 적용할 수 있다.
본 실시형태에 나타내는 구성은 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
100 : 트랜지스터
100A : 트랜지스터
100B : 트랜지스터
102 : 기판
104 : 절연막
106 : 도전막
106a : 도전막
106b : 도전막
108 : 절연막
108a : 절연막
108b : 절연막
110 : 산화물 반도체막
110_1 : 산화물 반도체막
110_2 : 산화물 반도체막
110a : 채널 영역
110a_1 : 채널 영역
110a_2 : 채널 영역
110b : 저저항 영역
110b_1 : 저저항 영역
110b_2 : 저저항 영역
110c : 저저항 영역
110c_1 :저저항 영역
110c_2 : 저저항 영역
110d : 저저항 영역
110e : 저저항 영역
112 : 절연막
113 : 도전막
113a : 도전막
113b : 도전막
114 : 도전막
114a : 도전막
114b : 도전막
118 : 절연막
120 : 절연막
121a : 도전막
121b :도전막
122 : 도전막
122a : 도전막
122b : 도전막
128 : 절연막
139 : 개구부
140a : 개구부
140b : 개구부
141 : 막
142 : 산소
143 : 불순물 원소
145 : 마스크
190 : 영역
191 : 산소
192 : 수소
193 : 영역
194 : 영역
195 : 불순물 원소
501 : 화소 회로
502 : 화소부
504 : 구동 회로부
504a : 게이트 드라이버
504b : 소스 드라이버
506 : 보호 회로
507 : 단자부
550 : 트랜지스터
552 : 트랜지스터
554 : 트랜지스터
560 : 용량 소자
562 : 용량 소자
570 : 액정 소자
572 : 발광 소자
602 : 유리 기판
604 : 산화물 반도체막
606 : 가공층
700 : 표시 장치
701 : 기판
702 : 화소부
704 : 소스 드라이버 회로부
705 : 기판
706 : 게이트 드라이버 회로부
708 : FPC 단자부
710 : 신호선
711 : 배선부
712 : 실링재
716 : FPC
730 : 절연막
732 : 실링막
734 : 절연막
736 : 착색막
738 : 차광막
750 : 트랜지스터
752 : 트랜지스터
760 : 접속 전극
766 : 절연막
770 : 평탄화 절연막
772 : 도전막
774 : 도전막
775 : 액정 소자
776 : 액정층
778 : 구조체
780 : 이방성 도전막
782 : 발광 소자
784 : 도전막
786 : EL층
788 : 도전막
790 : 용량 소자
1100 : 펠릿
1100a : 펠릿
1100b : 펠릿
1101 : 이온
1120 : 기판
1130 : 타겟
5100 : 펠릿
5120 : 기판
5161 : 영역
8000 : 표시 모듈
8001 : 상부 커버
8002 : 하부 커버
8003 : FPC
8004 : 터치 패널
8005 : FPC
8006 : 표시 패널
8007 : 백 라이트
8008 : 광원
8009 : 프레임
8010 : 프린트 기판
8011 : 배터리
9000 : 하우징
9001 : 표시부
9002 : 표시부
9003 : 스피커
9004 : LED 램프
9005 : 조작키
9006 : 접속 단자
9007 : 센서
9008 : 마이크로폰
9009 : 스위치
9010 : 적외선 포트
9011 : 기록 매체 판독부
9012 : 지지부
9013 : 이어폰
9014 : 안테나
9015 : 셔터 버튼
9016 : 수상부
9017 : 충전기

Claims (30)

  1. 반도체 장치에 있어서:
    제 1 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 게이트 절연막;
    상기 게이트 절연막 위의 게이트 전극;
    상기 산화물 반도체막 및 상기 게이트 전극 위의 제 2 절연막;
    상기 제 2 절연막 위의 제 3 절연막;
    상기 제 2 절연막 및 상기 제 3 절연막에서의 제 1 개구;
    상기 제 2 절연막 및 상기 제 3 절연막에서의 제 2 개구;
    상기 제 1 개구를 통하여 상기 산화물 반도체막에 전기적으로 접속된 소스 전극; 및
    상기 제 2 개구를 통하여 상기 산화물 반도체막에 전기적으로 접속된 드레인 전극을 포함하고,
    상기 제 1 절연막은 산소를 포함하고,
    상기 제 2 절연막은 수소를 포함하고,
    상기 제 2 절연막의 수소 농도는 1×1022atoms/cm3 이상이고,
    상기 산화물 반도체막은 제 1 영역 및 제 2 영역을 포함하고,
    상기 제 1 영역은 상기 게이트 절연막과 접촉하고,
    상기 제 2 영역은 상기 제 2 절연막과 접촉하고,
    상기 제 1 절연막은 제 3 영역 및 제 4 영역을 포함하고,
    상기 제 3 영역은 상기 제 1 영역과 중첩하고,
    상기 제 4 영역은 상기 제 2 영역과 중첩하고,
    상기 제 4 영역에서의 불순물 원소의 농도는 상기 제 3 영역에서의 불순물 원소의 농도보다 높고,
    상기 제 4 영역으로부터 상기 산화물 반도체막으로 공급된 산소의 양은 상기 제 3 영역으로부터 상기 산화물 반도체막으로 공급된 산소의 양보다 낮은, 반도체 장치.
  2. 반도체 장치에 있어서:
    제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 제 1 절연막;
    상기 제 1 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 게이트 절연막;
    상기 게이트 절연막 위의 제 2 게이트 전극;
    상기 산화물 반도체막 및 상기 제 2 게이트 전극 위의 제 2 절연막;
    상기 제 2 절연막 위의 제 3 절연막;
    상기 제 2 절연막 및 상기 제 3 절연막에서의 제 1 개구;
    상기 제 2 절연막 및 상기 제 3 절연막에서의 제 2 개구;
    상기 제 1 개구를 통하여 상기 산화물 반도체막에 전기적으로 접속된 소스 전극; 및
    상기 제 2 개구를 통하여 상기 산화물 반도체막에 전기적으로 접속된 드레인 전극을 포함하고,
    상기 제 1 절연막은 산소를 포함하고,
    상기 제 2 절연막은 수소를 포함하고,
    상기 제 2 절연막의 수소 농도는 1×1022atoms/cm3 이상이고,
    상기 산화물 반도체막은 제 1 영역 및 제 2 영역을 포함하고,
    상기 제 1 영역은 상기 게이트 절연막과 접촉하고,
    상기 제 2 영역은 상기 제 2 절연막과 접촉하고,
    상기 제 1 절연막은 제 3 영역 및 제 4 영역을 포함하고,
    상기 제 3 영역은 상기 제 1 영역과 중첩하고,
    상기 제 4 영역은 상기 제 2 영역과 중첩하고,
    상기 제 4 영역에서의 불순물 원소의 농도는 상기 제 3 영역에서의 불순물 원소의 농도보다 높고,
    상기 제 4 영역으로부터 상기 산화물 반도체막으로 공급된 산소의 양은 상기 제 3 영역으로부터 상기 산화물 반도체막으로 공급된 산소의 양보다 낮은, 반도체 장치.
  3. 반도체 장치에 있어서:
    제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 제 1 절연막;
    상기 제 1 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 게이트 절연막;
    상기 게이트 절연막 위의 제 2 게이트 전극;
    상기 산화물 반도체막 및 상기 제 2 게이트 전극 위의 제 2 절연막;
    상기 제 2 절연막 위의 제 3 절연막;
    상기 제 2 절연막 및 상기 제 3 절연막에서의 제 1 개구;
    상기 제 2 절연막 및 상기 제 3 절연막에서의 제 2 개구;
    상기 제 1 절연막 및 상기 게이트 절연막에서의 제 3 개구;
    상기 제 1 개구를 통하여 상기 산화물 반도체막에 전기적으로 접속된 소스 전극; 및
    상기 제 2 개구를 통하여 상기 산화물 반도체막에 전기적으로 접속된 드레인 전극을 포함하고,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 상기 제 3 개구를 통하여 서로 전기적으로 접속되고,
    상기 제 1 절연막은 산소를 포함하고,
    상기 제 2 절연막은 수소를 포함하고,
    상기 제 2 절연막의 수소 농도는 1×1022atoms/cm3 이상이고,
    상기 산화물 반도체막은 제 1 영역 및 제 2 영역을 포함하고,
    상기 제 1 영역은 상기 게이트 절연막과 접촉하고,
    상기 제 2 영역은 상기 제 2 절연막과 접촉하고,
    상기 제 1 절연막은 제 3 영역 및 제 4 영역을 포함하고,
    상기 제 3 영역은 상기 제 1 영역과 중첩하고,
    상기 제 4 영역은 상기 제 2 영역과 중첩하고,
    상기 제 4 영역에서의 불순물 원소의 농도는 상기 제 3 영역에서의 불순물 원소의 농도보다 높고,
    상기 제 4 영역으로부터 상기 산화물 반도체막으로 공급된 산소의 양은 상기 제 3 영역으로부터 상기 산화물 반도체막으로 공급된 산소의 양보다 낮은, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 불순물 원소는 수소, 붕소, 탄소, 질소, 불소, 인, 유황, 및 희가스 중 하나 이상을 포함하는, 반도체 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 불순물 원소는 수소 또는 아르곤을 포함하는, 반도체 장치.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 영역은 상기 제 2 영역보다 수소 농도가 낮은 부분을 포함하는, 반도체 장치.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 영역은 상기 제 2 영역보다 결정성이 높은 영역을 포함하는, 반도체 장치.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 산소, In, Zn, 및 M(M은, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)을 포함하는, 반도체 장치.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 결정부를 포함하고,
    상기 결정부의 c축이 상기 산화물 반도체막의 피형성면의 법선 벡터에 평행한 방향으로 정렬되는, 반도체 장치.
  10. 표시 장치에 있어서:
    제 1 항 내지 제 3 항 중 어느 한 항에 따른 반도체 장치; 및
    표시 소자를 포함하는, 표시 장치.
  11. 표시 모듈에 있어서:
    제 10 항에 따른 표시 장치; 및
    터치 센서를 포함하는, 표시 모듈.
  12. 전자기기에 있어서:
    제 1 항 내지 제 3 항 중 어느 한 항에 따른 반도체 장치, 제 1 항 내지 제 3 항 중 어느 한 항에 따른 반도체 장치 및 표시 소자를 포함하는 표시 장치, 또는 제 1 항 내지 제 3 항 중 어느 한 항에 따른 반도체 장치, 표시 소자 및 터치 센서를 포함하는 표시 모듈; 및
    조작키 또는 배터리를 포함하는, 전자기기.
  13. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 4 영역으로부터 상기 산화물 반도체막으로 공급된 상기 불순물 원소의 양은 상기 제 3 영역으로부터 상기 산화물 반도체막으로 공급된 상기 불순물 원소의 양보다 높은, 반도체 장치.
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