KR102281458B1

KR102281458B1 - 소자 내장형 인쇄회로기판, 반도체 패키지 및 그 제조방법

Info

Publication number: KR102281458B1
Application number: KR1020140076621A
Authority: KR
Inventors: 이창보
Original assignee: 삼성전기주식회사
Priority date: 2014-06-23
Filing date: 2014-06-23
Publication date: 2021-07-27
Anticipated expiration: 2034-06-23
Also published as: CN105282972B; CN105282972A; KR20150146270A

Abstract

적어도 하나의 감광성 유전체층을 포함하는 절연층과, 상기 절연층에 내장된 소자와, 상기 절연층의 내측에 형성된 제1회로층과 상기 절연층의 외측에 형성된 제2회로층을 포함하며, 여기서, 상기 제1회로층은 상기 소자의 상면과 하면 사이의 높이에 위치된 회로패턴을 갖는 소자 내장형 인쇄회로기판이 개시된다.

Description

소자 내장형 인쇄회로기판, 반도체 패키지 및 그 제조방법 {Printed circuit board having an embedded device, semiconductor package and method of manufacturing the same}

소자 내장형 인쇄회로기판, 반도체 패키지 및 그 제조방법에 관한 것이다.

최근 반도체용 인쇄회로기판(PCB)의 기술 트렌드는 미세화, 박막화, 다기능화이다.

첫 번째로, 미세화는 반도체의 미세화 트렌드에 맞춰 미세 선폭, 패드 간격, 정렬 강화 등이 지속적으로 요구되는 것을 의미한다.

두 번째로, 박막화는 전자기기의 슬림화의 트렌드에 따라가기 위해 PCB의 두께를 낮추는 트렌드를 의미한다.

마지막으로, 다기능화는 PCB가 반도체와 메인 보드 간 전기적 연결 역할 뿐만 아니라 PCB에 능동 소자나 수동 소자 등이 내장되어 있어 여러 역할을 하도록 하는 것을 뜻한다.

이 모든 요구사항을 충족시키기 위해 다양한 PCB 구조나 다양한 공법이 만들어지고 있다. 대표적인 예로서, 코어리스 PCB를 예로 들 수 있다.

기존의 통상의 코어(standard core) PCB 대비 코어를 없애면서 비슷한 전기적 성능을 가지면서도 두께를 낮출 수 있는 장점을 가지고 있다. 또한, 코어리스 공법의 특성상 상대적으로 미세회로를 구현하기 쉽다.

또 다른 예로서, 능동 소자 또는 수동 소자가 내장된 PCB를 생각해 보면, PCB의 전기적인 역할 뿐만 아니라, 파워 서플라이어(power supplier), 커패시터(capacitor), 인덕터(inductor) 등과 같은 역할을 동시에 요구하는 것을 알 수 있다.

미국 등록특허 제7886433호

일 측면은 소자 내장에 따른 정렬 오차를 최소화할 수 있는 소자 내장형 인쇄회로기판을 제공하는 것이다.

다른 측면은 상하부 비아의 연결 시 깊이 차이에 따른 보이드 발생을 최소화할 수 있는 소자 내장형 인쇄회로기판을 제공하는 것이다.

또 다른 측면은 워피지(warpage) 현상이 개선된 소자 내장형 인쇄회로기판을 제공하는 것이다.

또 다른 측면은 내장되는 소자의 수평 방향으로 회로층을 갖는 소자 내장형 인쇄회로기판을 제공하는 것이다.

또 다른 측면은 상기와 같은 소자 내장형 인쇄회로기판의 제조방법을 제공하는 것이다.

또 다른 측면은 상기와 같은 소자 내장형 인쇄회로기판을 포함하는 반도체 패키지를 제공하는 것이다.

본 발명의 일 실시예에 따른 소자 내장형 인쇄회로기판은 적어도 하나의 감광성 유전체층을 포함하는 절연층과, 상기 절연층에 내장된 소자와, 상기 절연층의 내측에 형성된 제1회로층과 상기 절연층의 외측에 형성된 제2회로층을 포함하며, 여기서, 상기 제1회로층은 상기 소자의 상면과 하면 사이의 높이에 위치된 회로패턴을 갖는다.

또한, 상기 인쇄회로기판은 층간 회로층을 전기적으로 연결시키는 복수의 접속 비아 및 상기 소자와 제2회로층을 전기적으로 연결시키는 복수의 마이크로 비아를 더 포함하며, 상기 복수의 접속 비아는 한 쪽 방향으로 테이퍼진 구조를 가지며, 상기 복수의 마이크로 비아는 상기 소자를 중심으로 대칭되는 형상을 갖는다.

본 발명의 다른 실시예에 따른 소자 내장형 인쇄회로기판은 적어도 하나의 감광성 유전체층을 포함하는 절연층과, 상기 절연층에 내장된 소자와, 상기 감광성 유전체층에 형성된 제1회로층과 상기 절연층에 형성된 제2회로층을 포함하며, 여기서, 상기 감광성 유전체층은 상기 소자의 상면과 하면 사이의 높이에 위치되는 평탄부위를 가지며, 상기 제1회로층은 상기 평탄부위에 형성된 회로패턴을 갖는다.

본 발명의 또 다른 실시예에 따른 소자 내장형 인쇄회로기판은 적어도 하나의 감광성 유전체층을 포함하는 절연층과, 상기 감광성 유전체층에 내장된 소자와, 상기 감광성 유전체층에 형성된 제1회로층과 상기 절연층에 형성된 제2회로층을 포함하며, 여기서, 상기 감광성 유전체층의 일측은 소자가 내장되는 돌출부위와 상기 소자의 상면과 하면 사이의 높이에 위치되는 평탄부위를 포함하여 단차 구조를 가지며, 상기 제1회로층은 상기 평탄부위에 형성된 회로패턴을 갖는다.

본 발명의 일 실시예에 따른 반도체 패키지는 적어도 하나의 감광성 유전체층을 포함하는 절연층과, 상기 절연층에 내장된 소자와, 상기 절연층의 내측에 형성된 제1회로층과 상기 절연층의 외측에 형성된 제2회로층과, 상기 제2회로층 중 상면의 회로층과 연결되어 실장되는 전자부품과, 상기 제2회로층 중 하면의 회로층과 연결되어 실장되는 하부 반도체 패키지를 포함하며, 여기서, 상기 제1회로층은 상기 소자의 상면과 하면 사이의 높이에 위치된 회로패턴을 갖는다.

본 발명의 일 실시예에 따른 소자 내장형 인쇄회로기판의 제조방법은 캐리어 부재를 준비하는 단계와, 상기 캐리어 부재의 일면 또는 양면에 소자를 배치하는 단계와, 상기 소자가 배치된 캐리어 부재 상에 제1절연층을 적층하여 상기 소자를 내장하는 단계와, 상기 제1절연층이 상기 소자의 상면과 하면 사이의 높이에 걸쳐 형성되는 평탄부위를 갖도록 상기 제1절연층의 일부를 제거하는 단계와, 상기 제1절연층에 제1회로층을 형성하는 단계와, 상기 제1회로층이 형성된 제1절연층 상에 제2절연층을 적층하여 적층체를 형성하는 단계와, 상기 적층체로부터 상기 캐리어 부재를 분리하는 단계와, 상기 캐리어 부재가 분리된 적층체의 양면에 제2회로층을 형성하는 단계를 포함한다.

상기 제조방법에서, 상기 제1절연층은 감광성 유전체층이며, 상기 제1절연층의 일부를 제거하는 단계는 포토리소그라피 공법에 의해 수행될 수 있다.

상기 제조방법은 상기 제1회로층을 형성하는 단계와 상기 제2절연층을 적층하는 단계 사이에, 제3절연층을 적층하여 상기 소자를 내장하는 단계와, 상기 제3절연층이 상기 소자의 상면과 하면 사이의 높이에 걸쳐 형성되는 평탄부위를 갖도록 상기 제3절연층의 일부를 제거하는 단계와, 상기 제3절연층에 제3회로층을 형성하는 단계를 더 포함할 수 있다.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.

도 1은 본 발명의 일 실시예에 따른 소자 내장형 기판을 예시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 소자 내장형 기판을 예시한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지를 예시한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 예시한 단면도이다.
도 5 내지 도 17은 본 발명의 일 실시예에 따른 소자 내장형 기판의 제조방법을 설명하기 위하여 예시한 공정흐름도이다.
도 18 내지 도 33은 본 발명의 다른 실시예에 따른 소자 내장형 기판의 제조방법을 설명하기 위하여 예시한 공정흐름도이다.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.

소자 내장형 인쇄회로기판

도 1은 본 발명의 일 실시예에 따른 소자 내장형 기판을 예시한 단면도이다.

도 1을 참조하면, 상기 기판은 제1절연층(110)과 제2절연층(120)을 포함하는 절연층(100)과, 상기 제1절연층(110)에 내장된 소자(200)를 갖는다.

여기서, 상기 제1절연층(110)은 감광성 유전체층으로서, 상기 제1절연층(110)의 일측은 상기 소자(200)가 내장되는 돌출부위(112)와 상기 소자(200)의 상면과 하면 사이의 높이에 위치되는 평탄부위(111)를 포함하여 단차 구조를 갖는다. 상기 제1절연층(110)으로서 유리시트를 함유하지 않는 감광성 유전체층을 사용할 수 있다.

상기 제2절연층(120)은 통상적으로 인쇄회로기판에서 절연소재로 사용되는 절연 수지라면 특별히 한정되지 않으며, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다. 예를 들어, 상기 제2절연층(120)은 프리프레그, ABF(Ajinomoto Build-up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 수지로 형성될 수 있다. 상기 제2절연층(120)은 또한 상기 제1절연층(110)과 동일한 재질의 감광성 유전체층으로 구성될 수 있다.

상기 소자(200)는, 특별히 한정되지 않고, 통상의 능동 소자와 수동 소자가 적용될 수 있으며, 예를 들어, 상기 소자(200)는 적층 세라믹 콘덴서(Multi Layer Ceramic Capacitor; MLCC)일 수 있다.

상기 소자(200)는 또한 통상의 접착물질(1200)에 의해 절연층에 부착될 수 있다. 상기 접착물질(1200)은 전도성 수지 또는 비전도성 수지로 형성될 수 있다. 예를 들어, 상기 접착물질(1200)은 에폭시 수지로 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.

상기 절연층(100)의 내측과 외측에는 각각 제1회로층(310)과 제2회로층(320)이 형성된다.

상기 제1회로층(310)은 상기 절연층(100)의 내측에 위치한 감광성 유전체층인 제1절연층(110)의 평탄부위(111)에 형성된 회로패턴을 갖는다.

대안적으로, 상기 제1회로층(310)은 상기 소자(200)의 상면과 하면 사이의 높이에 위치된 회로패턴을 갖는다.

추가적으로, 상기 절연층(100)의 상면에는 매립패턴(1100)이 매립되어 형성될 수 있다. 상기 매립패턴(1100)은 주로 배선 연결 역할을 하나, 특별히 이에 한정되는 것은 아니다.

복수의 접속 비아, 즉 제1접속 비아(311)와 제2접속 비아(321)에 의해 층간 회로층, 즉, 제1회로층(310)과 제2회로층(320)이 전기적으로 연결되며, 또한 복수의 마이크로 비아(322)에 의해 상기 소자(200)와 제2회로층(320)이 전기적으로 연결된다.

여기서, 상기 복수의 접속 비아, 즉 제1접속 비아(311)와 제2접속 비아(321)는 한 쪽 방향으로 테이퍼진 구조를 가지며, 상기 복수의 마이크로 비아(322)는 상기 소자(200)를 중심으로 대칭되는 형상을 갖는다.

선택적으로, 상기 회로층이 형성된 절연층(100) 상에는 필요에 따라 빌드업 절연층과 빌드업 회로층을 포함하는 통상의 빌드업층이 추가 형성될 수 있다.

상기 비아를 포함하는 회로층은 구리(Cu)로 형성되는 것이 전형적이나, 인쇄회로기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다.

상기 절연층(100)의 외측에 형성된 제2회로층(320) 상에는 접속패드를 노출시키는 보호층으로서, 통상의 액상 또는 필름 타입의 솔더레지스트층(400)이 형성될 수 있다.

상기 솔더레지스트층은 최외층의 회로패턴을 보호하고, 전기적 절연을 위해 형성되는 것으로서, 외부 제품과 접속되는 최외층의 접속패드를 노출시키기 위해 개구부가 형성된다.

또한, 상기 솔더레지스트층의 개구부를 통해서 노출된 접속패드 상에는 표면처리층이 선택적으로 추가 형성될 수 있다.

상기 표면처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Levelling) 등에 의해 형성될 수 있다. 이와 같은 과정을 통해서 형성된 접속패드는 적용목적에 따라 와이어본딩용 패드 또는 범프용 패드로 사용되거나 또는 솔더볼과 같은 외부접속 단자를 장착하기 위한 솔더볼링용 패드로 사용될 수 있다.

도 2는 본 발명의 다른 실시예에 따른 소자 내장형 기판을 예시한 단면도이다.

도 2를 참조하면, 상기 기판은 제1절연층(110)과 제2절연층(120)을 포함하는 절연층(100)과, 상기 절연층(100)에 내장된 소자(200)를 갖는다.

여기서, 상기 제1절연층(110)은 감광성 유전체층으로서, 상기 제1절연층(110)의 일측은 상기 소자(200)의 상면과 하면 사이의 높이에 위치되는 평탄부위(111)를 갖는다. 상기 제1절연층(110)으로서 유리시트를 함유하지 않는 감광성 유전체층을 사용할 수 있다.

추가적으로, 상기 절연층(100)의 상면에는 매립패턴(1100)이 형성될 수 있다.

반도체 패키지

도 3은 본 발명의 일 실시예에 따른 반도체 패키지를 예시한 단면도로서, 중복되는 구성에 대한 설명은 생략한다.

도 3을 참조하면, 상기 패키지는 제1절연층(110)으로서 감광성 유전체층 및 제2절연층(120)을 포함하는 절연층(100)과, 상기 제1절연층(110)에 내장된 소자(200)와, 상기 절연층(100)의 내측에 형성된 제1회로층(310) 및 상기 절연층(100)의 외측에 형성된 제2회로층(320)과, 상기 제2회로층(320)과 연결되어 실장되는 전자부품(500)을 포함한다.

상기 전자부품(500)은 인쇄회로기판과 전기적으로 연결되어 일정한 기능을 담당할 수 있는 부품으로, 예를 들면, 직접 회로 칩(IC)과 같이 인쇄회로기판에 실장될 수 있는 전자부품을 말한다.

상기 도면에서는 전자부품(500)의 기타 상세한 구성요소를 생략하고 개략적으로 나타내었으나, 당업계에 공지된 모든 구조의 전자부품이 특별히 한정되지 않고 사용될 수 있다.

상기 전자부품(500)은 범프(510)를 매개로 제2회로층(320)에 실장될 수 있으며, 통상의 와이어를 이용한 연결 역시 가능하다.

상기 패키지는 통상의 솔더볼 등을 접속부재로 하여 마더보드 등에 실장될 수 있다.

도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 예시한 단면도로서, 중복되는 구성에 대한 설명은 생략한다.

도 4를 참조하면, 상기 패키지는 제1절연층(110)으로서 감광성 유전체층과, 제2절연층(120)을 포함하는 절연층(100)과, 상기 제1절연층(110)에 내장된 소자(200)와, 상기 절연층(100)의 내측에 형성된 제1회로층(310)과 상기 절연층(100)의 외측에 형성된 제2회로층(320)과, 상기 제2회로층(320) 중 상면의 회로층과 연결되어 실장되는 전자부품(500)과, 상기 제2회로층(320) 중 하면의 회로층과 연결되어 실장되는 하부 반도체 패키지(600)를 포함한다.

상기 하부 반도체 패키지(600)는 특별히 한정되지 않고, 통상의 반도체 소자를 실장한 패키지로서, 솔더 범프를 통하여 상부 반도체 패키지와 연결되는 POP(Package On Package) 구조를 갖는 것이 전형적이다.

소자 내장형 인쇄회로기판의 제조방법

도 5 내지 도 17은 본 발명의 일 실시예에 따른 소자 내장형 기판의 제조방법을 설명하기 위하여 예시한 공정흐름도로서, 중복되는 구성에 대한 설명은 생략한다.

도 5를 참조하면, 캐리어 부재(1000)를 준비한다.

상기 캐리어 부재(1000)는 한 쌍의 캐리어 금속층(1010)과, 상기 한 쌍의 캐리어 금속층(1010) 사이에 형성된 캐리어 코어(1020)를 포함한다.

상기 캐리어 금속층(1010)은 구리로 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.

상기 캐리어 코어(1020)는 절연층, 회로층 등을 형성할 때 이를 지지하기 위한 것으로서, 절연 재질 또는 금속 재질로 형성될 수 있다.

예를 들어, 상기 캐리어 부재는 동박적층판이 사용될 수 있다.

또한, 상기 캐리어 부재(1000)는 캐리어 코어만으로 구성되거나, 또는 일면에만 캐리어 금속층을 갖도록 구성될 수 있다.

상기 캐리어 부재는 회로 기판 분야에서 지지 기판으로 사용되며 추후 디태치(detach) 또는 제거될 수 있는 것이라면 특별한 제한 없이 사용 가능하다.

다음, 도 6을 참조하면, 상기 캐리어 부재(1000)의 양면에 매립패턴(1100)을 형성한다.

상기 매립패턴(1100)은, 특별히 한정되지 않고, 회로 기판 분야에 공지된 통상의 공법에 따라 형성될 수 있으며, 상기 매립패턴(1100)의 형성과정은 최종 목적하는 구조에 따라 생략이 가능하다.

또한, 상기 매립패턴(1100)은 캐리어 부재의 일면에만 형성하는 것도 가능하다.

상기 매립패턴(1100)은 최종 구조에서 절연층에 매립되어 주로 배선 연결 역할을 할 수 있으나, 특별히 이에 한정되는 것은 아니다.

다음, 도 7을 참조하면, 상기 매립패턴(1100)이 형성된 캐리어 부재(1000) 상에 소자(200)를 배치한다.

상기 소자(200)는 접착물질(1200)을 이용하여 캐리어 부재(1000) 상에 고정될 수 있다.

다음, 도 8을 참조하면, 상기 소자(200)가 배치된 캐리어 부재(1000) 상에 상기 소자(200)가 내장되도록 감광성 유전체층인 제1절연층(110)을 적층한다.

상기 제1절연층(110)으로서 유리시트를 함유하지 않는 감광성 유전체층을 사용할 수 있다. 이 경우, 상기 소자(200)가 내장되도록 상기 제1절연층(110)을 적층하는 경우에도 소자가 손상되는 것을 완화할 수 있다.

다음, 도 9를 참조하면, 상기 소자(200)가 내장되는 돌출부위(112)와 상기 소자(200)의 상면과 하면 사이의 높이에 걸쳐 형성되는 평탄부위(111)를 포함하여 상기 제1절연층(110)의 일측이 단차 구조를 갖도록 상기 제1절연층(110)의 일부를 제거한다.

다음, 도 10을 참조하면, 상기 제1절연층(110)에 제1접속 비아용 비아홀(113)을 형성한다.

여기서, 상기 제1절연층(110)의 일부를 제거하는 단계 및 제1접속 비아용 비아홀(113)을 형성하는 단계는 포토리소그라피 공법에 의해 수행될 수 있다. 또한, 상기 포토리소그라피 공법 적용 시 원하는 깊이로 현상 정도의 제어가 가능한 통상의 플랫-플러그(flat-plug) 현상 약품을 이용하여 1단계 또는 다단계의 공정을 통해 수행될 수 있다.

상기 플랫-플러그 현상 약품을 이용하면 현상되는 속도를 느리게 하면서 공간적으로 더욱 균일한 현상이 되도록 할 수 있으며, 따라서, 감광성 유전체 재료에 대해 노광과 현상을 반복하면서 다층을 구성할 수 있게 된다.

다음, 도 11을 참조하면, 상기 제1절연층(110)의 평탄부위(111)에 제1접속 비아(311)를 포함하는 제1회로층(310)을 형성한다.

상기 제1접속 비아(311)를 포함하는 제1회로층(310)을 형성하는 단계는 특별히 제한되지 않고 회로 기판 분야에 공지된 통상의 방법에 의해 수행될 수 있다. 예를 들어, SAP(Semi Additive Process) 등에 의해 수행될 수 있다.

다음, 도 12를 참조하면, 상기 제1회로층(310)이 형성된 제1절연층(110) 상에 제2절연층(120)과 금속층(320a)을 적층하여 적층체(2000)를 형성한다.

상기 제2절연층(120)과 금속층(320a)은 각각 순차적으로 적층되거나, 또는 동박적층판과 같은 일체의 재료를 한번에 적층하는 것 또한 가능하다.

또한, 제2절연층(120)을 단독으로 적층하여 적층체를 형성하는 것 또한 가능하다.

금속층(320a)은 통상 인쇄회로기판 분야에서 회로용 금속으로 적용되는 구리를 사용할 수 있으나, 특별히 이에 한정되는 것은 아니다.

다음, 도 13을 참조하면, 상기 적층체(2000)로부터 상기 캐리어 부재(1000)를 제거하여 분리한다.

상기 캐리어 부재(1000)가 제거됨으로써 상기 캐리어 부재(1000)의 양면에 형성된 적층체(2000)가 서로 분리되어 한 쌍의 적층체를 얻을 수 있다.

선택적으로, 상기 캐리어 부재(1000)의 일면에만 적층체(2000)를 형성하고 분리하여 하나의 적층체를 얻는 것 또한 가능하다.

한편, 캐리어 금속층과 캐리어 코어가 소정의 조건에서 서로 분리 가능한 소재로 구성된 캐리어 부재를 사용하여 적층체를 형성한 경우에는, 상기 제2절연층(120) 및 금속층(320a)의 적층 후 소정의 조건 하에서 상기 캐리어 금속층과 캐리어 코어를 분리함으로써 한 쌍의 적층체(2000)를 얻을 수 있다.

상기 캐리어 부재(1000)를 제거하는 방법은 캐리어 부재의 구조 및 재질에 따라 변경될 수 있으며, 상술한 방법에 특별히 한정되는 것은 아니다.

다음, 도 14를 참조하면, 상기 분리된 적층체(2000)의 양면에 제2접속 비아용 비아홀(321a) 및 마이크로 비아용 비아홀(322a)을 형성한다.

상기 비아홀 형성은 통상 레이저 가공에 의해 수행될 수 있으나, 특별히 이에 한정되는 것은 아니다.

다음, 도 15를 참조하면, 상기 비아홀 내부를 포함하여 적층체의 양면에 패턴화된 금속 도금층을 형성한다.

상기 패턴화된 금속 도금층 형성과정은 통상의 회로 형성 방법으로서, 예를 들어, SAP(Semi Additive Process), MSAP(Modified Semi Additive Process) 등에 의해 수행될 수 있으나, 특별히 이에 한정되는 것은 아니다.

상기 패턴화된 금속 도금층 형성과정을 통해서 비아홀 내부가 동도금층과 같은 전도성 도금층으로 충전되어 제2접속비아(321) 및 마이크로 비아(322)가 형성되며, 이와 함께 적층체의 양면에는 회로용 패턴이 형성된다.

이어서, 도 16을 참조하면, 불필요한 부위의 금속층(320a) 및 캐리어 금속층(1010)을 플래시 에칭과 같은 통상의 공정을 통해서 제거하여 제2회로층(320)을 형성한다.

상술한 바와 같은 과정을 통해서 층간 회로층을 전기적으로 연결시키기 위한 복수의 제2접속 비아(321), 및 소자(200)와 제2회로층(320)을 전기적으로 연결시키기 위한 복수의 마이크로 비아(322)가 형성된다.

여기서, 상기 제1접속 비아(311)와 상기 제2접속 비아(321)는 한 쪽 방향으로 테이퍼진 구조를 가지며, 상기 복수의 마이크로 비아(322)는 상기 소자(200)를 중심으로 대칭되는 형상을 갖는다.

다음, 도 17을 참조하면, 상기 제2회로층(320) 상에 솔더레지스트층(400)을 형성한다.

상기 솔더레지스트층은 최외층의 회로패턴을 보호하고, 전기적 절연을 위해 형성되는 것으로서, 액상 또는 필름 타입이 모두 적용 가능하며, 외부 제품과 접속되는 최외층의 접속패드를 노출시키기 위해 개구부가 형성된다.

상기 개구부는 노광/현상을 이용한 포토리소그라피 공법 또는 LDA(Laser direct ablation) 등과 같은 기계적 가공을 통해 형성 가능하다.

이와 같은 과정을 통해서 형성된 접속패드는 적용목적에 따라 와이어본딩용 패드 또는 범프용 패드로 사용되거나 또는 솔더볼과 같은 외부접속 단자를 장착하기 위한 솔더볼링용 패드로 사용될 수 있다.

상술한 바와 같은 본 발명의 일 실시예에 따른 소자 내장형 기판의 제조방법은 소자 내장을 위한 캐비티를 갖는 절연층을 별도로 준비할 필요가 없으므로 이에 따른 정렬 오차를 최소화할 수 있고, 통상의 PTH 도금 공정이 생략 가능하여 보이드 문제를 해결할 수 있다.

또한, 소자의 수평 방향으로 회로패턴을 구현할 수 있고, 내층을 다양한 재료의 조합으로 구성할 수 있어 인쇄회로기판의 전기적 특성 및 워피지 특성을 각각 효율적으로 향상시킬 수 있다.

도 18 내지 도 33은 본 발명의 다른 실시예에 따른 소자 내장형 기판의 제조방법을 설명하기 위하여 예시한 공정흐름도로서, 중복되는 구성에 대한 설명은 생략한다.

도 18을 참조하면, 캐리어 부재(1000)를 준비한다.

다음, 도 19를 참조하면, 상기 캐리어 부재(1000)의 양면에 매립패턴(1100)을 형성한다.

다음, 도 20을 참조하면, 상기 매립패턴(1100)이 형성된 캐리어 부재(1000)의 양면에 소자(200)를 배치한다.

상기 소자(200)는 접착물질(1200)을 이용하여 캐리어 부재(1000) 상에 부착될 수 있다.

다음, 도 21을 참조하면, 상기 소자(200)가 배치된 캐리어 부재(1000) 상에 상기 소자(200)가 내장되도록 감광성 유전체층인 제1절연층(110)을 적층한다.

다음, 도 22를 참조하면, 상기 제1절연층(110)이 상기 소자(200)의 상면과 하면 사이의 높이에 걸쳐 형성되는 평탄부위(111)를 갖도록 상기 제1절연층(110)의 일부를 제거하여 평탄화한다.

다음, 도 23을 참조하면, 상기 제1절연층(110)에 제1접속 비아용 비아홀(113)을 형성한다.

여기서, 상기 제1절연층(110)의 일부를 제거하는 단계 및 제1접속 비아용 비아홀(113)을 형성하는 단계는 포토리소그라피 공법에 의해 수행될 수 있다. 또한, 상기 포토리소그라피 공법 적용 시 원하는 깊이로 현상 정도의 제어가 가능한 통상의 플랫-플러그 현상 약품을 이용하여 1단계 또는 다단계의 공정을 통해 수행될 수 있다.

다음, 도 24를 참조하면, 상기 제1절연층(110)의 평탄부위(111)에 제1접속 비아(311)를 포함하는 제1회로층(310)을 형성한다.

다음, 도 25를 참조하면, 상기 제1회로층(310)이 형성된 제1절연층(110) 상에 상기 소자(200)가 내장되도록 제3절연층(114)을 적층한 후, 상기 제3절연층(114)의 일부를 제거하고 평탄화하여 제3절연층(114)의 적어도 일측이 상기 소자(200)의 상면과 하면 사이의 높이에 걸쳐 형성되도록 한다.

상기 제3절연층(114)은 유리시트를 함유하지 않는 감광성 유전체층을 사용할 수 있으며, 상기 제1절연층(110)과 동일한 물질을 사용하여도 무방하다. 상기 소자(200)가 내장되도록 상기 제3절연층(114)을 적층하는 경우에도 소자(200)가 손상되는 것을 완화할 수 있다.

다음, 도 26을 참조하면, 상기 제3절연층(114)에 제3접속 비아용 비아홀(115)을 형성한다.

여기서, 상기 제3절연층(114)의 일부를 제거하는 단계 및 제3접속 비아용 비아홀(115)을 형성하는 단계는 포토리소그라피 공법에 의해 수행될 수 있다. 또한, 상기 포토리소그라피 공법 적용 시 원하는 깊이로 현상 정도의 제어가 가능한 통상의 플랫-플러그 현상 약품을 이용하여 1단계 또는 다단계의 공정을 통해 수행될 수 있다.

다음, 도 27을 참조하면, 상기 평탄화된 제3절연층(114)에 제3접속 비아(313)를 포함하는 제3회로층(312)을 형성한다.

상기 제3접속 비아(313)를 포함하는 제3회로층(312)을 형성하는 단계는 특별히 제한되지 않고 회로 기판 분야에 공지된 통상의 방법에 의해 수행될 수 있다. 예를 들어, SAP가 적용 가능하다.

다음, 도 28을 참조하면, 상기 제3회로층(312)이 형성된 제3절연층(114) 상에 제2절연층(120)과 금속층(320a)을 적층하여 적층체(2000)를 형성한다.

다음, 도 29를 참조하면, 상기 적층체(2000)로부터 상기 캐리어 부재(1000)를 제거하여 분리한다.

다음, 도 30을 참조하면, 상기 분리된 적층체(2000)의 양면에 제2접속 비아용 비아홀(321a) 및 마이크로 비아용 비아홀(322a)을 형성한다.

다음, 도 31을 참조하면, 상기 비아홀 내부를 포함하여 적층체의 양면에 패턴화된 금속 도금층을 형성한다.

이어서, 도 32를 참조하면, 불필요한 부위의 금속층(320a)과 캐리어 금속층(1010)을 플래시 에칭과 같은 통상의 공정을 통해서 제거하여 제2회로층(320)을 형성한다.

여기서, 상기 제1접속 비아(311), 제2접속 비아(321) 및 제3접속 비아(313)는 한 쪽 방향으로 테이퍼진 구조를 가지며, 상기 복수의 마이크로 비아(322)는 상기 소자(200)를 중심으로 대칭되는 형상을 갖는다.

이어서, 도 33을 참조하면, 상기 제2회로층(320) 상에 솔더레지스트층(400)을 형성한다.

상술한 바와 같은 본 발명의 다른 실시예에 따른 소자 내장형 기판의 제조방법은 소자 내장을 위한 캐비티를 갖는 절연층을 별도로 준비할 필요 없이 정렬 오차를 최소화할 수 있고, 통상의 PTH 도금 공정이 생략 가능하여 보이드 문제를 해결할 수 있다.

또한, 다단계의 유전체층 적층과 포토리소그라피 공법을 통해서 소자의 수평 방향으로 다층의 회로패턴을 구현할 수 있고, 내층을 다양한 재료의 조합으로 구성할 수 있어 인쇄회로기판의 전기적 특성 및 워피지 특성을 각각 효율적으로 향상시킬 수 있다.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

100: 절연층
110: 제1절연층
120: 제2절연층
114: 제3절연층
111: 평탄부위
112: 돌출부위
113: 제1접속 비아용 비아홀
115: 제2접속 비아용 비아홀
200: 소자
1200: 접착물질
1100: 매립패턴
310: 제1회로층
320: 제2회로층
320a: 금속층
312: 제3회로층
311: 제1접속 비아
313: 제3접속 비아
321: 제2접속 비아
321a: 제2접속 비아용 비아홀
322: 마이크로 비아
322a: 마이크로 비아용 비아홀
400: 솔더레지스트층
500: 전자 부품
510: 범프
600: 하부 반도체 패키지
1000: 캐리어 부재
1010: 캐리어 금속층
1020: 캐리어 코어

Claims

제1절연층 및 상기 제1절연층의 일면 상에 배치된 제2절연층을 포함하는 절연층;
상기 절연층에 내장된 소자;
상기 절연층의 내측에 형성된 제1회로층과 상기 절연층의 외측에 형성된 제2회로층; 및
상기 소자 상에 배치되어 상기 제1절연층의 타면으로 노출된 접착물질;
을 포함하며,
여기서, 상기 제1회로층은 상기 소자의 상면과 하면 사이의 높이에 위치된 회로패턴을 갖고,
상기 제1 절연층 및 상기 제2 절연층의 경계면의 적어도 일부는 상기 소자의 상면과 하면 사이의 높이에 위치된 소자 내장형 인쇄회로기판.
청구항 1에 있어서,
층간 회로층을 전기적으로 연결시키는 복수의 접속 비아를 더 포함하는 소자 내장형 인쇄회로기판.
청구항 1에 있어서,
상기 소자와 제2회로층을 전기적으로 연결시키는 복수의 마이크로 비아를 더 포함하는 소자 내장형 인쇄회로기판.
청구항 2에 있어서,
상기 복수의 접속 비아는 한 쪽 방향으로 테이퍼진 구조를 갖는 소자 내장형 인쇄회로기판.
청구항 3에 있어서,
상기 복수의 마이크로 비아는 상기 소자를 중심으로 대칭되는 형상을 갖는 소자 내장형 인쇄회로기판.
청구항 1에 있어서,
상기 제2회로층에 형성된 솔더레지스트층을 더 포함하는 소자 내장형 인쇄회로기판.
제1절연층 및 상기 제1절연층의 일면 상에 배치된 제2절연층을 포함하는 절연층;
상기 절연층에 내장된 소자; 및
상기 제1절연층에 형성된 제1회로층과 상기 절연층에 형성된 제2회로층;
을 포함하며,
여기서, 상기 제1절연층은 상기 소자의 상면과 하면 사이의 높이에 위치되는 평탄부위를 가지며, 상기 제1회로층은 상기 평탄부위에 형성된 회로패턴을 갖고,
상기 제1절연층은 상기 소자의 측면의 일부를 덮고 상기 제2절연층은 상기 소자의 측면의 나머지 일부를 덮는 소자 내장형 인쇄회로기판.
청구항 7에 있어서,
층간 회로층을 전기적으로 연결시키는 복수의 접속 비아; 및
상기 소자와 제2회로층을 전기적으로 연결시키는 복수의 마이크로 비아;
를 더 포함하며,
여기서,
상기 복수의 접속 비아는 한 쪽 방향으로 테이퍼진 구조를 가지며,
상기 복수의 마이크로 비아는 상기 소자를 중심으로 대칭되는 형상을 갖는 소자 내장형 인쇄회로기판.
제1절연층 및 상기 제1절연층의 일측 상에 배치된 제2절연층을 포함하는 절연층;
상기 제1절연층에 내장된 소자; 및
상기 제1절연층에 형성된 제1회로층과 상기 절연층에 형성된 제2회로층;
을 포함하며,
여기서, 상기 제1절연층의 일측은 소자가 내장되는 돌출부위와 상기 소자의 상면과 하면 사이의 높이에 위치되는 평탄부위를 포함하여 단차 구조를 가지며, 상기 제1회로층은 상기 평탄부위에 형성된 회로패턴을 갖고,
상기 제1절연층은 상기 돌출부위에서 상기 소자의 측면 및 일면을 일체로 덮는 소자 내장형 인쇄회로기판.
청구항 9에 있어서,
층간 회로층을 전기적으로 연결시키는 복수의 접속 비아; 및
상기 소자와 제2회로층을 전기적으로 연결시키는 복수의 마이크로 비아;
를 더 포함하며,
여기서,
상기 복수의 접속 비아는 한 쪽 방향으로 테이퍼진 구조를 가지며,
상기 복수의 마이크로 비아는 상기 소자를 중심으로 대칭되는 형상을 갖는 소자 내장형 인쇄회로기판.
제1절연층 및 상기 제1절연층의 일면 상에 배치된 제2절연층을 포함하는 절연층;
상기 절연층에 내장된 소자;
상기 절연층의 내측에 형성된 제1회로층과 상기 절연층의 외측에 형성된 제2회로층;
상기 소자 상에 배치되어 상기 제1절연층의 타면으로 노출된 접착물질; 및
상기 제2회로층과 연결되어 실장되는 전자부품;
을 포함하며,
여기서, 상기 제1회로층은 상기 소자의 상면과 하면 사이의 높이에 위치된 회로패턴을 갖고,
상기 제1 절연층 및 상기 제2 절연층의 경계면의 적어도 일부는 상기 소자의 상면과 하면 사이의 높이에 위치된 반도체 패키지.
제1절연층 및 상기 제1절연층의 일면 상에 배치된 제2절연층을 포함하는 절연층;
상기 절연층에 내장된 소자;
상기 절연층의 내측에 형성된 제1회로층과 상기 절연층의 외측에 형성된 제2회로층;
상기 소자 상에 배치되어 상기 제1절연층의 타면으로 노출된 접착물질;
상기 제2회로층 중 상면의 회로층과 연결되어 실장되는 전자부품; 및
상기 제2회로층 중 하면의 회로층과 연결되어 실장되는 하부 반도체 패키지;
를 포함하며,
여기서, 상기 제1회로층은 상기 소자의 상면과 하면 사이의 높이에 위치된 회로패턴을 갖고,
상기 제1 절연층 및 상기 제2 절연층의 경계면의 적어도 일부는 상기 소자의 상면과 하면 사이의 높이에 위치된 반도체 패키지.
캐리어 부재를 준비하는 단계;
상기 캐리어 부재의 일면 또는 양면에 소자를 배치하는 단계;
상기 소자가 배치된 캐리어 부재 상에 제1절연층을 적층하여 상기 소자를 내장하는 단계;
상기 제1절연층이 상기 소자의 상면과 하면 사이의 높이에 걸쳐 형성되는 평탄부위를 갖도록 상기 제1절연층의 일부를 제거하는 단계;
상기 제1절연층에 제1회로층을 형성하는 단계;
상기 제1회로층이 형성된 제1절연층 상에 제2절연층을 적층하여 적층체를 형성하는 단계;
상기 적층체로부터 상기 캐리어 부재를 분리하는 단계; 및
상기 캐리어 부재가 분리된 적층체의 양면에 제2회로층을 형성하는 단계;
를 포함하는 소자 내장형 인쇄회로기판의 제조방법.
청구항 13에 있어서,
상기 제1절연층은 감광성 유전체층이며, 상기 제1절연층의 일부를 제거하는 단계는 포토리소그라피 공법에 의해 수행되는 소자 내장형 인쇄회로기판의 제조방법.
청구항 13에 있어서,
상기 제1절연층은 감광성 유전체층이며, 상기 제1절연층의 일부를 제거하는 단계는 상기 소자가 내장되는 돌출부위와 상기 소자의 상면과 하면 사이의 높이에 걸쳐 형성되는 평탄부위를 포함하여 상기 제1절연층의 일측이 단차 구조를 갖도록 포토리소그라피 공법에 의해 수행되는 소자 내장형 인쇄회로기판의 제조방법.
청구항 13에 있어서,
상기 제1회로층을 형성하는 단계는 층간 회로층을 전기적으로 연결시키기 위한 복수의 제1접속 비아를 형성하는 단계를 더 포함하며,
상기 제2회로층을 형성하는 단계는 층간 회로층을 전기적으로 연결시키기 위한 복수의 제2접속 비아 및 상기 소자와 제2회로층을 전기적으로 연결시키기 위한 복수의 마이크로 비아를 형성하는 단계를 더 포함하는 소자 내장형 인쇄회로기판의 제조방법.
청구항 16에 있어서,
상기 제1접속 비아와 상기 제2접속 비아는 한 쪽 방향으로 테이퍼진 구조를 갖는 소자 내장형 인쇄회로기판의 제조방법.
청구항 16에 있어서,
상기 복수의 마이크로 비아는 상기 소자를 중심으로 대칭되는 형상을 갖는 소자 내장형 인쇄회로기판의 제조방법.
청구항 13에 있어서,
상기 제2회로층 상에 솔더레지스트층을 형성하는 단계를 더 포함하는 소자 내장형 인쇄회로기판의 제조방법.
청구항 13에 있어서,
상기 제1회로층을 형성하는 단계와 상기 제2절연층을 적층하는 단계 사이에,
제3절연층을 적층하여 상기 소자를 내장하는 단계;
상기 제3절연층이 상기 소자의 상면과 하면 사이의 높이에 걸쳐 형성되는 평탄부위를 갖도록 상기 제3절연층의 일부를 제거하는 단계; 및
상기 제3절연층에 제3회로층을 형성하는 단계;
를 더 포함하는 소자 내장형 인쇄회로기판의 제조방법.