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KR102238409B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR102238409B1
KR102238409B1 KR1020170148570A KR20170148570A KR102238409B1 KR 102238409 B1 KR102238409 B1 KR 102238409B1 KR 1020170148570 A KR1020170148570 A KR 1020170148570A KR 20170148570 A KR20170148570 A KR 20170148570A KR 102238409 B1 KR102238409 B1 KR 102238409B1
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Abstract

신뢰성이 향상된 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 기판 상에 복수의 핀을 형성하고, 기판 상에, 각각의 핀의 하부를 둘러싸는 소자 분리막을 형성하고, 복수의 핀 및 소자 분리막 상에, 복수의 희생 게이트 전극을 형성하고, 복수의 희생 게이트 전극을 컨포멀하게(conformally) 덮는 예비 스페이서막을 형성하고, 예비 스페이서막 상에 절연막을 형성하고, 절연막의 제1 부분을 리세스하여, 소자 분리막 상에 복수의 절연 패턴을 형성하고, 절연막의 제2 부분을 리세스하고, 예비 스페이서막의 제1 하부를 제거하여, 복수의 핀 중 적어도 하나의 복수의 리세스된 상면을 형성하고, 복수의 핀 중 적어도 하나의 복수의 리세스된 상면 상에, 복수의 소오스/드레인을 형성하고, 복수의 희생 게이트 전극을 복수의 게이트 전극으로 대체하는 것을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치가 소형화됨에 따라, 제조 공정에서 신뢰성 있게 트랜지스터를 제조하는 것이 더욱 어려워진다.
본 발명이 해결하고자 하는 기술적 과제는 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 신뢰성이 향상된 집적 회로의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 복수의 핀을 형성하고, 기판 상에, 각각의 핀의 하부를 둘러싸는 소자 분리막을 형성하고, 복수의 핀 및 소자 분리막 상에, 복수의 희생 게이트 전극을 형성하고, 복수의 희생 게이트 전극을 컨포멀하게(conformally) 덮는 예비 스페이서막을 형성하고, 예비 스페이서막 상에 절연막을 형성하고, 절연막의 제1 부분을 리세스하여, 소자 분리막 상에 복수의 절연 패턴을 형성하고, 절연막의 제2 부분을 리세스하고, 예비 스페이서막의 제1 하부를 제거하여, 복수의 핀 중 적어도 하나의 복수의 리세스된 상면을 형성하고, 복수의 핀 중 적어도 하나의 복수의 리세스된 상면 상에, 복수의 소오스/드레인을 형성하고, 복수의 희생 게이트 전극을 복수의 게이트 전극으로 대체하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에, 핀 및 핀의 하부를 둘러싸는 소자 분리막을 형성하고, 핀 및 소자 분리막 상에, 복수의 희생 게이트 전극을 형성하고, 핀의 상면으로부터 핀의 복수의 리세스된 상면을 형성하고, 핀의 상면으로부터 핀의 복수의 리세스된 상면을 형성할 때까지, 소자 분리막의 상면 상에, 복수의 절연 패턴 및 복수의 스페이서를 형성하고, 핀의 복수의 리세스된 상면 상에, 복수의 소오스/드레인을 형성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판으로부터 연장되는 핀, 핀을 둘러싸는 소자 분리막, 핀의 상면 상에 배치되는 제1 활성 게이트 전극, 핀의 상면 상에 배치되는 한 쌍의 측벽 스페이서, 소자 분리막의 상면 상에 배치되는 제1 더미 게이트 전극, 및 소자 분리막의 상면 상에 배치되는 한 쌍의 U형 스페이서를 포함하고, 제1 활성 게이트 전극은, 측벽 스페이서 중 하나와 측벽 스페이서 중 다른 하나 사이에 개재되고, 제1 더미 게이트 전극은, U형 스페이서 중 하나와 U형 스페이서 중 다른 하나 사이에 개재된다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 집적 회로의 제조 방법은, 기판 상에, 복수의 소오스/드레인을 각각 포함하는 복수의 트랜지스터를 형성하고, 기판 상에, 핀 및 핀의 하부를 둘러싸는 소자 분리막을 형성하고, 핀 및 소자 분리막 상에, 복수의 희생 게이트 전극을 형성하고, 핀의 상면으로부터 핀의 복수의 리세스된 상면을 형성하고, 핀의 상면으로부터 핀의 복수의 리세스된 상면을 형성할 때까지, 소자 분리막의 상면 상에, 복수의 절연 패턴 및 복수의 스페이서를 형성하고, 핀의 복수의 리세스된 상면 상에, 복수의 소오스/드레인을 형성하고, 복수의 트랜지스터를 포함하는 집적 회로를 제조하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도를 도시한다.
도 2는 도 1의 반도체 장치의 제조 방법을 설명하기 위한 공정 흐름도를 도시한다.
도 3a는 본 발명의 기술적 사상의 몇몇 실시예에 따른 핀을 설명하기 위한 사시도를 도시한다.
도 3b 및 도 4 내지 도 11은 도 2의 공정 흐름도에 따른 반도체 장치의 제조 방법에서 형성되는 도 1의 반도체 장치의 단면도들을 도시한다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따라 도 1의 반도체 장치의 제조 방법을 설명하기 위한 공정 흐름도를 도시한다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따라 제조된 반도체 장치를 포함하는 반도체 모듈을 도시한다.
도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록 다이어그램을 도시한다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예 따라 제조된 반도체 장치를 포함하는 전자 시스템의 블록 다이어그램을 도시한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 하나의 소자, 층, 또는 구성요소가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)", "인접한(adjacent to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다.
설명의 간결성 및 명료성을 위해, 도면에 예시된 소자들은 반드시 일정한 비율로 도시되는 것은 아니라고 이해되어야할 것이다. 예를 들어, 일부 소자들의 크기는 명료성을 위해 다른 소자들에 비해 과장될 수 있다. 또한, 적절한 경우에, 대응되는 또는 유사한 소자들을 지칭하기 위해 도면 간에 참조 번호가 반복될 수 있다.
비록 몇몇 단면도에 대응되는 평면도 및/또는 사시도는 도시되지 않을 수 있지만, 본 명세서에서 도시되는 장치 구조의 단면도는, 평면도에 도시되는 것처럼 2개의 서로 다른 방향, 및/또는 사시도에 도시되는 것처럼 3개의 서로 다른 방향으로 연장되는 복수의 장치 구조를 뒷받침한다. 상기 2개의 서로 다른 방향은 서로 직교할 수도 있고, 아닐 수도 있다. 상기 3개의 서로 다른 방향은 2개의 서로 다른 방향과 직교하는 제3 방향을 포함할 수 있다.
복수의 장치 구조는 같은 전자 장치에 집적될 수 있다. 예를 들어, 장치 구조(예를 들어, 메모리 셀 구조 또는 트랜지스터 구조)가 단면도에 도시된 경우, 전자 장치는 전자 장치의 평면도에 의해 도시되는 것처럼, 복수의 장치 구조(예를 들어, 메모리 셀 구조 또는 트랜지스터 구조)를 포함할 수 있다. 복수의 장치 구조는 일렬로 및/또는 2차원의 패턴으로 배열될 수 있다.
이하에서, 도 1을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
반도체 장치(100)는 기판(110), 소자 분리막(120), 복수의 게이트 전극(190), 복수의 측벽 스페이서(150-SS), 복수의 U형 스페이서(150-US) 및 복수의 핀(F1, F2)을 포함할 수 있다.
복수의 핀(F1, F2)은 기판(110)의 상면(110-US)으로부터 돌출될 수 있다. 예를 들어, 제1 핀(F1) 및 제2 핀(F2)은 각각 기판(110)의 상면(110-US)으로부터 돌출될 수 있다.
몇몇 실시예에서, 기판(110)은 실리콘(Si) 또는 실리콘 게르마늄(SiGe)를 포함할 수 있다. 또한, 복수의 핀(F1, F2)은 실리콘(Si) 또는 실리콘 게르마늄(SiGe)를 포함할 수 있다. 몇몇 실시예에서, 기판(110) 및 복수의 핀(F1, F2)은, 실리콘(Si) 또는 실리콘 게르마늄(SiGe)를 포함하는 실질적으로 동일한 물질을 포함할 수 있다.
소자 분리막(120)은 복수의 핀(F1, F2)을 둘러쌀 수 있다. 예를 들어, 소자 분리막(120)은 기판(110)의 상면(110-US) 상에 배치되어, 각각의 핀(F1, F2)의 하부를 둘러쌀 수 있다(예를 들어, 도 3a 참고). 이러한 경우에, 소자 분리막(120)의 상면(120-US)은, 제1 핀(F1)의 상면(F-US)보다 낮을 수 있다. 소자 분리막(120)은 STI(shallow trench isolation)로 지칭될 수 있다.
복수의 게이트 전극(190)은 복수의 활성 게이트 전극(190-AG) 및 복수의 더미 게이트 전극(190-DG)을 포함할 수 있다.
복수의 활성 게이트 전극(190-AG)은 복수의 핀(F1, F2)의 상면(F-US) 상에 배치될 수 있다. 복수의 활성 게이트 전극(190-AG)은 제1 활성 게이트 전극(190-AG1) 및 제2 활성 게이트 전극(190-AG2)을 포함할 수 있다. 제1 활성 게이트 전극(190-AG1) 및 제2 활성 게이트 전극(190-AG2)은 예를 들어, 제1 핀(F1)의 상면(F-US) 상에 배치될 수 있고, 서로 이격될 수 있다.
복수의 더미 게이트 전극(190-DG)은 소자 분리막(120)의 상면(120-US) 상에 배치될 수 있다. 복수의 더미 게이트 전극(190-DG)은 제1 더미 게이트 전극(190-DG1), 제2 더미 게이트 전극(190-DG2) 및 제3 더미 게이트 전극(190-DG3)을 포함할 수 있다. 제3 더미 게이트 전극(190-DG3)은 예를 들어, 제2 핀(F2)의 상면(F-US) 상에 더 배치될 수 있다.
복수의 측벽 스페이서(150-SS)는 복수의 핀(F1, F2)의 상면(F-US) 상에 배치될 수 있다. 각각의 측벽 스페이서(150-SS)는, 각각의 활성 게이트 전극(190-AG)의 측벽 상에 배치될 수 있다. 몇몇 실시예에서, 제1 활성 게이트 전극(190-AG1)은, 한 쌍의 측벽 스페이서(150-SS) 중 하나와 한 쌍의 측벽 스페이서(150-SS) 중 다른 하나 사이에 개재될 수 있다. 제2 활성 게이트 전극(190-AG2)은, 제1 활성 게이트 전극(190-AG1)의 측벽 상에 형성된 한 쌍의 측벽 스페이서(150-SS)로부터 이격될 수 있다.
복수의 U형 스페이서(150-US)는 소자 분리막(120)의 상면(120-US) 상에 배치될 수 있다. 제1 더미 게이트 전극(190-DG1)은 예를 들어, 한 쌍의 U형 스페이서(150-US) 중 하나와 한 쌍의 U형 스페이서(150-US) 중 다른 하나 사이에 개재될 수 있다. 한 쌍의 U형 스페이서(150-US)는 소자 분리막(120)의 상면(120-US) 상에 배치될 수 있다. U형 스페이서(150-US)는 제1 더미 게이트 전극(190-DG1) 및 제2 더미 게이트 전극(190-DG2)과 접촉할 수 있다. U형 스페이서(150-US)는 또한, 소자 분리막(120)의 상면(120-US)과 접촉할 수 있다.
복수의 핀(F1, F2)의 복수의 리세스된 상면(F-RUS)은, 인접하는 2개의 게이트 전극(190) 사이에 개재될 수 있다. 예를 들어, 제1 핀(F1)의 리세스된 상면(F-RUS)은, 제1 활성 게이트 전극(190-AG1)과 제2 활성 게이트 전극(190-AG2) 사이에 개재될 수 있다. 제1 핀(F1)의 리세스된 상면(F-RUS)은 제1 핀(F1)의 상면(F-US)보다 낮을 수 있다.
반도체 장치(100)는, 제1 핀(F1)의 리세스된 상면(F-RUS) 상에 배치된 소오스/드레인(180)을 더 포함할 수 있다. 몇몇 실시예에서, 소오스/드레인(180)은, 제1 핀(F1)의 리세스된 상면(F-RUS)으로부터 에피택셜 성장될 수 있다.
몇몇 실시예에 따라, 인접하는 2개의 활성 게이트 전극(190-AG1, 190-AG2) 사이에 개재되는 2개의 측벽 스페이서(150-SS)는, 서로 분리될 수 있고, 서로 마주 볼 수 있으며, 제1 핀(F1)의 상면(F-US)을 노출시킬 수 있다. 또한, 하나의 U형 스페이서(150-US)는, 2개의 인접하는 더미 게이트 전극(190-DG1, 190-DG2) 사이에 개재될 수 있고, 소자 분리막(120)의 상면(120-US)을 덮을 수 있다. 예를 들어, U형 스페이서(150-US)는 제1 더미 게이트 전극(190-DG1)의 측벽, 제2 더미 게이트 전극(190-DG2)의 측벽 및 소자 분리막(120)의 상면(120-US)과 접촉할 수 있다. 제1 더미 게이트 전극(190-DG1)의 측벽은 제2 더미 게이트 전극(190-DG2)의 측벽과 마주 볼 수 있다.
몇몇 실시예에서, 제1 활성 게이트 전극(190-AG1) 및 제1 활성 게이트 전극(190-AG1)에 인접하는 2개의 소오스/드레인(180-L, 180-R)은, 트랜지스터의 일부일 수 있다. 이러한 경우에, 인접하는 2개의 소오스/드레인(180-L, 180-R) 사이의 전류 채널은, 제1 핀(F1)의 상면(F-US)을 따라 형성될 수 있고, 제1 활성 게이트 전극(190-AG1) 아래에 형성될 수 있다.
몇몇 실시예에서, 반도체 장치(100)는, 제1 활성 게이트 전극(190-AG1)과 제1 핀(F1)의 상면(F-US) 사이에 개재되는 계면 실리콘 산화막(200) 및 고유전율 게이트 산화막(210)을 더 포함하여, 트랜지스터를 형성할 수 있다. 몇몇 실시예에서, 고유전율 게이트 산화막(210)은 하프늄 실리콘 옥시나이트라이드(HfSiON)를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 반도체 장치(100)는, 인접하는 2개의 게이트 전극(190) 사이의 공간을 채우는 층간 절연막(220)을 더 포함할 수 있다. 몇몇 실시예에서, 층간 절연막(220)은 저유전율막(low-k dielectric layer)을 포함할 수 있다. 또는, 층간 절연막(220)은 에어갭(air gap)을 포함하여, 인접하는 2개의 게이트 전극(190) 사이의 용량 결합(capacitive coupling)을 감소시킬 수 있다.
이하에서, 도 2, 도 3a, 도 3b 및 도 4 내지 도 11을 참조하여, 도 1의 반도체 장치(100)의 제조 방법을 설명한다.
도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치(100)의 제조 방법을 설명하기 위한 공정 흐름도(102)를 도시한다. 도 3a는 본 발명의 기술적 사상의 몇몇 실시예에 따른 핀을 설명하기 위한 사시도를 도시한다. 도 3b 및 도 4 내지 도 11은 도 2의 공정 흐름도(102)에 따른 반도체 장치의 제조 방법에서 형성되는 도 1의 반도체 장치의 단면도들을 도시한다. 참고적으로, 도 3b 및 도 4 내지 도 11은 도 3a의 X-X'를 따라 절단한 단면도들이다.
단계(S110)에서, 기판(110) 상에 복수의 핀(F1, F2)이 형성될 수 있다(예를 들어, 도 3a 및 도 3b 참고). 소자 분리막(120)은 기판(110) 상에 형성될 수 있다. 소자 분리막(120)은 각각의 핀(F1, F2)의 하부를 둘러쌀 수 있다.
복수의 핀(F1, F2)은 제1 핀(F1) 및 제2 핀(F2)을 포함할 수 있다. 각각의 제1 핀(F1) 및 제2 핀(F2)은, 기판(110)의 상면(110-US)으로부터 돌출될 수 있다. 몇몇 실시예에서, 복수의 핀(F1, F2)은 기판(110)의 상면(110-US)으로부터 에피택셜 성장될 수 있다.
몇몇 실시예에서, 기판(110)은 실리콘(Si) 또는 실리콘 게르마늄(SiGe)를 포함할 수 있다. 또한, 복수의 핀(F1, F2)은 실리콘(Si) 또는 실리콘 게르마늄(SiGe)를 포함할 수 있다. 몇몇 실시예에서, 기판(110) 및 복수의 핀(F1, F2)은, 실리콘(Si) 또는 실리콘 게르마늄(SiGe)를 포함하는 실질적으로 동일한 물질을 포함할 수 있다.
소자 분리막(120)은 복수의 핀(F1, F2)을 둘러쌀 수 있다. 예를 들어, 소자 분리막(120)은 기판(110)의 상면(110-US) 상에 배치되어, 각각의 핀(F1, F2)의 하부를 둘러쌀 수 있다(예를 들어, 도 3a 참고). 이러한 경우에, 소자 분리막(120)의 상면(120-US)은, 제1 핀(F1)의 상면(F-US)보다 낮을 수 있다. 소자 분리막(120)은 STI(shallow trench isolation)로 지칭될 수 있다.
몇몇 실시예에서, 소자 분리막(120)은 실리콘 산화물을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
단계(S120)에서, 복수의 핀(F1, F2) 및 소자 분리막(120) 상에, 복수의 희생 게이트 전극(130)이 형성될 수 있다(예를 들어, 도 3b 참고).
도 3a의 결과 구조 상에, 복수의 핀(F1, F2) 및 소자 분리막(120)의 상면(120-US)을 덮는 희생 게이트 전극막(미도시)이 형성될 수 있다. 상기 희생 게이트 전극막의 상면은 복수의 핀(F1, F2)의 상면보다 높을 수 있다.
상기 희생 게이트 전극막 상에, 하드 마스크막(미도시)이 형성될 수 있다. 몇몇 실시예에서, 상기 하드 마스크막은 비정질 탄소(amorphous carbon) 물질 또는 SOC(spin-on-carbon) 하드 마스크 물질을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
포토리소그래피(photo-lithography) 공정에서, 상기 하드 마스크막은 복수의 하드 마스크 패턴(140)으로 패터닝될 수 있다. 예를 들어 RIE 공정을 포함하는 식각 공정에서, 복수의 하드 마스크 패턴(140)의 모양이 전사되어, 복수의 희생 게이트 전극(130)이 형성될 수 있다.
단계(S130)에서, 복수의 희생 게이트 전극(130)을 컨포멀하게(conformally) 덮는 예비 스페이서막(150-PSL)이 형성될 수 있다(예를 들어, 도 4 참고). 예비 스페이서막(150-PSL)은 예를 들어, 상부(150-PSL-UP), 제1 하부(150-PSL-1LP) 및 제2 하부(150-PSL-2LP)를 포함할 수 있다. 제1 하부(150-PSL-1LP)는 복수의 핀(F1, F2)의 상면(F-US)과 접촉할 수 있다. 제2 하부(150-PSL-2LP)는 소자 분리막(120)의 상면(120-US)과 접촉할 수 있다.
몇몇 실시예에서, 예비 스페이서막(150-PSL)은, 열적 CVD(thermal CVD) 공정 또는 플라즈마 강화 CVD(plasma-enhanced CVD) 공정을 포함하는 화학적 기상 증착(CVD; chemical vapor deposition) 공정, 또는 원자층 증착(ALD; atomic layer deposition) 공정에 의해 형성될 수 있다. 몇몇 실시예에서, 예비 스페이서막(150-PSL)은 실리콘 질화물을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
단계(S140)에서, 예비 스페이서막(150-PSL) 상에 절연막(160)이 형성될 수 있다(예를 들어, 도 5 참고). 절연막(160)은 인접하는 2개의 희생 게이트 전극(130) 사이의 공간을 채울 수 있다. 또한, 절연막(160)은 예비 스페이서막(150-PSL)의 상부(150-PSL-UP), 제1 하부(150-PSL-1LP) 및 제2 하부(150-PSL-2LP)를 덮을 수 있다.
절연막(160)은 제1 부분(160-1P) 및 제2 부분(160-2P)을 포함할 수 있다. 일례에서, 절연막(160)의 제1 부분(160-1P)은 복수의 핀(F1, F2) 상에 배치될 수 있다. 절연막(160)의 제2 부분(160-2P)은 소자 분리막(120) 상에 배치될 수 있다.
몇몇 실시에에서, 절연막(160)은 층간 유전 물질 또는 SOC 하드 마스크 물질을 포함할 수 있다. 절연막(160)은 CVD 공정 또는 스핀-온-코팅(spin-on-coating) 공정에 의해 형성되어, 인접하는 2개의 희생 게이트 전극(130) 사이의 갭(160-G)을 채울 수 있다. 예를 들어, 절연막(160)은 갭(160-G)을 완전히 채울 수 있다. 일례에서, 절연막(160)의 높이는 희생 게이트 전극(130)의 높이와 실질적으로 동일하거나 그보다 높을 수 있다.
몇몇 실시예에서, 단계(S310)는 단계(140)에 후속할 수 있다. 단계(310)에서, 소자 분리막(120) 상에 복수의 절연 패턴(160-P)이 형성될 수 있다(예를 들어, 도 6 참고). 예를 들어, RIE 공정을 포함하는 식각 공정에 의해 절연막(160)이 리세스되어, 복수의 절연 패턴(160-P)이 형성될 수 있다. 예를 들어, 복수의 절연 패턴(160-P)은, 단계(S310)의 식각 공정 후에 남아 있는 절연막(160)일 수 있다.
각각의 절연 패턴(160-P)은, 소자 분리막(120) 상에 배치된 인접하는 2개의 희생 게이트 전극(130) 사이에 개재될 수 있다. 이러한 경우에, 복수의 절연 패턴(160-P)은 소자 분리막(120) 상에 배치될 수 있다. 각각의 절연 패턴(160-P)은 예비 스페이서막(150-PSL)의 제2 하부(150-PSL-2LP)를 덮을 수 있다. 복수의 절연 패턴(160-P)은, 후술되는 단계(210)의 공정에서 예비 스페이서막(150-PSL)의 제2 하부(150-PSL-2LP)를 보호하는 역할을 할 수 있다.
단계(S310)에서, 절연막(160)의 제1 부분(160-1P)은 실질적으로 완전히 제거될 수 있다. 이에 따라, 예를 들어 도 6에 도시된 것처럼, 복수의 핀(F1, F2) 상의 인접하는 2개의 희생 게이트 전극(130) 사이에서 예비 스페이서막(150-PSL)의 제1 부분(160-1P)이 노출될 수 있다.
몇몇 실시예에서, 단계(S210)는 단계(S310)에 후속할 수 있다. 단계(S210)에서, 예를 들어 도 7에 도시된 것처럼, 예비 스페이서막(150-PSL)의 제1 하부(150-PSL-1LP)를 제거함으로써, 복수의 핀(F1, F2)의 적어도 하나의 복수의 리세스된 상면(F-RUS)이 형성될 수 있다. 단계(S310)에서, 예비 스페이서막(150-PSL)의 제1 하부(150-PSL-1LP)는, 복수의 핀(F1, F2) 상에 배치된 인접하는 2개의 게이트 전극(190) 사이에서 노출될 수 있다.
예비 스페이서막(150-PSL)의 제2 하부(150-PSL-2LP)는, 제2 하부(150-PSL-2LP) 상에 위치하는 복수의 절연 패턴(160-P)에 의해 단계(S210)에서 보호될 수 있다.
몇몇 실시예에서, 단계(S210) 및 단계(S310)는 연속적으로 수행될 수 있다.
몇몇 실시예에서, 제1 하부(150-PSL-1LP)는 식각 공정에 의해 제거되어, 복수의 측벽 스페이서(150-SS)를 형성할 수 있다. 이에 따라, 인접하는 2개의 측벽 스페이서(150-SS) 사이의 복수의 핀(F1, F2)의 상면(F-US)이 노출될 수 있다.
노출된 상면(F-US)은, 복수의 측벽 스페이서(150-SS) 및 복수의 희생 게이트 전극(130)을 식각 마스크로 이용하는 식각 공정에서 리세스되어, 복수의 리세스된 상면(F-RUS)을 형성할 수 있다. 이러한 경우에, 복수의 핀(F1, F2) 중 적어도 하나의 복수의 리세스된 상면(F-RUS)은, 인접하는 2개의 측벽 스페이서(150-SS) 사이에서 노출될 수 있다.
제1 핀(F1)의 복수의 리세스된 상면(F-RUS)의 높이는 제1 핀(F1)의 상면(F-US)의 높이보다 낮을 수 있다.
몇몇 실시예에서, 제2 부분(160-2P)을 리세스하는 것(S210)과 제1 부분(160-1P)을 리세스하는 것(S310)은, 실질적으로 동시에 수행될 수 있다. 이러한 경우에, 복수의 핀(F1, F2) 상에 배치된 인접하는 2개의 희생 게이트 전극(130) 사이에서 예비 스페이서막(150-PSL)의 제1 하부(150-PSL-1LP)가 노출될 때까지 절연막(160)을 리세스하기 위해, 식각 공정이 수행될 수 있다. 예비 스페이서막(150-PSL)의 제2 하부(150-PSL-2LP)는 복수의 절연 패턴(160-P) 아래에 남아 있을 수 있다. 단계(S310)에서, 절연막(160)의 에칭 공정에 의해 절연막(160)은 복수의 절연 패턴(160-P)으로 분리될 수 있다. 이에 따라, 각각의 절연 패턴(160-P)은, 인접하는 2개의 희생 게이트 전극(130) 사이에 배치될 수 있고, 소자 분리막(120) 상에 배치될 수 있다.
몇몇 실시예에서, 복수의 핀(F1, F2)의 적어도 하나의 복수의 리세스된 상면(F-RUS)을 형성하는 것은, 예비 스페이서막(150-PSL)으로부터 복수의 U형 스페이서를 형성하는 것을 더 포함할 수 있다. 단계(S210)에서, 예비 스페이서막(150-PSL)의 제2 하부(150-PSL-2LP)는 보호될 수 있고, 예비 스페이서막(150-PSL)의 상부(150-PSL-UP)는 제거될 수 있다. 몇몇 실시예에서, 단계(S210) 동안에, 예비 스페이서막(150-PSL)의 상부(150-PSL-UP)는 실질적으로 완전히 제거될 수 있다. 이에 따라, 예비 스페이서막(150-PSL)은 복수의 U형 스페이서(150-US)로 분리될 수 있다.
몇몇 실시예에서, 단계(S220)가 수행되기 전에, 각각의 절연 패턴(160-P)은 복수의 U형 스페이서(150-US) 중 하나 내에 존재할 수 있다.
본 발명의 기술적 사상의 몇몇 실시예에 따라, 복수의 핀(F1, F2) 중 적어도 하나의 복수의 리세스된 상면(F-RUS)을 형성하는 것은, 예비 스페이서막(150-PSL)의 제1 하부(150-PSL-1LP)가 노출될 때까지 절연막(160)의 제1 부분(160-1P)을 리세스하고, 예비 스페이서막(150-PSL)의 제1 하부(150-PSL-1LP)를 제거하여 예비 스페이서막(150-PSL)의 제1 하부(150-PSL-1LP) 아래에 위치하는 각각의 핀(F1, F2)의 상면(F-US)의 적어도 일부를 노출시키고, 노출된 각각의 핀(F1, F2)의 상면(F-US)을 소정의 두께로 아래 방향으로 리세스하여 복수의 핀(F1, F2)의 적어도 하나의 복수의 리세스된 상면(F-RUS)을 형성하는 것을 포함할 수 있다.
몇몇 실시예에서, 복수의 절연 패턴(160-P)을 형성하는 것은, 복수의 핀(F1, F2)의 적어도 하나의 복수의 리세스된 상면(F-RUS)을 형성하기 전에 수행될 수 있다. 이러한 경우에, 복수의 절연 패턴(160-P)은, 복수의 리세스된 상면(F-RUS)이 형성될 때까지 예비 스페이서막(150-PSL)의 제2 하부(150-PSL-2LP)를 보호하는 역할을 할 수 있다.
단계(S220)에서, 예를 들어 도 8에 도시된 것처럼, 복수의 핀(F1, F2)의 적어도 하나의 복수의 리세스된 상면(F-RUS)은 세정될 수 있다.
단계(S320)에서, 예를 들어 도 8에 도시된 것처럼, 소자 분리막(120) 상의 복수의 절연 패턴(160-P)은 제거될 수 있다. 몇몇 실시예에서, 단계(S210)가 완료된 후에, 단계(S220) 및 단계(S320)는 실질적으로 동시에 수행될 수 있다.
예를 들어, 복수의 리세스된 상면(F-RUS)을 세정하는 것과, 복수의 절연 패턴(160-P)을 제거하는 것은, 불산(HF)을 이용하여 수행될 수 있다.
이러한 경우에, 복수의 U형 스페이서(150-US)는 복수의 리세스된 상면(F-RUS)을 세정한 후에 남아 있을 수 있다.
단계(230)는 단계(220)에 후속할 수 있다. 단계(S230)에서, 예를 들어 도 9에 도시된 것처럼, 복수의 핀(F1, F2)의 적어도 하나의 복수의 리세스된 상면(F-RUS) 상에, 복수의 소오스/드레인(180)이 형성될 수 있다. 복수의 소오스/드레인(180)은 복수의 핀(F1, F2)의 적어도 하나의 복수의 리세스된 상면(F-RUS)으로부터 에피택셜 성장될 수 있다. 이러한 경우에, 복수의 리세스된 상면(F-RUS)은, 복수의 소오스/드레인이 에피택셜 성장될 때 시드층으로 기능할 수 있다.
몇몇 실시예에서, 예를 들어 도 10에 도시된 것처럼, 도 9의 결과 구조 상에 층간 절연막(220)이 형성될 수 있다. 예를 들어, 층간 절연막(220)은, 각각의 U형 스페이서(150-US) 및 복수의 소오스/드레인(180) 내에 형성될 수 있다. 층간 절연막(220)은 예를 들어, 저유전율막 또는 에어갭을 포함할 수 있다.
단계(320) 후에, 단계(330)가 수행될 수 있다. 단계(S330)에서, 예를 들어 도 11에 도시된 것처럼, 소자 분리막(120) 상에 배치된 복수의 희생 게이트 전극(130)은 복수의 더미 게이트 전극(190-DG)으로 대체될 수 있다. 예를 들어, 소자 분리막(120) 상에 배치된 복수의 더미 게이트 전극(190-DG)은 트랜지스터로 기능하지 않을 수 있다.
단계(S230) 후에, 단계(S240)가 수행될 수 있다. 단계(S240)에서, 복수의 핀(F1, F2) 상에 배치된 복수의 희생 게이트 전극(130)은 복수의 활성 게이트 전극(190-AG)으로 대체될 수 있다. 예를 들어, 복수의 핀(F1, F2) 상에 배치된 복수의 활성 게이트 전극(190-AG)은 트랜지스터로 기능할 수 있다. 예를 들어, 각각의 활성 게이트 전극(190-AG)은 인접하는 2개의 소오스/드레인(180-L, 180-R) 사이에 개재되어, 트랜지스터로 기능할 수 있다.
몇몇 실시예에서, 단계(S240) 및 단계(S330)는 실질적으로 동시에 수행될 수 있다. 예를 들어, 단계(S240) 및 단계(S330)는 RMG(replacement-metal-gate) 공정으로 지칭될 수 있다.
RMG 공정에서, 복수의 하드 마스크 패턴(140) 및 복수의 희생 게이트 전극(130)이 제거되어, 스페이서들 사이에 금속막(미도시)이 형성될 수 있다. 상기 금속막은, 복수의 스페이서(150-SS, 150-US)가 노출될 때까지 평탄화되어, 복수의 게이트 전극(190-AG, 190-DG)을 형성할 수 있다.
이하에서, 도 12, 도 3a, 도 3b 및 도 4 내지 도 11을 참조하여, 도 1의 반도체 장치(100)의 제조 방법을 설명한다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 도 1의 반도체 장치(100)의 제조 방법을 설명하기 위한 공정 흐름도(104)이다. 도 12의 단계(S110 내지 S140)는 도 2의 단계(S110 내지 S140)와 실질적으로 동일하다. 도 12의 단계(S210)는 도 2의 단계(210)와 실질적으로 동일하다. 도 12의 단계(S320 및 S330)는 도 2의 단계(S320 및 S330)와 실질적으로 동일하다. 도 12의 단계(S220 내지 S240)는 도 2의 단계(S220 내지 S240)와 실질적으로 동일하다.
설명의 편의를 위해, 도 12의 단계(S110 내지 S140), 단계(S210), 단계(S320 및 S330), 및 단계(S220 내지 S240)에 대한 설명은 생략될 수 있다.
단계(S510)에서, 예를 들어 도 6 및 도 7에 도시된 것처럼, 복수의 핀(F1, F2)의 리세스된 상면(F-RUS)을 형성하는 공정에서, 복수의 절연 패턴(160-P) 및 복수의 U형 스페이서(150-US)는 소자 분리막(120)의 상면(120-US)을 보호하는 역할을 할 수 있다. 예를 들어, 복수의 절연 패턴(160-P) 및 복수의 U형 스페이서(150-US)는, 복수의 핀(F1, F2)의 상면(F-US)으로부터 복수의 핀(F1, F2)의 복수의 리세스된 상면(F-RUS)이 형성될 때까지 소자 분리막(120)의 상면(120-US)을 보호하는 역할을 할 수 있다. 일례에서, 복수의 절연 패턴(160-P) 및 복수의 U형 스페이서(150-US)는 소자 분리막(120)의 상면(120-US)을 덮을 수 있다.
몇몇 실시예에서, 소자 분리막(120)의 상면(120-US)을 보호하는 것은, 소자 분리막(120)의 상면(120-US) 상의 예비 스페이서막(150-PSL)으로부터 복수의 U형 스페이서(150-US)를 형성하고, 소자 분리막(120) 상의 절연막(160)의 제1 부분(160-1P)의 일부 또는 제2 부분(160-2P)의 일부를 리세스하여 복수의 절연 패턴(160-P)을 형성하는 것을 포함할 수 있다. 이에 따라, 예를 들어 도 7에 도시된 것처럼, 각각의 절연 패턴(160-P)은 복수의 U형 스페이서(150-US) 중 하나의 하부(150-US-LP)를 덮을 수 있다. 일례에서, 예를 들어 도 6에 도시된 것처럼, 하부(150-US-LP)는 예비 스페이서막(150-PSL)의 제2 하부(150-PSL-2LP)에 대응될 수 있다.
각각의 절연 패턴(160-P)은 복수의 U형 스페이서(150-US) 중 하나 내에 배치될 수 있다.
도 13은 본 발명의 기술적 사상의 몇몇 실시에에 따라 제조된 반도체 장치를 포함하는 반도체 모듈을 도시한다.
도 13을 참조하면, 반도체 모듈(500)은 반도체 장치(530)를 포함할 수 잇따. 반도체 장치(530)는 본 발명의 기술적 사상의 몇몇 실시예에 따라 형성될 수 있다. 반도체 장치(530)는 반도체 모듈 기판(510) 상에 배치될 수 있다. 반도체 모듈(500)은, 반도체 모듈 기판(510) 상에 배치되는 마이크로프로세서(520; microprocessor)를 더 포함할 수 있다. 입출력 터미널(540; input/output terminals)은 반도체 모듈 기판(510)의 적어도 일측 상에 배치될 수 있다. 반도체 모듈(500)은 메모리 카드 또는 SSD(solid state drive)에 포함될 수 있다.
도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록 다이어그램이다.
도 14를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라 제조된 반도체 장치는, 전자 시스템(600)에 포함될 수 있다. 전자 시스템(600)은 바디(610; body), 마이크로프로세서 유닛(620; microprocessor unit), 파워 서플라이(630; power supply), 기능 유닛(640; function unit) 및 디스플레이 컨트롤러 유닛(650; display controller unit)를 포함할 수 있다.
바디(610)는 PCB(printed circuit board) 또는 이와 유사한 것을 가진 시스템보드(system board) 또는 머더보드(motherboard)를 포함할 수 있다. 마이크로프로세서 유닛(620), 파워 서플라이(630), 기능 유닛(630) 및 디스플레이 컨트롤러 유닛(650)은 바디(610) 상에 배치될 수 있다. 디스플레이 유닛(660)은 바디(610)의 상면 상에 적층될 수 있다. 예를 들어, 디스플레이 유닛(660)은, 바디(610)의 표면 상에 배치되고, 디스플레이 컨트롤러 유닛(650)에 의해 처리된 이미지를 보여줄 수 있다.
파워 서플라이(630)는 외부 파워 서플라이로부터 일정한 전압을 받고, 마이크로프로세서 유닛(620), 기능 유닛(640), 디스플레이 컨트롤러 유닛(650) 등에 대한 전압을 제공하기 위해 다양한 전압 준위를 제공할 수 있다. 마이크로프로세서 유닛(620)은 기능 유닛(640) 및 디스플레이 유닛(660)을 제어하기 위해 파워 서플라이(630)로부터 전압을 받을 수 있다.
기능 유닛(640)은 전자 시스템(600)의 다양한 기능을 수행할 수 있다. 예를 들어, 전자 시스템(600)이 휴대 전화 또는 이와 같은 이동식 가전 제품인 경우에, 기능 유닛(640)은 전화를 걸거나, 디스플레이 유닛(660)에 비디오를 출력하거나, 또는 외부 장치(670)와 함께 통신을 통해 스피커에 목소리를 출력하는 것과 같이, 무선 통신 기능을 수행하기 위한 다양한 구성 요소를 포함할 수 있다. 카메라가 포함되는 경우에, 기능 유닛(640)은 이미지 프로세서(image processor)로 기능할 수도 있다.
몇몇 실시예에서, 만일 전자 시스템(600)이 저장 용량을 늘이기 위해 메모리 카드에 연결된다면, 기능 유닛(640)은 메모리 카드 컨트롤러로 기능할 수 있다. 기능 유닛(640)은 유무선 통신 유닛(680)을 통해 외부 장치(670)와 함께 신호를 교환할 수 있다. 게다가, 전자 시스템(600)이 기능을 확장하기 위해 USB(Universal Serial Bus)를 요구하는 경우, 기능 유닛(640)은 인터페이스 컨트롤러로 기능할 수 있다. 기능 유닛(640)은 본 발명의 기술적 사상의 몇몇 실시예에 따라 제조된 반도체 장치를 포함할 수 있다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따라 제조된 반도체 장치를 포함하는 전자 시스템의 블록 다이어그램이다.
도 15를 참조하면, 전자 시스템(700)은 이동식 장치 또는 컴퓨터에 포함될 수 있다. 예를 들어, 전자 시스템(700)은 메모리 시스템(712), 마이크로프로세서(714), 램(716; RAM), 버스(720)를 사용하여 데이터 통신을 수행하기 위해 구성된 사용자 인터페이스(718)를 포함할 수 있다.
마이크로프로세서(714)는 전자 시스템(700)을 프로그래밍하고 제어할 수 있다. 램(716)은 마이크로프로세서(714)의 운영 메모리(operational memory)로 사용될 수 있다. 예를 들어, 마이크로프로세서(714) 또는 램(716)은 본 발명의 기술적 사상의 몇몇 실시예에 따라 제조된 반도체 장치를 포함할 수 있다.
마이크로프로세서(714), 램(716) 및/또는 다른 구성 요소는 단일 패키지 내에서 조립될 수 있다. 사용자 인터페이스(718)는 전자 시스템(700)으로 또는 전자 시스템(700)으로부터 데이터를 입력하거나 출력하기 위해 사용될 수 있다. 메모리 시스템(712)은 마이크로프로세서(714)의 운영 코드(operational codes), 마이크로프로세서(714)에 의해 처리된 데이터 또는 외부로부터 수신한 데이터를 저장할 수 있다. 메모리 시스템(712)은 컨트롤러 및 메모리를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 장치 110: 기판
120: 소자 분리막 150-SS: 측벽 스페이서
150-US: U형 스페이서 180: 소오스/드레인
190: 게이트 전극 220: 층간 절연막
F1, F2: 핀

Claims (20)

  1. 기판 상에 복수의 핀을 형성하고,
    상기 기판 상에, 각각의 상기 핀의 하부를 둘러싸는 소자 분리막을 형성하고,
    상기 복수의 핀 및 상기 소자 분리막 상에, 복수의 희생 게이트 전극을 형성하고,
    상기 복수의 희생 게이트 전극을 컨포멀하게(conformally) 덮는 예비 스페이서막을 형성하고,
    상기 예비 스페이서막 상에 절연막을 형성하고,
    상기 절연막의 제1 부분을 리세스하여, 상기 소자 분리막 상에 복수의 절연 패턴을 형성하고,
    상기 절연막의 제2 부분을 리세스하고, 상기 예비 스페이서막의 제1 하부를 제거하여, 상기 복수의 핀 중 적어도 하나의 복수의 리세스된 상면을 형성하고,
    상기 복수의 핀 중 적어도 하나의 상기 복수의 리세스된 상면 상에, 복수의 소오스/드레인을 형성하고,
    상기 복수의 희생 게이트 전극을 복수의 게이트 전극으로 대체하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 복수의 절연 패턴을 형성하는 것은, 상기 복수의 핀 중 적어도 하나의 상기 복수의 리세스된 상면을 형성하기 전에 수행되는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 복수의 핀 중 적어도 하나의 상기 복수의 리세스된 상면을 형성하는 것은, 상기 예비 스페이서막의 상기 제1 하부를 제거하여, 상기 예비 스페이서막으로부터 복수의 측벽 스페이서를 형성하는 것을 포함하고,
    상기 복수의 핀 중 적어도 하나의 각각의 상기 리세스된 상면은, 상기 복수의 측벽 스페이서 중 인접하는 2개의 측벽 스페이서 사이에서 노출되는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 복수의 핀 중 적어도 하나의 상기 복수의 리세스된 상면을 형성하는 것은, 상기 예비 스페이서막으로부터 복수의 U형 스페이서를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  5. 제 4항에 있어서,
    각각의 상기 절연 패턴은, 상기 복수의 U형 스페이서 중 하나 내에 배치되는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 복수의 절연 패턴을 형성하는 것은, 상기 예비 스페이서막으로부터 복수의 U형 스페이서를 형성하는 것을 포함하고,
    각각의 상기 절연 패턴은, 상기 복수의 U형 스페이서 중 하나 내에 배치되는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 복수의 핀 중 적어도 하나의 상기 복수의 리세스된 상면을 세정하는 것을 더 포함하고,
    상기 복수의 소오스/드레인은, 상기 복수의 핀 중 적어도 하나의 상기 복수의 리세스된 상면이 세정된 후에, 상기 복수의 핀 중 적어도 하나의 상기 복수의 리세스된 상면으로부터 에피택셜 성장되는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 복수의 핀 중 적어도 하나의 상기 복수의 리세스된 상면을 세정하는 것은, 상기 복수의 절연 패턴을 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제 1항에 있어서,
    상기 예비 스페이서막은 실리콘 질화물을 포함하는 반도체 장치의 제조 방법.
  10. 제 1항에 있어서,
    상기 절연막은, 층간 유전 물질 및 SOC(spin-on-carbon) 하드 마스크 물질 중 적어도 하나를 포함하는 반도체 장치의 제조 방법.
  11. 제 1항에 있어서,
    상기 소자 분리막의 상면은 각각의 상기 핀의 상면보다 낮은 반도체 장치의 제조 방법.
  12. 제 1항에 있어서,
    상기 복수의 핀 중 적어도 하나의 상기 복수의 리세스된 상면을 형성하는 것은,
    상기 예비 스페이서막의 상기 제1 하부가 노출될 때까지 상기 절연막의 상기 제2 부분을 리세스하고,
    상기 예비 스페이서막의 상기 제1 하부를 제거하여, 상기 예비 스페이서막의 상기 제1 하부보다 낮은 각각의 상기 핀의 상면의 일부를 노출시키고,
    노출된 각각의 상기 핀의 상면을 소정의 깊이로 리세스하여, 상기 복수의 핀 중 적어도 하나의 상기 복수의 리세스된 상면을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  13. 기판 상에, 핀 및 상기 핀의 하부를 둘러싸는 소자 분리막을 형성하고,
    상기 핀 및 상기 소자 분리막 상에, 복수의 희생 게이트 전극을 형성하고,
    상기 핀의 상면으로부터 상기 핀의 복수의 리세스된 상면을 형성하고,
    상기 핀의 상면으로부터 상기 핀의 상기 복수의 리세스된 상면을 형성할 때까지, 상기 소자 분리막의 상면 상에, 복수의 절연 패턴 및 복수의 스페이서를 형성하고,
    상기 핀의 상기 복수의 리세스된 상면 상에, 복수의 소오스/드레인을 형성하고,
    상기 복수의 희생 게이트 전극을 컨포멀하게 덮는 예비 스페이서 막을 형성하고,
    상기 예비 스페이서막 상에 절연막을 형성하는 것을 포함하고,
    상기 절연막의 제1 부분은 상기 소자 분리막을 덮고,
    상기 절연막의 제2 부분은 상기 핀을 덮는 반도체 장치의 제조 방법.
  14. 제 13항에 있어서,
    상기 핀의 상기 복수의 리세스된 상면을 형성하는 것은, 상기 핀의 상면의 일부를 리세스하여, 상기 핀의 상기 복수의 리세스된 상면을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  15. 삭제
  16. 제 13항에 있어서,
    상기 복수의 스페이서는 U형이고,
    각각의 상기 절연 패턴은 상기 복수의 스페이서 내에 배치되는 반도체 장치의 제조 방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10790198B2 (en) * 2018-08-08 2020-09-29 Globalfoundries Inc. Fin structures
US10950602B2 (en) * 2018-09-20 2021-03-16 Samsung Electronics Co., Ltd. Semiconductor devices
EP3968387A1 (en) * 2020-09-15 2022-03-16 Imec VZW Gate spacer patterning

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429473B1 (en) 1996-07-30 2002-08-06 International Business Machines Corporation DRAM cell with stacked capacitor self-aligned to bitline
US6235598B1 (en) 1998-11-13 2001-05-22 Intel Corporation Method of using thick first spacers to improve salicide resistance on polysilicon gates
US6528363B2 (en) 2001-03-19 2003-03-04 International Business Machines Corporation Fabrication of notched gates by passivating partially etched gate sidewalls and then using an isotropic etch
KR101002550B1 (ko) 2007-02-09 2010-12-17 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR101202690B1 (ko) 2010-12-09 2012-11-19 에스케이하이닉스 주식회사 반도체장치의 측벽콘택 형성 방법
US8999833B1 (en) 2013-10-04 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for controlling gate dimensions of memory devices
KR102155327B1 (ko) * 2014-07-07 2020-09-11 삼성전자주식회사 전계 효과 트랜지스터 및 그 제조 방법
US9660106B2 (en) 2014-08-18 2017-05-23 United Microelectronics Corp. Flash memory and method of manufacturing the same
KR102368594B1 (ko) * 2014-12-09 2022-03-02 삼성전자주식회사 핀 커패시터를 포함하는 반도체 소자
KR102376503B1 (ko) * 2015-04-23 2022-03-18 삼성전자주식회사 집적회로 장치 및 이의 제조 방법

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