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CN106057803B - 具有在隔离区上的间隔件的半导体器件 - Google Patents

具有在隔离区上的间隔件的半导体器件 Download PDF

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CN106057803B CN201610102379.6A CN201610102379A CN106057803B CN 106057803 B CN106057803 B CN 106057803B CN 201610102379 A CN201610102379 A CN 201610102379A CN 106057803 B CN106057803 B CN 106057803B
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Abstract

提供一种半导体器件，其包括：从衬底突出的鳍有源区以及限定所述鳍有源区的隔离区；与所述鳍有源区和所述隔离区交叉的栅极图案；以及形成在所述栅极图案的侧表面上且延伸到所述隔离区的表面上的栅极间隔件。

Description

具有在隔离区上的间隔件的半导体器件
技术领域
本发明构思的示例实施例提供具有在隔离区上的间隔件的半导体器件。
背景技术
随着对具有3D结构的突出的鳍有源区的半导体器件的研究和发展，由具有3D结构的鳍有源区与隔离区之间的阶梯差异而会产生漏电流。例如，在延伸到具有3D的鳍有源区和隔离区之上的栅极图案与位于具有3D结构的鳍有源区中的源极/漏极区之间会产生漏电流。
发明内容
本发明构思提了这样的方法，该方法用于在具有3D结构的鳍有源区的半导体器件中阻塞栅极图案与源极/漏极区之间的漏电流路径。
本发明构思的技术目的和示例实施例不限于上述公开；基于下面的描述，其他目的和示例实施例对于本领域普通技术人员而言会变得显而易见。
根据本发明构思的一个示例实施例，一种半导体器件包括：从衬底突出的鳍有源区以及限定所述鳍有源区的隔离区；与所述鳍有源区和所述隔离区交叉的栅极图案；以及形成在所述栅极图案的侧表面上且延伸到所述隔离区的表面上的栅极间隔件。
所述栅极间隔件可以包括：相对于所述隔离区具有刻蚀选择性的内间隔件；以及相对于所述隔离区和所述内间隔件具有刻蚀选择性的外间隔件。
所述半导体器件还可以包括：从位于所述栅极图案旁的鳍有源区的内部突出的源极/漏极区。
所述源极/漏极区的突出部分可以水平地延伸。
所述半导体器件还可以包括形成在位于所述隔离区上的外间隔件与所述源极/漏极区的延伸部分之间的气室。
位于所述隔离区上的栅极间隔件可以具有U型截面。
所述半导体器件还可以包括位于所述隔离区上的栅极间隔件上方的封盖间隔件。
所述封盖间隔件可以具有凹形碗的形状。
位于所述鳍有源区上的栅极图案可以包括：直接位于所述鳍有源区上的界面绝缘层；位于所述界面绝缘层上的栅极绝缘层；位于所述栅极绝缘层上的栅极势垒层；以及位于所述栅极势垒层上的栅电极。
位于所述隔离区上的栅极图案可以包括：直接位于所述隔离区上的栅极绝缘层；位于所述栅极绝缘层上的栅极势垒层；以及位于所述栅极势垒层上的栅电极。
根据本发明构思的示例实施例，一种半导体器件包括：限定鳍有源区的隔离区；位于鳍有源区和隔离区上的栅极图案；以及位于栅极图案的侧壁上的栅极间隔件。栅极间隔件延伸到位于鳍有源区之间的隔离区上，并且具有U型截面。
所述栅极间隔件可以包括：内间隔件，其与栅极图案和隔离区接触，并且包括氮化硅；以及外间隔件，其包括碳以相对于内间隔件具有刻蚀选择性。
每个栅极图案可以包括：直接位于隔离区上的栅极绝缘层；位于栅极绝缘层上的栅极势垒层；以及位于栅极势垒层上的栅电极。
所述栅极图案还可以包括：位于所述鳍有源区与所述栅极绝缘层之间的界面绝缘层。
所述半导体器件还可以包括：从位于栅极图案之间的鳍有源区的内部突出的源极/漏极区；以及位于源极/漏极区上的接触图案。所述源极/漏极区相互连接为桥形。每个接触图案包括：位于源极/漏极区上的硅化物层；位于硅化物层上的接触势垒层；以及位于接触势垒层上的接触插塞件。
根据本发明构思的示例实施例，一种半导体器件包括：在第一方向上延伸的鳍有源区以及位于鳍有源区之间的隔离区；栅极图案，其在垂直于第一方向的第二方向上延伸以与鳍有源区和隔离区交叉；位于栅极图案的侧壁上的栅极间隔件；以及位于栅极图案之间的鳍有源区内的源极/漏极区。栅极间隔件覆盖位于栅极图案之间的隔离区。
形成在相邻栅极图案的面对侧壁上的栅极间隔件可以一体化以在实质上连续。
栅极间隔件可以包括：直接形成在栅极图案的侧壁上的内间隔件；以及形成在内间隔件的外侧壁上的外间隔件。内间隔件可以接触隔离区和源极/漏极区。
所述半导体器件还可以包括位于栅极图案之间的隔离区上的封盖间隔件。
所述封盖间隔件可以具有凹形碗的形状，并且可以不形成在栅极图案的侧壁上。
根据本发明构思的示例实施例，一种半导体器件包括：隔离区以及从所述隔离区的底面突出的鳍有源区；位于所述隔离区和所述鳍有源区上的栅极图案；位于所述栅极图案的侧壁上的栅极间隔件；以及位于隔离区内的封盖间隔件。
所述封盖间隔件可以具有凹形碗的形状。
所述封盖间隔件可以接触所述隔离区。
所述封盖间隔件可以不形成在所述栅极图案的侧壁上。
所述栅极间隔件可以包括内间隔件和外间隔件，并且可以延伸到所述隔离区上。
根据各示例实施例，一种半导体器件包括：隔离区以及从所述隔离区的底面突出的鳍有源区；形成在所述隔离区和所述鳍有源区上的栅极图案；形成在所述栅极图案的侧壁上的栅极间隔件；以及形成在隔离区内的封盖间隔件。其他示例实施例的各个细节包括在详细说明和附图中。
附图说明
通过对附图所示的本发明构思的优选示例实施例的更详细的描述，本发明构思的以上及其他特征与优点将变得清楚，在附图中，相同的附图标记在不同的示图中始终用于表示相同的部分。附图无需按比例绘制，而是着重于说明本发明构思的原理。在附图中：
图1示出了根据本发明构思的示例实施例的半导体器件的布局图；
图2、图3A和图3B、图4A和图4B、以及图5A和图5B示出了根据本发明构思的示例实施例的半导体器件。图2示出了沿着图1的线I-I'截取的纵向截面图，图3A、图4A及图5A示出了沿着图1的线II-II'截取的纵向截面图，图3B、图4B及图5B示出了沿着图1的线III-III'截取的纵向截面图；
图6A至图25C示出了用于描述制造根据本发明构思的示例实施例的半导体器件的方法的纵向截面图；图6A至图25A示出了沿着图1的线I-I'截取的纵向截面图，图6B至图25B示出了沿着图1的线II-II'截取的纵向截面图，图6C至图25C示出了沿着图1的线III-III'截取的纵向截面图；
图26A示出了概念性展示根据本发明构思的示例实施例的半导体模块的示图；以及
图26B和图26C为概念性示出根据本发明构思的示例实施例的电子系统的框图。
具体实施方式
现在，将参照示出一些示例实施例的附图更加全面地描述各个实施例。然而，这些本发明构思可按照不同的形式实现，并且不应理解为限于本文阐述的示例实施例。相反，提供这些示例实施例是为了使得本公开是彻底和完整的，并且向本领域技术人员充分地传达本发明构思。
在本文中用于描述本发明示例实施例的术语并非旨在限定本发明的范围。词语“一个”、“一”和“该”为单数形式，在其中这些词语具有单个指示对象；然而，在本文中单数形式的使用不应排除多于一个指示对象的存在。换言之，除非上下文另外明确表示，否则以单数形式表示的本发明的元件其数量可以是一个或多个。还应当理解，当术语“包括”、“包括……的”、“包含”、和/或“包含……的”用于本文时，其指示了存在所述特征、整体、步骤、操作、元件、和/或部件，但并不排除存在或增加其他一个或多个特征、整体、步骤、操作、元件、部件、和/或它们的组。
应当理解，当一个元件或层被称作“位于”另一元件或层“上”、“连接至”或“耦接至”另一元件或层时，所述一个元件或层可以直接“位于”另一元件或层“上”、直接“连接至”或“耦接至”另一元件或层，或者也可以存在中间元件或中间层。在下面的说明中，相同的附图标记在整个说明书中始终用于表示相同的部件。
本文中可使用诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”等的空间相对术语，以描述附图中所示的一个元件或特征与另一个元件或特征的关系。应该理解，这种描述旨在涵盖使用中或操作中的除图中所示指向之外的不同指向。例如，如果一个器件被翻转，则被描述为“在”其他元件或特征“之下”或“在”其他元件或特征“下方”的元件将因此被指向为“在”其他元件或特征“之上”。这样，术语“在……之下”旨在表示“在……之上”和“在……之下”两者，这取决于整体器件取向。
本文将参照作为理想的示例实施例和中间结构的示意性说明的截面图和/或平面图来描述各示例实施例。在附图中，为了清楚起见，可放大层和区域的尺寸及相对尺寸。因此，由例如制造技术和/或公差而导致的示意图中的形状变化是可预期的。因此，示例实施例不应理解为限于本文示出的区域的特定形状，而是应当包括由例如制造而导致的形状偏差。例如，附图中示为矩形的注入区通常会具有圆形特征或曲线特征，以及/或者在其边缘处的注入浓度的梯度变化，而非从注入区到非注入区的二元变化。同样地，通过注入形成的掩埋区可导致在掩埋区与通过其发生注入的表面之间的区域中的一些注入。因此，附图示出的区域其本质上是示意性的，并非旨在说明器件中的区域的实际形状，也并非旨在限定本发明构思的范围。
相同的附图标记在整个说明书中始终表示相同的元件。因此，即使在对应的附图中没有具体描述，仍然可以参照其他附图来描述相同的附图标记和相似的附图标记。此外，当附图标记未在附图中标记时，可以参照其他附图对该附图标记描述。
图1示出了根据本发明构思的示例实施例的半导体器件100的布局。参照图1，根据本发明构思的示例实施例的半导体器件100可以包括：在X方向上彼此平行延伸的鳍有源区10；以及在与X方向垂直的Y方向上彼此平行延伸且与鳍有源区10交叉的栅极图案20。限定鳍有源区10的隔离区15可以布置在鳍有源区10之间。
图2、图3A和图3B、图4A和图4B、以及图5A和图5B示出了根据本发明构思的示例实施例的半导体器件100a、100b和100c。图2示出了沿着图1的线I-I'截取的纵向截面图，图3A、图4A及图5A示出了沿着图1的线II-II'截取的纵向截面图，图3B、图4B及图5B示出了沿着图1的线III-III'截取的纵向截面图。
参照图2、图3A和图3B，根据本发明构思的示例实施例的半导体器件100a可以包括：位于衬底5上的鳍有源区10、隔离区15、栅极图案20、源极/漏极区50以及接触图案70。
衬底5可以包括硅晶圆、绝缘体上硅(SOI)晶圆或硅上锗硅(SiGe on Si)晶圆中的一个。
鳍有源区10可以是衬底5的一部分。例如，鳍有源区10可以是从衬底5突出的部分。
隔离区15可以围绕鳍有源区10的下部以限定鳍有源区10。因此，鳍有源区10的下部可以接触隔离区15，并且鳍有源区10的上部可以从隔离区15的底面突出。隔离区15可以包括诸如氧化硅(SiO2)的绝缘材料。
栅极图案20可以与鳍有源区10垂直交叉并延伸到隔离区15的表面上。栅极图案20可以包括界面绝缘层21、栅极绝缘层22、栅极势垒层23以及栅电极24。
界面绝缘层21可以直接形成在鳍有源区10的表面上。界面绝缘层21可以不形成在隔离区15的表面上。界面绝缘层21可以包括通过使鳍有源区10的表面氧化而形成的自然氧化层或氧化硅层之一。在其他示例实施例中，可以省略界面绝缘层21。
栅极绝缘层22可以在界面绝缘层21上或鳍有源区10上形成为具有U型截面。栅极绝缘层22可以包括氧化铪(HfO)、氧化铝(AlO)、氧化钛(TiO)或其他金属氧化物中的至少一种。
栅极势垒层23可以形成在栅极绝缘层22的底面和内壁上以具有U型截面。栅极势垒层23可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其他势垒金属中的至少一种。
栅电极24可以形成在栅极势垒层23的底面和内壁上以被栅极势垒层23包围。栅电极24可以包括钨(W)、铜(Cu)、钛(Ti)、或其他单层或多层金属化合物中的至少一种。
源极/漏极区50可以形成在位于栅极图案20之间的鳍有源区10中。源极/漏极区50可以从鳍有源区10的表面突出。源极/漏极区50可以包括外延生长的硅(Si)、锗硅(SiGe)和碳化硅(SiC)中的至少一种。源极/漏极区50可以包括磷(P)、砷(As)、或硼(B)中的至少一种。
接触图案70可以形成在源极/漏极区50上。例如，接触图案70可以形成在相互连接为桥形的源极/漏极区50上。因此，一个接触图案70可以与多个源极/漏极区50连接。
接触图案70可以包括硅化物层71、接触势垒层73以及接触插塞件74。
硅化物层71可以直接形成在源极/漏极区50上。硅化物层71可以包括硅化钨(WSi)、硅化镍(NiSi)、硅化钛(TiSi)、硅化钴(CoSi)或其他金属硅化物中的至少一种。
接触势垒层73可以在硅化物层71上形成为具有U型截面。接触势垒层73可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或者其他势垒金属或金属化合物中的至少一种。
接触插塞件74可以形成在接触势垒层73的底面和内壁上以被接触势垒层73包围。接触插头74可以包括钨(W)、铜(Cu)、钛(Ti)以及其他金属或金属化合物中的至少一种。
半导体器件100a还可以包括形成在栅极图案20的外壁上的栅极间隔件30。栅极间隔件30可以包括内间隔件31和外间隔件32。
内间隔件31可以直接形成在栅极图案20的侧壁上。例如，内间隔件31可以接触栅极图案20的侧壁。内间隔件31可以延伸到隔离区15的表面上以接触隔离区15的表面。例如，内间隔件31可以覆盖位于栅极图案20之间的鳍有源区10和隔离区15。内间隔件31可以包括不同于隔离区15的材料，以相对于隔离区15具有刻蚀选择性。内间隔件31可以包括氮化硅(SiN)。
外间隔件32可以形成在内间隔件31的外壁上。因此，外间隔件32也可以覆盖位于栅极图案20之间的鳍有源区10和隔离区15。外间隔件32可以包括不同于内间隔件31的材料，以相对于内间隔件31具有刻蚀选择性。例如，外间隔件32可以包括含碳的氧化硅(SiCO)。
栅极图案20、接触图案70、内间隔件31和外间隔件32的最上表面可以是共面的。
内间隔件31和外间隔件32可以延伸到位于鳍有源区10之间的隔离区15的表面上。形成在隔离区15上的内间隔件31和外间隔件32可以具有U型截面。位于相邻的栅极图案20的面对侧壁上的内间隔件31和外间隔件32可以一体化以在实质上彼此连续。
气室S可以形成在位于隔离区15上的外间隔件32与源极/漏极区50之间。
内间隔件31可以与隔离区15的表面和源极/漏极区50下部的侧壁接触。
半导体器件100a还可以包括位于源极/漏极区50上的氧化层61、阻挡层63以及下部层间绝缘层65。氧化层61可以直接形成在源极/漏极区50的表面上。氧化层61可以包括氧化硅或含有氧化硅的化合物中的至少一种。阻挡层63可以直接形成在氧化层61上。阻挡层63可以包括氮化硅(SiN)。下部层间绝缘层65可以包括含有氧化硅的化合物，如正硅酸乙酯(TEOS)。
接触图案70可以通过垂直穿过下部层间绝缘层65、阻挡层63及氧化层61的方式与源极/漏极区50接触。
半导体器件100a还可以包括位于栅极图案20、接触图案70、栅极间隔件30和下部层间绝缘层65上的中间层间绝缘层80，以及位于中间层间绝缘层80上的上部层间绝缘层85。中间层间绝缘层80可以包括氮化硅(SiN)，上部层间绝缘层85可以包括含有氧化硅的化合物，如正硅酸乙酯(TEOS)。
参照图2、图4A及图4B，根据本发明构思的示例实施例的半导体器件100b还可以包括位于鳍有源区10之间的隔离区15上的栅极间隔件30上方的封盖间隔件35。封盖间隔件35可以部分地形成在外间隔件32下部的部分上。封盖间隔件35可以具有U型截面或碗形以具有向下突出的形状(或者换言之，面对隔离区15内部向上凸出的形状)。封盖间隔件35可以包括不同于外间隔件32的材料，从而相对于外间隔件32具有刻蚀选择性。封盖间隔件35可以包括氮化硅(SiN)。气室S可以形成在位于鳍有源区10之间的隔离区15上方的封盖间隔件35与源极/漏极区50之间。
参照图2、图5A及图5B，根据本发明构思的示例实施例的半导体器件100c可以包括形成在位于鳍有源区10之间的隔离区15上的封盖间隔件35。图3A及图3B所示的半导体器件100a的内间隔件31和外间隔件32可以不延伸到隔离区15的表面上。位于鳍有源区10之间的隔离区15的表面和封盖间隔件35可以彼此直接接触。封盖间隔件35可以部分地形成在外间隔件32和内间隔件31的下部的外壁上。封盖间隔件35可以从隔离区15的表面向下突出。封盖间隔件35可以具有U型截面和/或碗形。封盖间隔件35可以包括不同于隔离区15的材料，从而相对于隔离区15具有刻蚀选择性。封盖间隔件35可以包括氮化硅(SiN)。气室S可以形成在位于鳍有源区10之间的隔离区15上的封盖间隔件35与源极/漏极区50之间。
图6A至图6C到图16A至图16C示出了用于描述制造根据本发明构思示例的实施例的半导体器件的方法的纵向截面图。图6A至图16A示出了沿着图1的线I-I'截取的纵向截面图，图6B至图16B示出了沿着图1的线II-II'截取的纵向截面图，图6C至图16C示出了沿着图1的线III-III'截取的纵向截面图。
参照图6A至图6C，制造根据本发明构思的示例实施例的半导体器件的方法可以包括步骤：在衬底5上形成鳍有源区10和隔离区15；以及形成牺牲栅极图案25。
鳍有源区10可以是衬底5的突出部分，并彼此平行延伸。鳍有源区10可以是衬底5的一部分。例如，可以通过使衬底5选择性地凹进而形成鳍有源区10。
隔离区15可以部分地填充在鳍有源区10之间。例如，隔离区15的最上表面可以位于鳍有源区10的中部。参照图6C，位于鳍有源区10之间的隔离区15的最上表面可以是凹形的。隔离区15可以包括诸如氧化硅(SiO2)的绝缘材料。例如，隔离区15可以包括部分地填充在鳍有源区10之间的凹进的绝缘材料。
牺牲栅极图案25可以在鳍有源区10和隔离区15上形成为彼此平行。牺牲栅极图案25可以包括位于鳍有源区10上的牺牲栅极绝缘层27、牺牲栅电极28和牺牲栅极盖层29，以及位于隔离区15上的牺牲栅电极28和牺牲栅极盖层29。参照图6B，位于隔离区15上的牺牲栅电极28可以具有底脚形(footing shape)或尾形。
参照图7A至图7C，所述方法可以包括步骤：执行沉积处理，以形成覆盖鳍有源区10、隔离区15和牺牲栅极图案25的内间隔件层31a、外间隔件层32a和封盖间隔件层35a；以及执行涂覆处理以完全形成填充绝缘层40。
内间隔件层31a可以包括至少一种含有硅(Si)和氮(N)的材料，如氮化硅(SiN)、硅碳氮(SiCN)、氮氧化硅(SiON)或硅碳氮氧化物(SiCON)。例如，内间隔件层31a可以包括氮化硅(SiN)。内间隔件层31a可以包括与牺牲栅极盖层29相同的材料。
外间隔件层32a可以包括含有硅(Si)和碳(C)的绝缘材料，如碳化硅(SiC)、硅碳氮(SiCN)、氧化硅碳(SiCO)或硅碳氮氧化物(SiCON)。例如，外间隔件层32a可以包括硅碳氮氧化物(SiCON)。
封盖间隔件层35a可以包括含有硅(Si)和氮(N)的绝缘材料，如氮化硅(SiN)、硅碳氮(SiCN)、氮氧化硅(SiON)或硅碳氮氧化物(SiCON)。例如，封盖间隔件层35a可以包括氮化硅(SiN)。
填充绝缘层40可以相对于封盖间隔件层35a具有刻蚀选择性。填充绝缘层40可以包括以下中的至少一种：具有优越填充特性的SOH(旋涂硬掩模)、SOD(旋涂电介质)、SOG(旋涂玻璃)及USG(无掺杂硅酸盐)；聚合物树脂(例如，光致抗蚀剂、或BARC(底部抗反射涂层))；或者硅氮烷型可流动氧化物(例如，TOSZ(东燃烷))。例如，填充绝缘层40可以包括硅氮烷材料。
参照图8A至图8C，所述方法可以包括步骤：执行第一加热处理以使填充绝缘层40固化；以及执行沉积处理(即CVD)以在填充绝缘层40上形成缓冲绝缘层45。
例如，第一加热处理可以包括步骤：在约400℃的含有氢气(H2)、氧气(O2)或水蒸气(H2O)的空气中对填充绝缘层40进行退火或烘烤。通过这种处理，可以减少填充绝缘层40的体积。
缓冲绝缘层45可以包括比填充绝缘层40更致密的绝缘层，如TEOS。
参照图9A至图9C，所述方法可以包括步骤：执行CMP处理以通过去除缓冲绝缘层45和部分去除填充绝缘层40来去除缓冲绝缘层45并使填充绝缘层40平面化。通过这种处理，可以暴露封盖间隔件层35a。
参照图10A至图10C，所述方法可以包括步骤：执行回刻蚀处理以部分去除填充绝缘层40的上部。通过这种处理，可以完全去除或部分去除鳍有源区10上的填充绝缘层40，并且可以保留隔离区15上的填充绝缘层40。
所述方法可以包括步骤：执行第二加热处理以使填充绝缘层40进一步固化。例如，第二加热处理可以包括步骤：在约650℃的含有氢气(H2)、氧气(O2)、或水蒸气(H2O)的空气中对填充绝缘层40进行退火或烘烤。第二加热处理可以在高于第一加热处理的温度下执行。通过这种处理，可以进一步减少填充绝缘层40的体积。
在本发明构思的其他示例实施例中，当填充绝缘层40包括相对于封盖间隔件层35a具有足够的刻蚀选择性和/或硬度或密度的材料(即SOH(旋涂硬掩模))时，制造根据本发明构思的其他示例实施例的半导体器件的方法可以包括选择性执行或省略参照图6A至图10C描述的以下各处理的步骤：执行第一加热处理、形成缓冲绝缘层45、执行CMP处理以及/或者执行第二加热处理。
参照图11A至图11C，所述方法可以包括步骤：刻蚀封盖间隔件层35a、外间隔件层32a和内间隔件层31a，以形成具有外间隔件32、内间隔件31和封盖间隔件35的栅极间隔件30；刻蚀位于牺牲栅极图案25之间的鳍有源区10以形成凹进区R。封盖间隔件35可以形成在位于隔离区15上的栅极间隔件30上。可以在封盖间隔件35上保留填充绝缘层40。可以通过去除封盖间隔件层35a的暴露部分形成封盖间隔件35。隔离区15上的封盖间隔件35可以具有U型截面和/或碗形。封盖间隔件35可以包括氮化硅(SiN)。气室S可以形成在位于鳍有源区10之间的隔离区15上的封盖间隔件35与下面将描述的源极/漏极区50之间。在这种处理期间，牺牲栅极盖层29的上部转角部分可以被刻蚀且呈圆形。
参照图12A至图12C，所述方法可以包括步骤：执行剥除工艺以去除填充绝缘层40和封盖间隔件35；以及执行外延生长工艺以在凹进区R内形成源极/漏极区50。剥除工艺可以包括湿法工艺。源极/漏极区50可以包括利用离子注入工艺注入的掺杂物，该工艺与外延生长工艺同时进行或者顺序执行。所述掺杂物可以包括磷(P)、砷(As)或硼(B)中的至少一种。因此，源极/漏极区50可以包括掺杂Si、掺杂SiC、或掺杂SiGe中的至少一种。
参照图12C，源极/漏极区50可以相互连接为桥形。气室S可以形成在源极/漏极区50与隔离区15的最上表面之间。
参照图13A至图13C，所述方法可以包括步骤：形成氧化层61、阻挡层63以及下部层间绝缘层65；以及执行CMP处理来去除下部层间绝缘层65的上部，以使得牺牲栅极盖层29暴露。氧化层61可以形成在源极/漏极区50上。例如，氧化层61可以包括形成在源极/漏极区50上的自然氧化物。阻挡层63可以完全共形地形成。阻挡层63可以包括氮化硅(SiN)。下部层间绝缘层65可以包括含有氧化硅的化合物，如TEOS。
参照图14A至图14C，所述方法可以包括步骤：去除牺牲栅极盖层29、牺牲栅电极28以及牺牲栅极绝缘层27，以形成栅极沟槽GT。鳍有源区10和隔离区15的最上表面可以暴露在栅极沟槽GT中。
参照图15A至图15C，所述方法可以包括步骤：在栅极沟槽GT内形成栅极图案20。栅极图案20可以包括鳍有源区10上的界面绝缘层21、具有U型截面的栅极绝缘层22和栅极势垒层23以及栅电极24。界面绝缘层21可以包括含有氧化硅的化合物。例如，可以通过使鳍有源区10表面氧化的氧化工艺或自然(天然)氧化过程形成界面绝缘层21。栅极绝缘层22可以包括这样的金属氧化物(如氧化铪(HfO)或氧化铝(AlO))，其介电常数高于通过执行沉积处理而形成的氧化硅的介电常数。栅极势垒层23可以包括以下中的至少一种：钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)以及通过执行沉积处理而形成的其他势垒金属。栅电极24可以包括以下中的至少一种：钨(W)、铜(Cu)、钛(Ti)以及通过执行沉积处理或电镀处理而形成的其他金属或金属化合物。所述方法可以包括步骤：执行CMP处理以去除栅极绝缘层22、栅极势垒层23和栅电极24的上表面并使所述上表面平面化。
参照图16A至图16C，所述方法可以包括：去除位于栅极图案20之间的源极/漏极区50上的下部层间绝缘层65，以形成接触图案70。接触图案70可以包括源极/漏极区50上的硅化物层71、具有U型截面的接触势垒层73以及接触插塞件74。硅化物层71可以包括以下中的至少一种：硅化钨(WSi)、硅化镍(NiSi)、硅化钛(TiSi)、硅化钴(CoSi)或者通过执行硅化工艺而形成的其他金属硅化物。接触势垒层73可以包括以下中的至少一种：钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)以及通过执行沉积处理而形成的其他势垒金属。接触插塞件74可以包括以下中的至少一种：钨(W)、铜(Cu)、钛(Ti)以及通过执行沉积处理或电镀处理而形成的其他金属或金属化合物。
接下来，参照图1、图2、图3A及图3B，所述方法可以包括步骤：执行CMP处理以使接触图案70的上表面平面化；完全形成中间层间绝缘层80；以及在中间层间绝缘层80上形成上部层间绝缘层85。中间层间绝缘层80可以包括通过执行沉积处理而形成的氮化硅(SiN)。上部层间绝缘层85可以包括含有氧化硅的化合物，如TEOS。
图17A至图17C示出了用于描述制造根据本发明构思的示例实施例的半导体器件的方法的纵向截面图。图17A示出了沿着图1的线I-I'截取的纵向截面图，图17B示出了沿着图1的线II-II'截取的纵向截面图，图17C示出了沿着图1的线III-III'截取的纵向截面图。参照图17A至图17C，制造根据本发明构思的示例实施例的半导体器件的方法可以包括步骤：执行去除填充绝缘层40的剥除工艺，并且在执行参照图6A至图11C描述的处理之后保留封盖间隔件35。然后，所述方法可以包括：执行参照图12A至图16C以及图3A和图3B描述的处理，以形成图2、图4A和图4B所示的半导体器件100b。
图18A至图18C到图25A至图25C示出了用于描述制造根据本发明构思的示例实施例的半导体器件的方法的纵向截面图。图18A至图25A示出了沿着图1的线I-I'截取的纵向截面图，图18B至图25B示出了沿着图1的线II-II'截取的纵向截面图，图18C至图25C示出了沿着图1的线III-III'截取的纵向截面图。
参照图18A至图18C，制造根据本发明构思的示例实施例的半导体器件的方法可以包括步骤：执行参照图4A至图7C描述的处理，以在衬底5上形成鳍有源区10和隔离区15，在鳍有源区10和隔离区15上形成牺牲栅极图案25，并且形成覆盖鳍有源区10、隔离区15和牺牲栅极图案25的内间隔件层31a和外间隔件层32a。
参照图19A至图19C，所述方法可以包括步骤：刻蚀外间隔件层32a和内间隔件层31a，以形成具有外间隔件32和内间隔件31的栅极间隔件30；以及刻蚀位于牺牲栅极图案25之间的鳍有源区10，以形成凹进区R。凹形碗C可以形成在位于鳍有源区10之间的隔离区15的最上表面上。
参照图20A至图20C，所述方法可以包括步骤：完全共形地形成封盖间隔件层35a。封盖间隔件层35a可以形成在鳍有源区10的凹进区R的表面上、暴露的隔离区15的凹形碗C的表面上、外间隔件32上、暴露的内间隔件31上以及暴露的牺牲栅极盖层29上。
参照图21A至图21C，所述方法可以包括步骤：执行涂覆处理或沉积处理，以完全形成填充绝缘层40；以及执行刻蚀工艺，以部分去除填充绝缘层40的上部。可以完全去除或部分去除位于鳍有源区10上的填充绝缘层40，并且可保留位于隔离区15上的填充绝缘层40。
参照图22A至图22C，所述方法可以包括步骤：执行刻蚀工艺，以去除封盖间隔件层35a的暴露部分。在该过程中，可以暴露鳍有源区10的凹进区R的表面，并且封盖间隔件层35a仅余留在填充绝缘层40之下。
参照图23A至图23C，所述方法可以包括步骤：执行剥除处理，以去除余留的填充绝缘层40。可以暴露位于填充绝缘层40下的封盖间隔件层35a。
参照图24A至图24C，所述方法可以包括步骤：执行参照图12A至图13C描述的处理，以在凹进区R中形成源极/漏极区50、在源极/漏极区50上形成氧化层61、完全形成阻挡层63并且形成下部层间绝缘层65；以及执行CMP处理以暴露牺牲栅极盖层29。
参照图25A至图25C，所述方法可以包括步骤：通过执行参照图14A至图16C描述的处理，去除牺牲栅极盖层29、牺牲栅电极28和牺牲栅极绝缘层27以形成栅极沟槽(图14A和图14B中示出的GT)；在栅极沟槽GT中形成栅极图案20；以及去除位于栅极图案20之间的源极/漏极区50上的下部层间绝缘层65、阻挡层63以及氧化层61，以形成接触图案70。栅极图案20可以包括界面绝缘层21、栅极绝缘层22、栅极势垒层23以及栅电极24。接触图案70可以包括硅化物层71、接触势垒层73以及接触插塞件74。
接下来，参照图2、图15A和图15B，所述方法可以包括步骤：执行CMP处理以使接触图案70的上表面平面化；形成中间层间绝缘层80；以及在中间层间绝缘层80上形成上部层间绝缘层85。
图26A示出了概念性展示本发明构思的示例实施例的半导体模块2200的示图。参照图26A，根据本发明构思的示例实施例的半导体模块2200可以包括安装在模块衬底2210上的处理器2220以及半导体器件2230。处理器2220或半导体器件2230可以包括根据本发明构思的各种示例实施例的半导体器件100a至100c中的至少一种。导电输入/输出端子2240可以布置在模块衬底2210的至少一侧。
图26B示出了概念性说明根据本发明构思的示例实施例的电子系统2300的框图。参照图26B，根据本发明构思的示例实施例的电子系统2300可以包括主体2310、显示单元2360以及外部设备2370。主体2310可以包括微处理器单元2320、电源2330、功能单元2340和/或显示控制器单元2350。主体2310可以包括具有PCB和/或壳体的系统板或母板。微处理器单元2320、电源2330、功能单元2340以及显示控制器单元2350可以安装或布置在主体2310的上表面或内部。显示单元2360可以布置在主体2310的上表面或主体2310的内部/外部。显示单元2360可以显示由显示控制器单元2350处理的图像。例如，显示单元2360可以包括液晶显示器(LCD)、有源矩阵有机发光二极管(AMOLED)或各种显示面板。显示单元2360可以包括触摸屏。因此，显示单元2360可以包括输入/输出功能。电源2330可以向微处理器单元2320、功能单元2340、显示控制器单元2350等供应电流或电压。电源2330可以包括可充电电池、电池插座或电压/电流转换器。微处理器单元2320可以从电源2330接收电压以控制功能单元2340和显示单元2360。例如，微处理器单元2320可以包括CPU或应用处理器(AP)。功能单元2340可以包括触摸板、触摸屏、易失性/非易失性存储器、存储卡控制器、相机、照明、音频和视频回放处理器、无线发送/接收天线、扬声器、麦克风、USB端口以及其他具有各种不同功能的单元。微处理器单元2320或功能单元2340可以包括根据本发明构思的各种示例实施例的半导体器件100a至100c中的至少一种。
图26C示出了概念性展示根据本发明构思的示例实施例的电子系统2400的框图。参照图26C，根据本发明构思的示例实施例的电子系统2400可以包括微处理器2414、存储器2412以及利用总线2420执行数据通信的用户接口2418。微处理器2414可以包括CPU或AP。电子系统2400还可以包括与微处理器2414直接通信的随机存取存储器(RAM)2416。微处理器2414和/或RAM 2416可以组装成单独的封装件。用户接口2418可以用于向电子系统2400输入数据或从电子系统2400输出数据。例如，用户接口2418可以包括触摸板、触摸屏、键盘、鼠标、扫描仪、语音检测器、阴极射线管(CRT)显示器、LCD、AMOLED、等离子体显示面板(PDP)、打印机、照明或其他不同的输入/输出装置。存储器2412可以存储用于操作微处理器2414的代码、由微处理器2414处理的数据或外部输入数据。存储器2412可以包括存储器控制器、硬盘或固态盘(SSD)。微处理器2414、RAM 2416和/或存储器2412可以包括根据本发明构思各种示例实施例的半导体器件100a至100c中的至少一种。
根据本发明构思的各种示例实施例的半导体器件包括形成在隔离区上的阻塞图案。因此，能够预防或减少源极/漏极区与栅极图案之间的短路。
此外，栅极绝缘层和栅电极下部在隔离区上不具有针孔和/或尖端。因此，能够减少半导体器件的电气故障、漏电流和功率消耗。
虽然已经描述了一些示例实施例，但是本领域技术人员将容易领会，可以在实质上不脱离本发明的新颖性指教和优点的前提下进行许多修改。因此，所有这样的修改旨在被包括在权利要求所限定的本发明构思的范围之内。

Claims (16)

1.一种半导体器件，包括：
从衬底突出的鳍有源区以及限定所述鳍有源区的隔离区；
与所述鳍有源区和所述隔离区交叉的栅极图案；
形成在所述栅极图案的侧表面上的栅极间隔件，其配置为延伸到所述隔离区的表面上，所述栅极间隔件覆盖位于栅极图案之间的隔离区；
从位于所述栅极图案旁的鳍有源区的内部突出的源极/漏极区，其中，所述源极/漏极区的突出部分水平地延伸；以及
形成在位于所述隔离区上的栅极间隔件与所述源极/漏极区的延伸部分之间的气室。
2.根据权利要求1所述的半导体器件，其中，所述栅极间隔件包括：
相对于所述隔离区具有刻蚀选择性的内间隔件；
以及相对于所述隔离区和所述内间隔件具有刻蚀选择性的外间隔件，
其中，所述隔离区上的外间隔件位于所述气室与所述内间隔件之间。
3.根据权利要求1所述的半导体器件，还包括：
其中，所述气室与所述隔离区通过所述栅极间隔件间隔开。
4.根据权利要求1所述的半导体器件，其中，位于所述隔离区上的栅极间隔件具有U型截面。
5.根据权利要求1所述的半导体器件，还包括：
形成在位于所述隔离区上的栅极间隔件上方的封盖间隔件，其中，所述封盖间隔件没有形成在所述源极/漏极区的顶表面上。
6.根据权利要求1所述的半导体器件，其中，位于所述鳍有源区上的栅极图案包括：
直接形成在所述鳍有源区上的界面绝缘层；
形成在所述界面绝缘层上的栅极绝缘层；
形成在所述栅极绝缘层上的栅极势垒层；以及
形成在所述栅极势垒层上的栅电极。
7.根据权利要求1所述的半导体器件，其中，位于所述隔离区上的栅极图案包括：
直接形成在所述隔离区上的栅极绝缘层；
形成在所述栅极绝缘层上的栅极势垒层；以及
形成在所述栅极势垒层上的栅电极。
8.一种半导体器件，包括：
限定鳍有源区的隔离区；
形成在所述鳍有源区和所述隔离区上的栅极图案；以及
形成在所述栅极图案的侧壁上的栅极间隔件，
其中，所述栅极间隔件延伸到位于所述鳍有源区之间的隔离区上，并且每个栅极间隔件具有U型截面。
9.根据权利要求8所述的半导体器件，其中，所述栅极间隔件包括：
内间隔件，其接触所述栅极图案和所述隔离区，并且包括氮化硅；以及
外间隔件，其包括碳以相对于所述内间隔件具有刻蚀选择性。
10.根据权利要求8所述的半导体器件，其中，每个栅极图案包括：
直接形成在所述隔离区上的栅极绝缘层；
形成在所述栅极绝缘层上的栅极势垒层；以及
形成在所述栅极势垒层上的栅电极。
11.根据权利要求10所述的半导体器件，其中，每个栅极图案还包括界面绝缘层，其位于所述鳍有源区与所述栅极绝缘层之间。
12.根据权利要求8所述的半导体器件，还包括：
从位于所述栅极图案之间的鳍有源区的内部突出的源极/漏极区；以及
形成在所述源极/漏极区上的接触图案，
其中，所述源极/漏极区相互连接为桥形，
其中，每个接触图案包括形成在所述源极/漏极区上的硅化物层、形成在所述硅化物层上的接触势垒层以及形成在所述接触势垒层上的接触插塞件。
13.一种半导体器件，包括：
在第一方向上延伸的鳍有源区以及形成在所述鳍有源区之间的隔离区；
栅极图案，其在垂直于第一方向的第二方向上延伸以与所述鳍有源区和所述隔离区交叉；
位于所述栅极图案之间的隔离区上的封盖间隔件；
位于所述栅极图案的侧壁上的栅极间隔件；以及
形成在位于所述栅极图案之间的鳍有源区内的源极/漏极区，
其中，所述栅极间隔件覆盖位于所述栅极图案之间的隔离区。
14.根据权利要求13所述的半导体器件，其中，形成在相邻栅极图案的面对侧壁上的栅极间隔件一体化以在实质上连续。
15.根据权利要求14所述的半导体器件，其中，所述栅极间隔件包括：
直接形成在所述栅极图案的侧壁上的内间隔件；以及
形成在所述内间隔件的外侧壁上的外间隔件，
其中，所述内间隔件接触所述隔离区和所述源极/漏极区。
16.根据权利要求13所述的半导体器件，其中，所述封盖间隔件具有凹形碗的形状，并且不形成在所述栅极图案的侧壁上。
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