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KR102124409B1 - 격리 구조 상의 차단 구조 - Google Patents

격리 구조 상의 차단 구조 Download PDF

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KR102124409B1
KR102124409B1 KR1020180064920A KR20180064920A KR102124409B1 KR 102124409 B1 KR102124409 B1 KR 102124409B1 KR 1020180064920 A KR1020180064920 A KR 1020180064920A KR 20180064920 A KR20180064920 A KR 20180064920A KR 102124409 B1 KR102124409 B1 KR 102124409B1
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isolation structure
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치아 잉 린
치-쿠앙 리
웬 한 훙
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스를 제조하는 방법은 반도체 기판 내에 복수의 격리 구조를 형성하는 단계와, 격리 구조 위에 복수의 차단 구조를 형성하는 단계를 포함한다. 차단 구조는 격리 구조보다 낮은 반사율을 갖는다. 이 방법은 반도체 기판 상에 포토레지스트 층을 형성하는 단계, 마스크를 통해 포토레지스트 층을 광원에 노광시키는 단계, 및 포토레지스트 층을 현상하여 격리 구조 중 2개 사이의 반도체 기판 부분의 제1 영역을 덮는 패턴화된 포토레지스트 피처를 생성하는 단계를 더 포함한다. 반도체 기판의 상기 부분은 노출된 제2 영역을 갖는다.

Description

격리 구조 상의 차단 구조 {BLOCKING STRUCTURES ON ISOLATION STRUCTURES}
우선권 정보
본 출원은 그 개시내용 전문이 본 명세서에 참고로 인용되어 있는 2017년 11월 29일자로 출원된 "격리 구조 상의 차단 구조"라는 명칭의 미국 가출원 제62/592,253호의 이익을 주장하는 정규 출원이다.
반도체 집적 회로(IC) 산업에서, IC 재료 및 설계의 기술적 진보는, 각 세대가 이전 세대보다 작고 복잡한 회로를 갖는, IC의 세대들을 생성하였다. IC 진화의 과정에서, 기하학적 크기(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 컴포넌트(또는 라인))가 감소하는 반면, 기능 밀도(즉, 칩 영역 당 상호 연결된 디바이스의 수)는 일반적으로 증가했다. 이러한 축소(scaling down) 프로세스는 일반적으로 생산 효율성을 높이고 관련 비용을 낮춤으로써 이점을 제공한다. 이러한 축소는 또한 IC 처리 및 제조의 복잡성을 증가시켰다.
반도체 제조에 일반적으로 사용되는 하나의 프로세스는 포토리소그래피이다. 포토리소그래피는 포토레지스트를 기판 상에 퇴적(deposit)하는 것을 포함한다. 다음, 포토레지스트는 포토마스크를 통해 광원에 노광된다. 포토레지스트의 유형에 따라, 포토레지스트의 노광된 부분 또는 노광되지 않은 부분 중 어느 한쪽이 현상 프로세스에서 제거된다. 다음, 잔류 포토레지스트 피처는 이후의 프로세스를 위한 마스크로서 작용할 수 있다. 예를 들어, 주입(implantation) 프로세스가 그후 기판에 적용될 수 있다. 이러한 주입 프로세스는 잔류 포토레지스트 피처에 의해 덮이지 않은 기판의 부분에만 적용될 것이다. 이러한 피처의 작은 규모로 인해, 포토리소그래피 프로세스의 정확도를 향상시키는 것이 바람직하다.
본 개시내용의 양태들은 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 일정한 비율로 그려진 것이 아님에 유의하여야 한다. 실제로, 다양한 피처의 치수는 설명의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1a, 도 1b, 도 1c 및 도 1d는 본 명세서에 설명된 원리의 일 예에 따라, 포토리소그래피 프로세스를 개선하기 위해 격리 구조 상의 차단 구조를 이용하는 제조 프로세스를 도시하는 도면이다.
도 2는 여기에 설명된 원리의 일 예에 따른, 격리 구조상의 차단 구조의 상면도를 도시하는 도면이다.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 도 3g 및 도 3h는 여기에 설명된 원리의 일 예에 따라 차단 구조들 사이에 형성될 수 있는 다양한 피처를 도시하는 도면이다.
도 4는 본 명세서에 설명된 원리의 일 예에 따른, 격리 구조상의 차단 구조의 어레이의 상면도이다.
도 5a, 도 5b, 도 5c 및 도 5d는 본 명세서에서 설명된 원리의 일 예에 따라, 격리 구조상의 차단 구조 사이에 형성될 수 있는 다양한 피처의 상면도를 도시하는 도면이다.
도 6은 본 명세서에서 설명된 원리의 일 예에 따른 격리 구조상의 차단 구조의 단면을 도시하는 도면이다.
도 7은 본 명세서에 설명된 원리의 일 예에 따라, 격리 구조상의 차단 구조를 사용하여 반도체 디바이스를 제조하는 예시적인 방법을 도시하는 흐름도이다.
도 8은 여기에 설명된 원리의 일 예에 따라, 격리 구조상의 차단 구조를 사용하여 반도체 디바이스를 제조하는 예시적인 방법을 도시하는 흐름도이다.
이하의 개시내용은 제공된 주제의 상이한 특징을 구현하기 위한 많은 다른 실시예 또는 예를 제공한다. 본 개시내용을 간단히 하기 위해 컴포넌트 및 배열의 특정 예가 아래에 설명된다. 이들은 물론 예시일뿐 제한을 의도하는 것은 아니다. 예를 들어, 이하의 설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가적 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료함을 목적으로 하며, 설명된 다양한 실시예들 및/또는 구성들 사이의 관계를 그 자체로 나타내지는 않는다.
또한, "아래", "밑", "하부", "위" "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같은 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 쉽게 설명하기 위해 본 명세서에서 사용된다. 공간적으로 상대적인 용어는 도면에 도시된 배향(orientation)에 추가로 사용 또는 작동중인 디바이스의 다양한 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90 도 또는 다른 배향으로 회전), 본 명세서에서 사용된 공간적으로 상대적인 설명어는 이에 따라 해석될 수 있다.
전술한 바와 같이, 반도체 제조에 일반적으로 사용되는 하나의 프로세스는 포토리소그래피이다. 포토리소그래피는 포토레지스트를 기판 상에 퇴적하는 것을 포함한다. 다음, 포토레지스트는 포토마스크를 통해 광원에 노광된다. 포토레지스트의 유형에 따라, 포토레지스트의 노광된 부분 또는 노광되지 않은 부분 중 어느 한쪽이 현상 프로세스에서 제거된다. 다음, 잔류 포토레지스트 피처는 이후의 프로세스를 위한 마스크로서 작용할 수 있다. 예를 들어, 주입 프로세스가 그후 기판에 적용될 수 있다. 이러한 주입 프로세스는 잔류 포토레지스트 피처에 의해 덮이지 않은 기판의 부분에만 적용될 것이다. 이러한 피처의 작은 규모로 인해, 포토리소그래피 프로세스의 효율 및 정확도를 향상시키는 것이 바람직하다. 일부 경우에는 포토레지스트 층이 얕은 트렌치 격리(shallow trench isolation, STI) 구조와 같은 격리 구조(isolation structure)를 포함하는 작업편 상에 퇴적된다. 포토레지스트 패턴이 포토마스크를 통해 광원에 노광될 때, 그러한 격리 구조는 광의 일부를 반사시킬 수 있고 포토레지스트 층의 더 많은 부분이 노광되고 바람직해지게 할 수 있다. 이는 잔류 포토레지스트 피처가 원하는 것보다 작아지게 할 수 있다. 따라서, 주입 프로세스와 같은 후속 프로세스가 주입 프로세스가 적용되기를 의도하지 않은 작업편의 부분에 적용될 수 있다.
본 명세서에 설명된 원리들에 따르면, 회로 내의 일부 격리 구조들의 상부에 차단 구조가 형성된다. 차단 구조는 격리 구조의 반사율보다 작은 반사율을 갖는다. 이는 포토리소그래피 노광 프로세스 동안 반사되는 광량을 감소시킨다. 따라서, 포토리소그래피 프로세스의 정확성은 그러한 차단 구조의 사용을 통해 향상될 수 있다.
도 1a, 도 1b, 도 1c 및 도 1d는 포토리소그래피 프로세스를 개선하기 위해 격리 구조상의 차단 구조체를 이용하는 제조 프로세스를 도시하는 도면이다. 도 1a는 복수의 격리 구조들(104, 106)을 갖는 반도체 기판(101)을 도시한다. 본 예에 따르면, 차단 구조(108)는 격리 구조(104)의 상부에 형성되는 반면, 격리 구조(106) 상에는 어떠한 차단 구조도 형성되지 않는다. 그후, 포토레지스트 층(110)이 기판(101) 상에 퇴적되고 포토마스크(112)를 통해 광원(114)에 노광된다.
기판(101)은 실리콘 기판과 같은 반도체 기판일 수 있다. 화합물 반도체 재료와 같은 다른 반도체 기판 재료가 또한 사용될 수 있다. 일부 예에서, 기판(101)은 붕소와 같은 p-형 도펀트 또는 비소와 같은 n-형 도펀트로 가볍게 도핑될 수 있다. 기판(101)은 반도체 제조 프로세스에 사용되는 반도체 웨이퍼의 일부일 수 있다. 이러한 웨이퍼는 종종 원형이고 직경이 약 300 밀리미터이다. 다른 크기도 마찬가지로 사용될 수 있다.
격리 구조들(104, 106)은 반도체 기판의 특정 부분들을 다른 부분들로부터 격리시키도록 형성된다. 본 예에서, 격리 구조(104)는 반도체 기판(101)의 부분(102)을 격리시킨다. 일 실시예에서, 격리 구조들(104, 106)은 STI(shallow trench isolation) 구조들이다. 격리 구조(104, 106)는 다양한 방식으로 형성될 수 있다. 일 예에서, 반도체 기판(101)에 트렌치 패턴을 형성하기 위해 에칭 프로세스가 사용된다. 그 다음, 이들 트렌치는 실리콘 산화물과 같은 유전체 재료로 채워질 수 있다. 그 다음, 격리 구조 및 기판(101)의 상부를 평탄화시키고 임의의 과잉 유전체 재료를 제거하기 위해 화학 기계적 연마(CMP) 프로세스가 적용될 수 있다.
격리 구조들(104, 106)이 형성된 후에, 차단 구조들(108)은 격리 구조들(104, 106) 중 일부 상에 형성(반드시 모두에 형성되는 것은 아님)될 수 있다. 본 예에서, 격리 구조(104)는 그 위에 형성된 차단 구조(108)를 갖는다. 격리 구조(106)는 그 위에 형성된 차단 구조를 갖지 않는다.
일반적으로, 차단 구조(108)는 격리 구조(104, 106)의 반사율보다 낮은 반사율을 갖는다. 차단 구조(108)는 다양한 재료로 형성될 수 있다. 일 예에서, 차단 구조(108)는 더미 폴리실리콘 게이트 구조일 수 있다. 그러한 예에서, 차단 구조(108)는 실제 폴리실리콘 게이트 구조가 형성되는 것과 동시에 형성될 수 있다. 실제 폴리실리콘 게이트 구조는 결국 금속 게이트로 대체되는 것들이다. 그러나, 이러한 대체 프로세스는 더미 폴리실리콘 차단 구조(108)에 적용될 수 없다. 차단 구조(108)는 그 위에 형성된 측벽 스페이서를 또한 가질 수 있다. 측벽 스페이서는 예를 들어, 질화물 재료를 포함할 수 있다. 측벽 스페이서는 또한 격리 구조보다 낮은 반사율을 가질 수 있다.
차단 구조(108)를 형성하기 위해 다른 재료가 사용될 수 있다. 예를 들어, 차단 구조는 낮은 반사율을 갖는 금속으로 형성된 금속 라인을 포함할 수 있다. 차단 구조(108)는 또한 질화물 피처로서 형성될 수 있다. 이러한 예들에서, 질화물 층은 기판(101) 상에 퇴적될 수 있다. 그 다음, 필요에 따라 질화물 층을 패턴화하기 위해 에칭 프로세스가 적용될 수 있다. 그러한 예들에서, 질화물 재료를 패턴화하는 데 사용되는 에칭 프로세스가 격리 구조들(104, 106)에 거의 영향을 주지 않도록, 질화물 재료는 격리 구조들(104, 106)에 대해 높은 에칭 선택도를 가질 수 있다.
차단 구조(108)가 형성된 후에, 포토레지스트 층(110)이 기판(101) 상에 퇴적된다. 포토레지스트 층(110)은 예를 들어 스핀 코팅 프로세스에 의해 퇴적될 수 있다. 그 다음, 포토레지스트 층은 포토마스크(112)를 통해 광(114)에 노광될 수 있다. 광(114)은 포토레지스트 층(110)의 노광된 부분(111)을 화학적으로 변화시킨다. 보다 구체적으로, 광(114)은 노광된 부분(111)을 현상액에 용해시킨다. 차단 구조(108)를 사용하지 않으면, 포토레지스트(110)를 관통하는 광(114)은 격리 구조(104)로부터 반사되어 광(114)에 직접 노광되지 않은 포토레지스트의 부분의 측면을 칠 수 있다. 이는 바람직하지 않게 가용성 부분(111)의 크기를 확장시킬 수 있다.
노광 프로세스 후, 현상 프로세스가 적용되어 도 1b에 도시된 바와 같이 포토레지스트 층(110)의 노광된 부분(111)을 제거한다. 노광된 부분(111)을 제거하는 것은 기판(101)의 부분(103)을 노출시키고 도시된 바와 같이 포토레지스트 피처(113)를 남긴다. 기판(101)의 다른 부분(105)은 포토레지스트 피처(113)에 의해 덮여 유지된다.
도 1c는 주입 프로세스(116)와 같은 후속 제조 프로세스를 도시한다. 주입 프로세스(116)는 반도체 기판(101)의 노출된 부분(103)에 도펀트 종을 도입하는 데 사용될 수 있다. 차단 구조(108)를 사용하지 않으면, 잔류 포토레지스트 피처(113)가 크기가 감소되어 부분(105)의 작은 섹션들이 노출될 수 있다. 이는 부분(105)의 섹션들이 부주의하게 도핑되게 할 수 있기 때문에 바람직하지 못할 것이다. 일반적으로, 포토레지스트 피처(113)는 적어도 50 %의 격리 구조(106)와 중첩하는 것이 바람직할 수 있다.
주입 프로세스(116) 후에, 잔류 포토레지스트 피처(113)는 애싱 프로세스를 사용함으로써 도 1d에 도시된 바와 같이 제거될 수 있다. 설명의 목적상, 참조 번호 102는 그 위에 형성된 차단 구조를 갖는 격리 피처(104) 사이의 반도체 기판(101)의 부분(102)을 나타낸다. 참조 번호 103은 제조 프로세스(116)에 노출되는, 부분(102)의 서브 부분을 나타낸다. 참조 번호 105는 포토레지스트 피처(113)에 의해 덮여 있고 제조 프로세스(116)에 의해 영향을 받지 않도록 의도된 부분(102)의 서브 부분을 나타낸다.
포토레지스트 피처(113)가 제거된 후에, 다이오드 또는 트랜지스터와 같은 반도체 디바이스(118)가 반도체 기판(101) 내에/상에 형성될 수 있다. 구체적으로, 반도체 디바이스는 서브 부분(103) 또는 서브 부분(105) 중 어느 하나에 형성될 수 있다. 다이오드를 형성하는 것은 후속 도핑 프로세스 및 도핑된 반도체 부분에 연결하기 위해 연결용 콘택을 형성하는 것을 수반할 수 있다. 트랜지스터를 형성하는 것은 게이트 디바이스를 형성하는 것, 게이트 디바이스에 인접한 영역을 도핑하는 것 및 게이트 디바이스에 인접한 영역(소스/드레인 영역) 및 게이트에 콘택을 형성하는 것을 수반할 수 있다. 이러한 디바이스는 본 명세서에 설명된 포토리소그래피 프로세스의 정확성으로 인해 성능이 개선될 것이다.
도 2는 격리 구조들(104) 상에 형성된 차단 구조들(108)의 상면도를 도시하는 도면이다. 점선(100)은 도 1c의 단면이 취해진 위치를 도시한다. 본 예에 따르면, 격리 구조들(104)은 반도체 기판(101)의 서브 부분들(103)을 포위한다. 또한, 서브 부분들(103)은 격리 피처(106)를 포위한다. 격리 피처(106)는 덮여진 서브 부분(105)을 포위한다. 격리 피처(113)는 서브 부분(105)을 덮는다.
차단 구조(108)의 크기 및 형상은 포토레지스트 피처(113)의 원하는 크기 및 형상에 따라 설계될 수 있다. 예를 들어, 차단 구조(108)는 제1 치수(202)를 따르는 선상에 있을 수 있어서, 해당 치수에 따른 108의 모든 부분의 전체 길이는 동일한 치수를 따른 포토레지스트 피처(113)의 길이의 적어도 50 %이다. 바꾸어 말하면, 차단 구조(108a)는 포토레지스트 피처(113)의 길이(202)의 적어도 50 %를 따라 존재한다. 일부 예에서, 차단 구조(108)는 길이(202)의 100 %에 존재할 수 있다. 또한, 포토레지스트 피처(113)의 폭(204)과 같은 제2 치수(204)는 차단 구조(109)의 적어도 50 % 커버리지를 가질 수 있다. 바꾸어 말하면, 차단 구조(109)는 포토레지스트 피처(113)의 폭(204)의 적어도 50 %를 따라 존재한다.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 도 3g 및 도 3h는 차단 구조들 사이에 형성될 수 있는 다양한 피처들을 보여주는 도면들이다. 도 1a 내지 도 1d는 그 위에 형성된 차단 구조(108)를 갖는 격리 구조(104) 사이에 위치될 수 있는 피처의 일 예를 도시한다. 도 3a 내지 도 3h는 격리 구조들(104) 사이의 피처들의 다른 변형을 도시한다.
도 3a는 격리 구조들(104) 사이에 위치된 추가적인 격리 구조(예컨대, 격리 구조(106))가 없는 예를 도시한다. 도 3a에서, 격리 구조들(104) 사이의 부분(102)은 노출된 서브 부분들(103a) 및 포토레지스트 피처(113a)에 의해 덮인 서브 부분(105a)을 포함한다.
도 3b는 단면에서 차단 구조(108)가 그 위에 형성된 격리 구조들 사이에 위치된 차단 구조가 없는 2개보다 많은 격리 구조들(106b)이 존재하는 예를 도시한다. 포토레지스트 피처(113b)는 각각의 격리 구조(106) 사이의 다수의 서브 부분(105b)을 덮는다. 부분(103b)은 노출된 채로 유지된다.
도 3c는 단면에서 2개의 포토레지스트 피처(113c)가 존재하고 격리 구조(104) 사이에 위치된 추가적인 격리 구조(예컨대, 격리 구조(106))가 없는 예를 도시한다. 따라서, 포토레지스트 피처(113c)에 의해 덮인 2개의 분리된 서브 부분(105c)이 있다. 나머지 서브 부분(103c)은 노출된 채로 유지된다.
도 3d는 단면에서 양 단부에 격리 구조(106d)를 갖는 적어도 2개의 포토레지스트 피처(113d)가 존재하는 예를 도시한다. 따라서, 격리 구조(106d)에 의해 둘러싸인 적어도 2개의 분리된 서브 부분(105d)이 있다. 다른 예에서, 추가적인 격리 구조(106d)에 의해 둘러싸인 더 많은 분리된 서브 부분(105d)이 있을 수 있다. 분리된 서브 부분(105d) 사이의 서브 부분(103d)은 노출된 채로 유지된다.
도 3e는 단면에서 포토레지스트 피처(113e)가 차단 구조(108)가 있는 2개의 격리 구조(104) 사이에 전체적으로 연장하는 예를 도시한다. 또한, 2개의 격리 피처(104) 사이에는 다수의 격리 구조(106e)가 있다. 격리 구조들(104) 사이의 각각의 서브 부분(105e)은 포토레지스트 피처에 의해 덮어진다. 다른 예에서, 격리 구조(104) 사이에 더 많은 격리 구조(106e)가 있을 수 있다.
도 3f는 단면에서 포토레지스트 피처(113f)가 차단 구조(108)가 있는 2개의 격리 구조(104) 사이에 전체적으로 연장하는 예를 도시한다. 그러나, 2개의 격리 구조(예컨대, 104) 사이에는 어떠한 격리 구조(예를 들어, 격리 구조(106))도 존재하지 않는다. 따라서, 격리 구조들(104) 사이의 전체 부분(105f)은 포토레지스트 피처(113f)에 의해 덮여있다.
도 3g는 단면에서 2개의 포토레지스트 피처(113g)가 격리 구조들(104)로부터 내측으로 연장되지만 연결되어 있지는 않은 예를 도시한다. 달리 말하면, 포토레지스트 피처(113g) 사이에 노출된 서브 부분(103g)이 있다. 또한, 격리 구조들(104) 사이에 다수의 격리 구조(106g)가 있다. 포토레지스트 피처는 서브 부분(105g)을 덮는다.
도 3h는 단면에서 2개의 포토레지스트 피처(113h)가 격리 구조들(104)로부터 내측으로 연장되지만 연결되지 않은 예를 도시한다. 달리 말하면, 포토레지스트 피처(113h) 사이에 노출된 서브 부분(103h)이 있다. 또한, 격리 구조들(104) 사이에 격리 구조(106)(예컨대, 격리 구조(106))가 존재하지 않는다. 포토레지스트 피처(113h)는 서브 부분(103h)이 노출된 채로 서브 부분(105h)을 덮는다.
도 4는 격리 구조상의 차단 구조(108) 어레이의 상면도이다. 본 예에서, 어레이(400)는 8개의 유닛(402a, 402b, 402c, 402d, 402e, 402f, 402g, 402h)을 포함한다. 그러한 어레이의 실제 구현은 실질적으로 더 많은 유닛을 포함할 수 있다. 각각의 유닛(402a, 402b, 402c, 402d, 402e, 402f, 402g, 402h)은 인접한 유닛과 차단 구조(108)를 공유할 수 있다. 예를 들어, 유닛(402b)은 하나의 치수를 따라 402a 및 402c와 차단 구조를 공유할 수 있다. 또한, 유닛(402b)은 상이한 방향을 따라 유닛(402f)과 차단 구조(109)를 공유할 수 있다.
도 5a, 도 5b, 도 5c 및 도 5d는 격리 구조 상의 차단 구조들 사이에 형성될 수 있는 다양한 피처의 상면도를 도시하는 도면이다. 도 5a는 격리 구조(104)가 서브 부분(103i) 및 격리 구조(106i)를 둘러싸는 유닛(501)을 도시한다. 격리 구조(106i)는 포토레지스트 피처(113i)에 의해 덮인 3개의 분리된 서브 부분(105i)을 격리시킨다. 함께, 3개의 분리된 포토레지스트 피처(113i)는 제1 치수(502) 및 제1 치수에 수직인 제2 치수(504)를 한정한다.
차단 구조(108)의 크기 및 형상은 포토레지스트 피처(113i)의 원하는 크기 및 형상에 따라 설계될 수 있다. 예를 들어, 차단 구조(108)는 제1 치수(502)를 따르는 선상에 있을 수 있어서, 해당 치수를 따른 108의 모든 부분의 총 길이는 동일한 치수를 따른 포토레지스트 피처(113i)의 길이의 적어도 50 %이다. 바꾸어 말하면, 차단 구조(108)는 포토레지스트 피처(113i)의 제1 치수(502)의 적어도 50 %를 따라 존재한다. 일부 예에서, 차단 구조(108)는 제1 치수(502)의 100 %에 존재할 수 있다. 또한, 포토레지스트 피처(113i)의 제2 치수(504)는 차단 구조(109)의 적어도 50 % 커버리지를 가질 수 있다. 바꾸어 말하면, 차단 구조(108)는 포토레지스트 피처(113)의 제2 치수(204)의 적어도 50 %를 따라 존재한다.
도 5b는 단일 포토레지스트 피처(113j)가 서브 부분(105j) 각각을 덮은 유닛(503)이다. 격리 구조(106j)는 포토레지스트 피처(113j)에 의해 덮인 3개의 분리된 서브 부분(105j)을 격리시킨다. 포토레지스트 피처(113j)는 제1 치수(502) 및 제2 치수(504)에 의해 정의된다. 예를 들어, 차단 구조(108)는 제1 치수(502)를 따르는 선상에 있을 수 있어서, 해당 치수를 따른 108의 모든 부분의 총 길이는 동일한 치수를 따른 포토레지스트 피처(113j)의 길이의 적어도 50 %이다. 바꾸어 말하면, 차단 구조(108)는 포토레지스트 피처(113j)의 제1 치수(502)의 적어도 50 %를 따라 존재한다. 일부 예에서, 차단 구조(108)는 제1 치수(502)의 100 %에 존재할 수 있다. 또한, 포토레지스트 피처(113j)의 제2 치수(504)는 차단 구조(109)의 적어도 50 % 커버리지를 가질 수 있다. 바꾸어 말하면, 차단 구조(108)는 포토레지스트 피처(113j)의 제2 치수(504)의 적어도 50 %를 따라 존재한다.
도 5c는 서브 부분(105k)을 덮은 2개의 포토레지스트 피처(113k)가 있는 반면 서브 부분(103k)은 노출되는 유닛(505)이다. 격리 구조(106k)는 3개의 분리된 서브 부분(103k, 105k)을 격리시킨다. 2개의 포토레지스트 피처(113k)는 함께 제1 치수(502) 및 제2 치수(504)에 의해 한정될 수 있다. 예를 들어, 차단 구조(108)는 제1 치수(502)를 따르는 선상에 있을 수 있어서, 해당 치수를 따른 108의 모든 부분의 전체 길이는 동일한 치수를 따른 포토레지스트 피처(113k)의 길이의 적어도 50 %이다. 바꾸어 말하면, 차단 구조(108)는 포토레지스트 피처(113k)의 제1 치수(502)의 적어도 50 %를 따라 존재한다. 일부 예에서, 차단 구조(108)는 제1 치수(502)의 100 %에 존재할 수 있다. 또한, 포토레지스트 피처(113k)의 제2 치수(504)는 차단 구조(109)의 적어도 50 % 커버리지를 가질 수 있다. 바꾸어 말하면, 차단 구조(109)는 포토레지스트 피처(113k)의 제2 치수(204)의 적어도 50 %를 따라 존재한다.
도 5d는 격리 구조(104)에 의해 둘러싸여진 격리 구조(106l)가 없는 유닛(507)이다. 또한, 서브 부분들(105l)을 덮는 3개의 분리된 포토레지스트 피처(113l)가 존재하며, 따라서 서브 부분(103l)은 노출된 상태로 남겨진다. 함께, 3개의 포토레지스트 피처(113l)는 제1 치수(502) 및 제2 치수(504)를 정의한다. 예를 들어, 차단 구조(108)는 제1 치수(502)를 따르는 선상에 있을 수 있어서, 해당 치수를 따른 모든 부분 108의 전체 길이는 동일한 치수를 따르는 포토레지스트 피처(113l)의 길이의 적어도 50 %이다. 바꾸어 말하면, 차단 구조(108)는 포토레지스트 피처(113l)의 제1 치수(502)의 적어도 50 %를 따라 존재한다. 일부 예에서, 차단 구조(108)는 제1 치수(502)의 100 %에 존재할 수 있다. 또한, 포토레지스트 피처(113l)의 제2 치수(504)는 차단 구조(108)의 적어도 50 % 커버리지를 가질 수 있다. 바꾸어 말하면, 차단 구조(108)는 포토레지스트 피처(113l)의 제2 치수(204)의 적어도 50 %를 따라 존재한다.
도 6은 격리 구조(104) 상의 다수의 차단 구조들(108)의 단면을 도시하는 도면이다. 본 예에 따르면, 특정 격리 구조는 병렬로 연장되는 일련의 차단 구조를 포함할 수 있다. 본 예에서, 차단 구조는 폴리실리콘 게이트 디바이스와 같은 더미 게이트 디바이스이다. 또한, 차단 구조(108)는 그 위에 형성된 측벽 스페이서(602)를 갖는다. 측벽 스페이서(602)는 질화물 재료일 수 있고, 측벽 스페이서가 실제 게이트 또는 실제 금속 게이트로 대체될 게이트 상에 형성되는 것과 동시에 형성될 수 있다.
본 예에서, 차단 구조(108) 각각의 폭(606, 608, 610)의 합은 격리 구조(104)의 상부 표면의 폭(612)의 적어도 30 %일 수 있다. 일부 예에서, 차단 구조(108)와 격리 구조(104)의 에지 사이의 거리(614, 616)는 동일할 수 있다. 일부 예에서, 거리(614, 616)는 다를 수 있다. 일부 예에서, 차단 구조(108) 사이의 거리(617, 618)는 유사할 수 있다. 그러나, 일부 예에서, 거리(617, 618)는 다를 수 있다. 일부 예에서, 차단 구조(108) 각각의 높이(604)는 약 500 나노미터일 수 있다. 일부 예에서, 차단 구조의 높이는 약 450 나노미터와 550 나노미터의 범위 내에 있을 수 있다. 이러한 높이 및 범위는 종래의 반도체 제조 프로세스를 방해하지 않으면서 포토리소그래피 프로세스 동안 광의 충분한 흡수를 허용한다. 일부 예에서, 높이(604)는 500 나노미터 미만일 수 있다. 일부 예에서, 차단 구조(108)의 높이(604)는 500 나노미터보다 클 수 있다.
도 7은 격리 구조 상에 차단 구조를 사용하여 반도체 디바이스를 제조하는 예시적인 방법을 도시하는 흐름도이다. 본 예에 따르면, 반도체 디바이스를 제조하는 방법은 반도체 기판 내에 복수의 격리 구조를 형성하는 프로세스(702)를 포함한다. 격리 구조들(예를 들어, 도 1a의 104)은 반도체 기판의 특정 부분들을 다른 부분들로부터 격리시키도록 형성된다. 본 예에서, 격리 구조는 반도체 기판(101)의 부분(예를 들어, 도 1a의 102)을 격리시킨다. 일 예에서, 격리 구조는 STI 구조이다. STI 구조는 다양한 방식으로 형성될 수 있다. 일 예에서, 반도체 기판 내의 트렌치 패턴을 형성하기 위해 에칭 프로세스가 사용된다. 그 다음, 이들 트렌치는 이산화 실리콘과 같은 유전체 재료로 채워질 수 있다. 그 다음, 격리 구조 및 기판의 상부를 평탄화시키고 과도한 유전체 재료를 제거하기 위해 화학 기계적 연마(CMP) 프로세스가 적용될 수 있다.
본 예에 따르면, 방법(700)은 격리 구조 위에 복수의 차단 구조(예컨대, 도 1a의 108)를 형성하기 위한 프로세스(704)를 포함하며, 차단 구조는 격리 구조보다 낮은 반사율을 갖는다. 차단 구조는 격리 구조의 일부 상에 형성될 수 있지만, 반드시 전체에 형성되는 것은 아니다. 차단 구조(108)는 다양한 재료로 형성될 수 있다. 일 실시예에서, 차단 구조는 더미 폴리실리콘 게이트 구조일 수 있다. 이러한 예에서, 차단 구조는 실제 폴리실리콘 게이트 구조가 형성되는 것과 동시에 형성될 수 있다. 실제 폴리실리콘 게이트 구조는 결국 금속 게이트로 대체되는 것들이다. 그러나, 이러한 대체 프로세스는 차단 구조에는 필요하지 않을 수 있다. 차단 구조는 또한 그 위에 형성된 측벽 스페이서를 가질 수 있다. 측벽 스페이서는 예를 들어, 질화물 재료를 포함한다. 측벽 스페이서는 또한 격리 구조보다 낮은 반사율을 가질 수 있다.
차단 구조를 형성하기 위해 다른 재료가 사용될 수 있다. 예를 들어, 차단 구조는 낮은 반사율을 갖는 금속으로 형성된 금속 라인을 포함할 수 있다. 차단 구조는 또한 질화물 피처로서 형성될 수 있다. 이러한 예들에서, 질화물 층이 기판 상에 퇴적될 수 있다. 그 다음, 질화물 재료가 패턴화되도록 에칭 프로세스가 적용될 수 있다. 그러한 예들에서, 천연 재료는 격리 구조에 대해 높은 에칭 선택도를 가질 수 있어서, 질화물 재료를 패턴화하는 데 사용되는 에칭 프로세스는 격리 구조에 거의 영향을 주지 않는다.
방법(700)은 반도체 기판 상에 포토레지스트 층(예를 들어, 110)을 형성하는 프로세스(706)를 더 포함한다. 포토레지스트 층은 예를 들어 스핀 코팅 프로세스에 의해 퇴적될 수 있다. 포토레지스트는 예를 들어 포지티브 포토레지스트일 수 있다.
본 예에 따르면, 방법(700)은 포토레지스트 층을 마스크를 통해 광원에 노광시키는 프로세스(708)를 더 포함한다. 광은 포토레지스트 층의 노광된 부분을 화학적으로 변화시킨다. 보다 상세하게는, 광은 노광된 부분을 현상액에 용해될 수 있게 한다. 차단 구조를 사용하지 않으면, 포토레지스트를 관통하는 광은 격리 구조로부터 반사되어 바람직하지 않게 용해 가능한 부분의 크기를 확장시킬 수 있다.
본 예에 따르면, 방법(700)은 격리 구조 중 둘 사이의 반도체 기판의 부분(예를 들어, 102, 도 1a)의 제1 서브 부분(예를 들어, 105, 도 1a)을 덮는 패턴화된 포토레지스트 피처를 생성하도록 포토레지스트 층을 현상하기 위한 프로세스(710)를 더 포함한다. 또한, 노출된 제2 서브 부분(예를 들어, 103, 도 1a)을 갖는 반도체 기판의 부분이 있을 수 있다.
현상 프로세스 후에, 추가 제조 프로세스가 기판에 적용될 수 있다. 예를 들어, 이온 주입 프로세스(예컨대, 도 1c의 116)가 적용될 수 있다. 주입 프로세스는 반도체 기판의 노출된 부분에 도펀트 종을 도입하는 데 사용될 수 있다. 차단 구조를 사용하지 않으면, 잔류 포토레지스트 피처가 크기가 감소되어 부분의 작은 섹션이 노출될 수 있다. 이는 노출된 부분의 섹션들이 비의도적으로 도핑될 수 있기 때문에 바람직하지 못하다.
주입 프로세스 후에, 잔류 포토레지스트 피처가 제거될 수 있다. 포토레지스트 피처가 제거된 후에, 다이오드 트랜지스터와 같은 반도체 디바이스가 반도체 기판 내에 형성될 수 있다. 특히, 반도체 디바이스는 노출된 서브 부분 또는 덮여진 서브 부분 중 어느 하나에 형성될 수 있다. 다이오드를 형성하는 것은 도핑된 반도체 부분에 대한 연결을 위해 연결용 콘택의 형성시 추가 도핑 프로세스를 수반할 수 있다. 트랜지스터를 형성하는 것은 게이트 디바이스를 형성하는 것, 게이트 디바이스에 인접한 영역을 도핑하는 것 및 게이트 디바이스에 인접한 영역(소스/드레인 영역) 및 게이트에 콘택을 형성하는 것을 수반할 수 있다. 이러한 디바이스는 본 명세서에 설명된 포토리소그래피 프로세스의 정확성으로 인해 성능이 개선될 것이다.
도 8은 격리 구조 상에 차단 구조를 사용하여 반도체 디바이스를 제조하는 예시적인 방법을 도시하는 흐름도이다. 본 예에 따르면, 방법(800)은 격리 구조가 반도체 기판의 부분(예를 들어, 102, 도 2)을 둘러싸도록 반도체 기판에 제1 격리 구조(예를 들어, 104, 도 2)를 형성하기 위한 프로세스(802)를 포함한다. 일 예에서, 격리 구조는 STI 구조이다. STI 구조는 다양한 방식으로 형성될 수 있다. 일 예에서, 반도체 기판 내의 트렌치 패턴을 형성하기 위해 에칭 프로세스가 사용된다. 그 다음, 이들 트렌치는 이산화 실리콘과 같은 유전체 재료로 채워질 수 있다. 그 다음, 격리 구조 및 기판의 상부를 평탄화시키고 과도한 유전체 재료를 제거하기 위해 화학 기계적 연마(CMP) 프로세스가 적용될 수 있다.
본 예에 따르면, 방법(800)은 제2 격리 구조가 반도체 기판의 서브 부분(예를 들어, 105, 도 2)을 둘러싸도록 반도체 기판의 부분 내에 제2 격리 구조(예를 들어, 106, 도 2)를 형성하기 위한 프로세스(804)를 포함한다. 제2 격리 구조는 또한 STI 구조일 수 있다. 양 격리 구조는 위에서 볼때 실질적으로 직사각형 형상을 가질 수 있다. 그러나, 다른 형상이 고려된다.
본 예에 따르면, 방법(800)은 제1 격리 구조 위에 차단 구조를 형성하기 위한 프로세스(806)를 포함한다. 차단 구조는 제1 격리 구조보다 낮은 반사율을 가질 수 있다. 차단 구조는 격리 구조의 부분 상에 형성될 수 있지만, 반드시 전체에 형성되는 것은 아니다. 차단 구조(108)는 다양한 재료로 형성될 수 있다. 일 실시예에서, 차단 구조는 더미 폴리실리콘 게이트 구조일 수 있다. 이러한 예에서, 차단 구조는 실제 폴리실리콘 게이트 구조가 형성되는 것과 동시에 형성될 수 있다. 실제 폴리실리콘 게이트 구조는 결국 금속 게이트로 대체되는 것들일 수 있다. 그러나 이러한 대체 프로세스는 차단 구조에는 필요하지 않을 수 있다. 차단 구조는 또한 그 위에 형성된 측벽 스페이서를 가질 수 있다. 측벽 스페이서는 예를 들어, 질화물 재료를 포함한다. 측벽 스페이서는 또한 격리 구조보다 낮은 반사율을 가질 수 있다.
차단 구조를 형성하기 위해 다른 재료가 사용될 수 있다. 예를 들어, 차단 구조는 낮은 반사율을 갖는 금속으로 형성된 금속 라인을 포함할 수 있다. 차단 구조는 또한 질화물 피처로서 형성될 수 있다. 이러한 예들에서, 질화물 층이 기판 상에 퇴적될 수 있다. 그 다음, 질화물 재료가 패턴화되도록 에칭 프로세스가 적용될 수 있다. 그러한 예들에서, 천연 재료는 격리 구조에 대해 높은 에칭 선택도를 가질 수 있어서, 질화물 재료를 패턴화하는 데 사용되는 에칭 프로세스는 격리 구조에 거의 영향을 주지 않는다. 일부 예에서, 차단 구조는 서로 평행하게 연장되는 세장형 피처 세트로서 형성될 수 있다. 일부 예에서, 제2 격리 구조는 추가적인 격리 구조를 둘러쌀 수 있다.
본 예에 따르면, 방법(800)은 패턴화된 포토레지스트 층이 서브 부분을 덮고 동시에 해당 부분의 나머지 영역을 노출시키도록 반도체 기판 위에 패턴화된 포토레지스트 층을 형성하는 단계(808)를 포함한다. 패턴화된 포토레지스트 층은 포토레지스트 층을 퇴적하고, 포토마스크를 통해 포토레지스트 층을 광원에 노광시킨 다음, 포토레지스트 층을 현상함으로써 형성될 수 있다.
일부 예에서, 현상 프로세스 후에, 추가 제조 프로세스가 기판에 적용될 수 있다. 예를 들어, 이온 주입 프로세스(예컨대, 도 1c의 116)가 적용될 수 있다. 주입 프로세스는 반도체 기판의 노출된 부분에 도펀트 종을 도입하는 데 사용될 수 있다. 차단 구조를 사용하지 않으면, 잔류 포토레지스트 피처는 크기가 감소되어 부분의 작은 섹션들이 노출될 수 있다. 이는 노출된 부분의 섹션들이 비의도적으로 도핑될 수 있기 때문에 바람직하지 못하다.
주입 프로세스 후에, 잔류 포토레지스트 피처가 제거될 수 있다. 포토레지스트 피처가 제거된 후에, 다이오드 트랜지스터와 같은 반도체 디바이스가 반도체 기판 내에 형성될 수 있다. 특히, 반도체 디바이스는 노출된 서브 부분 또는 덮여진 서브 부분 중 어느 하나에 형성될 수 있다. 다이오드를 형성하는 것은 도핑된 반도체 부분에 대한 연결을 위해 연결용 콘택의 형성시 추가 도핑 프로세스를 수반할 수 있다. 트랜지스터를 형성하는 것은 게이트 디바이스를 형성하는 것, 게이트 디바이스에 인접한 영역을 도핑하는 것 및 게이트 디바이스에 인접한 영역(소스/드레인 영역) 및 게이트에 콘택을 형성하는 것을 수반할 수 있다. 이러한 디바이스는 본 명세서에 설명된 포토리소그래피 프로세스의 정확성으로 인해 성능이 개선될 것이다.
일 예에 따르면, 반도체 디바이스를 제조하는 방법은 반도체 기판 내에 복수의 격리 구조를 형성하는 단계와, 격리 구조 위에 복수의 차단 구조를 형성하는 단계를 포함한다. 차단 구조는 격리 구조보다 낮은 반사율을 갖는다. 이 방법은 반도체 기판 상에 포토레지스트 층을 형성하는 단계, 마스크를 통해 포토레지스트 층을 광원에 노광시키는 단계, 및 포토레지스트 층을 현상하여 격리 구조 중 2개 사이의 반도체 기판 부분의 제1 영역을 덮는 패턴화된 포토레지스트 피처를 생성하는 단계를 더 포함한다. 반도체 기판의 상기 부분은 노출된 제2 영역을 갖는다.
일 예에 따르면, 방법은 제2 영역에 주입 프로세스를 수행하는 단계를 더 포함한다.
일 예에 따르면, 반도체 기판의 상기 부분은 차단 구조체에 의해 덮이지 않은 추가적인 격리 구조를 포함한다.
일 예에 따르면, 반도체 기판의 상기 부분은 차단 구조에 의해 덮이지 않은 복수의 추가적인 격리 구조를 포함한다.
일 예에 따르면, 반도체 기판의 상기 부분은 현상 후에 복수의 이격된 패턴화된 포토레지스트 피처에 의해 덮인다.
일 예에 따르면, 복수의 차단 구조들 중 제1 차단 구조의 길이는 제1 치수를 따른 패턴화된 포토레지스트 피처의 길이의 적어도 50 %이다.
일 예에 따르면, 복수의 차단 구조들 중 제2 차단 구조의 길이는 제1 치수에 수직인 제2 치수를 따라 패턴화된 포토레지스트 피처의 길이의 적어도 50 %이다.
일 예에 따르면, 복수의 차단 구조는 폴리실리콘 더미 게이트를 포함한다.
일 예에 따르면, 폴리실리콘 더미 게이트는 그 위에 측벽 스페이서를 갖는다.
일 예에 따르면, 격리 구조 위에 복수의 차단 구조를 형성하는 것은 실제 폴리실리콘 게이트를 형성하는 단계와 동일한 프로세스에서 이루어진다.
일 예에 따르면, 복수의 차단 구조는 금속 게이트 또는 질화물 구조 중 하나를 포함한다.
일 예에 따르면, 복수의 차단 구조는 약 500 나노미터의 높이를 갖는다.
반도체 디바이스를 제조하는 방법은 반도체 기판 내에 제1 격리 구조를 형성하여, 격리 구조가 반도체 기판의 부분을 둘러싸게 하는 단계, 반도체 기판의 상기 부분 내에 제2 격리 구조를 형성하여 제2 격리 구조가 반도체 기판의 서브 부분을 둘러싸게 하는 단계 및 제1 격리 구조 위에 차단 구조를 형성하는 단계를 포함한다. 차단 구조는 제1 격리 구조보다 낮은 반사율을 갖는다. 이 방법은 패턴화된 포토레지스트 층이 상기 부분의 나머지 영역을 노출시키면서 서브 부분을 덮도록 반도체 기판 위에 패턴화된 포토레지스트 층을 형성하는 단계를 더 포함한다.
일 예에 따르면, 이 방법은 상기 부분의 나머지 영역들 상에 주입 프로세스를 수행하는 단계를 더 포함한다.
일 예에 따르면, 방법은 패턴화된 포토레지스트 층을 제거하고 서브 부분 위에 반도체 디바이스를 형성하는 단계를 더 포함한다.
일 예에 따르면, 반도체 디바이스는 다이오드 및 트랜지스터 중 하나를 포함한다.
일 예에 따르면, 차단 구조는 반도체 기판의 상기 부분 주위에 위치된 복수의 분리된 세그먼트를 포함한다.
일 예에 따르면, 반도체 디바이스는 반도체 기판, 반도체 기판의 분리된 부분들의 2차원 어레이를 격리하는 크기 및 형상의 격리 구조, 격리 구조 위에 위치되어 반도체 기판의 분리된 부분들 각각이 차단 구조들에 의해 둘러싸이게 하는 복수의 차단 구조로서 차단 구조는 격리 구조보다 낮은 반사율을 가지는 차단 구조, 및 분리된 부분들 내에 형성된 반도체 디바이스들을 포함한다.
일 예에 따르면, 차단 구조는 약 450 내지 550 나노미터의 범위 내의 높이를 갖는다.
일 예에 따르면, 차단 구조는 그 위에 형성된 측벽 구조를 갖는 폴리실리콘 게이트 구조를 포함한다.
전술한 내용은 통상의 숙련자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 특징을 개요설명한다. 통상의 숙련자들은 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하고 및/또는 동일한 장점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 변경하기 위한 기초로서 본 개시내용을 용이하게 사용할 수 있음을 이해해야 한다. 또한, 통상의 숙련자는 그러한 등가 구성이 본 개시내용의 사상 및 범위로부터 벗어나지 않는 것이라는 것과, 본 개시내용의 사상 및 범위를 벗어나지 않고서 다양한 변경, 대체 및 변형을 행할 수 있다는 것을 알아야 한다.
<부기>
1. 반도체 디바이스를 제조하는 방법으로서,
반도체 기판 내에 복수의 격리 구조(isolation structure)를 형성하는 단계;
상기 격리 구조 위에 복수의 차단 구조를 형성하는 단계로서, 상기 차단 구조는 상기 격리 구조보다 낮은 반사율을 갖는 것인 상기 복수의 차단 구조를 형성하는 단계;
상기 반도체 기판 상에 포토레지스트 층을 형성하는 단계;
상기 포토레지스트 층을 마스크를 통해 광원에 노광시키는 단계; 및
격리 구조 중 2개 사이의 상기 반도체 기판의 부분의 제1 영역을 덮는 패턴화된 포토레지스트 피처(feature)를 생성하도록 상기 포토레지스트 층을 현상하는 단계로서, 상기 반도체 기판의 상기 부분은 노출된 제2 영역을 갖는 것인 상기 포토레지스트 층을 현상하는 단계
를 포함하는 반도체 디바이스를 제조하는 방법.
2. 제1항에 있어서, 상기 제2 영역에 주입(implantation) 프로세스를 수행하는 단계를 더 포함하는 반도체 디바이스를 제조하는 방법.
3. 제1항에 있어서, 상기 반도체 기판의 상기 부분은, 차단 구조에 의해 덮이지 않은 추가적인 격리 구조를 포함하는 것인 반도체 디바이스를 제조하는 방법.
4. 제1항에 있어서, 상기 반도체 기판의 상기 부분은 차단 구조에 의해 덮이지 않은 복수의 추가적인 격리 구조들을 포함하는 방법.
5. 제1항에 있어서, 상기 반도체 기판의 상기 부분은, 현상하는 단계 후에 복수의 이격된 패턴화된 포토레지스트 피처에 의해 덮이는 것인 반도체 디바이스를 제조하는 방법.
6. 제1항에 있어서, 상기 복수의 차단 구조의 제1 차단 구조의 길이는, 제1 치수를 따른 패턴화된 포토레지스트 피처의 길이의 적어도 50 %인 것인 반도체 디바이스를 제조하는 방법.
7. 제6항에 있어서, 상기 복수의 차단 구조의 제2 차단 구조의 길이는 상기 제1 치수에 수직인 제2 치수를 따른 패턴화된 포토레지스트 피처의 길이의 적어도 50 %인 방법.
8. 제1항에 있어서, 상기 복수의 차단 구조는 폴리실리콘 더미 게이트를 포함하는 방법.
9. 제8항에 있어서, 폴리실리콘 더미 게이트는 측벽 스페이서를 그 위에 갖는 방법.
10. 제8항에 있어서, 상기 격리 구조 위에 상기 복수의 차단 구조를 형성하는 단계는 실제 폴리실리콘 게이트를 형성하는 것과 동일한 프로세스에서 이루어지는 방법.
11. 제1항에 있어서, 상기 복수의 차단 구조는 금속 게이트 또는 질화물 구조 중 하나를 포함하는 방법.
12. 제1항에 있어서, 상기 복수의 차단 구조는 약 500 나노미터의 높이를 갖는 방법.
13. 반도체 디바이스를 제조하는 방법으로서,
제1 격리 구조가 반도체 기판의 부분을 둘러싸도록, 반도체 기판 내로 상기 제1 격리 구조를 형성하는 단계;
제2 격리 구조가 상기 반도체 기판의 서브 부분(sub-portion)을 둘러싸도록, 상기 반도체 기판의 부분 내에 상기 제2 격리 구조를 형성하는 단계;
상기 제1 격리 구조 위에 상기 제1 격리 구조보다 낮은 반사율을 갖는 차단 구조를 형성하는 단계; 및
패턴화된 포토레지스트 층이 상기 부분의 나머지 영역을 노출시키면서 상기 서브 부분을 덮도록, 상기 반도체 기판 위에 상기 패턴화된 포토레지스트 층을 형성하는 단계
를 포함하는 반도체 디바이스를 제조하는 방법.
14. 제13항에 있어서, 상기 부분의 나머지 영역들 상에 주입 프로세스를 수행하는 단계를 더 포함하는 방법.
15. 제13항에 있어서,
상기 패턴화된 포토레지스트 층을 제거하는 단계; 및
상기 서브 부분 위에 반도체 디바이스를 형성하는 단계를 더 포함하는 방법.
16. 제15항에 있어서, 상기 반도체 디바이스는 다이오드 및 트랜지스터 중 하나를 포함하는 방법.
17. 제15항에 있어서, 상기 차단 구조는 반도체 기판의 상기 부분 주위에 위치된 복수의 분리된 세그먼트들을 포함하는 방법.
18. 반도체 디바이스로서,
반도체 기판;
상기 반도체 기판의 분리된 부분들의 2차원 어레이를 격리하기 위한 크기 및 형상을 갖는 격리 구조;
상기 격리 구조 위에 위치되어 상기 반도체 기판의 분리된 부분들 각각이 차단 구조들에 의해 둘러싸이도록 하는 복수의 차단 구조로서, 상기 차단 구조는 상기 격리 구조보다 낮은 반사율을 갖는 것인 상기 복수의 차단 구조; 및
상기 분리된 부분 내에 형성된 반도체 디바이스들
을 포함하는 반도체 디바이스.
19. 제18항에 있어서, 상기 차단 구조는 약 450 내지 550 나노미터의 범위 내의 높이를 갖는 반도체 디바이스.
20. 제18항에 있어서, 상기 차단 구조들은 측벽 구조들이 그 위에 형성되어 있는 폴리실리콘 게이트 구조들을 포함하는 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법으로서,
    반도체 기판 내에 복수의 격리 구조(isolation structure)를 형성하는 단계;
    상기 격리 구조 위에 복수의 차단 구조를 형성하는 단계로서, 상기 차단 구조는 상기 격리 구조보다 낮은 반사율을 갖는 것인 상기 복수의 차단 구조를 형성하는 단계;
    상기 반도체 기판 상에 포토레지스트 층을 형성하는 단계;
    상기 포토레지스트 층을 마스크를 통해 광원에 노광시키는 단계; 및
    격리 구조 중 2개 사이의 상기 반도체 기판의 부분의 제1 영역을 덮는 패턴화된 포토레지스트 피처(feature)를 생성하도록 상기 포토레지스트 층을 현상하는 단계로서, 상기 반도체 기판의 상기 부분은 노출된 제2 영역을 갖는 것인 상기 포토레지스트 층을 현상하는 단계
    를 포함하고,
    상기 복수의 차단 구조는 제1 방향으로 연장(elongate)하는 제1 차단 구조 및 상기 제1 방향에 수직한 제2 방향으로 연장하는 제2 차단 구조를 포함하는 것인 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서, 상기 제2 영역에 주입(implantation) 프로세스를 수행하는 단계를 더 포함하는 반도체 디바이스를 제조하는 방법.
  3. 제1항에 있어서, 상기 반도체 기판의 상기 부분은, 차단 구조에 의해 덮이지 않은 하나 이상의 추가적인 격리 구조를 포함하는 것인 반도체 디바이스를 제조하는 방법.
  4. 제1항에 있어서, 상기 반도체 기판의 상기 부분은, 현상하는 단계 후에 복수의 이격된 패턴화된 포토레지스트 피처에 의해 덮이는 것인 반도체 디바이스를 제조하는 방법.
  5. 제1항에 있어서, 상기 복수의 차단 구조 중 상기 제1 차단 구조의 길이는, 제1 치수를 따른 패턴화된 포토레지스트 피처의 길이의 적어도 50%인 것인 반도체 디바이스를 제조하는 방법.
  6. 제1항에 있어서, 상기 복수의 차단 구조는 폴리실리콘 더미 게이트를 포함하는 것인 반도체 디바이스를 제조하는 방법.
  7. 제1항에 있어서, 상기 복수의 차단 구조는, 금속 게이트 또는 질화물 구조 중 하나를 포함하는 것인 반도체 디바이스를 제조하는 방법.
  8. 반도체 디바이스를 제조하는 방법으로서,
    제1 격리 구조가 반도체 기판의 부분을 둘러싸도록, 반도체 기판 내로 상기 제1 격리 구조를 형성하는 단계;
    제2 격리 구조가 상기 반도체 기판의 서브 부분(sub-portion)을 둘러싸도록, 상기 반도체 기판의 상기 부분 내에 상기 제2 격리 구조를 형성하는 단계;
    상기 제1 격리 구조 위에 상기 제1 격리 구조보다 낮은 반사율을 갖는 차단 구조를 형성하는 단계; 및
    패턴화된 포토레지스트 층이 상기 부분의 나머지 영역을 노출시키면서 상기 서브 부분을 덮도록, 상기 반도체 기판 위에 상기 패턴화된 포토레지스트 층을 형성하는 단계
    를 포함하는 반도체 디바이스를 제조하는 방법.
  9. 제8항에 있어서,
    상기 패턴화된 포토레지스트 층을 제거하는 단계; 및
    상기 서브 부분 위에 반도체 디바이스를 형성하는 단계
    를 더 포함하는 반도체 디바이스를 제조하는 방법.
  10. 반도체 디바이스로서,
    반도체 기판;
    상기 반도체 기판의 분리된 부분들의 2차원 어레이를 격리하기 위한 크기 및 형상을 갖는 격리 구조;
    상기 격리 구조 위에 위치되어 상기 반도체 기판의 분리된 부분들 각각이 차단 구조들에 의해 둘러싸이도록 하는 복수의 차단 구조로서, 상기 차단 구조는 상기 격리 구조보다 낮은 반사율을 갖는 것인 상기 복수의 차단 구조; 및
    상기 분리된 부분 내에 형성된 반도체 디바이스들
    을 포함하고,
    상기 복수의 차단 구조는 제1 방향으로 연장(elongate)하는 제1 차단 구조 및 상기 제1 방향에 수직한 제2 방향으로 연장하는 제2 차단 구조를 포함하는 것인 반도체 디바이스.
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