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KR102003004B1 - 매립 게이트를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

매립 게이트를 포함하는 반도체 소자 및 그 제조 방법 Download PDF

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KR102003004B1
KR102003004B1 KR1020120100890A KR20120100890A KR102003004B1 KR 102003004 B1 KR102003004 B1 KR 102003004B1 KR 1020120100890 A KR1020120100890 A KR 1020120100890A KR 20120100890 A KR20120100890 A KR 20120100890A KR 102003004 B1 KR102003004 B1 KR 102003004B1
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Abstract

매립 게이트를 포함하는 반도체 소자는, 소자 분리막 패턴에 의해 액티브 영역들이 구분되고, 상기 액티브 영역들은 제1 방향을 길이 방향으로 하는 고립된 형상을 가지면서, 상기 제1 방향으로 나란하게 배치되는 기판을 포함한다. 상기 기판에 생성된 게이트용 트렌치들 내부에 구비되고, 제2 방향으로 연장되는 라인 형상을 갖고, 상기 제1 방향으로 이격되는 고립된 액티브 영역들의 상부 측벽 사이에 구비되고, 상기 제1 방향으로 이격되는 액티브 영역들 사이의 소자 분리막 패턴의 폭보다 넓은 폭을 갖는 매립 게이트 구조물들이 구비된다. 상기 매립 게이트 구조물들 양 측의 액티브 영역의 기판 표면 아래에 구비되는 불순물 영역을 포함된다. 상기 반도체 소자는 액티브 영역의 상부면 면적이 증가되어 콘택 형성 영역이 증가된다.

Description

매립 게이트를 포함하는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH BURIED GATE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 매립 게이트를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근의 디램 등의 반도체 소자가 고집적화되고 있다. 이러한 집적도의 향상으로 인해, 콘택의 접촉 면적이 감소되어 콘택 저항이 증가되고 있다. 또한, MOS 트랜지스터의 크기가 감소되면서, 펀치쓰루, 숏채널 효과, 바디 부분 누설 전류 및 GIDL(Gate-Induced Drain-Leakage)등의 문제들이 발생되고 있다. 따라서, 고집적화되면서도 우수한 전기적 특성을 갖는 반도체 소자 및 그 제조 방법이 요구되고 있다.
본 발명의 목적은 콘택 형성 영역의 면적이 증가되는 구조의 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 콘택 형성 영역의 면적이 증가되는 구조의 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 소자 분리막 패턴에 의해 액티브 영역들이 구분되고, 상기 액티브 영역들은 제1 방향을 길이 방향으로 하는 고립된 형상을 가지면서, 상기 제1 방향으로 나란하게 배치되는 기판이 마련된다. 상기 기판에 생성된 게이트용 트렌치들 내부에 구비되고, 제2 방향으로 연장되는 라인 형상을 갖고, 상기 제1 방향으로 이격되는 고립된 액티브 영역들의 상부 측벽 사이에 구비되고, 상기 제1 방향으로 이격되는 액티브 영역들 사이의 소자 분리막 패턴의 폭보다 넓은 폭을 갖는 매립 게이트 구조물들이 구비된다. 상기 매립 게이트 구조물들 양 측의 액티브 영역의 기판 표면 아래에는 불순물 영역이 구비된다.
본 발명의 일 실시예에서, 상기 제1 방향으로 이격되는 고립된 액티브 영역들의 상부 측벽 사이에 위치하는 상기 매립 게이트 구조물의 저면은 상기 소자 분리막 패턴의 상부면과 접촉될 수 있다.
상기 소자 분리막 패턴과 상기 매립 게이트 구조물이 적층된 부위는 측벽 프로파일이 꺽여진 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 고립된 액티브 영역에서 상기 제1 방향으로 양 측 가장자리 부위의 상부 측벽은 상기 매립 게이트 구조물의 측벽과 접촉될 수 있다.
본 발명의 일 실시예에서, 상기 매립 게이트 구조물은 게이트 절연막, 매립 게이트 전극 및 절연막 패턴을 포함할 수 있다. 상기 게이트 절연막은 게이트용 트렌치 내벽 상에 구비될 수 있다. 또한, 상기 게이트 절연막은 상기 고립된 액티브 영역들에서 상기 제1 방향으로 양 측 가장자리 부위의 상부 측벽과 접촉될 수 있다.
본 발명의 일 실시예에서, 상기 고립된 액티브 패턴의 제1 방향으로 양 측 가장자리 부위의 상부 모서리는 직선 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 고립된 액티브 패턴의 제1 방향으로 양 측 가장자리 부위는 상기 매립 게이트 구조물의 측벽과 동일한 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 하나의 고립된 액티브 영역 내에는 제1 및 제2 매립 게이트 구조물이 구비되고, 상기 하나의 고립된 액티브 영역의 제1 방향으로의 양 측 가장자리에는 각각 1개씩의 제3 및 제4 매립 게이트 구조물이 구비될 수 있다.
상기 제1 및 제2 매립 게이트 구조물 사이의 액티브 영역의 상부 표면은 제1 콘택과 접촉되고, 상기 제1 및 제2 매립 게이트 구조물과 상기 액티브 영역의 양 측 가장자리의 사이의 상부 표면은 제2 콘택과 접촉될 수 있다.
또한, 상기 제1 콘택 상부면과 연결되는 비트 라인이 구비되고, 상기 제2 콘택 상부면과 연결되는 커패시터가 구비될 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판 내에 예비 소자 분리막 패턴을 형성하여, 제1 방향을 길이 방향으로 하는 고립된 형상을 갖고 상기 제1 방향으로 나란하게 배치되는 예비 액티브 영역을 형성한다. 상기 예비 액티브 영역의 기판 및 예비 소자 분리막 패턴 일부를 식각하여, 액티브 영역을 형성하고, 제2 방향으로 연장되는 형상의 게이트용 트렌치를 형성한다. 상기 게이트용 트렌치 내에, 상기 제1 방향으로 이격되는 고립된 액티브 영역들의 상부 측벽 사이에 위치하고, 상기 제1 방향으로 이격되는 액티브 영역들 사이의 소자 분리막 패턴의 폭보다 넓은 폭을 갖는 매립 게이트 구조물을 형성한다. 상기 매립 게이트 구조물들 양 측의 액티브 영역의 기판 표면 아래에 불순물 영역을 형성한다.
본 발명의 일 실시예에서, 상기 제1 방향으로 이격되는 고립된 예비 액티브 영역들의 사이에 위치하는 예비 소자 분리막 패턴은 상기 매립 게이트 구조물의 폭보다 좁은 폭을 갖도록 형성될 수 있다.
본 발명의 일 실시예에서, 상기 게이트용 트렌치는 일 측벽에 상기 액티브 영역의 상부 측벽이 노출되도록 형성될 수 있다.
본 발명의 일 실시예에서, 상기 매립 게이트 구조물을 형성하기 위하여, 상기 게이트용 트렌치 내벽에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 상기 게이트용 트렌치의 일부를 채우는 매립 게이트 전극을 형성한다. 또한, 상기 매립 게이트 전극 상에 상기 게이트용 트렌치를 채우는 절연막 패턴을 형성한다.
설명한 것과 같이, 본 발명에 따른 반도체 소자는 제1 방향으로 이격되는 액티브 영역들 사이에 매립 게이트 구조물이 구비되고, 상기 매립 게이트 구조물의 제1 방향 폭이 그 하부에 위치하는 소자 분리막 패턴의 제1 방향 폭보다 더 넓다. 따라서, 콘택 형성 영역이 되는 액티브 영역은 상기 소자 분리막 패턴에 의해 결정되는 것이 아니라, 상기 매립 게이트 구조물의 측벽 부위에 의해 결정된다. 또한, 상기 액티브 영역에서 제1 방향의 양단 가장자리 부위가 라운드 되지 않고 직선의 형태를 가질 수 있다. 이와같이, 상기 콘택 형성 영역이 상기 매립 게이트 구조물의 측벽까지 확장됨으로써, 콘택 저항을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 매립 게이트를 갖는 반도체 소자를 나타내는 평면도이다.
도 2는 도 1의 I-I'부위의 단면도이다.
도 3은 본 발명의 변형된 실시예에 따른 매립 게이트 구조물을 갖는 반도체 소자를 나타내는 평면도이다.
도 4a 내지 도 4f는 본 발명의 도 1 및 2에 도시된 매립 게이트를 포함하는 반도체 소자의 제조방법을 도시한 공정 단면도이다.
도 5a 내지 도 5d는 본 발명의 도 1 및 2에 도시된 매립 게이트를 포함하는 반도체 소자의 제조 방법을 도시한 공정 평면도이다.
도 6은 도 1에 도시된 매립 게이트를 갖는 디램 소자를 나타내는 단면도이다.
도 7a 및 도 7b는 도 6에 도시된 디램 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 예시적인 실시예들에 따른 컴퓨팅 시스템의 개략적인 구성을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 매립 게이트를 갖는 반도체 소자를 나타내는 평면도이다. 도 2는 도 1의 I-I'부위의 단면도이다.
이하의 설명 전체에서, 액티브 영역들이 연장되는 길이 방향을 제1 방향이라 하고, 매립 게이트 구조물이 연장되는 방향을 제2 방향이라 하고, 상기 제2 방향과 수직한 방향을 제3 방향이라 하면서 설명한다.
도 1 및 도 2를 참조하면, 소자 분리막 패턴(112)에 의해 액티브 영역들(100a)이 구분되는 기판이 마련된다. 상기 액티브 영역들(100a)은 제1 방향을 길이 방향으로 하는 고립된 섬 형상을 가지면서, 상기 제1 방향으로 나란하게 배치될 수 있다. 상기 기판(100)에는 게이트용 트렌치들(116)이 생성되어 있다. 상기 게이트용 트렌치(116) 내부에는 상기 제2 방향으로 연장되는 라인 형상을 갖는 매립 게이트 구조물들(126)이 구비된다. 상기 매립 게이트 구조물들(126)은 상기 제1 방향으로 이격되는 고립된 액티브 영역들(100a)의 상부 측벽 사이에 구비되고, 상기 제1 방향으로 이격되는 액티브 영역들 사이의 소자 분리막 패턴(112)의 폭(W1)보다 넓은 폭(W2)을 가질 수 있다.
상기 기판(100)은 단결정 반도체 기판을 포함할 수 있다. 상기 기판(100)의 필드 영역에는 소자 분리용 트렌치가 형성되어 있다. 상기 소자 분리막 패턴(112)은 상기 소자 분리용 트렌치 내에 절연막이 채워진 형상을 갖는다. 예를들어, 상기 소자 분리막 패턴(112)은 실리콘 질화막(112a) 및 실리콘 산화막(112b)이 적층된 형상을 가질 수 있다. 도시된 것과 같이, 상기 실리콘 질화막(112a)은 소자 분리용 트렌치의 측벽 및 저면을 따라 형성될 수 있고, 상기 실리콘 산화막(112b)은 상기 실리콘 질화막(112a) 상에서 상기 소자 분리용 트렌치를 채우는 형상을 가질 수 있다. 상기 소자 분리막 패턴(112)은 상부면이 평탄한 형상을 가질 수 있다.
상기 소자 분리막 패턴(112) 중 일부 영역 상에는 매립 게이트 구조물(126)이 형성되어 있고, 나머지 영역 상에는 매립 게이트 구조물(126)이 형성되어 있지 않다. 상기 소자 분리막 패턴(112) 상에 매립 게이트 구조물(126)이 형성되는 영역에서는, 상기 소자 분리막 패턴(112)의 상부면 높이가 상대적으로 낮다. 또한, 상기 소자 분리막 패턴(112) 상에 매립 게이트 구조물이 형성되지 않는 영역에서는 상기 소자 분리막 패턴(112)의 상부면이 기판의 평탄한 상부면(이하, 기판의 주 표면)과 거의 동일한 평면 상에 위치하므로 상대적으로 높다.
상기 액티브 영역(100a)의 길이 방향인 상기 제1 방향은 상기 제2 방향과 수직하지 않는 방향일 수 있다. 즉, 상기 제1 방향은 상기 제2 방향에 대해 사선 방향일 수 있다. 또한, 상기 액티브 영역들(100a)은 상기 제1 방향으로 나란하게 일렬 배치될 수 있다.
상기 제1 방향으로 나란하게 배치되는 각 액티브 영역들(100a) 사이에 위치하는 소자 분리막 패턴(112) 상에는 매립 게이트 구조물(126)이 구비된다. 상기 제1 방향으로 이격되는 액티브 영역들 사이의 소자 분리막 패턴(112)은 상기 제1 방향으로 제1 폭(W1)을 가질 수 있다. 상기 제1 폭(W1)은 매립 게이트 구조물(126)의 제1 방향으로의 폭인 제2 폭(W2)보다 작을 수 있다.
상기 게이트용 트렌치(116)는 일정 간격으로 이격되면서 서로 평행하게 각각 배치될 수 있다. 하나의 라인 형상의 게이트용 트렌치(116)를 살펴보면, 상기 액티브 영역의 기판 및 예비 소자 분리막 패턴의 식각량의 차이 때문에 형성되는 위치에 따라 서로 다른 깊이를 가질 수 있다. 도시된 것과 같이, 상기 소자 분리막 패턴(112) 상에 위치하는 게이트용 트렌치(116b)는 상기 액티브 영역(100a)에 위치하는 게이트용 트렌치(116a)보다 더 깊이가 깊을 수 있다.
이하에서는, 하나의 고립된 액티브 영역(100a)을 기준으로 하여 상기 게이트용 트렌치들(116b)을 더욱 상세하게 설명한다.
상기 하나의 고립된 액티브 영역(100a) 내에는 2개의 트렌치 즉, 제1 및 제2 트렌치가 서로 이격되면서 나란하게 배치될 수 있다. 따라서, 상기 제1 및 제2 트렌치 내부에 구비되는 매립 게이트 구조물들(126)이 각 트랜지스터의 게이트가 된다. 따라서, 상기 고립된 액티브 영역(100a)에는 2개의 트랜지스터들이 구비된다.
또한, 상기 고립된 액티브 영역(100a)의 제1 방향으로의 양 측 가장자리 부위는 각각 제3 및 제4 트렌치가 배치된다. 이와같이, 상기 고립된 액티브 영역의 양 측 가장자리 부위의 상부 측벽은 상기 제3 및 제4 트렌치와 맞닿아 있게 되므로, 상기 제3 및 제4 트렌치의 위치에 의해 상기 고립된 액티브 영역(100a)의 가장자리 위치가 결정된다. 따라서, 상기 고립된 액티브 영역(100a)의 양 측 가장자리 부위의 상부 측벽은 소자 분리막 패턴(112)과는 접촉되지 않는다. 이 때, 상기 제3 및 제4 트렌치의 폭은 상기 고립된 액티브 영역들(100a) 사이의 갭 부위에 위치하는 소자 분리막 패턴(112)의 상부폭 보다 넓은 형상을 가질 수 있다.
이와같이, 상기 고립된 액티브 영역(100a)의 가장자리 부위는 상기 게이트용 트렌치(116)의 측벽과 동일한 형상을 가질 수 있다. 따라서, 평면도에서 볼 때 상기 고립된 액티브 영역(100a)의 가장자리 부위의 상부 모서리는 라운드된 형상을 갖지 않으며 직선에 가까운 형상을 가질 수 있다.
상기 매립 게이트 구조물(126)은 상기 게이트용 트렌치(116) 내부에 구비되므로, 상기 게이트용 트렌치(116)와 동일한 측벽 형상을 가질 수 있다. 그러므로, 상기 고립된 액티브 영역(100a)의 가장자리 부위는 상기 매립 게이트 구조물(126)의 측벽과 동일한 형상을 가질 수 있다. 또한, 평면도에서 볼 때 상기 고립된 액티브 영역(100a)의 가장자리 부위의 상부 모서리는 라운드된 형상을 갖지 않으며 직선에 가까운 형상을 가질 수 있다.
상기 매립 게이트 구조물(126)은 게이트 절연막(120), 매립 게이트 전극(122) 및 절연막 패턴(124)을 포함할 수 있다.
상기 게이트 절연막(120)은 상기 게이트용 트렌치(116)의 내벽 상에 구비될 수 있다. 즉, 상기 게이트 절연막(120)은 상기 각 액티브 영역(100a)의 양측 가장자리 부위의 측벽을 덮는 형상을 가질 수 있다. 상기 게이트 절연막(120)은 기판 표면을 산화시켜 형성된 열산화막일 수 있다. 이와는 다른예로, 상기 게이트 절연막(120)은 화학기상증착법에 의해 형성된 실리콘 산화막일 수 있다.
상기 게이트용 트렌치(116)의 양 측에는 제1 방향으로 이격되는 액티브 영역들(100a)의 측벽이 각각 노출되기 때문에, 상기 액티브 영역들(100a)을 절연시켜야 한다. 따라서, 상기 게이트 절연막(120)은 트랜지스터의 게이트 절연막의 역할 뿐 아니라, 상기 서로 이격되는 고립된 액티브 영역들 간을 서로 절연시키는 역할을 한다. 그러므로, 상기 게이트 절연막(120)은 서로 이격되는 고립된 액티브 영역들(100a)이 서로 절연될 수 있을 정도의 두께를 가질 수 있다.
상기 매립 게이트 전극(122)은 금속 물질 또는 폴리실리콘 물질을 포함할 수 있다. 예를들어, 상기 매립 게이트 전극(122)은 베리어 금속막 및 금속막의 적층 구조를 가질 수 있다. 상기 베리어 금속막으로 사용될 수 있는 물질의 예로는 티타늄, 티타늄질화물을 들 수 있다. 또한, 상기 금속막으로 사용될 수 있는 물질의 예로는 텅스텐을 들 수 있다. 상기 매립 게이트 전극(122)은 게이트용 트렌치(112)의 일부를 매립하는 형상을 갖는다. 따라서, 상기 매립 게이트 전극(122)은 상기 기판(100)의 주 표면보다 낮은 상부면을 가질 수 있다.
상기 절연막 패턴(120)은 상기 매립 게이트 전극(122) 상에 구비되어 상기 게이트용 트렌치(116)의 상부를 채우는 형상을 갖는다. 상기 절연막 패턴(124)은 질화막, 산화막 또는 질화막과 산화막이 적층된 구조를 포함할 수 있다.
이와같이, 상기 고립된 액티브 영역(100a)의 양 측 가장자리 부위의 상부 측벽은 매립 게이트 구조물(126)과 접하는 형상을 갖는다. 또한, 상기 고립된 액티브 영역(100a)의 양 측 가장자리 부위의 상부 측벽은 소자 분리막 패턴(112)과는 접촉되지 않는다.
또한, 상기 매립 게이트 구조물(126)에서 상기 제1 방향으로의 제2 폭(W2)은 상기 제1 방향으로 이격되는 액티브 영역들(100a) 사이에 위치하는 소자 분리막 패턴(112)의 폭인 제1 폭(W1)보다 넓다. 그러므로, 상기 제1 방향으로 이격되는 액티브 영역들(100a) 사이에 부위에는 상기 제1 폭의 소자 분리막 패턴(112) 및 상기 제2 폭의 매립 게이트 구조물(126)이 적층된 형상을 갖는다. 또한, 상기 부위의 단면도를 보면 상기 소자 분리막 패턴(112)과 매립 게이트 구조물(126)이 적층되는 부위는 측벽 프로파일이 꺽여진 형상을 가질 수 있다.
상기 매립 게이트 구조물들(126) 사이의 액티브 영역(100a)의 기판(100) 표면 아래에 위치하는 불순물 영역(128a, 128b)은 매립 트랜지스터의 소오스/드레인으로 제공될 수 있다. 도시된 것과 같이, 상기 액티브 영역(100a)의 중심 부위 아래에는 제1 불순물 영역(128a)이 구비되고, 상기 액티브 영역(100a)의 양쪽 가장자리 부위에는 제2 불순물 영역(128b)이 구비될 수 있다. 상기 제1 불순물 영역(128a)이 형성된 액티브 영역(100a)의 상부면은 제1 콘택 형성 영역(130)이 되고, 상기 제2 불순물 영역(128b)이 형성된 액티브 영역(100a)의 상부면은 제2 콘택 형성 영역(132)이 된다.
도시된 것과 같이, 상기 고립된 액티브 영역(100a) 내에는 2개의 라인 형상의 제1 및 제2 매립 게이트 구조물이 구비될 수 있다. 또한, 상기 고립된 액티브 영역(100a)의 양 측 가장자리 부위와 접하여 제3 및 제4 매립 게이트 구조물이 구비될 수 있다. 여기서, 상기 제1 및 제2 매립 게이트 구조물들 사이에 위치하는 액티브 영역(100a)의 상부면은 제1 콘택 형성 영역(130)이 된다. 또한, 상기 제1 매립 게이트 구조물과 상기 액티브 영역의 일 측 가장자리의 사이의 상부 표면 및 상기 제2 매립 게이트 구조물과 상기 액티브 영역의 타 측 가장자리의 사이의 상부 표면은 각각 제2 콘택 형성 영역(132)이 된다. 따라서, 상기 고립된 액티브 영역(100a)에는 하나의 제1 콘택 형성 영역(130)과 2개의 제2 콘택 형성 영역(132)이 각각 구비될 수 있다.
디램 소자의 경우, 상기 제1 콘택 형성 영역(130)은 비트 라인 콘택을 통해 비트 라인과 전기적으로 연결될 수 있다. 또한, 상기 제2 콘택 형성 영역(132)은 스토리지 노드 콘택을 통해 커패시터와 전기적으로 연결될 수 있다.
도 1에 도시된 것과 같이, 상기 고립된 액티브 영역(100a)의 가장자리는 상기 매립 게이트 구조물(126)의 측벽 부위까지 연장된다. 또한, 상기 고립된 액티브 영역(100a)의 가장자리는 라운드된 형상을 갖지 않고 끝부분이 상기 매립 게이트 구조물(126)의 측벽과 동일하게 직선에 가까운 형상을 갖는다. 그러므로, 상기 고립된 액티브 영역(100a)에서 상기 제2 콘택 형성 영역(132)의 상부면 면적이 충분하게 증가될 수 있다. 따라서, 상기 제2 콘택 형성 영역(132) 상에 형성되는 콘택의 접촉 면적을 증가시킬 수 있어서, 상기 제2 콘택 형성 영역(132) 상에 형성되는 콘택의 저항을 감소시킬 수 있다.
도 1을 참조로 하여 반도체 소자를 설명하였으나, 액티브 영역의 배치는 도 1에 한정되지 않으며 다양한 변형 실시예가 있을 수 있다.
즉, 상기 액티브 영역은 상기 제1 방향으로 나란하게 일렬 배치되며, 각 액티브 영역들은 상기 제1 방향으로 서로 이격될 수 있다. 그러나, 상기 액티브 영역에서 제1 방향의 각도는 다양하게 변경될 수 있다. 또한, 상기 각 액티브 영역들이 상기 제2 방향으로 배치되는 간격 및 형상은 다양하게 변경될 수 있다.
도 3은 본 발명의 변형된 실시예에 따른 매립 게이트 구조물을 갖는 반도체 소자를 나타내는 평면도이다.
도 3에 도시된 반도체 소자에서 상기 액티브 영역의 제1 방향의 각도가 도 1에 도시된 것과 다르다. 또한, 상기 액티브 영역들이 제2 방향으로 이격되는 거리가 다르다. 그러나, 도 3의 I-I'를 절단한 단면도는 도 2에 도시된 것과 동일하다.
또한, 도 3에 도시된 반도체 소자에 포함된 각 부재들은 도 1을 참조로 설명들과 동일한 구성을 가질 수 있다. 즉, 상기 소자 분리막 패턴(112)에 의해 한정되는 액티브 영역(100a)은 고립된 섬 형상을 갖는다. 상기 액티브 영역(100a)의 길이 방향인 상기 제1 방향은 상기 제2 방향과 수직하지 않는 사선 방향일 수 있다. 상기 액티브 영역들(100a)은 상기 제1 방향으로 나란하게 일렬 배치될 수 있다.
또한, 상기 제1 방향으로 나란하게 배치되는 각 액티브 영역들(100a) 의 상부 측벽 사이에는 매립 게이트 구조물(126)이 구비된다. 상기 제1 방향으로 이격되는 액티브 영역들(100a) 사이 부위에서, 상기 매립 게이트 구조물(126)의 제2 방향으로의 폭인 제2 폭(W2)은 그 하부에 위치하는 소자 분리막 패턴(112)의 제1 방향으로의 폭인 제1 폭(W1)보다 작다. 그러므로, 상기 부위에서, 상기 소자 분리막 패턴(112)과 상기 매립 게이트 구조물이 적층된 부위의 단면을 살펴보면 측벽 프로파일이 꺽여진 형상을 가질 수 있다.
이와같이, 상기 고립된 액티브 영역(100a)에서 상기 제1 방향으로 양 측 가장자리 부위의 측벽은 매립 게이트 구조물(126)과 접하는 형상을 갖는다. 상기 고립된 액티브 영역(100a)의 양 측 가장자리 부위의 측벽은 매립 게이트 구조물에 포함된 게이트 절연막(120)에 의해 절연된다. 또한, 상기 고립된 액티브 영역(100a)의 양 측 가장자리 부위의 상부 측벽은 소자 분리막 패턴(112)과 접촉되지 않는다.
도 4a 내지 도 4f는 본 발명의 도 1 및 2에 도시된 매립 게이트를 포함하는 반도체 소자의 제조방법을 도시한 공정 단면도이다. 도 5a 내지 도 5d는 본 발명의 도 1 및 2에 도시된 매립 게이트를 포함하는 반도체 소자의 제조 방법을 도시한 공정 평면도이다.
도 4a, 5a 및 5b를 참조하면, 단결정 실리콘을 포함하는 기판(100)에 소자 분리용 트렌치를 형성하기 위한 제1 하드 마스크 패턴(106)을 형성한다.
상기 제1 하드 마스크 패턴(106)을 형성하기 위하여, 기판(100) 상에 제1 하드 마스크막을 형성한다. 상기 제1 하드 마스크막은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 상기 제1 하드 마스크막 상에 제1 포토레지스트 패턴(102a)을 형성한다. 상기 제1 포토레지스트 패턴(102a)은 상기 기판(100)에서 액티브 영역(100a)을 덮는 형상을 갖는다.
상기 제1 포토레지스트 패턴(102a)을 형성하기 위한 방법의 일 예를 설명하면, 상기 제1 하드 마스크막 상에 포토레지스트막을 코팅한다. 이 후, 사진 공정을 통해, 도 5a에 도시된 것과 같이, 라인 앤 스페이스 형상의 예비 제1 포토레지스트 패턴(102)을 형성한다. 상기 예비 제1 포토레지스트 패턴(102)은 더블 패터닝 공정을 수행하여 형성할 수 있다. 상기 예비 제1 포토레지스트 패턴(102)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 이 후, 상기 예비 제1 포토레지스트 패턴(102)에서 필드 영역에 해당되는 부위(104)를 트리밍 공정을 통해 제거한다. 상기 공정을 수행하면, 도 5b에 도시된 것과 같이, 상기 예비 제1 포토레지스트 패턴(102)의 일부가 제거되어 상기 제1 방향으로 나란하게 일렬 배치되면서 각각 고립된 섬 형상을 갖는 제1 포토레지스트 패턴(102a)이 형성된다. 상기 트리밍 공정을 통해 제거되는 부위의 상기 제1 방향의 폭(W1)은 상기 제1 방향으로 서로 이격되는 액티브 영역들 사이의 소자 분리막 패턴의 폭이 된다. 그러므로, 상기 트리밍 공정을 통해 제거되는 부위의 폭(W1)은 형성하고자 하는 매립 게이트 구조물(126)의 설정된 폭보다 좁을 수 있다.
이 후, 상기 제1 포토레지스트 패턴(102a)을 식각 마스크로 사용하여 상기 제1 하드 마스크막을 식각하여 제1 하드 마스크 패턴(106)을 형성한다. 상기 제1 하드 마스크 패턴(106)은 고립된 섬 형상을 갖고, 상기 제1 방향으로 나란하게 일렬 배치된다. 이 때, 상기 제1 방향으로 일렬 배치되는 각각의 제1 하드 마스크 패턴들(106) 사이의 간격(W1)이 상기 매립 게이트 구조물(126)의 설정된 폭보다 좁기 때문에, 소자 분리 영역이 감소되는 반면 액티브 영역(100a)은 더 넓어지게 된다.
도 4b 및 5c를 참조하면, 상기 제1 하드 마스크 패턴(106)을 식각 마스크로 사용하여 상기 기판(100)을 이방성 식각하여 소자 분리용 트렌치(108)를 형성한다. 상기 소자 분리용 트렌치(108)가 형성되어 있지 않은 부위의 기판(100)은 상대적으로 돌출되는 형상을 가질 수 있다. 따라서, 상기 돌출된 부위의 기판(100)의 평탄면은 예비 액티브 영역(101)으로 제공된다.
상기 소자 분리용 트렌치(108) 내부에 절연막을 형성하고 평탄화하여 예비 소자 분리막 패턴(110)을 형성한다. 일 예로, 상기 소자 분리용 트렌치(108) 내부면을 따라 실리콘 질화막(110a)을 형성한다. 상기 실리콘 질화막(110a) 상에 상기 소자 분라용 트렌치(108) 내부를 완전하게 채우는 실리콘 산화막(110b)을 형성한다. 이 후, 상기 실리콘 산화막(110b) 및 실리콘 질화막(110a)을 평탄화함으로써, 상기 예비 소자 분리막 패턴(110)을 형성한다. 상기 실리콘 산화막(110a)은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(SOD) 등의 산화막을 포함할 수 있다.
이 후, 상기 제1 하드 마스크 패턴(106)을 제거한다. 또한, 상기 기판(100)에 불순물을 도핑하여 상기 기판 표면 아래에 예비 불순물 영역(127)을 형성한다.
도 4c를 참조하면, 상기 예비 소자 분리막 패턴(110)이 형성된 기판 상에 게이트용 트렌치를 형성하기 위한 제2 하드 마스크 패턴(114)을 형성한다. 상기 제2 하드 마스크 패턴(114)은 서로 다른 물질이 적층된 구성을 가질 수 있다. 예를들어, 상기 제2 하드 마스크 패턴(114)은 실리콘 산화막 패턴(114a) 상에 비정질 탄소막 패턴(114b)이 적층된 형상을 가질 수 있다.
상기 제2 하드 마스크 패턴(114)은 상기 게이트용 트렌치가 형성되어야 할 부위를 선택적으로 노출한다. 따라서, 상기 제2 하드 마스크 패턴(114)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제2 하드 마스크 패턴(114)은 상기 예비 액티브 영역(101)의 일부 영역 및 상기 예비 소자 분리막 패턴(110) 일부 영역을 각각 노출한다.
특히, 상기 제2 하드 마스크 패턴(114)에서 노출되는 부위의 제1 방향의 폭인 제2 폭(W2)은 상기 제1 방향으로 이격되는 액티브 영역들 사이에 위치하는 예비 소자 분리막 패턴의 폭인 제1 폭(W1)보다 더 넓게 형성될 수 있다. 따라서, 도시된 것과 같이, 상기 부위에서 상기 제2 하드 마스크 패턴(114)에 의해 상기 예비 소자 분리막 패턴(110) 상부면 및 예비 액티브 영역(101)의 상부면이 일부 노출될 수 있다.
도 4d 및 도 5d를 참조하면, 상기 제2 하드 마스크 패턴(114)을 식각 마스크로 사용하여, 노출된 예비 액티브 영역(101)의 기판(100) 및 예비 소자 분리막 패턴(110)을 식각하여 게이트용 트렌치(116a, 116b)를 형성한다. 상기 식각 공정을 통해 상기 예비 소자 분리막 패턴(110)이 식각됨으로써 소자 분리막 패턴(112) 및 액티브 영역(100a)이 각각 형성된다. 또한, 상기 예비 불순물 영역이 형성된 부위의 기판이 일부 제거됨으로써, 상기 게이트용 트렌치들(116a, 116b) 사이의 액티브 영역(100a)에는 매립 트랜지스터의 소오스/드레인으로 제공되는 제1 및 제2 불순물 영역(128a, 128b)이 형성된다.
상기 게이트용 트렌치(116a, 116b)는 제2 방향으로 연장되는 라인 형상을 갖는다. 상기 하나의 라인 형상의 게이트용 트렌치(116a, 116b) 저면에는 기판(100) 또는 소자 분리막 패턴(112)이 노출된다.
상기 식각 공정을 수행하면, 상기 기판(100) 부위와 예비 소자 분리막 패턴(110)간의 식각비가 서로 다르기 때문에 각 부위에서 동일한 깊이의 게이트용 트렌치들이 형성되지 않는다. 즉, 상기 예비 소자 분리막 패턴(110)이 상대적으로 더 빠르게 식각되기 때문에, 하부에 예비 소자 분리막 패턴이 위치하는 부위는 게이트용 트렌치의 깊이가 더 깊을 수 있다.
이하에서는, 하나의 고립된 액티브 영역을 기준으로 게이트용 트렌치들의 배치를 설명한다.
상기 하나의 고립된 액티브 영역(100a) 내에는 2개의 트렌치 즉, 제1 및 제2 트렌치(116a)가 서로 이격되면서 나란하게 배치될 수 있다. 또한, 상기 고립된 액티브 영역(100a)의 양 측 가장자리 부위는 각각 제3 및 제4 트렌치(116b)의 측벽과 각각 접촉된다. 상기 식각 공정에 의해 제3 및 제4 트렌치(116b)가 형성됨에 따라, 고립된 액티브 영역(100a)의 양 측 가장자리 부위가 결정된다. 또한, 상기 고립된 액티브 영역(100a)의 양 측 가장자리 부위의 상부 측벽은 소자 분리막 패턴(112)과 접촉되지 않는다.
상기 제1 및 제2 트렌치(116a) 부위는 예비 액티브 영역(101)의 기판이 식각되어 형성된 것이다. 그러므로, 완성된 제1 및 제2 트렌치(116a) 부위의 하부에는 소자 분리막 패턴(112)이 구비되지 않는다.
또한, 상기 제3 및 제4 트렌치(116b)를 형성하기 위한 상기 제2 하드 마스크 패턴(114)의 노출 부위의 폭이 상기 예비 소자 분리막 패턴(110)의 폭보다 넓다. 때문에, 완성된 상기 제3 및 제4 트렌치(116b)의 내부 폭은 상기 제3 및 제4 트렌치(116b) 저면에 노출되는 상기 소자 분리막 패턴(112)의 상부 폭보다 더 넓다. 한편, 상기 식각 공정에 의해 형성되는 소자 분리막 패턴(112)의 상부면은 평탄면을 갖는다.
또한, 평면도에서 볼때 상기 고립된 액티브 영역(100a)의 가장자리 부위는 라운드된 형상을 갖지 않으며 상기 게이트용 트렌치(116a, 116b)와 동일하게 직선 형상을 가질 수 있다.
상기 식각 공정을 수행하면, 상기 제2 하드 마스크 패턴(114)의 일부인 비정질 탄소막 패턴(114b)이 대부분 제거될 수 있다. 상기 식각 공정을 수행한 다음 일부 남아있는 비정질 탄소막 패턴(114b)을 제거할 수도 있다.
도 4e를 참조하면, 상기 게이트용 트렌치(116a, 116b)의 측벽 및 저면을 따라 게이트 절연막(120)을 형성한다. 상기 게이트 절연막(120)은 열산화 공정 또는 화학기상 증착 공정을 통해 형성할 수 있다.
열산화 공정을 수행하면, 상기 게이트용 트렌치(116a, 116b)의 측벽에 노출된 기판(100) 표면이 산화되어 게이트 절연막(120)이 형성될 수 있다.
또한, 화학 기상 증착 공정을 수행하면, 상기 게이트용 트렌치(116a, 116b)의 측벽에 노출된 기판(100) 표면, 그 하부의 소자 분리막 패턴 상부면, 제2 하드 마스크 패턴(114)의 표면 상에도 게이트 절연막(120)이 형성될 수 있다.
상기 게이트 절연막(120)은 상기 제1 방향으로 서로 이격되는 액티브 영역들(100a)을 서로 절연시키는 역할을 한다. 따라서, 상기 게이트 절연막(120)은 상기 서로 이격되는 액티브 영역들(100a)이 서로 절연될 수 있을 정도의 두께로 형성할 수 있다.
도 4f를 참조하면, 상기 게이트 절연막(120) 상에 상기 게이트용 트렌치(116a, 116b)를 채우도록 도전막을 형성한다. 상기 도전막은 베리어 금속막 및 금속막을 순차적으로 증착하여 형성할 수 있다. 상기 베리어 금속막으로 사용될 수 있는 물질의 예로는 티타늄, 티타늄질화물을 들 수 있다. 또한, 상기 금속막으로 사용될 수 있는 물질의 예로는 텅스텐을 들 수 있다.
상기 도전막을 화학 기계적 연마 공정을 통해 평탄화한 다음, 에치백 공정을 수행하여 상기 게이트용 트렌치(116a, 116b)의 일부를 매립하는 매립 게이트 전극(122)을 형성한다.
상기 게이트용 트렌치(116a, 116b) 내부를 채우면서 상기 매립 게이트 전극(122) 상에 절연막을 형성한다. 이 후, 상기 절연막을 평탄화시켜 절연막 패턴(124)을 형성한다. 상기 절연막 패턴(124)은 질화막, 산화막 또는 질화막과 산화막의 적층구조를 포함할 수 있다.
이 후, 상기 제2 하드 마스크 패턴(114)을 제거할 수 있다. 상기 공정들을 수행함으로써, 게이트 절연막(120), 매립 게이트 전극(122) 및 절연막 패턴(124)이 적층되는 매립 게이트 구조물(126)이 완성된다.
상기 매립 게이트 구조물(126)은 상기 제1 방향으로 이격되는 액티브 영역들 사이의 소자 분리막 패턴(112) 상부면과 접촉될 수 있다. 상기 제1 방향으로 서로 이격되는 액티브 영역들 사이에 위치하는 상기 매립 게이트 구조물(126)의 제1 방향으로의 폭은 그 하부에 위치하는 소자 분리막 패턴(112)의 제1 방향의 폭보다 더 넓을 수 있다.
상기 공정들을 수행하면, 하나의 고립된 액티브 영역(100a)에는 2개의 매립 게이트 구조물 즉, 제1 및 제2 매립 게이트 구조물이 나란하게 배치된다. 또한, 상기 고립된 액티브 영역의 양 측 가장자리 부위는 각각 제3 및 제4 매립 게이트 구조물이 구비된다. 상기 고립된 액티브 영역(100a)에서 상기 제3 및 제4 매립 게이트 구조물은 실질적인 트랜지스터의 게이트 역할을 하지 않는다. 상기 제1 및 제2 매립 게이트 구조물 사이의 액티브 영역의 상부면은 제1 콘택 형성 영역(130)이 되고, 상기 제1 및 제2 매립 게이트 구조물과 상기 액티브 영역(100a)의 양 측 가장자리의 사이의 상부면은 제2 콘택 형성 영역(132)이 된다. 즉, 상기 액티브 영역에서, 상기 제1 불순물 영역이 형성되는 부위의 상부면은 제1 콘택 형성 영역(130)이 되고, 상기 제2 불순물 영역이 형성되는 부위의 상부면은 제2 콘택 형성 영역(132)이 된다.
이와같이, 상기 고립된 액티브 영역(100a)의 양 측 가장자리 부위는 제3 및 제4 매립 게이트 구조물과 접하여 있으므로, 상기 고립된 액티브 영역의 상부면의 면적이 증가된다. 즉, 상기 제2 콘택 형성 영역(132)의 면적이 증가된다.
상기 설명한 것과 같이, 상기 제2 콘택 형성 영역의 수평 면적이 증가됨으로써, 상기 제2 콘택 형성 영역에 형성되는 콘택의 저항을 감소시킬 수 있다.
도 6은 도 1에 도시된 매립 게이트를 갖는 디램 소자를 나타내는 단면도이다.
도 6에 도시된 디램 소자는 도 1에 도시된 매립 게이트를 포함하는 트랜지스터와 동일한 구조의 트랜지스터를 갖는다.
도 6을 참조하면, 셀 영역 및 페리 회로 영역을 각각 포함하는 기판이 마련된다.
상기 셀 영역의 기판(100)에는 도 1에 도시된 것과 동일하게 매립 게이트 구조물(126)을 포함하는 트랜지스터가 구비된다. 상기 매립 게이트 구조물(126)을 포함하는 기판(100) 상에는 제1 층간 절연막(150)이 구비된다. 상기 제1 층간 절연막(150)을 관통하여 상기 제1 콘택 형성 영역(130)과 접촉하는 제1 콘택(152a)이 구비된다. 상기 제1 콘택(152a)은 비트 라인 콘택으로 제공된다. 상기 제1 콘택(152a) 상에는 비트 라인(152b)이 구비된다. 상기 비트 라인(152b) 상에는 제3 하드 마스크 패턴(156)이 구비될 수 있다. 상기 비트 라인(152b)은 상기 제2 방향과 수직하는 제3 방향으로 연장되는 형상을 갖는다.
상기 제1 층간 절연막(150) 상에는 상기 비트 라인(152b)을 덮는 제2 층간 절연막(158)이 구비된다. 상기 제2 층간 절연막(158)을 관통하여 상기 제2 콘택 형성 영역(132)과 접촉하는 제2 콘택(160)이 구비된다. 상기에서 설명한 것과 같이, 상기 액티브 영역의 양 측 가장자리 부위가 매립 게이트 구조물(126)과 접촉하기 때문에 상기 제2 콘택 형성 영역(132)의 상부면 면적이 증가된다. 따라서, 상기 제2 콘택(160) 하부의 접촉 면적이 증가되어 상기 제2 콘택(160)의 저항이 감소될 수 있다.
상기 제2 콘택(160) 상부면에는 커패시터(168)가 구비된다. 따라서, 상기 제2 콘택(160)은 커패시터(168)의 하부 전극과 접촉하는 스토리지 노드 콘택으로 제공된다.
한편, 상기 페리 회로 영역의 기판에는 플레너형의 트랜지스터가 구비된다.
상기 페리 회로 영역의 기판(100)에는 소자 분리 영역 및 액티브 영역을 구분하는 소자 분리막 패턴(112)이 구비된다. 상기 소자 분리막 패턴(112)은 상기 셀 영역에 형성된 소자 분리막 패턴(112)과 동일하게 실리콘 질화막(112a) 및 실리콘 산화막(112b)이 적층된 형상을 가질 수 있다.
상기 페리 회로 영역의 기판 (100) 표면 상에는 제2 게이트 절연막(180), 제2 게이트 전극(182) 및 제4 하드 마스크 패턴(184)이 적층된 제2 게이트 구조물이 구비된다. 상기 제2 게이트 구조물에 포함되는 제2 게이트 전극(182)은 상기 비트 라인(152b)과 동일한 물질을 포함할 수 있다. 또한, 상기 제2 게이트 구조물 양측의 기판(100) 표면 아래로 소오스/드레인으로 사용되는 제3 및 제4 불순물 영역(192a, 192b)이 구비된다.
상기 페리 영역의 기판(100) 상에도 상기 제2 게이트 구조물을 덮는 제2 층간 절연막(158)이 구비된다. 상기 제2 층간 절연막(158)을 관통하여 상기 제3 및 제4 불순물 영역(192a, 192b)과 접촉되는 제3 콘택(188)이 구비된다. 상기 제3 콘택(188)은 상기 셀 영역의 기판(100) 상에 구비되는 제2 콘택(160)과 동일한 물질을 포함할 수 있다.
또한, 상기 페리 영역에 형성된 제2 층간 절연막(158) 상에는 제3 층간 절연막(190)이 구비된다.
상기에서 설명한 것과 같이, 상기 액티브 영역의 양 측 가장자리 부위가 매립 게이트 구조물과 접촉하기 때문에 상기 제2 콘택 형성 영역의 상부면 면적이 증가된다. 따라서, 상기 제2 콘택(160) 하부의 접촉 면적이 증가되어 상기 제2 콘택(160)의 저항이 감소될 수 있다.
도 7a 및 도 7b는 도 6에 도시된 디램 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 7a를 참조하면, 셀 영역 및 페리 회로 영역이 구분된 기판(100)에 셸로우 트렌치 소자 분리 공정을 수행하여 소자 분리막 패턴(112)을 각각 형성한다. 계속하여, 상기 셀 영역의 기판 상에 도 4a 내지 도 4f를 참조로 설명한 것과 동일한 공정을 수행하여, 도 4f에 도시된 매립 게이트 구조물(126)을 포함하는 트랜지스터를 형성한다.
이 후, 상기 매립 게이트 구조물(126)을 포함하는 기판(100) 상에 제1 층간 절연막(150)을 형성한다. 상기 셀 영역에 형성된 제1 층간 절연막(150)의 일부를 이방성으로 식각하여 상기 제1 층간 절연막(150)을 관통하여 상기 제1 콘택 형성 영역(130)의 기판(100) 표면을 노출하는 제1 콘택홀을 형성한다. 또한, 상기 페리 회로 영역에 형성된 제1 층간 절연막(150)의 일부를 식각하여 플레너 트렌지스터의 게이트 형성 부위의 기판을 노출하는 제1 개구부(도시안됨)를 형성한다. 상기 제1 개구부의 저면에 노출된 기판 상에 제2 게이트 절연막(180)을 형성한다. 상기 제2 게이트 절연막(180)은 열 산화 공정 또는 화학 기상 증착 공정을 통해 실리콘 산화물을 증착시켜 형성할 수 있다.
상기 제1 콘택홀(150) 및 제1 개구부의 내부를 채우면서 상기 제1 층간 절연막(150) 상에 도전막을 형성한다. 상기 도전막 상에 식각 마스크로 사용되는 제3 및 제4 하드 마스크 패턴(156, 184)을 각각 형성한다. 상기 셀 영역의 도전막 상에는 비트 라인을 형성하기 위한 제3 하드 마스크 패턴(156)이 형성되고, 상기 페리 영역에는 플레너 트랜지스터의 게이트를 형성하기 위한 제4 하드 마스크 패턴(184)이 형성된다. 상기 제3 하드 마스크 패턴(156)은 상기 제3 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 제3 및 제4 하드 마스크 패턴(156, 184)을 식각 마스크로 사용하여 상기 도전막을 식각함으로써, 셀 영역에는 상기 제1 콘택(152a) 및 상기 제1 콘택(152a) 상에 상기 제1 콘택(152a)과 접촉하는 비트 라인(152b)을 형성하고, 페리 회로 영역에는 제2 게이트 전극(182)을 각각 형성한다. 이 후, 상기 페리 회로 영역에 형성된 제1 층간 절연막(150)을 대부분 제거하여 제2 게이트 구조물을 형성한다.
상기 비트 라인(152b)의 측벽 및 상기 제2 게이트 구조물의 측벽에 각각 절연 스페이서(154, 186)를 각각 형성할 수 있다. 또한, 상기 제2 게이트 구조물의 양 측의 기판에 불순물을 주입하여 플레너 트랜지스터의 소오스/드레인으로 제공되는 제3 및 제4 불순물 영역(192a, 192b)을 형성한다.
설명한 것과 같이, 셀 영역에 비트 라인(152b)을 형성하는 공정에서 페리 회로 영역에는 플레너 트랜지스터의 제2 게이트 구조물을 함께 형성할 수 있다. 그러므로, 상기 비트 라인(152b) 및 제2 게이트 전극(182)은 동일한 물질로 형성될 수 있다.
도 7b를 참조하면, 상기 제1 층간 절연막(150) 및 상기 페리 영역의 기판(100) 상에 제2 층간 절연막(158)이 구비된다. 상기 제2 층간 절연막(158)은 비트 라인(152b) 및 플레너 트랜지스터를 덮는 형상을 갖는다.
셀 영역의 상기 제2 및 제1 층간 절연막(150, 158)의 일부를 이방성으로 식각하여 상기 제2 콘택 형성 영역(132)의 기판(100) 표면을 노출하는 제2 콘택홀을 형성한다. 또한, 페리 영역의 상기 제2 층간 절연막(158)의 일부를 식각하여 상기 제3 및 제4 불순물 영역(192a, 192b)의 기판(100) 표면을 노출하는 제3 콘택홀을 형성한다.
상기 제2 및 제3 콘택홀 내부를 채우는 도전막을 형성한다. 상기 도전막을 평탄화하여 상기 제2 및 제3 콘택홀 내부에 각각 제2 콘택(160) 및 제3 콘택(188)을 형성한다.
상기에서도 설명한 것과 같이, 상기 제2 콘택 형성 영역(132)의 상부면의 면적이 증가되기 때문에, 상기 제2 콘택(160)의 접촉 저항이 감소될 수 있다. 상기 제2 콘택(160)은 스토리지 노드 콘택으로 제공될 수 있다.
도 6을 다시 참조하면, 상기 제2 콘택(160) 상부면에 커패시터를 형성한다. 상기 커패시터는 실린더형 커패시터로 형성할 수도 있고, 스택형 커패시터로 형성할 수도 있다. 또한, 상기 페리 회로 영역의 제2 층간 절연막(158) 상에는 제3 층간 절연막(190)을 형성한다.
상기 공정들을 수행함으로써, 도 6에 도시된 디램 소자를 완성한다.
상술한 본 발명의 예시적인 실시예들에 따른 반도체 소자는 다양한 형태의 반도체 패키지에 실장될 수 있다. 또한 예시적인 실시예들에 따른 반도체 소자 또는 이를 포함하는 반도체 패키지는 컴퓨팅 시스템과 같은 다양한 형태의 시스템들에 적용될 수 있다.
도 8은 예시적인 실시예들에 따른 컴퓨팅 시스템의 개략적인 구성을 나타내는 블록도이다.
도 8을 참조하면, 컴퓨팅 시스템(300)은 시스템 버스에 전기적으로 연결된 마이크로프로세서(CPU)(420), 램(RAM)(430), 사용자 인터페이스(USER INTERFACE)(440), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(MODEM)(450) 및 메모리 시스템(410)을 포함할 수 있다. 메모리 시스템(410)은 메모리 소자(412)와 메모리 컨트롤러(411)를 포함할 수 있다. 메모리 소자(412)는 상술한 예시적인 실시예들에 따른 반도체 소자 또는 디램 소자를 포함할 수 있다. 메모리 컨트롤러(411)는 메모리 소자(412)를 제어할 수 있도록 구성된다. 메모리 소자(412)와 메모리 컨트롤러(411)의 결합에 의해 메모리 시스템(410)은 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있다. 컴퓨팅 시스템(400)이 모바일 장치인 경우, 컴퓨팅 시스템(400)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다. 도시되지 않았지만, 예시적인 실시예들에 따른 컴퓨팅 시스템(400)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수도 있다.
상기 설명한 것과 같이, 본 발명에 의하면 콘택 형성 영역의 상부면 면적이 증가되는 반도체 소자가 제공된다. 상기 반도체 소자는 디램 소자와 같은 메모리 소자에 사용될 수 있다.
100 : 기판 100a : 액티브 영역
108 : 소자 분리용 트렌치 112 : 소자 분리막 패턴
116 : 게이트용 트렌치 120 : 게이트 절연막
122 : 매립 게이트 전극 126 : 매립 게이트 구조물
128a, 128b : 제1 및 제2 불순물 영역
130 : 제1 콘택 형성 영역 132 : 제2 콘택 형성 영역
152a : 제1 콘택 152b: 비트 라인
160 : 제2 콘택 152b: 비트 라인

Claims (10)

  1. 소자 분리막 패턴에 의해 제1 액티브 영역 및 제2 액티브 영역이 구분되고, 상기 제1 및 제2 액티브 영역은 제1 방향을 길이 방향으로 하는 고립된 형상을 가지고, 상기 제1 방향으로 서로 이격되면서 나란하게 배치되는 기판;
    상기 기판의 제1 및 제2 액티브 영역 내에 각각 구비되고, 제2 방향으로 연장되는 제1 트렌치;
    상기 기판의 제1 및 제2 액티브 영역의 사이에 구비되고, 상기 제2 방향으로 연장되고, 저면에 소자 분리막 패턴이 노출되는 제2 트렌치;
    상기 제1 트렌치 내에 구비되는 제1 매립 게이트 구조물;
    상기 제2 트렌치 내에 구비되고, 저면이 상기 소자 분리막 패턴의 상부면과 접촉하는 제2 매립 게이트 구조물;
    상기 제1 매립 게이트 구조물들 양 측의 제1 및 제2 액티브 영역의 기판 표면 아래에 구비되는 불순물 영역을 포함하고,
    상기 제2 매립 게이트 구조물은 상기 제1 및 제2 액티브 영역의 상부 측벽 사이에 구비되고, 상기 제2 매립 게이트 구조물의 제1 폭은 상기 제2 매립 게이트 구조물 아래의 상기 소자 분리막 패턴의 제2 폭보다 넓은 반도체 소자.
  2. 삭제
  3. 제1항에 있어서, 상기 소자 분리막 패턴과 상기 제2 매립 게이트 구조물이 적층된 부위는 측벽 프로파일이 꺽여진 형상을 갖는 반도체 소자.
  4. 제1항에 있어서, 상기 제1 및 제2 액티브 영역에서 상기 제1 방향으로 양 측 가장자리 부위의 상부 측벽은 상기 제2 매립 게이트 구조물의 측벽과 접촉되는 반도체 소자.
  5. 제1항에 있어서, 각각의 상기 제1 및 제2 매립 게이트 구조물은 게이트 절연막, 매립 게이트 전극 및 절연막 패턴을 포함하고, 상기 게이트 절연막은 상기 제1 및 제2 트렌치 내벽 상에 구비되는 반도체 소자.
  6. 제5항에 있어서, 상기 게이트 절연막은 상기 제1 및 제2 액티브 영역에서 상기 제1 방향으로 양 측 가장자리 부위의 상부 측벽과 접촉되는 반도체 소자.
  7. 제1항에 있어서, 상기 제1 및 제2 액티브 영역의 제1 방향으로 양 측 가장자리 부위의 상부 모서리는 직선 형상을 갖는 반도체 소자.
  8. 제1항에 있어서, 제1 액티브 영역 내에는 2개의 제1 매립 게이트 구조물이 구비되고, 상기 제2 액티브 영역 내에는 2개의 제1 매립 게이트 구조물이 구비되는 반도체 소자.
  9. 제8항에 있어서, 2개의 제1 매립 게이트 구조물들 사이의 제1 및 제2 액티브 영역의 상부 표면은 제1 콘택과 접촉되고, 상기 제1 매립 게이트 구조물과 제1 액티브 영역의 양 측 가장자리의 사이의 상부 표면과 상기 제1 매립 게이트 구조물과 상기 제2 액티브 영역의 양 측 가장자리의 사이의 상부 표면은 제2 콘택과 접촉되는 반도체 소자.
  10. 기판 내에 예비 소자 분리막 패턴을 형성하여, 제1 방향을 길이 방향으로 하는 고립된 형상을 갖고 상기 제1 방향으로 나란하게 배치되고, 서로 이격되는 제1 예비 액티브 영역 및 제2 예비 액티브 영역을 형성하는 단계;
    상기 예비 액티브 영역의 기판 및 예비 소자 분리막 패턴 일부를 식각하여, 제1 및 제2 액티브 영역과 소자 분리막 패턴을 형성하고,
    상기 기판의 제1 및 제2 액티브 영역 내에 각각 구비되고 제2 방향으로 연장되는 제1 트렌치와 상기 기판의 상기 제1 및 제2 액티브 영역 사이에 구비되고 상기 제2 방향으로 연장되고 저면에 상기 소자 분리막 패턴이 노출되는 제2 트렌치를 형성하는 단계;
    상기 제1 트렌치 내에 제1 매립 게이트 구조물을 형성하는 단계;
    상기 제2 트렌치 내에 제2 매립 게이트 구조물을 형성하는 단계; 및
    상기 제1 매립 게이트 구조물들 양 측의 제1 및 제2 액티브 영역의 기판 표면 아래에 불순물 영역을 형성하는 단계를 포함하고,
    상기 제2 매립 게이트 구조물은 상기 제1 및 제2 액티브 영역들의 상부 측벽 사이에 구비되고, 상기 제2 매립 게이트 구조물의 제1 폭은 상기 제2 매립 게이트 구조물 아래의 상기 소자 분리막 패턴의 제2 폭보다 넓은 반도체 소자의 제조 방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102270361B1 (ko) * 2014-08-04 2021-06-29 삼성전자주식회사 반도체 소자의 제조 방법
KR102280471B1 (ko) * 2015-07-20 2021-07-22 삼성전자주식회사 액티브 패턴들 형성 방법, 액티브 패턴 어레이, 및 반도체 장치 제조 방법
KR102222542B1 (ko) * 2017-04-12 2021-03-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20190027364A1 (en) * 2017-07-21 2019-01-24 Nanya Technology Corporation Semiconductor structure and method for preparing the same
CN107564861A (zh) * 2017-09-29 2018-01-09 睿力集成电路有限公司 一种晶体管结构、存储单元、存储器阵列及其制备方法
CN107946232B (zh) * 2017-12-01 2023-05-26 长鑫存储技术有限公司 浅沟槽隔离结构阵列、半导体器件结构及制备方法
DE102018101393A1 (de) * 2018-01-23 2019-07-25 Osram Opto Semiconductors Gmbh Optoelektronischer halbleiterchip und verfahren zur herstellung eines optoelektronischen halbleiterchips
KR102697920B1 (ko) * 2018-11-26 2024-08-22 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US10957576B2 (en) 2019-03-22 2021-03-23 Winbond Electronics Corp. Dynamic random access memory and method of fabricating the same
TWI702711B (zh) * 2019-07-04 2020-08-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造方法
KR102702992B1 (ko) * 2019-10-04 2024-09-04 삼성전자주식회사 집적회로 장치 및 그 제조 방법
KR102685055B1 (ko) * 2019-10-24 2024-07-12 삼성전자주식회사 반도체 장치
US11430793B2 (en) * 2020-06-11 2022-08-30 Micron Technology, Inc. Microelectronic devices including passing word line structures, and related electronic systems and methods
US11056175B1 (en) * 2020-07-28 2021-07-06 Winbond Electronics Corp. Semiconductor device and manufacturing method thereof
KR102832732B1 (ko) 2021-02-16 2025-07-10 삼성전자주식회사 반도체 장치
CN114093820B (zh) * 2021-11-01 2025-01-14 长鑫存储技术有限公司 一种有源区结构的制备方法、半导体结构和半导体存储器
US12394714B2 (en) 2022-04-18 2025-08-19 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor device including dielectric insert structure directly under buried word line and method for forming the same
US12538468B2 (en) * 2022-05-26 2026-01-27 Nanya Technology Corporation Method of fabricating semiconductor device with programmble feature

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100699915B1 (ko) 2006-03-13 2007-03-28 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR100724074B1 (ko) 2006-05-22 2007-06-04 삼성전자주식회사 핀 전계 효과 트랜지스터 및 이의 형성 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100366622B1 (ko) 2000-06-30 2003-01-09 삼성전자 주식회사 반도체 소자의 도전성 콘택을 형성하는 방법
KR100706233B1 (ko) 2004-10-08 2007-04-11 삼성전자주식회사 반도체 기억 소자 및 그 제조방법
KR100780618B1 (ko) 2006-06-30 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100876778B1 (ko) 2006-07-28 2009-01-07 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR100798774B1 (ko) 2006-09-29 2008-01-29 주식회사 하이닉스반도체 반도체소자의 리세스게이트 제조 방법
KR101529867B1 (ko) * 2008-10-27 2015-06-18 삼성전자주식회사 자기정열 이중 패터닝 기술을 이용한 매립형 게이트 전극 및 소자 분리막을 갖는 반도체 및 그 반도체 제조 방법
KR101517390B1 (ko) * 2008-11-03 2015-05-04 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
KR100997796B1 (ko) 2008-12-16 2010-12-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101068574B1 (ko) 2009-02-19 2011-09-30 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 및 그 제조 방법
KR101006530B1 (ko) 2009-02-24 2011-01-07 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
JP2011054629A (ja) 2009-08-31 2011-03-17 Elpida Memory Inc 半導体装置及びその製造方法
KR20110076507A (ko) 2009-12-29 2011-07-06 주식회사 하이닉스반도체 반도체 소자의 매립 게이트 전극 형성방법
KR101068302B1 (ko) * 2010-07-06 2011-09-28 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법
KR101129922B1 (ko) * 2010-07-15 2012-03-23 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
KR20120007708A (ko) * 2010-07-15 2012-01-25 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
KR20120016898A (ko) 2010-08-17 2012-02-27 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법
JP2012174866A (ja) * 2011-02-21 2012-09-10 Elpida Memory Inc 半導体装置およびその製造方法
KR20130089120A (ko) * 2012-02-01 2013-08-09 에스케이하이닉스 주식회사 미세 패턴들을 포함하는 반도체 소자 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100699915B1 (ko) 2006-03-13 2007-03-28 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR100724074B1 (ko) 2006-05-22 2007-06-04 삼성전자주식회사 핀 전계 효과 트랜지스터 및 이의 형성 방법

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