KR102002002B1 - 가고정형 접착소재를 이용한 전사 회로기판의 제조 방법 - Google Patents

Abstract

본 발명에 따른 전사 회로기판은 가고정형 접착소재에 전도성 페이스트 또는 전도성 잉크로 도전 패턴층을 형성하고, 도전 패턴 위에 전자소자를 가고정한 후, 도전 패턴과 전자소자가 매립된 연성기판 또는 경성기판을 성형하고 가고정형 접착소재로부터 분리한 후 외부 보호층을 적층함으로써 절연층의 개수가 줄어 다층 전사 회로기판의 두께가 감소되고, 연성 회로기판의 경우에는 굴곡성이 향상되는 것이 특징이다.
또한, 전자소자와 배선 패턴의 거리가 축소됨으로써 기판의 RLC 특성이 개선되는 효과가 있다. 또한, 전도성 페이스트 또는 전도성 잉크를 직접 프린팅하여 적층함으로써 접합부의 신뢰성이 향상되고, 다층 기판에서 층간 정렬 상태를 높은 수준으로 유지할 수 있고, 비아홀과 관련된 추가 공정이 필요 없어 공정이 간소화되는 특징이 있다.

Description

가고정형 접착소재를 이용한 전사 회로기판의 제조 방법{Manufacturing Method of Transfer Printed Circuit Board Using Temporary Bonding and De-bonding Adhesives}

본 발명은 회로 패턴을 사전에 인쇄 방식으로 형성하고 기판에 전사하여 제작을 완료하는 전사(轉寫) 회로기판의 제조 방법에 관한 것이다.

이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.

이동 전화들, 소형 이동 단말들, 디지털 카메라들 등의 전자 장치들의 크기 감소 및 성능 향상을 위해 이들 전자 장치에 사용되는 경성 회로기판 또는 연성 회로기판은 더 높은 배선 밀도 및 두께 감소에 대한 요구가 증가하고 있다.

연성 인쇄 회로기판은 다양한 전자 장치들에서 이용될 수 있는 얇은 절곡 가능한 회로기판들이다. 연성 회로기판이 얇을수록 굴곡성이 좋아지며 고밀도의 3차원 실장 설계가 용이해진다.

특히, 웨이퍼 상태의 패키징 되지 않은 칩(chip) 전자소자를 연성 회로기판에 매립하여 시스템의 고밀도화 및 소형화를 구현하려는 경향도 증가 추세이다. 종래는 내층 코어 기판을 패터닝한 후, 코어 기판에 칩을 접착한다. 그 위에 절연층 및 동박층을 접합하고 각 패턴층의 전기 접속을 위한 비아홀 및 패턴층의 배선 패턴을 형성하여 다층 연성 회로기판이 제조된다. 이 경우 칩의 두께로 인해 상위층의 평면도가 저하되고, 열압착 방식을 이용하는 동박층 접합 과정은 칩에도 열이 가해지므로 칩 손상의 가능성이 높아지는 단점이 있다.

본 발명은 임시 베이스기판 상에 가고정형 접착소재 층을 부착하고, 가고정형 접착소재 층에 직접 전도성 페이스트 혹은 전도성 잉크로 도전 패턴층을 프린팅하고, 그 위에 전자소자를 가고정하고, 이를 수지로 몰딩한 후에, 가고정형 접착소재 층으로부터 분리하는 전사 방식의 회로기판 제조 방법을 개시한다. 미리 형성된 전자소자와 도전 패턴층을 연성기판 또는 경성기판에 전사하는 방식으로 회로기판이 제작됨에 따라 전자소자를 납땜할 필요가 없어지고, 층간 정렬 상태를 높은 수준으로 유지하며 제조할 수 있고, 제조 공정이 축소되며, 특히 연성 회로기판의 경우에는 굴곡성이 향상되는 등 경박 단소화된 회로기판의 생산성 및 품질을 높이는 제조 공정을 제공하는데 주된 목적이 있다.

상기와 같은 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 전사 회로기판은, 적어도 하나의 전극패드를 포함하는 적어도 하나의 전자소자; 외부 보호층; 외부 보호층 상에 적층되는 제1도전 패턴층; 적어도 하나의 전극패드를 포함하고 적어도 하나의 전극패드는 제1도전 패턴층과 전기적으로 연결되는 적어도 하나의 전자소자; 및 제1도전 패턴층 및 전자소자의 적어도 일부를 매립하는 회로기판;을 포함하여 단층 전사(轉寫) 회로기판을 형성하고, 외부 보호층과 제1도전 패턴층 사이에 차례로 적층되는 적어도 한 세트의 도전 패턴층; 및 상층과 하층을 전기적으로 연결하기 위한 하나 이상의 비아홀을 포함하는 절연층;을 포함하여 다층 전사 회로기판을 형성하되, 회로기판의 하면이 제1도전 패턴층의 하면과 동일한 평면에 포함되는 것을 특징으로 한다.

또한, 비아홀 내에 배치되며 제1도전 패턴층 및 도전 패턴층을 연결하는 도전성 브릿지를 포함하는 것을 특징으로 한다.

또한, 회로기판은 폴리이미드 수지로 이루어지는 연성기판이되, 연성기판은 폴리이미드 전구체(precursor)인 PAA(polyacrylic acid)로부터 몰딩으로 성형되는 것을 특징으로 한다.

또한, 연성기판은 PDMS(polydimethylsiloxane) 수지로 이루어지는 것을 특징으로 한다.

또한, 제1절연층은 폴리이미드, 폴리에스테르, 폴리에틸렌, 폴리프로필렌, 폴리염화비닐, 폴리스티렌 수지 및 PDMS 수지 중 어느 하나의 수지로 이루어지는 것을 특징으로 한다.

또한, 본 발명의 일 실시예에 따른 다층 전사 회로기판의 제조 방법은, 베이스기판의 일면 상에 배치된 가고정형 접착소재 상에 도전 패턴층을 적층하는 단계; 도전 패턴층 상에 적어도 하나의 비아홀을 포함하는 절연층을 적층하는 단계; 비아홀을 전도성 물질로 충전하는 단계; 절연층 및 비아홀에 충전된 전도성 물질 상에 제1도전 패턴층을 적층하는 단계; 제1도전 패턴층 상에 제1도전 패턴층과 전기적으로 연결되는 전극 패드를 포함하는 전자소자를 실장하는 단계; 제1 도전 패턴층 및 적어도 일부의 전자소자를 수지 전구체로 매립하는 단계; 수지 전구체를 경화시켜 회로기판을 성형하는 단계; 가고정형 접착 소재 상에 적층된 부분을 가고정형 접착 소재로부터 분리하는 단계; 및 도전 패턴층의 하면에 외부 보호층을 적층하는 단계;를 포함하는 것을 특징으로 한다.

또한, 가고정형 접착소재는 열을 가하면 점착력이 감소하는 가열 분리 방식의 소재인 것을 특징으로 한다.

또한, 가고정형 접착소재는 UV(ultraviolet light)를 조사하면 소재가 경화되어 접착력이 감소하는 UV 조사 분리 방식의 소재인 것을 특징으로 한다.

또한, 도전 패턴층 및 제1도전 패턴층을 적층하는 단계; 및 비아홀을 전도성 물질로 충전하는 단계;는 전도성 잉크를 이용하여 잉크젯 프린팅, 스크린 프린팅 및 그라비아 프린팅 중 어느 하나의 프린팅 방식으로 적층되는 방법을 포함하는 것을 특징으로 한다.

또한, 도전 패턴층 및 제1도전 패턴층을 적층하는 단계; 및 비아홀을 전도성 물질로 충전하는 단계;는 전도성 페이스트를 이용하여 직접 프린팅 방식으로 적층되는 방법을 포함하는 것을 특징으로 한다.

또한, 회로기판을 성형하는 단계는, 화학적 이미드화 방법 또는 이소시아네이트법 중 어느 하나의 방법으로 폴리이미드 전구체를 이미드화하여 폴리이미드를 성형하는 단계를 포함하는 것을 특징으로 한다.

본 발명은 최종적으로는 분리되는 임시층 상에 직접 도전 패턴층을 형성하고 그 위에 전자소자를 부착함으로써 납땜이 필요하지 않고, 절연층의 개수가 줄어 연성 회로기판의 굴곡성이 향상되는 효과가 있다. 또한, 전자소자와 도전 패턴의 거리가 단축됨으로써 기판의 RLC특성이 개선되는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 단층 연성 회로기판의 구조를 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 2층 연성 회로기판의 구조를 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 가고정형 접착소재층이 적층된 베이스기판의 사시도이다.
도 4는 본 발명의 일 실시예에 따른 베이스기판의 가고정형 접착소재층에 도전 패턴을 적층하는 단계를 나타내는 사시도이다.
도 5는 본 발명의 일 실시예에 따른 도전 패턴 상에 전자소자를 실장하는 단계를 나타내는 사시도이다.
도 6은 본 발명의 일 실시예에 따른 전자소자가 실장된 가고정형 접착소재층 위에 연성기판을 몰딩하는 단계를 나타내는 사시도이다.
도 7은 본 발명의 일 실시예에 따른 베이스기판, 가고정형 접착소재층 및 연성기판을 나타내는 사시도이다.
도 8은 본 발명의 일 실시예에 따른 연성 회로기판이 가고정형 접착소재층으로부터 분리된 상태를 나타내는 사시도이다.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 '포함', '구비'한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 '…부', '모듈' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.

또한, 본 발명은 연성 회로기판을 기준으로 기술하지만 연성기판과 경성기판은 사용되는 수지의 종류만 다를 뿐 공정은 동일하게 적용되므로 경성 회로기판도 본 발명의 범위에 포함되는 것으로 보아야 한다.

도 1은 본 발명의 일 실시예에 따른 단층 연성 회로기판의 구조를 나타내는 단면도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 가고정형 접착소재(TBDB: temporary bonding and de-bonding, 20, 이하 TBDB라 한다)를 이용한 단층 연성 회로기판은 연성기판(flexible substrate, 40), 전자소자(IC chip, 30), 제1도전 패턴층(50) 및 외부 보호층을 포함한다.

도 2는 본 발명의 일 실시예에 따른 2층 연성 회로기판의 구조를 나타내는 단면도이다.

도 2를 참조하면, 본 발명의 일 실시예에 따른 2층 연성 회로기판의 경우에는 연성기판(40), 전자소자(30), 제1도전 패턴층(50), 제1절연층(60), 비아홀(via hole, 62), 제2도전 패턴층(70) 및 외부 보호층(80)을 포함한다.

본 발명의 일 실시예에 따른 연성 회로기판은 TBDB(20)가 일면에 부착된 베이스기판(10)의 TBDB층(20) 위에 적층되어 형성되고, TBDB층(20)으로부터 분리된 후 외부 보호층(80)을 적층함으로써 제작이 완료된다.

전자소자(30)는 바닥 면에 전극패드(32)가 형성된 웨이퍼 형태의 칩(chip) 전자소자, SMD(surface mount device) 소자, BGA(ball gate array) 소자 등 액티브 소자 및 저항, 인덕터, 커패시터 등 패시브 소자를 포함할 수 있다.

베이스기판(10)은 폴리머 수지 또는 유리일 수 있으며, 온도에 의한 변형이 적고 편평도 및 평행도가 확보되고 제조 공정 중에 휘어짐이 없는 소재라면 어떠한 소재라도 무방하다. 제조 과정 중에 베이스기판(10)은 일면에 가열 또는 UV 조사에 의해 점착력이 감소하는 TBDB(20)층을 포함한다.

제1절연층(60)은 폴리이미드 수지로 이루어질 수 있으나 이에 한정하는 것은 아니며, PDMS 등 일반적으로 인쇄회로기판에서 절연층 소재로 사용되는 폴리머 소재이면 어느 것이나 무방하다. 제1절연층(60)은 제1도전 패턴층(50)과 제2도전 패턴층(70)을 전기적으로 연결하는 비아홀(62)이 사전에 레이저 가공 등으로 형성된 시트 형태일 수 있으며, 제1절연층(60)의 일면에는 제1도전 패턴층(50)에 접착되기 위한 접착층이 포함될 수 있다.

비아홀(62)은 제2도전 패턴층(70)을 적층하는 과정에서 전도성 페이스트 또는 전도성 잉크로 채워져 형성된 도전성 브릿지(72)에 의해 제1도전 패턴층(50)과 제2도전 패턴층(70)이 비아홀(62)에서 전기적으로 연결될 수 있다.

최종 도전 패턴층(일 실시예에서는 제1도전 패턴층(50)) 상에는 전자소자(30)가 전도성 페이스트 또는 전도성 잉크에 의해 가고정되며 실장된다. 연성기판(40)은 최종 도전 패턴층과 전자소자(30)를 감싸며 몰딩 후 경화시켜 형성된다.

연성기판(40)의 몰딩 성형이 마무리되면 TBDB층(20)으로부터 분리하고 제1도전 패턴층(50) 상에 외부 보호층(80)을 적층함으로써 연성 회로기판이 완성된다. 외부 보호층(80)은 예컨대 실리콘 엘라스토머(silicone elastomer) 소재로 이루어질 수 있다.

도전 패턴층이 단층인 경우를 기준으로 본 발명의 일 실시예에 따른 연성 회로기판의 제조 과정을 요약하면 다음과 같다.

(1) 공정 중에 상위 기판 요소들을 지지하는 베이스기판(10) 상에 TBDB층(20)을 부착한다.

(2) TBDB층(20) 상에 제1도전 패턴층(50)을 형성한다. 제1도전 패턴층(50)은 전도성 페이스트 또는 전도성 잉크를 사용한 프린팅 방식을 사용한다.

(3) 제1도전 패턴층(50) 상에 전자소자(30)를 실장한다. 이때, 제1도전 패턴층(50)은 건조된 상태이며, 전자소자(30)의 전극패드(32)가 전기적으로 연결되는 부분은 전도성 페이스트 또는 전도성 잉크가 추가로 도포되어 전극패드(32)를 가고정하는데 기여할 수 있다.

(4) 전자소자(30)가 실장된 기판에 몰드틀(미도시)을 설치하고 연성기판 소재를 채우고 경화시켜 연성기판(40)을 형성한다. 연성 회로기판이 아니라 경성 회로기판을 형성하는 경우에는 경성기판용 소재를 채우고 경화시켜 경성기판(40')을 형성하거나, 접착층을 형성한 위에 경성기판을 부착할 수 있다.

(5) 연성기판(40)의 경화가 끝나는 시점에서 TBDB층(20)의 점착력이 감소되는 온도로 가열하여 TBDB층(20)을 분리한다. UV 조사 분리 방식의 TBDB를 사용하는 경우 베이스기판(10)을 투과하여 UV를 조사함으로써 TBDB층(20)을 분리할 수 있다.

(6) 분리되어 노출된 제1도전 패턴층(50)에 최종적으로 외부 보호층(80)을 형성하여 연성 회로기판을 완성한다.

도 1은 단층 연성 회로기판을 개시한 것이고, 도 2는 2층 연성 회로기판을 개시한 것으로서, 추가 도전 패턴층을 형성할 경우 도전 패턴층 및 절연층을 반복하여 적층할 수 있다. 최종 도전 패턴층 상에는 전자소자(30)가 전도성 페이스트 또는 전도성 잉크에 의해 가고정되며 실장된다. 연성기판(40)은 최종 도전 패턴층과 전자소자(30)를 감싸며 연성기판 소재로 몰딩에 의해 형성된다. 경화가 완료된 연성기판(40)을 TBDB층(20)으로부터 분리하고 분리면에 외부 보호층(80)을 적층함으로써 연성 회로기판이 완성된다.

도전 패턴층이 다층인 경우에는 제2도전 패턴층(70) 형성 후 비아홀(62) 영역이 사전에 형성된 접합 시트 형태의 제1절연층(60)을 접합하고, 제1절연층(60) 상에 제1도전 패턴층(50)을 형성하며, 이때 비아홀(62) 영역은 도전성 페이스트 또는 전도성 잉크로 채워서 제2도전 패턴층(70)의 패턴과 제1도전 패턴층(50)의 패턴을 전기적으로 연결한다. 본 발명의 일 실시예를 기술함에 있어서 편의상 제1, 제2라고 지칭할 때 숫자가 낮은 경우가 전자소자(30)에 가깝게 배치되는 것으로 정의한다.

본 발명의 일 실시예에 따른 연성 회로기판의 제조 방식은 TBDB(20)를 이용하는 방식으로, 최종 패턴층과 전자소자(30) 사이에 절연층이 생략되어 굴곡성이 개선되는 것이 특징이다. 또한, 전도성 페이스트 또는 전도성 잉크에 의해 도전 패턴이 형성되고 전자소자(30)와 전기적인 연결이 이루어져 납땜 공정이 필요하지 않다. 또한, 외부 보호층(80)을 형성하기 전까지 베이스기판(10)이 고정된 상태이므로 층간 정렬 상태를 높은 수준으로 유지할 수 있고, 제조 시간이 단축되는 장점이 있다.

도 3은 본 발명의 일 실시예에 따른 가고정형 접착소재층이 적층된 베이스기판의 사시도이다.

도 3을 참조하면, 베이스기판(10)은 일면에 TBDB(20)가 부착되고, TBDB(20)가 위로 오도록 배치된다.

TBDB(20)는 직접 분리, 가열 분리 및 UV 조사 분리 방식 중 어느 하나의 방법으로 분리할 수 있다. 가열 분리 방식의 TBDB(20)가 사용되는 경우, 베이스기판(10)은 온도 변화에 따른 치수정밀도가 높은 소재가 바람직하다. UV 조사 분리 방식의 TBDB(20)가 사용되는 경우, 베이스기판(10)은 UV투과가 가능한 소재로 이루어지는 것이 바람직하다.

직접 분리 방식은 점착력이 100 g/25mm 이하로 낮은 아크릴 계열 점착제를 이용한다. 도전 패턴이 단순하고 전자소자(30)의 개수가 적은 소형의 연성 회로기판의 경우 이용될 수 있다. 점착층 분리 시 부가적으로 열을 가함으로써 분리를 용이하게 할 수도 있다.

가열 분리 방식은 점착성을 부여하기 위한 점착제 및 열박리성을 부여하기 위한 열팽창성 미소구를 함유한 열박리성 점착층을 이용한다. 열박리성 점착층은 15~40 ㎛의 두께가 바람직하며 기판 박리를 위해 가열을 하면 열팽창성 미소구가 팽창됨으로써 피착제와의 접촉 면적이 감소하여 피착제가 박리된다. 예컨대, 기판을 핫 플레이트 상에서 100 ℃ 온도에서 1분 혹은 180 ℃ 온도에서 약 0.2초 가열하면 점착력이 급속히 감소하며 연성기판(40) 및 제1도전 패턴층(50)이 TBDB(20)로부터 박리된다.

UV 조사 분리 방식은 UV에 의해 경화되는 점착소재를 이용한 것으로서, 경화 전에는 높은 점착력을 가지지만 UV가 조사되면 소재가 경화되면서 예컨대 300 g/25mm에서 20 g/25mm로 점착력이 10% 미만으로 감소하는 성질을 이용한다. 베이스기판(10) 측에서 UV를 조사함으로써 연성기판(40) 및 제1도전 패턴층(50)이 TBDB(20)로부터 박리된다.

도 4는 본 발명의 일 실시예에 따른 베이스기판의 가고정형 접착소재층에 도전 패턴을 적층하는 단계를 나타내는 사시도이다.

도 4를 참조하면, TBDB층(20) 상에 제1도전 패턴층(50)이 형성된다. 제1도전 패턴층(50)의 전극 배선 패턴은 전도성 페이스트를 이용한 직접 프린팅, 전도성 잉크를 사용한 잉크젯 프린팅, 스크린 프린팅 및 그라비아 프린팅 중의 하나의 방식에 의해 형성될 수 있다.

패턴층을 형성함에 있어 전도성 페이스트 또는 전도성 잉크를 사용함으로써 복잡한 반도체 식각 공정에 비해 공정이 단순하고 다양한 패턴을 빠르게 형성할 수 있는 장점이 있으며, 다품종 소량 생산에 유리하다. 또한, 다층 연성 기판의 경우, 상위 도전 패턴층을 프린팅하는 과정에서 하위 도전 패턴층과 연결되는 비아홀(62)을 전도성 페이스트 또는 전도성 잉크로 채워지도록 프린팅 할 수 있어 공정을 간소화할 수 있다. 비아홀(62)에 채워진 전도성 페이스트 또는 전도성 잉크는 상위 도전 패턴층과 하위 도전 패턴층을 전기적으로 연결하는 도전성 브릿지(72)로 정의될 수 있다.

반면, 반도체 식각 및 금속 스퍼터링에 의해 도전 패턴층을 적층하는 경우에는 패턴의 두께를 국부적으로 두껍게 할 수가 없다. 이 때문에 비아홀(62)은 별도의 공정을 통해 인접한 도전 패턴층이 전기적인 연결이 되도록 하여야 한다. 또한, 비아홀(62)의 계단층 상단 모서리는 비아홀(62) 구간을 패터닝하는 경우 단선될 확률이 높은 영역이다. 비아홀(62)을 무전해 도금 후 전해 도금하고, 전도체로 비아홀(62)을 사전에 채우는 별도의 공정이 요구된다.

본 발명의 일 실시예에 따르면, 비아홀(62)은 상위 도전 패턴층이 프린팅될 때 동시에 매립되어 하위 도전 패턴층과 전기적으로 연결된다.

도 5는 본 발명의 일 실시예에 따른 도전 패턴 상에 전자소자를 실장하는 단계를 나타내는 사시도이다.

전자소자(30)는 예컨대 칩 마운터(chip mounter) 등의 장비(미도시)를 이용하여 제1도전 패턴층(50) 상에 가고정될 수 있다. 전자소자(30)가 가고정되기 전 제1도전 패턴층(50)은 기본 건조 상태로 준비된다. 일 실시예에서는 예컨대 한시간 정도 건조되나 통상의 기술자라면 다양한 수단으로 건조 시간을 단축할 수 있음은 자명할 것이다. 제1도전 패턴층(50)은 완전 건조 상태가 아닌 상태로 준비될 수 있으며, 전자소자(30)를 배치하면 자연스럽게 가고정되는 상태가 유지될 수 있다. 또 다른 실시예에서는 전자소자(30)를 실장하기 전에 전극패드(32)가 접촉하여 가고정되는 부분에 전도성 페이스트 또는 전도성 잉크를 추가로 도포함으로써 가고정 상태를 더 확실하게 보장할 수 있다.

도 6은 본 발명의 일 실시예에 따른 전자소자가 실장된 가고정형 접착소재층 위에 연성기판을 몰딩하는 단계를 나타내는 사시도이다.

도 6에서 베이스기판의 측면을 둘러싸며 연성기판(40) 성형 영역을 형성하는 몰딩틀은 편의상 생략한다.

도 6을 참조하면, 전자소자(30)의 전극패드(32)는 바닥면이 제1도전 패턴층(50)에 밀착되어 가고정된 상태이다. 몰드틀의 높이는 전자소자(30)의 최대 높이 보다 높을 수 있다. TBDB층(20) 위에 성형되는 연성기판(40)의 소재는 폴리이미드, PDMS 및 실리콘 엘라스토머 중 어느 하나일 수 있으나, 굴곡성, 절연성 및 열전도성 등 연성 회로기판의 소재로서 이용 가능한 소재라면 다른 소재도 사용 가능하다.

도 7은 본 발명의 일 실시예에 따른 베이스기판, 가고정형 접착소재층 및 연성기판을 나타내는 사시도이다.

일 실시예에서는 연성 회로기판 소재로 대표적인 폴리이미드 소재로 연성기판(40)을 형성한다. 폴리이미드는 안정적인 미세회로 형성을 위한 접착력, 치수안정성이 높고, 에칭 및 세정 공정에 필요한 산, 알칼리에 대한 내화학성이 우수하다. 특히 450 ℃ 이상의 고온에서 열분해가 시작되며, 용융점이 존재하지 않는 내열성이 우수한 소재이다. 폴리이미드는 전구체(precursor)인 PAA(polyacrylic acid)를 이미드화(imidization)하여 얻어진다.

대표적인 이미드화법으로 화학적, 열적 방법 및 이소시아네이트(Isocynate)법이 있다. 화학적 이미드화법은 Acetic anhydride/pyridine 등의 탈수 촉매를 이용하여 화학적으로 이미드화 반응을 얻는 방법으로 100 ℃ 이하의 온도에서 폴리이미드를 얻는다. 열적 이미드화 방법은 PAA용액을 150~200 ℃로 가열하여 열적으로 이미드화하는 방법으로 공정이 간단하지만 본 발명에 따른 일 실시예에서 가열 분리 방식의 TBDB를 사용하는 경우에 적용하기에는 공정 온도가 높다는 단점이 있다. 이소시아네이트법은 PAA 제조단계에서 diamine 대신 diiocynate를 단량체로 사용하며, 단량체 혼합물을 120 ℃ 이상의 온도로 가열하면 CO₂ 가스가 발생하면서 폴리이미드를 얻는 방법이다.

한편, 폴리이미드를 성형하기 위해 열적 이미드화법을 사용하면 PAA 가열 온도가 높아 TBDB층(20)의 전자소자(30) 고정이 문제가 될 수 있다. 또한, UV 조사 분리형 점착제도 150 ℃ 이상에서는 점착력이 감소하기 때문에 같은 문제가 발생할 수 있다. 따라서, 폴리이미드의 몰딩 과정에서 열적 이미드화법은 부적합하다.

따라서, TBDB층(20)의 특성을 고려하면, 폴리이미드의 이미드화법은 화학적 이미드화법 또는 이소시아네이트법 중 하나인 것이 바람직하다. 두 공정 모두 이미드화 과정에서 탈수 혹은 CO₂ 가스 등이 방출될 수 있는 개방된 표면의 확보가 필요하므로 상부가 개방된 형태의 몰드틀을 사용하는 것이 바람직하다.

또한, 라이네이팅 혹은 성형되는 연성기판(40)과 제1도전 패턴층(50) 및 전자소자(30)의 접착력을 높이고, 전자소자(30)와 TBDB층(20) 사이의 틈새 기포 등에 의한 비몰딩 영역의 발생을 방지하기 위해 폴리이미드 성형 과정은 진공탈포 공정을 포함하여 이루어지는 것이 바람직하다.

한편, 연성 회로기판 소재로 PDMS를 사용하는 경우에는 TBDB(20)의 박리 온도보다 상당히 낮은 온도에서 연성기판(40)을 경화시킬 수 있다.

본 발명의 일 실시예에 따른 연성 회로기판은 도전 패턴층을 먼저 프린팅 한 후에 그 위에 연성기판(40)을 몰딩에 의해 적층하기 때문에 연성기판(40)을 먼저 형성하고 그 위에 도전 패턴층을 프린팅하는 경우보다 도전 패턴층과 연성기판(40)의 접착력이 높고, 잦은 접힘과 펴짐이 반복되는 환경에서도 높은 신뢰성을 제공할 수 있다.

연성기판(40)은 비전도 소재이며 열전도도가 우수한 AlO₂ 또는 SiO₂ 등의 미세 분말 형태의 입자가 추가로 함침될 수 있으며, 이를 통해 전자소자(30)의 발열을 효과적으로 연성 회로기판 외부로 발산시키도록 구성될 수 있다.

도 8은 본 발명의 일 실시예에 따른 연성 회로기판이 가고정형 접착소재층으로부터 분리된 상태를 나타내는 사시도이다.

본 발명의 일 실시예에 따른 폴리이미드 소재의 연성기판(40) 몰딩의 경화가 완료된 후에는 몰딩틀을 탈거한다. 그 다음 본 발명의 일 실시예에 따른 TBDB층(20)의 가열 분리 방식에 의하면, 베이스기판(10)을 핫 플레이트 상에서 100 ℃ 온도에서 1분 혹은 180 ℃ 온도에서 약 0.2초 가열함으로써 TBDB층(20)과 성형된 연성기판(40)이 분리된다. 화학적 이미드화법은 100 ℃ 이하의 온도에서 공정이 마무리되며, 가열 분리 방식의 TBDB층(20)의 분리 온도보다 낮은 상태에서 연성기판(40)이 경화된다. 경화가 완료된 후 연성기판(40)의 열이 남아 있는 상태에서 온도를 추가 상승시킬 수 있어 제조 비용 및 제조 시간이 단축되는 장점이 있다. UV 조사 분리 방식의 TBDB(20)를 이용하는 경우라면 베이스기판(10) 측에서 UV를 조사하여 TBDB(20)층을 경화시킴으로써 점착력을 낮춰 TBDB(20)층으로부터 성형된 연성기판(40)이 분리된다.

다층의 도전 패턴층의 경우에는 전자소자(30)를 실장하기 전 단계에서 절연층 및 추가 도전 패턴층을 적층한 후에 전자소자(30)를 실장한다. 제1도전 패턴층(50)은 제1절연층(60)에 의해 절연된다. 제1절연층(60)은 폴리이미드, 폴리에스테르, 폴리에틸렌, 폴리프로필렌, 폴리염화비닐, 폴리스티렌 수지 및 PDMS (polydimethylsiloxane) 소재 중 어느 하나의 소재로 이루어질 수 있고, 제2도전 패턴층(70) 상에 적층된다. 제1절연층(60)은 접합 시트 형태일 수 있고, 제1도전 패턴층(50)과 제2도전 패턴층(70)의 층간 회로 패턴을 전기적 연결하기 위한 비아홀(62) 영역이 사전에 예컨대 레이저 패터닝으로 형성된 것일 수 있다. 접합 시트의 접합은 열압착 방식으로 이루어질 수 있다.

본 발명에 따른 일 실시예에서는 단층 및 2층 연성 회로기판의 경우에 관하여만 서술하고 있으나, 이에 한정하는 것은 아니며, 3층 이상이 적층된 연성 회로기판의 경우도 본 발명의 범위에 포함될 수 있다. 2층 이상의 다층 연성 기판은 전자소자(30)를 실장하기 전에 중간 절연층과 중간 패턴층을 반복하여 적층하여 제작할 수 있다.

도 1을 다시 참조하면, 본 발명의 일 실시예에 따른 연성 회로기판은 최종적으로 외부 보호층(80)을 형성하여 완성한다. 외부 보호층(80)은 폴리이미드, 폴리에스테르, 폴리에틸렌, 폴리프로필렌, 폴리염화비닐, 폴리스티렌 수지 및 PDMS (polydimethylsiloxane) 소재 중 어느 하나의 소재로 이루어질 수 있다.

또한, 연성 회로기판의 외부와의 전기적 접속을 위하여 도전 패턴층의 일부에는 이방성 도전막(ACF: anisotropic conductive film, 미도시)이 접착될 수 있다.

본 발명의 일 실시예에 따르면, 도전 패턴층 적층 방식은 전도성 페이스트 또는 전도성 잉크를 사용한 프링팅 방식만 기술하였고, 절연층은 사전에 비아홀(62) 영역이 형성된 시트의 접합 방식을 개시하였다. 그러나, 본 발명의 일 실시예에 따른 가고정형 접착제를 이용한 연성 회로기판의 제작 방식은 도전 패턴층과 절연층의 형성 방식에 있어서, 통상의 반도체 식각 공정 및 레이저 가공에 의한 비아홀(62) 형성 방식도 포함할 수 있음은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에게는 자명할 것이다.

이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (11)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 삭제
6. 베이스기판의 일면 상에 배치된 가고정형 접착소재 상에 도전 패턴층을 적층하는 단계;
   상기 도전 패턴층 상에 적어도 하나의 사전 형성된 비아홀을 포함하는 절연층을 적층하는 단계;
   상기 비아홀을 전도성 물질로 충전하는 단계;
   상기 절연층 및 상기 비아홀에 충전된 상기 전도성 물질 상에 제1도전 패턴층을 적층하는 단계;
   상기 제1도전 패턴층 상에 상기 제1도전 패턴층과 전기적으로 연결되는 전극 패드를 포함하는 전자소자를 실장하는 단계;
   상기 제1 도전 패턴층 및 적어도 일부의 상기 전자소자를 수지 전구체로 매립하는 단계;
   상기 수지 전구체를 경화시켜 회로기판을 성형하는 단계;
   상기 가고정형 접착 소재 상에 적층된 부분을 상기 가고정형 접착 소재로부터 분리하는 단계; 및
   상기 도전 패턴층의 하면에 외부 보호층을 적층하는 단계;
   를 포함하는 것을 특징으로 하는 전사 회로기판의 제조 방법.
7. 제 6항에 있어서,
   상기 가고정형 접착소재는 열을 가하면 점착력이 감소하는 가열 분리 방식의 소재인 것을 특징으로 하는 전사 회로기판의 제조 방법.
8. 제 6항에 있어서,
   상기 가고정형 접착소재는 UV(ultraviolet light)를 조사하면 소재가 경화되어 접착력이 감소하는 UV 조사 분리 방식의 소재인 것을 특징으로 하는 전사회로기판의 제조 방법.
9. 제 6항에 있어서,
   상기 도전 패턴층 및 상기 제1도전 패턴층을 적층하는 단계; 및 상기 비아홀을 전도성 물질로 충전하는 단계;는
   전도성 잉크를 이용하여 잉크젯 프린팅, 스크린 프린팅 및 그라비아 프린팅 중 어느 하나의 프린팅 방식으로 적층되는 방법을 포함하는 것을 특징으로 하는 전사 회로기판의 제조 방법.
10. 제 6항에 있어서,
    상기 도전 패턴층 및 상기 제1도전 패턴층을 적층하는 단계; 및 상기 비아홀을 전도성 물질로 충전하는 단계;는
    전도성 페이스트를 이용하여 직접 프린팅 방식으로 적층되는 방법을 포함하는 것을 특징으로 하는 전사 회로기판의 제조 방법.
11. 제 6항에 있어서,
    상기 회로기판을 성형하는 단계는,
    화학적 이미드화 방법 또는 이소시아네이트법 중 어느 하나의 방법으로 폴리이미드 전구체를 이미드화하여 폴리이미드를 성형하는 단계를 포함하는 것을 특징으로 하는 전사 회로기판의 제조 방법.

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