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KR101810254B1 - 반도체 장치 및 그 동작 방법 - Google Patents

반도체 장치 및 그 동작 방법 Download PDF

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KR101810254B1
KR101810254B1 KR1020127012007A KR20127012007A KR101810254B1 KR 101810254 B1 KR101810254 B1 KR 101810254B1 KR 1020127012007 A KR1020127012007 A KR 1020127012007A KR 20127012007 A KR20127012007 A KR 20127012007A KR 101810254 B1 KR101810254 B1 KR 101810254B1
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

긴 시간동안 전위를 홀딩하고 안정된 전기적 특성을 갖는 박막 트랜지스터를 포함하는 고체 이미지 센서가 제공된다. 고체 이미지 센서의 광전 변환 소자부의 캐소드 전위로 신호 전하 저장부를 초기화함으로써, 리세트 트랜지스터가 생략된다. 산화물 반도체층을 포함하고 1x10-13A 이하의 오프 전류를 갖는 박막 트랜지스터가 고체 이미지 센서의 전달 트랜지스터로서 이용되는 경우에, 신호 전자 저장부의 전위가 일정하게 유지되므로, 다이나믹 범위가 개선될 수 있다. 상보형 금속 산화물 반도체에 이용될 수 있는 실리콘 반도체가 주변 회로에 이용되는 경우에, 낮은 전력 소비를 갖는 고속 반도체 장치가 제조될 수 있다.

Description

반도체 장치 및 그 동작 방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}
본 발명의 하나의 실시 형태는 산화물 반도체를 이용하여 형성된 전계 효과 트랜지스터를 포함하는 반도체 장치에 관한 것이다.
본 명세서에서, 반도체 장치는 반도체 속성들을 활용함으로써 기능할 수 있는 모든 장치들을 지칭하고, 전기 광학 장치들, 반도체 회로들 및 전자 장치들이 모두 반도체 장치들이라는 점에 유의한다.
절연면을 갖는 기판 위에 형성된 반도체 박막을 이용하여 박막 트랜지스터를 형성하기 위한 기술이 관심을 끌어왔다. 박막 트랜지스터들은 액정 텔레비전들로 대표되는 표시 장치들에 이용되어 왔다. 실리콘계 반도체 재료는 박막 트랜지스터에 적용가능한 반도체 박막으로 알려져 왔다. 또 하나의 재료로서, 산화물 반도체가 관심을 끌어왔다.
산화물 반도체 재료들로서, 아연 산화물, 및 아연 산화물을 포함하는 물질이 주지되어 있다. 뿐만 아니라, 그 캐리어(전자) 농도가 1018/cm3보다 낮은 비정질 산화물(산화물 반도체)을 이용하여 형성되는 박막 트랜지스터가 개시되어 있다(참조 문헌 1 내지 3).
(참조 문헌 1) 일본 특허 출원 공개번호 제2006-165527호 (참조 문헌 2) 일본 특허 출원 공개번호 제2006-165528호 (참조 문헌 3) 일본 특허 출원 공개번호 제2006-165529호
뛰어난 전기적 특성들을 필요로 하는 고체 이미지 센서(solid-state image sensor)들에서, 이들은 표시 장치들과 유사한 구조들을 갖지만, SOI 기판들 또는 벌크 단결정 실리콘 기판들을 이용하여 형성된 전계 효과 트랜지스터들이 일반적으로 이용된다.
그러나, 단결정 실리콘을 이용하여 형성된 전계 효과 트랜지스터들이 이상적인 전기적 특성들을 갖는다고 말할 수는 없다. 예를 들면, 오프 전류(또한, 누설 전류 등으로도 지칭됨)는 실질적으로 제로로 간주될 만큼 충분히 낮지 못하다. 또한, 실리콘의 온도 특성은 비교적 크게 변경된다. 특히, 실리콘의 오프 전류는 변경할 가능성이 있다. 그러므로, 고체 이미지 센서 등의 전하 보유 반도체 장치가 형성되는 경우에, 주위 환경에 관계없이 장시간 동안 전위를 홀딩할 수 있고 더 낮은 오프 전류를 갖는 장치가 개발될 것이 요구되고 있다.
상기 문제들을 감안하여, 개시된 발명의 하나의 실시 형태의 목적은 안정된 전기적 특성들(예를 들면, 매우 낮은 오프 전류)을 갖는 전계 효과 트랜지스터, 예를 들면 박막 트랜지스터를 포함하는 고체 이미지 센서를 제공하는 것이다.
본 발명의 하나의 실시 형태는 적어도 광전 변환 소자, 및 실리콘 반도체들을 이용하여 형성된 증폭기 트랜지스터를 포함하고, 산화물 반도체를 이용하여 전달(transfer) 트랜지스터가 형성되는 화소를 포함하는 고체 이미지 센서이다.
본 발명의 하나의 실시 형태의 산화물 반도체는 전자 도너인 불순물의 제거에 의해 진성이거나 실질적으로 진성이고, 실리콘 반도체보다 큰 에너지 갭을 갖는 반도체이다.
환언하면, 본 발명의 하나의 실시 형태에서, 그 채널 형성 영역이 산화물 반도체막을 이용하여 형성되는 박막 트랜지스터를 포함하는 고체 이미지 센서가 형성된다. 산화물 반도체막에서, 산화물 반도체에 포함된 수소 또는 O-H기가 제거되어, 산화물 반도체의 수소 농도는 5x1019/cm3 이하, 바람직하게는 5x1018/cm3 이하, 더 바람직하게는 5x1017/cm3 이하, 또는 이차 이온 질량 분석법(SIMS)에 의해 측정된 최저값인 1x1016/cm3 미만이고, 캐리어 농도는 1x1014/cm3 미만, 바람직하게는 1x1012/cm3 이하이다.
산화물 반도체의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 도너를 형성하는 수소 등의 불순물은 가능한 한 많이 감소된다. 캐리어 농도는 1x1014/cm3 이하, 바람직하게는 1x1012/cm3 이하로 설정된다.
그러한 고순도화된 산화물 반도체가 박막 트랜지스터의 채널 형성 영역에 이용되는 경우에, 박막 트랜지스터는 노멀리 오프(normally off)인 전기적 특성을 갖는다. 1 내지 10V의 드레인 전압에서, 박막 트랜지스터의 오프 전류는 1x10-13A 이하, 또는 100aA/㎛(㎛는 박막 트랜지스터의 채널 폭을 나타낸다) 이하, 바람직하게는 10aA/㎛ 이하, 더 바람직하게는 1aA/㎛ 이하로 설정될 수 있다.
본 명세서에 개시된 본 발명의 하나의 실시 형태는 실리콘 반도체에 매립된 광전 변환 소자부, 전달 트랜지스터를 통해 광전 변환 소자부에 전기적으로 접속된 신호 전하 저장부, 및 그 게이트 전극이 신호 전하 저장부에 전기적으로 접속된 증폭기 트랜지스터를 포함하는 반도체 장치이다. 반도체 장치는 전달 트랜지스터의 채널 형성 영역이 산화물 반도체를 이용하여 형성되는 화소부를 더 포함하고, 증폭기 트랜지스터의 채널 형성 영역은 실리콘 반도체를 이용하여 형성된다.
뿐만 아니라, 증폭기 트랜지스터는 산화물 반도체를 포함하는 박막 트랜지스터일 수 있다. 또한, 선택 트랜지스터는 화소부에 제공될 수 있다. 또한, 화소부에 접속된 주변장치 회로부에서, 상보형(CMOS) 트랜지스터는 바람직하게는 실리콘 반도체를 포함하는 벌크 트랜지스터를 이용하여 형성된다.
본 명세서에 개시된 본 발명의 또 하나의 실시 형태는 광전 변환 소자부, 광전 변환 소자부에 전기적으로 접속된 전달 트랜지스터, 전달 트랜지스터에 전기적으로 접속된 신호 전하 저장부, 및 신호 전하 저장부에 전기적으로 접속된 증폭기 트랜지스터를 포함하는 반도체 장치를 동작시키기 위한 방법이다. 이 방법은 순방향 바이어스를 광전 변환 소자부에 인가하는 단계, 전달 트랜지스터를 턴온함으로써 신호 전하 저장부를 광전 변환 소자부의 캐소드 전위로 초기화하는 단계, 역방향 바이어스를 광전 변환 소자부에 인가하는 단계, 광으로 광전 변환 소자부의 조사에 의해 신호 전하 저장부의 전위를 변경시키는 단계, 전달 트랜지스터를 턴오프함으로써 신호 전하 저장부의 전위를 홀딩하는 단계, 및 신호 전하 저장부의 전위에 따라 증폭기 트랜지스터로부터 신호를 출력하는 단계를 포함한다.
종래의 CMOS(상보형 금속 산화물 반도체) 이미지 센서에서, 신호 전하 저장부의 전위는 리세트 트랜지스터의 동작에 의해 초기화된다. 본 발명의 하나의 실시 형태에서, 신호 전하 저장부가 광전 변환 소자부(포토다이오드)의 캐소드 전위로 초기화되는 경우에, 리세트 트랜지스터의 제공이 생략된다.
본 명세서 등에서, "전극" 및 "배선" 등의 용어들은 구성 요소들의 기능들을 제한하지 않는다. 예를 들면, "전극"은 "배선"의 일부로서 이용될 수 있고, "배선"은 "전극"의 일부로서 이용될 수 있다. 뿐만 아니라, "전극" 및 "배선" 등의 용어들은 또한 예를 들면 복수의 "전극" 및 "배선"의 조합을 의미할 수도 있다.
뿐만 아니라, "SOI 기판"으로서 이용되는 기판은 실리콘 웨이퍼 등의 반도체 기판으로 제한되지 않고, 유리 기판, 석영 기판, 사파이어 기판, 또는 금속 기판 등의 비-반도체 기판일 수 있다. 환언하면, "SOI 기판"은 또한 그 카테고리에, 반도체 재료를 이용하여 형성된 층이 그 위에 제공되는 절연 기판을 포함한다. 또한, 본 명세서 등에서, "반도체 기판"은 단지 반도체 재료만을 이용하여 형성된 기판뿐만 아니라 반도체 재료들을 포함하는 모든 기판들을 의미한다. 즉, 본 명세서 등에서, "SOI 기판"은 "반도체 기판"의 카테고리에 또한 포함된다.
본 발명의 하나의 실시 형태에 따르면, 리세트 트랜지스터가 생략될 수 있고, 신호 전하 저장부의 전위는 산화물 반도체를 포함하고 상당히 낮은 오프 전류를 갖는 박막 트랜지스터가 전달 트랜지스터로 이용되는 경우에 일정하게 유지될 수 있고, 따라서 다이나믹 범위가 개선될 수 있다. 또한, 상보형 트랜지스터에 이용될 수 있는 실리콘 반도체가 주변 회로에 이용되는 경우에, 낮은 전력 소비를 갖는 고속 반도체 장치가 얻어질 수 있다.
첨부된 도면들에서,
도 1은 고체 이미지 센서의 화소의 구조를 예시하는 단면도이다.
도 2의 (a) 및 (b)는 고체 이미지 센서들의 화소들의 구조들을 예시하는 단면도들이다.
도 3은 고체 이미지 센서의 화소의 구조를 예시하는 단면도이다.
도 4의 (a) 내지 (c)는 고체 이미지 센서를 제조하기 위한 방법을 예시하는 단면도들이다.
도 5의 (a) 내지 (c)는 고체 이미지 센서를 제조하기 위한 방법을 예시하는 단면도들이다.
도 6은 산화물 반도체를 포함하는 박막 트랜지스터의 Vg-Id 특성을 예시하는 그래프이다.
도 7의 (a) 및 (b)는 산화물 반도체를 포함하는 박막 트랜지스터의 사진들이다.
도 8의 (a) 및 (b)는 산화물 반도체를 포함하는 박막 트랜지스터의 Vg-Id 특성들(온도 특성들)을 예시하는 그래프들이다.
도 9는 산화물 반도체를 포함하는 역스태거형(inverted staggered) 박막 트랜지스터의 수직방향 단면도이다.
도 10의 (a) 및 (b)는 도 9의 A-A' 단면의 에너지 대역도들(개략도들)이다.
도 11의 (a)는 양의 전위(+VG)가 게이트(G1)에 인가되는 상태를 예시하는 도 9의 B-B' 단면의 에너지 대역도(개략도)이고, 도 11의 (b)는 음의 전위(-VG)가 게이트(G1)에 인가되는 상태를 예시하는 도 9의 B-B' 단면의 에너지 대역도(개략도)이다.
도 12는 진공 레벨, 금속의 일함수(φM), 및 산화물 반도체의 전자 친화력(χ)의 관계를 예시하고 있다.
도 13은 고체 이미지 센서의 화소의 구조를 예시하고 있다.
도 14는 고체 이미지 센서의 화소의 동작을 예시하고 있다.
도 15는 포토다이오드의 동작을 예시하고 있다.
도 16은 고체 이미지 센서들의 화소들의 구조들을 예시하고 있다.
도 17은 고체 이미지 센서들의 화소들의 동작을 예시하고 있다.
도 18은 고체 이미지 센서들의 화소들의 구조들을 예시하고 있다.
도 19는 고체 이미지 센서들의 화소들의 동작을 예시하고 있다.
도 20은 고체 이미지 센서들의 화소들의 구조들을 예시하고 있다.
도 21은 고체 이미지 센서들의 화소들의 동작을 예시하고 있다.
도 22는 고체 이미지 센서들의 구조들을 예시하고 있다.
도 23은 고체 이미지 센서들의 화소들의 동작을 예시하고 있다.
도 24는 고체 이미지 센서들의 화소들의 구조들을 예시하고 있다.
도 25는 리세트 단자 드라이버 회로 및 전달 단자 드라이버 회로의 구조들을 예시하고 있다.
도 26은 수직 출력선 드라이버 회로의 구조를 예시하고 있다.
도 27은 시프트 레지스터 및 버퍼 회로의 예들을 예시하고 있다.
도 28의 (a) 및 (b)는 고체 이미지 센서들의 화소들의 구조들을 예시하는 단면도들이다.
도 29는 고체 이미지 센서의 화소의 구조를 예시하고 있다.
도 30은 고체 이미지 센서의 화소의 동작을 예시하고 있다.
본 발명의 실시 형태들은 도면들을 참조하여 상세하게 설명될 것이다. 본 발명은 이하의 설명으로 제한되지 않는다는 점에 유의하고, 당업자에게는 본 발명의 모드들 및 세부사항들이 본 발명의 사상 및 범주에서 벗어나지 않고 다양한 방식들로 변경될 수 있다는 것을 잘 알고 있을 것이다. 그러므로, 본 발명은 실시 형태들의 이하의 설명으로 제한되는 것으로 이해되어서는 안 된다. 유의할 점은, 아래에 기재된 본 발명의 구조들에서, 동일한 부분들 또는 유사한 기능들을 갖는 부분들은 상이한 도면들에서 동일한 참조번호들에 의해 표시되어 있고 그 설명이 반복되지 않는다는 점이다.
유의할 점은, 본 명세서에 기재된 각 도면에서, 각 컴포넌트 또는 각 영역의 크기, 층 두께 등은 일부 경우들에서 명료성을 위해 과장되어 있다는 점이다. 그러므로, 본 발명의 실시 형태들은 그러한 스케일들로 제한되지 않는다.
유의할 점은, 본 명세서에서, "제1", "제2" 및 "제3" 등의 용어들은 구성 요소들 사이에서 혼동을 피하기 위해 이용되고 그 순서 등을 제한하는 것이 아니라는 점이다. 그러므로, 예를 들면, 용어 "제1"은 용어 "제2", "제3" 등과 적절하게 교체될 수 있다.
(실시 형태 1)
본 발명의 하나의 실시 형태는 MIS(금속 절연체 반도체) 트랜지스터라 불리는 금속 절연체 반도체 소자를 포함하는 반도체 장치이다. 본 명세서에서, 그 채널 형성 영역이 박막 반도체를 이용하여 형성되는 소자는 박막 트랜지스터로 지칭되고, 그 채널 형성 영역이 벌크 반도체를 이용하여 형성되는 소자는 벌크 트랜지스터로 지칭된다. 유의할 점은, SOI(실리콘 온 절연체) 기판을 이용하여 형성된 반도체층은 박막으로 지칭될 수 있고 반도체층을 포함하는 트랜지스터는 본 명세서에서 벌크 트랜지스터의 하나의 종류라는 점이다.
본 발명의 하나의 실시 형태에서 박막 트랜지스터를 포함하는 고체 이미지 센서의 하나의 화소가 제공되는 하나의 예가 이하에 기재된다. 본 실시 형태에서, 하나의 예로서, 고체 이미지 센서의 화소에 포함된 박막 트랜지스터, 박막 트랜지스터에 접속된 광전 변환 소자, 및 실리콘 반도체를 이용하여 형성된 벌크 트랜지스터가 기재된다. 유의할 점은, 화소는 고체 이미지 센서에 제공된 소자들(예를 들면, 광전 변환 소자, 트랜지스터 및 배선) 및 전기 신호들의 입력 및 출력에 의해 화상을 출력하는 데 이용되는 소자를 포함하는 소자 그룹을 지칭한다는 점이다.
유의할 점은, 화소는, 도 28의 (a)의 단면도에 예시된 바와 같이 기판 표면측 위에 형성된 렌즈(600), 컬러 필터(602), 층간 절연막(606) 등을 통해 입사광이 광전 변환 소자(608)에 입사하는 구조를 가질 수 있다는 점이다. 유의할 점은, 점선 프레임으로 둘러싸인 영역에 의해 표시된 바와 같이, 일부 경우들에서 화살표들에 의해 표시된 일부 광 경로들이 일부 배선층들(604)에 의해 차단된다는 점이다. 그러므로, 화소는 도 28의 (b)에 예시된 바와 같이 기판 후방 표면 측 위에 렌즈(610) 및 컬러 필터(612)의 형성에 의해 입사광이 광전 변환 소자(618)에 효율적으로 입사하는 구조를 가질 수 있다.
또한, "A와 B가 서로 접속되어 있다"고 기재되어 있는 경우에, A와 B가 서로 전기적으로 접속되어 있는 경우 및 A와 B가 서로 직접적으로 접속되어 있는 경우가 포함된다. 여기에서, A 및 B의 각각은 피처리물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층)이다.
도 1은 본 발명의 하나의 실시 형태인 고체 이미지 센서의 화소 부분의 예를 예시하는 단면도이다. 도 1은 산화물 반도체를 포함하는 박막 트랜지스터가 전달 트랜지스터(101)로서 이용되는 예를 예시하고 있다. 증폭기 트랜지스터(131)는 단결정 실리콘 기판(100)을 이용하여 형성된 n-채널 벌크 트랜지스터를 이용하여 형성된다. 광전 변환 소자(110)는 n-타입 영역(112) 및 얇은 p-타입 영역(114)을 포함하는 포토다이오드를 형성하고, 전달 트랜지스터(101)의 소스 전극(104)에 접속된다. 신호 전하 저장부(116, 또한 플로팅 디퓨전으로 지칭됨)는 전달 트랜지스터(101)의 드레인 전극 아래에 형성된다. 전달 트랜지스터(101)는 산화물 반도체층이 채널 영역으로서 기능하는 톱-게이트 구조를 갖는다. 증폭기 트랜지스터(131)는 n-타입 영역들(132a 및 132b) 및 게이트 전극(138)을 포함하는 n-채널 벌크 트랜지스터이다. 증폭기 트랜지스터(131)의 게이트 전극(138)은 배선(154)을 통해 신호 전하 저장부(116)에 전기적으로 접속된다.
유의할 점은, 도 1에 예시된 구조에서, 벌크 트랜지스터의 게이트 절연층(136)은 박막 트랜지스터인 전달 트랜지스터(101)의 하지 절연층으로서 기능하고, 신호 전하 저장부(116)는 유전체로서 이용된 게이트 절연층(136)과 용량 소자를 형성한다는 점이다. 뿐만 아니라, 박막 트랜지스터의 게이트 절연층(118)은 벌크 트랜지스터의 층간 절연층의 일부로서 기능한다.
채널 형성 영역에서 산화물 반도체를 포함하는 박막 트랜지스터는 하나의 예로서 톱-게이트 박막 트랜지스터로서 기재되어 있고, 그러나 박막 트랜지스터는 역스태거형 박막 트랜지스터 등의 보텀-게이트 박막 트랜지스터일 수 있다. 뿐만 아니라, 광으로 광전 변환 소자(110)를 조사하는 것이 필요하고, 따라서 전달 트랜지스터(101)의 소스 전극의 일부가 광전 변환 소자(110)의 광 수신부에 접속되는 예가 기재되어 있으며, 그러나 소스 전극은 광전 변환 소자(110)에게 상이한 방식으로 접속되도록 광-투과 도전성 재료를 이용하여 형성될 수도 있다. 예를 들면, 도 2의 (a)에 예시된 바와 같이, 광-투과 도전성 재료를 이용하여 형성되는 소스 전극(204)을 포함하는 트랜지스터(201)가 전달 트랜지스터로서 이용되는 경우에, 소스 전극은 광전 변환 소자(210)의 광 수신부의 일부 또는 전체에 접속될 수 있다. 다르게는, 도 2의 (b)에 예시된 바와 같이, 광전 변환 소자(310)에 대한 광 경로를 보장하기 위해, 낮은-저항성 금속층을 이용하여 형성된 소스 전극(304) 및 드레인 전극(306), 및 광-투과 도전성 재료층을 이용하여 형성된 버퍼층들(305 및 307)이 적층되는 트랜지스터(301)가 전달 트랜지스터로서 이용될 수 있다.
광전 변환 소자로 형성된 포토다이오드로서, n-타입 영역이 p-타입 단결정 실리콘 기판(SOI의 경우에, p-타입 단결정 실리콘층)에 형성되고 그 위에 얇은 p-타입 영역이 형성되는 소위 매립된 포토다이오드가 형성된다. 포토다이오드의 표면 위에 p-타입 영역이 형성됨으로써, 표면 위에서 발생하는 암전류로 인한 노이즈가 감소될 수 있다.
단결정 반도체 기판이 이용되는 하나의 예가 상기 기재되어 있지만, SOI 기판이 이용될 수도 있다. 뿐만 아니라, 벌크 트랜지스터의 구조는 상기 구조로 제한되지 않는다. 게이트 전극의 단부들에 측벽들이 제공되는 LDD(저 도핑 드레인) 구조 또는 저-저항성 실리사이드 등이 소스 영역 또는 드레인 영역의 일부에 형성되는 구조가 채용될 수도 있다.
증폭기 트랜지스터(131)에 전기적으로 접속되는 선택 트랜지스터는 화소부에 제공될 수 있다. 증폭기 트랜지스터 및 선택 트랜지스터는 실리콘 반도체 또는 산화물 반도체 중 어느 하나를 이용하여 형성될 수 있다. 유의할 점은, 증폭기 트랜지스터가 바람직하게는 더 높은 증폭률을 갖는 실리콘 반도체층을 포함하는 벌크 트랜지스터를 이용하여 형성된다는 점이다.
다르게는, 절연층은 벌크 트랜지스터 위에 형성될 수 있고 그 위에 박막 트랜지스터가 형성될 수 있다. 예를 들면, 박막 트랜지스터를 이용하여 형성된 전달 트랜지스터가 벌크 트랜지스터를 이용하여 형성된 증폭기 트랜지스터 위에 제공되는 경우에, 화소당 요구되는 트랜지스터의 면적은 약 1/2 내지 2/3이므로, 통합 레벨이 개선될 수 있고, 수광 면적이 증가될 수 있으며, 노이즈가 감소될 수 있다. 도 3은 그러한 구조의 하나의 예를 예시하고 있다. 광전 변환 소자(510) 및 벌크 트랜지스터를 이용하여 형성된 증폭기 트랜지스터(531)는 하층으로서 형성되고, 박막 트랜지스터를 이용하여 형성된 전달 트랜지스터(501)는 절연막(541)이 개재된 상층으로서 형성된다. 광전 변환 소자 및 벌크 트랜지스터를 형성하는 단계 및 박막 트랜지스터를 형성하는 단계는 서로 분리될 수 있고, 따라서 단계들은 용이하게 제어될 수 있다. 유의할 점은, 신호 전하 저장부(516)를 형성하는 데 이용되는 용량 전극(540)이 바람직하게는 제공된다는 점이다.
여기에서, 본 발명의 하나의 실시 형태에서, 산화물 반도체층을 포함하는 박막 트랜지스터가 제공되고, 고체 이미지 센서인 CMOS(상보형 금속 산화물 반도체) 이미지 센서의 일반적인 컴포넌트인 리세트 트랜지스터는 생략된다. 종래의 CMOS 이미지 센서에서, 신호 전하 저장부의 전위는 리세트 트랜지스터의 동작에 의해 초기화된다. 본 발명의 하나의 실시 형태에서, 신호 전하 저장부는 포토다이오드의 캐소드 전위로 초기화될 수 있다. 우선, 순방향 바이어스가 포토다이오드에 인가되고 전달 트랜지스터가 턴온되는 경우에, 신호 전하 저장부는 포토다이오드의 캐소드와 동일한 전위를 갖는다. 이어서, 역방향 바이어스가 포토다이오드에 인가되고 포토다이오드가 광으로 조사되는 경우에, 신호 전하 저장부의 전위는 방전에 의해 낮아진다. 이때, 전달 트랜지스터가 턴오프되고, 신호는 홀딩된 전위에 따라 증폭기 트랜지스터로부터 출력될 수 있다.
상기 구조들을 갖는 박막 트랜지스터 및 벌크 트랜지스터의 조합으로, 신호 전하 저장부는 더 긴 시간 동안 전위를 홀딩할 수 있고, 넓은 다이나믹 범위를 갖는 고체 이미지 센서의 화소부가 형성될 수 있다. 유의할 점은, 본 발명의 이러한 실시 형태를 실현하기 위해, 그 오프 전류가 크게 낮은 박막 트랜지스터가 바람직하게는 이용된다는 점이다. 그러한 박막 트랜지스터를 제조하기 위한 방법이 아래에 기재된다.
본 발명의 하나의 실시 형태에서, 고체 이미지 센서의 화소부는 단결정 실리콘 반도체를 포함하는 벌크 트랜지스터 및 상당히 유리한 전기적 특성들을 갖는 산화물 반도체를 포함하는 박막 트랜지스터의 조합으로 형성된다. 그러므로, 산화물 반도체를 포함하는 박막 트랜지스터를 형성하기 위한 방법이 주로 상세하게 설명된다.
하나의 예로서, 도 1에 예시된 구조를 형성하기 위한 방법은 도 4의 (a) 내지 (c) 및 도 5의 (a) 내지 (c)의 단면도들을 참조하여 설명된다. 우선, 절연막(140, 또한 전계 산화막으로도 지칭됨)으로 분리되는 소자 형성 영역은 p-타입 단결정 실리콘 기판(100) 위에 형성된다. 소자 분리 영역은 실리콘의 로컬 산화(LOCOS), 얕은 트렌치 분리(STI) 등에 의해 형성될 수 있다.
여기에서, 기판은 단결정 실리콘 기판으로 제한되지 않는다. SOI(실리콘 온 절연체) 기판 등이 이용될 수 있다.
유의할 점은, 본 실시 형태에서, 매립된 포토다이오드 및 n-채널 벌크 트랜지스터가 이용되기 때문에, p-타입 단결정 실리콘 기판이 이용되지만, p-웰이 형성되는 경우에 n-타입 단결정 실리콘 기판이 이용될 수 있다는 점이다.
다음으로, 게이트 절연층(136)은 소자 형성 영역을 피복하도록 형성된다. 예를 들면, 산화 실리콘막은 열 처리로 단결정 실리콘 기판(100)에 제공된 소자 형성 영역의 표면의 산화에 의해 형성될 수 있다. 다르게는, 게이트 절연층(136)은, 열적 산화에 의한 산화 실리콘막의 형성, 및 질화 처리에 의한 산화 실리콘막의 표면의 질화에 의해, 산화 실리콘막 및 산화 질화 실리콘막의 적층 구조를 가질 수 있다.
또 하나의 방법으로서, 예를 들면, 단결정 실리콘 기판(100)에 제공된 소자 형성 영역의 표면 위에 형성된 고-밀도 플라즈마 처리를 갖는 산화 처리 또는 질화 처리에 의해, 산화 실리콘막 또는 질화 실리콘막은 게이트 절연층(136)으로서 형성될 수 있다. 또한, 고밀도 플라즈마 처리에 의한 소자 형성 영역의 표면 위에 산화 처리가 수행된 이후에, 질화 처리는 고-밀도 플라즈마 처리에 의해 수행될 수 있다. 이 경우에, 산화 실리콘막은 소자 형성 영역의 표면 위에 그리고 그에 접촉하여 형성되고, 산화 질화 실리콘막은 산화 실리콘막 위에 형성되어, 게이트 절연층(136)은 산화 실리콘막 및 산화 질화 실리콘막의 적층 구조를 갖는다.
다음으로, 도전층은 게이트 절연층(136)을 피복하도록 형성된다. 여기에서, 도전층(138a) 및 도전층(138b)은 순차적으로 적층된다. 물론, 도전층은 단층 구조 또는 2개 이상의 층들을 포함하는 적층 구조를 가져도 된다.
도전층들(138a 및 138b)은 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr) 또는 니오브(Nb)로부터 선택된 원소, 또는 그 원소를 주요 성분으로서 포함하는 합금 재료 또는 화합물 재료를 이용하여 형성될 수 있다. 다르게는, 상기 원소의 질화에 의해 얻어진 금속 질화막이 이용될 수 있다. 다르게는, 인 등의 불순물 원소로 도핑된 다결정 실리콘으로 전형화되는 반도체 재료가 이용될 수 있다.
여기에서, 도전층(138a)이 탄탈륨 질화물을 이용하여 형성되고 도전층(138b)이 텅스텐을 이용하여 형성되는 적층 구조가 채용된다. 다르게는, 텅스텐 질화물, 몰리브덴 질화물 또는 티타늄 질화물의 단층 또는 그 적층된 막들은 도전층(138a)으로서 이용될 수 있고, 탄탈륨, 몰리브덴, 또는 티타늄의 단층 또는 그 적층막들은 도전층(138b)으로서 이용될 수 있다.
다음으로, 적층된 도전층들(138a 및 138b)을 선택적으로 에칭하여 제거함으로써, 도전층들(138a 및 138b)은 게이트 전극(138)이 형성되도록 게이트 절연층(136) 위에 부분적으로 남겨진다.
다음으로, 레지스트 마스크는 소자 형성 영역을 제외한 영역들을 피복하도록 선택적으로 형성되고, n-타입 영역들(132a 및 132b)은 레지스트 마스크 및 게이트 전극(138)을 마스크들로서 이용하여 불순물 원소의 유입에 의해 형성된다. 여기에서, n-채널 벌크 트랜지스터가 형성되므로, n-타입 도전성을 부여하는 불순물 원소(예를 들면, 인(P) 또는 비소(As))가 불순물 원소로서 이용될 수 있다.
이어서, 광전 변환 소자인 포토다이오드를 형성하기 위해, 레지스트 마스크가 선택적으로 형성된다. 우선, p-n 접합이 n-타입 도전성(예를 들면, 인(P) 또는 비소(As))을 부여하는 불순물 원소의 p-타입 단결정 실리콘 기판으로의 유입에 의해 형성된 이후에, p-타입 도전성(예를 들면, 붕소(B))을 부여하는 불순물 원소가 n-타입 영역의 표면층으로 유입되고, 따라서 매립된 포토다이오드가 형성될 수 있다.
이러한 스테이지에서, 도 4의 (a)의 우측에 예시된 벌크 트랜지스터 및 도 4의 (a)의 좌측에 예시된 포토다이오드의 구조들이 완성된다.
다음으로, 산화물 반도체층이 채널 영역으로서 이용되는 박막 트랜지스터를 형성하기 위한 방법이 기재된다.
이러한 실시 형태에서, 박막 트랜지스터는 단결정 실리콘 기판(100) 위에 제공된 벌크 트랜지스터의 게이트 절연층(136) 위에 형성된다. 즉, 게이트 절연층(136)은 박막 트랜지스터의 하지막, 및 벌크 트랜지스터의 게이트 절연층으로서 기능할 수 있다. 유의할 점은, 절연층은 이하의 방법에 의해 형성될 수 있고 적층된 층들은 하지막으로 이용될 수도 있다는 점이다.
산화물 반도체층과 접촉하고 있는 절연층으로서, 산화 실리콘층, 산화 질화 실리콘층, 산화 알루미늄층, 또는 산화 질화 알루미늄층 등의 산화물 절연층이 바람직하게 이용된다. 절연층을 형성하기 위한 방법으로서, 플라즈마-인핸스드 CVD, 스퍼터링 등이 이용될 수 있다. 절연층에 다량의 수소가 포함되지 않도록, 절연층은 바람직하게는 스퍼터링에 의해 형성된다.
산화 실리콘층이 절연층으로서 스퍼터링에 의해 형성되는 하나의 예가 기재되어 있다. 단결정 실리콘 기판(100)이 처리 챔버에 전달되고, 수소 및 습기가 제거된 고-순도 산소를 포함하는 스퍼터링 가스가 유입되며, 실리콘 타겟이 이용되는 방식으로, 산화 실리콘층이 절연층으로서 단결정 실리콘 기판(100) 위에 피착된다. 뿐만 아니라, 단결정 실리콘 기판(100)은 실온에 있거나 가열될 수도 있다.
예를 들면, 산화 실리콘층은 이하의 조건 하에서 RF 스퍼터링에 의해 피착된다. 석영(바람직하게는 합성 석영)이 타겟으로서 이용되고, 기판의 온도는 108℃이며, 기판과 타겟 사이의 거리(T-S 거리)는 60mm이고, 압력은 0.4Pa이며, 고-주파수 전력은 1.5kW이고, 대기는 산소 및 비소(25sccm의 산소 유속 : 25sccm의 비소 유속 = 1:1)를 포함하며, 두께는 100nm이다. 석영 대신에, 실리콘은 산화 실리콘층을 피착하기 위한 타겟으로서 이용될 수 있다. 이 경우에, 산소 또는 산소와 비소의 혼합 가스는 스퍼터링 가스로서 이용된다.
이 경우에, 수소, 수산기, 또는 습기가 절연층에 포함되지 않도록, 처리 챔버에 남아있는 습기가 제거되는 동안에, 절연층을 형성하는 것이 바람직하다.
처리 챔버에 남아있는 습기를 제거하기 위해, 바람직하게는 흡착 진공 펌프가 이용된다. 예를 들면, 바람직하게는 크라이오펌프, 이온 펌프, 또는 티타늄 승화 펌프가 이용된다. 배기 수단으로서, 콜드 트랩이 추가되는 터보 펌프가 이용될 수 있다. 예를 들면, 수소 원자, 물(H2O)과 같이 수소 원자를 포함하는 화합물 등은 크라이오펌프를 이용하여 처리 챔버로부터 배기된다. 그러므로, 처리 챔버에서 피착되는 절연층에 포함된 불순물의 농도가 낮아질 수 있다.
절연층의 피착에 이용되는 스퍼터링 가스로서, 바람직하게는 수소, 물, 수산기, 또는 수소화물 등의 불순물이 대략 ppm 또는 ppb의 농도까지 제거되는 고-순도 가스가 이용된다.
스퍼터링의 예들은 고-주파수 전력 소스가 스퍼터링 전력 소스에 이용되는 RF 스퍼터링, DC 전력 소스가 이용되는 DC 스퍼터링, 및 바이어스가 펄스 방식으로 인가되는 펄스형 DC 스퍼터링을 포함한다. RF 스퍼터링은 주로 절연막이 피착되는 경우에 이용되고, DC 스퍼터링은 주로 도전막이 피착되는 경우에 이용된다.
뿐만 아니라, 상이한 재료들의 복수의 타겟들이 설정될 수 있는 멀티-소스 스퍼터링 장치도 있다. 멀티-소스 스퍼터링 장치에 있어서, 상이한 재료들의 막이 동일한 챔버에 적층되도록 피착되거나, 복수 종류의 재료들의 막이 동일한 챔버 내에서 동시에 전기 방전에 의해 피착될 수 있다.
뿐만 아니라, 챔버 내부에 자석 시스템이 제공되고 마그네트론 스퍼터링에 이용되는 스퍼터링 장치, 및 글로우 방전을 이용하지 않고 마이크로파를 이용하여 생성된 플라즈마가 이용되는 ECR 스퍼터링에 이용되는 스퍼터링 장치가 있다.
또한, 스퍼터링을 이용하는 피착 방법으로서, 피착 동안에 타겟 물질과 스퍼터링 가스 성분이 서로 화학적으로 반응되어 그 얇은 화합물 막을 형성하는 반응성 스퍼터링, 또는 피착 동안에 전압이 기판에 또한 인가되는 바이어스 스퍼터링이 이용될 수 있다.
또한, 절연층은 적층 구조를 가질 수 있다. 예를 들면, 절연층은 질화 실리콘층, 질화 산화 실리콘층, 질화 알루미늄층, 또는 질화 산화 알루미늄층 등의 질화물 절연층, 및 상기 산화물 절연층이 기판 측으로부터 그 순서로 적층되는 적층 구조를 가질 수 있다.
예를 들면, 질화 실리콘층은 수소 및 습기가 제거된 고-순도 질소를 포함하는 스퍼터링 가스가 산화 실리콘층과 기판 사이에 유입되고 실리콘 타겟이 이용되는 방식으로 피착된다. 또한, 이 경우에도, 산화 실리콘층의 경우에서와 같이, 처리 챔버 내에 남아있는 습기가 제거되어 있는 동안에 질화 실리콘층을 피착하는 것이 바람직하다.
또한, 질화 실리콘층이 피착되는 경우에도, 기판은 피착 시에 가열될 수 있다.
질화 실리콘층 및 산화 실리콘층이 절연층으로서 적층되는 경우에, 질화 실리콘층 및 산화 실리콘층은 공통 실리콘 타겟을 이용하여 동일한 처리 챔버 내에서 피착될 수 있다. 우선, 질화 실리콘층은 질소를 포함하는 스퍼터링 가스가 유입되고 처리 챔버 위에 장착된 실리콘 타겟이 이용되는 방식으로 피착된다. 이어서, 산화 실리콘층은 가스가 산소를 포함하는 스퍼터링 가스로 변경되고 동일한 실리콘 타겟이 이용되는 방식으로 피착된다. 질화 실리콘층 및 산화 실리콘층은 공기로의 노출없이 연속적으로 피착될 수 있고, 따라서 질화 실리콘층의 표면 위에서 수소 또는 습기 등의 불순물의 흡착이 방지될 수 있다.
이어서, 2 내지 200nm의 두께를 갖는 산화물 반도체막이 절연층(본 실시 형태에서, 게이트 절연층(136)) 위에 형성된다.
수소, 수산기 및 습기가 산화물 반도체막에 가능한 한 적게 포함되도록, 단결정 실리콘 기판(100) 위에 흡착되는 수소 또는 습기 등의 불순물은, 피착을 위한 사전처리로서, 스퍼터링 장치의 사전가열 챔버 내에서 단결정 실리콘 기판(100)의 사전 가열에 의해 제거되고 배기되는 것이 바람직하다. 사전가열 챔버에 제공된 배기 수단으로서, 크라이오펌프가 바람직하다. 유의할 점은, 사전가열 처리가 생략될 수 있다는 점이다. 뿐만 아니라, 사전가열은 나중에 형성될 박막 트랜지스터의 게이트 절연층(118)의 피착 이전에 수행되거나, 나중에 형성될 소스 전극 및 드레인 전극으로서 기능하는 도전층의 피착 이전에 수행될 수도 있다.
유의할 점은, 산화물 반도체막이 스퍼터링에 의해 피착되기 이전에, 절연층의 표면 위의 먼지는 바람직하게는 비소 가스가 유입되고 플라즈마가 생성되는 역방향 스퍼터링에 의해 제거된다는 점이다. 역방향 스퍼터링은 비소 분위기에서 RF 전력 소스를 이용하여 전압이 기판 측에 인가되고 이온화된 비소가 기판과 충돌하여 기판 표면이 개질되는 방법을 지칭한다. 유의할 점은, 질소, 헬륨, 산소 등이 비소 대신에 이용될 수 있다는 점이다.
산화물 반도체막은 스퍼터링에 의해 피착된다. 산화물 반도체막으로서, In-Sn-Ga-Zn-O 막 등의 4-성분 금속 산화물, In-Ga-Zn-O 막, In-Sn-Zn-O 막, In-Al-Zn-O 막, Sn-Ga-Zn-O 막, Al-Ga-Zn-O 막, 또는 Sn-Al-Zn-O 막 등의 3-성분 금속 산화물, 또는 In-Zn-O 막, Sn-Zn-O 막, Al-Zn-O 막, Zn-Mg-O 막, Sn-Mg-O 막, In-Mg-O 막, In-O 막, Sn-O 막, 또는 Zn-O 막 등의 2-성분 금속 산화물이 이용될 수 있다. 또한, SiO2는 상기 산화물 반도체막에 포함될 수 있다.
산화물 반도체막으로서, InMO3(ZnO)m(m>0)에 의해 표현되는 박막이 이용될 수 있다. 여기에서, M은 Ga, Al, Mn, 또는 Co로부터 선택되는 하나 이상의 금속 원소들을 나타낸다. 예를 들면, M은 Ga, Ga 및 Al, Ga 및 Mn, Ga 및 Co 등일 수 있다. 그 조성식이 InMO3(ZnO)m(m>0)에 의해 표현되는 산화물 반도체막들 중에서, M으로서 Ga를 포함하는 산화물 반도체는 In-Ga-Zn-O계 산화물 반도체로서 지칭되고, In-Ga-Zn-O계 산화물 반도체의 박막은 또한 In-Ga-Zn-O계 막으로 지칭된다.
이러한 실시 형태에서, 산화물 반도체막은 In-Ga-Zn-O계 금속 산화물 타겟을 이용하여 스퍼터링에 의해 피착된다. 다르게는, 산화물 반도체막은 희가스(통상적으로는 비소) 분위기, 산소 분위기, 또는 희가스(통상적으로는 비소) 및 산소를 포함하는 분위기에서 스퍼터링에 의해 피착될 수 있다.
산화물 반도체막의 피착에 이용되는 스퍼터링 가스로서, 바람직하게는 수소, 물, 수산기 또는 수소화물 등의 불순물이 대략 ppm 또는 ppb의 농도까지 제거되는 고-순도 가스가 이용된다.
스퍼터링에 의해 산화물 반도체막을 형성하는 데 이용되는 타겟으로서, 주요 성분으로서 아연 산화물을 포함하는 금속 산화물 타겟이 이용될 수 있다. 예를 들면, In2O3:Ga2O3:ZnO=1:1:1(몰 비율)의 조성 비율을 갖는 금속 산화물 타겟이 이용될 수 있다. 다르게는, In2O3:Ga2O3:ZnO=1:1:2(몰 비율)의 조성 비율을 갖는 금속 산화물 타겟이 이용될 수 있다. 금속 산화물 타겟의 필링 레이트(filling rate)는 90 내지 100%이고, 바람직하게는 95 내지 99.9%이다. 높은 필링 레이트를 갖는 금속 산화물 타겟을 이용함으로써, 피착된 산화물 반도체막은 높은 밀도를 갖는다.
감소된 압력 상태에서 유지된 처리 챔버에 기판이 홀딩되고, 처리 챔버에 유지되는 습기가 제거되며, 수소 및 습기가 제거되는 스퍼터링 가스가 유입되고, 금속 산화물이 타겟으로 이용되는 방식으로, 산화물 반도체막이 절연층 위에 피착된다. 처리 챔버에 남아있는 습기를 제거하기 위해, 바람직하게는 흡착 진공 펌프가 이용된다. 예를 들면, 바람직하게는 크라이오펌프, 이온 펌프, 또는 티타늄 승화 펌프가 이용된다. 배기 수단으로서, 콜드 트랩이 추가되는 터보 펌프가 이용될 수 있다. 예를 들면, 수소 원자, 물(H2O) 등의 수소 원자를 포함하는 화합물 등은 크라이오펌프를 이용하여 처리 챔버로부터 배기된다. 그러므로, 처리 챔버 내에 피착된 산화물 반도체막에 포함된 불순물의 농도가 낮아질 수 있다. 또한, 산화물 반도체막이 피착되는 경우에, 기판이 가열될 수 있다.
피착 조건의 하나의 예로서, 이하의 조건이 채용된다. 기판 온도는 실온이고, 기판과 타겟 간의 거리는 110mm이며, 압력은 0.4 Pa이고, 직류(DC) 전력은 0.5kW이며, 산소 및 비소를 포함하는 분위기(산소의 유속은 15sccm이고 비소의 유속은 30sccm이다)가 이용된다. 유의할 점은, 피착 시 생성되는 파우더형 물질들(또한 입자 또는 먼지로 지칭됨)이 감소될 수 있고 막 두께가 일정할 수 있기 때문에, 펄스형 직류(DC) 전력이 이용되는 것이 바람직하다는 점이다. 산화물 반도체막의 두께는 바람직하게는 5 내지 30nm이다. 유의할 점은, 산화물 반도체막의 적절한 두께는 산화물 반도체 재료에 따라 상이하고, 두께는 재료에 따라 적절히 설정될 수 있다는 점이다.
이어서, 산화물 반도체막은 제1 포토리소그래피 프로세스 및 에칭 프로세스(도 4의 (b) 참조)에 의해 섬 형상의 산화물 반도체층(102)으로 처리된다.
유의할 점은, 섬 형상의 산화물 반도체층의 형성에 이용되는 레지스트 마스크가 잉크젯 방법에 의해 형성될 수 있다는 점이다. 레지스트 마스크가 잉크젯 방법에 의해 형성되는 경우, 포토마스크가 이용되지 않고, 따라서 제조 비용이 감소될 수 있다. 또한, 산화물 반도체막의 에칭으로서, 건식 에칭, 습식 에칭, 또는 이들 양쪽 모두가 채용될 수 있다.
건식 에칭에 이용된 에칭 가스로서, 염소를 포함하는 가스(염소(Cl2), 염화붕소(BCl3), 염화 실리콘(SiCl4), 또는 사염화탄소(CCl4) 등의 염소계 가스)가 바람직하게는 이용된다.
다르게는, 불소 포함 가스(사불화탄소(CF4), 육불화유황(SF6), 삼불화질소(NF3), 또는 트리플루오로메탄(CHF3) 등의 불소계 가스), 브롬화수소(HBr), 산소(O2), 헬륨(He) 또는 비소(Ar) 등의 희가스가 첨가된 이들 가스들 중 임의의 것 등이 이용될 수 있다.
건식 에칭으로서, 평행한 플레이트 RIE(반응성 이온 에칭) 또는 ICP(유도성으로 결합된 플라즈마) 에칭이 이용될 수 있다. 원하는 형태를 갖도록 막을 에칭하기 위해, 에칭 조건들(코일-형태의 전극에 인가되는 전력량, 기판 측 위의 전극에 인가되는 전력량, 기판 측 위의 전극의 온도 등)이 적절하게 조정된다.
습식 에칭에 이용되는 에칭액으로서, 인산, 아세트산 및 질산의 혼합물, 암모니아 과산화수소 혼합물(31wt%의 과산화수소 용액: 28wt%의 암모니아수: 물 = 5:2:2) 등에 의해 얻어진 용액이 이용될 수 있다. 다르게는, ITO-07N(KANTO CHEMICAL CO., INC.에 의해 생산됨)이 이용될 수 있다.
습식 에칭에 이용되는 에칭액은 세척에 의해 에칭된 재료와 함께 제거된다. 제거된 재료를 포함하는 에칭액의 폐기물 액체는 정화될 수 있고, 폐기물 액체에 포함된 재료가 재이용될 수 있다. 산화물 반도체층에 포함된 인듐 등의 재료가 에칭 후에 폐기물 액체로부터 수집되어 재이용되는 경우에, 자원들이 효율적으로 이용될 수 있고 비용이 감소될 수 있다.
원하는 형태를 갖도록 산화물 반도체막을 에칭하기 위해, 에칭 조건들(에칭액, 에칭 시간, 온도 등)은 재료에 따라 적절하게 조정된다.
본 실시 형태에서, 산화물 반도체막은 인산, 아세트산 및 질산이 에칭액으로 혼합된 용액을 이용하여, 습식 에칭에 의해 섬 형상의 산화물 반도체층(102)으로 처리된다.
본 실시 형태에서, 산화물 반도체층(102)은 희가스(예를 들면, 질소, 헬륨, 네온 또는 비소) 분위기에서 제1 열처리를 받는다. 제1 열 처리의 온도는 400 내지 750℃이고, 바람직하게는 400℃ 이상 기판의 변형점 미만이다. 여기에서, 기판이 일종의 열 처리 장치인 전기로에 넣어진 후에, 산화물 반도체층은 질소 분위기에서 1시간 동안 450℃에서 열 처리를 받는다. 온도가 열 처리 온도로부터 낮아지는 경우에, 분위기는 산소 분위기로 변경될 수 있다. 제1 열처리를 통해, 산화물 반도체층(102)이 탈수화되거나 탈수소화될 수 있다.
열 처리 장치는 전기로로 제한되지 않고, 저항 히터 등의 히터로부터 열 전도 또는 열 방사에 의해 처리될 피처리물을 가열하기 위한 장치를 구비할 수 있다. 예를 들면, GRTA(가스 급속 열적 어닐링) 장치 또는 LRTA(램프 급속 열적 어닐링) 장치 등의 RTA(급속 열적 어닐링) 장치가 이용될 수 있다. LRTA 장치는 할로겐 램프, 금속 핼라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 방출되는 광(전자기파)의 방사에 의해 처리될 피처리물을 가열하기 위한 장치이다. GRTA 장치는 고온 가스를 이용하여 열 처리가 수행되는 장치이다. 가스로서, 질소, 또는 비소 등의 희가스와 같이, 열 처리에 의해 처리될 피처리물과 반응하지 않는 비활성 가스가 이용된다.
예를 들면, 제1 열 처리로서, GRTA는 이하와 같이 수행될 수 있다. 기판은 이동되고, 650 내지 700℃의 고온에서 가열된 비활성 가스에 넣어지며, 수 분 동안 가열되고, 이동되어 고온에서 가열된 비활성 가스로부터 빼내어진다. GRTA는 짧은 시간에 고온 열 처리를 가능하게 한다.
유의할 점은, 제1 열 처리에서, 물, 수소 등이 질소, 헬륨, 네온 또는 비소 등의 분위기 가스에 포함되지 않는 것이 바람직하다는 점이다. 또한, 분위기 가스의 순도는 바람직하게는 6N(99.9999%) 이상, 더 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도는 1ppm 이하, 바람직하게는 0.1ppm 이하이다)이다. 산소가 분위기 가스로서 이용되는 경우에, 분위기 가스는 바람직하게는 유사한 순도를 갖는다.
또한, 산화물 반도체층은 결정화되어 있고, 산화물 반도체층의 결정 구조는 일부 경우들에서, 제1 열처리의 조건 또는 산화물 반도체층의 재료에 따라 미결정(microcrystalline) 구조 또는 다결정 구조로 변경된다. 예를 들면, 산화물 반도체층은 90% 이상 또는 80% 이상의 결정화율을 갖는 미결정(microcrystalline) 산화물 반도체층이 되도록 결정화될 수도 있다. 또한, 제1 열처리의 조건 또는 산화물 반도체층의 재료에 따라, 산화물 반도체층은 어떠한 결정 성분도 포함하지 않는 비정질 산화물 반도체층이 될 수 있다. 산화물 반도체층은 미결정(microcrystalline)부(1 내지 20nm, 통상적으로는 2 내지 4nm의 입자 직경을 가짐)가 비정질 산화물 반도체에 혼합되는 산화물 반도체층이 될 수 있다.
뿐만 아니라, 산화물 반도체층에 대한 제1 열 처리는 섬 형상의 산화물 반도체층으로 처리되기 이전에 산화물 반도체막 위에 수행될 수 있다.
산화물 반도체층의 탈수화 또는 탈수소화를 위한 열 처리는 이하의 타이밍들: 산화물 반도체층이 형성된 이후, 소스 전극 및 드레인 전극이 산화물 반도체층 위에 형성된 이후, 및 게이트 절연층이 소스 전극 및 드레인 전극 위에 형성된 이후, 중 임의의 하나에서 수행될 수 있다.
다음으로, 포토다이오드의 상위층의 p-타입 영역에 도달하는 개구가 제2 포토리소그래피 프로세스 및 에칭 프로세스에 의해 절연층에 형성되고, 도전층은 절연층 및 산화물 반도체층(102) 위에 형성된다. 도전층은 스퍼터링 또는 진공 증착에 의해 형성될 수 있다. 도전층의 재료로서, 이하의 재료들: 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 또는 텅스텐으로부터 선택된 원소, 이들 원소들 중 임의의 것을 포함하는 합금, 상기 원소들을 조합하여 포함하는 합금막 등 중 임의의 것이 이용될 수 있다. 또한, 마그네시아, 마그네슘, 지르코늄, 베릴륨, 또는 이트륨으로부터 선택된 하나 이상의 재료들이 이용될 수 있다. 또한, 금속 도전층은 단층 구조, 또는 2개 이상의 층들의 적층 구조를 가질 수 있다. 예를 들면, 실리콘을 포함하는 알루미늄 막의 단층 구조, 티타늄 막이 알루미늄 막 위에 적층되는 2층 구조, 티타늄 막, 알루미늄 막, 및 티타늄 막이 그 순서로 적층되는 3층 구조 등이 이용될 수 있다. 다르게는, 알루미늄, 및 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 또는 스캔듐으로부터 선택된 하나 이상의 원소들을 포함하는 막, 합금 막, 또는 질화막이 이용될 수도 있다.
다음으로, 레지스트 마스크는 제3 포토리소그래피 프로세스에서 도전층 위에 형성된다. 박막 트랜지스터의 소스 전극(104) 및 드레인 전극(106)은 선택적 에칭에 의해 형성된 후, 레지스트 마스크가 제거된다(도 4의 (c) 참조). 유의할 점은, 형성된 소스 전극 및 형성된 드레인 전극의 단부들이 테이퍼링되는 경우에, 그 위에 적층되는 게이트 절연층에 있어서의 피복성이 개선되고, 이는 바람직하다.
본 실시 형태에서, 150nm 두께의 티타늄 막은 스퍼터링에 의해 소스 전극(104) 및 드레인 전극(106)으로서 형성된다.
유의할 점은, 산화물 반도체층(102)의 일부가 도전층의 에칭 시에 제거되지 않고 산화물 반도체층 아래에 형성된 절연층이 노출되지 않도록, 각 재료 및 에칭 조건들이 적절하게 조정된다는 점이다.
본 실시 형태에서, 티타늄 막은 도전층으로 이용되고, In-Ga-Zn-O계 산화물 반도체는 산화물 반도체층(102)에 이용되고, 암모니아 과산화수소 혼합물(암모니아, 물, 및 과산화수소 용액의 혼합물)은 에칭액으로 이용된다.
유의할 점은, 제3 포토리소그래피 프로세스 및 에칭 프로세스에서, 홈(오목부)을 갖는 산화물 반도체층이 일부 경우들에서 형성되도록 산화물 반도체층(102)의 일부만이 에칭된다는 점이다. 소스 전극(104) 및 드레인 전극(106)을 형성하는데 이용되는 레지스트 마스크는 잉크젯 방법에 의해 형성될 수 있다. 레지스트 마스크가 잉크젯 방법에 의해 형성되는 경우에, 포토마스크는 이용되지 않고, 따라서 제조 비용이 절감될 수 있다.
레지스트 마스크가 제3 포토리소그래피 프로세스에서 형성되는 경우에 자외선 광, KrF 레이저 빔, 또는 ArF 레이저 빔이 노출에 이용된다. 나중에 형성될 박막 트랜지스터의 채널 길이 L은 산화물 반도체층(102) 위에서 서로 인접한 소스 전극의 하단 및 드레인 전극의 하단 사이의 피치에 의해 결정된다. 유의할 점은, 채널 길이 L이 25nm보다 작은 조건 하에서 노출이 수행되는 경우에, 레지스트 마스크가 제2 포토리소그래피 프로세스에서 형성되는 노출은 그 파장이 극히 짧은(수 나노미터 내지 수십 나노미터) 극 자외선 광을 이용하여 수행된다는 점이다. 극 자외선광으로 노출 시에, 분해능은 높고 포커스의 깊이가 크다. 그러므로, 나중에 형성될 박막의 채널 길이 L은 10 내지 1000nm일 수 있고, 회로는 더 빠른 속도로 동작할 수 있다. 또한, 오프 전류의 양이 극도로 적으므로, 전력 소비가 감소될 수 있다.
다음으로, 게이트 절연층(118)은 절연층, 산화물 반도체층(102), 소스 전극(104) 및 드레인 전극(106) 위에 형성된다(도 5의 (a) 참조). 이 경우에, 게이트 절연층(118)은 또한 벌크 트랜지스터 위에 피착되고 층간 절연막의 일부로서 기능한다.
여기에서, 불순물의 제거에 의해 진성(i-타입)이거나 거의 진성이 되게 되는 산화물 반도체(고순도화된 산화물 반도체)는 계면 상태 및 계면 전하에 매우 민감하다. 그러므로, 산화물 반도체와 게이트 절연층 사이의 계면이 중요하다. 그러므로, 고순도화된 산화물 반도체와 접촉하고 있는 게이트 절연층(GI)은 높은 품질을 필요로 한다.
높은 내 전압을 갖는 치밀한 고품질 절연층이 형성될 수 있기 때문에, 예를 들면, 마이크로파(2.45GHz)를 이용하는 고밀도 플라즈마-인핸스드 CVD가 바람직하다. 이것은, 고순도화된 산화물 반도체가 고품질 게이트 절연층과 밀접하게 접촉하는 경우에, 계면 상태가 감소될 수 있고 계면 속성들이 유리할 수 있기 때문이다. 말할 필요도 없이, 고품질 절연층이 게이트 절연층으로서 형성될 수 있는 한, 스퍼터링 또는 플라즈마-인핸스드 CVD 등의 상이한 피착 방법이 이용될 수 있다. 뿐만 아니라, 게이트 절연층의 산화물 반도체와의 계면의 막 품질 및 속성들이 피착 이후에 수행되는 열 처리에 의해 변형되는 한, 임의의 게이트 절연층이 이용될 수 있다. 어느 경우든, 게이트 절연층으로서의 막 품질이 높고, 산화물 반도체와의 계면 상태 밀도가 감소되며, 유리한 계면이 형성될 수 있는 한, 어떠한 게이트 절연층도 이용될 수 있다.
12시간 동안 85℃ 및 2 x 106V/cm에서의 바이어스 온도 테스트(BT 테스트)에서, 불순물이 산화물 반도체에 첨가되었다면, 불순물과 산화물 반도체의 주요 성분 사이의 결합이 높은 전계(B: 바이어스) 및 높은 온도(T: 온도)에 의해 파괴되므로, 생성된 댕글링(dangling) 결합은 임계 전압(Vth)의 시프트를 유도한다. 이것에 대한 대책으로서, 본 발명의 하나의 실시 형태에서, 산화물 반도체의 불순물, 특히 수소, 물 등은 게이트 절연층과의 계면의 속성들이 상기 설명된 바와 같이 유리하도록 가능한 한 많이 제거된다. 따라서, BT 테스트가 수행되는 경우라도 안정된 박막 트랜지스터를 획득할 수 있다.
본 실시 형태에서, 게이트 절연층(118)은 마이크로파(2.45GHz)를 이용하는 고밀도 플라즈마-인핸스드 CVD 장치를 이용하여 형성된다. 여기에서, 고밀도 플라즈마-인핸스드 CVD 장치는 1 x 1011 /cm3 이상의 플라즈마 밀도를 실현할 수 있는 장치를 지칭한다. 예를 들면, 플라즈마는 절연층이 형성되도록 3 내지 6kW의 마이크로파 전력의 인가에 의해 생성된다.
모노실란 가스(SiH4), 아산화질소(N2O) 및 희가스가 소스 가스로서 챔버에 유입되고, 고밀도 플라즈마가 10 내지 30 Pa의 압력에서 생성되어, 절연층이 기판 위에 형성된다. 그 후에, 모노실란 가스의 공급이 중지되고, 아산화질소(N2O) 및 희가스가 공기로의 노출없이 유입되어, 절연층의 표면에 대해 플라즈마 처리가 수행될 수 있다. 적어도 아산화질소(N2O) 및 희가스의 유입에 의해 절연층의 표면 위에 수행된 플라즈마 처리는 절연층이 형성된 이후에 수행된다. 상기 프로세스를 통해 형성된 절연층은 작은 두께, 예를 들면 100nm보다 작은 두께를 가지더라도 그 신뢰성이 확보될 수 있는 절연층에 대응한다.
게이트 절연층(118)이 형성되는 경우에, 챔버에 유입되는 모노실란 가스(SiH4) 대 아산화질소(N2O)의 유속은 1:10 내지 1:200의 범위이다. 뿐만 아니라, 챔버에 유입되는 희가스로서, 헬륨, 비소, 크립톤, 크세논 등이 이용될 수 있다. 특히, 바람직하게는 저가의 비소가 이용된다.
뿐만 아니라, 고밀도 플라즈마-인핸스드 CVD 장치를 이용하여 형성된 절연층은 일정한 두께를 가질 수 있으므로, 절연층은 뛰어난 스텝 피복성을 갖는다. 또한, 고밀도 플라즈마-인핸스드 CVD 장치를 이용하여 형성된 절연층에 대해서는, 박막의 두께가 정확하게 제어될 수 있다.
상기 프로세스를 통해 형성된 절연층의 막 품질은 종래의 평행 플레이트 PECVD 장치를 이용하여 형성된 절연층의 것과 크게 상이하다. 상기 프로세스를 통해 형성된 절연층의 에칭 레이트는, 동일한 에칭액을 갖는 에칭 레이트들이 서로 비교되는 경우에, 종래의 플레이트 PECVD 장치를 이용하여 형성된 절연층보다 10% 이상 또는 20% 이상 낮다. 그러므로, 고밀도 플라즈마-인핸스드 CVD 장치를 이용하여 형성된 절연층이 치밀층이라고 말할 수 있다.
본 실시 형태에서, 게이트 절연층(118)으로서, 고밀도 플라즈마-인핸스드 CVD 장치를 이용하여 형성된 100nm 두께의 산화 질화 실리콘층(또한 SiOxNy로 지칭됨, 여기에서 x>y>0)이 이용된다.
게이트 절연층(118)은 상이한 방법으로서 플라즈마-인핸스드 CVD, 스퍼터링 등에 의해, 단층 구조, 또는 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 및 산화 알루미늄층 중 하나 이상을 포함하는 적층 구조를 갖도록 형성될 수 있다. 유의할 점은, 게이트 절연층(118)은 다량의 수소를 포함하지 않도록 바람직하게는 스퍼터링에 의해 형성된다는 점이다. 산화 실리콘층이 스퍼터링에 의해 형성되는 경우에, 실리콘 타겟 또는 석영 타겟이 타겟으로서 이용되고, 산소 또는 산소와 비소의 혼합된 가스가 스퍼터링 가스로서 이용된다.
게이트 절연층(118)은 소스 전극(104) 및 드레인 전극(106)으로부터 산화 실리콘층 및 질화 실리콘층이 적층되는 구조를 가질 수 있다. 예를 들면, 100nm 두께의 게이트 절연층은, 5 내지 300nm의 두께를 갖는 산화 실리콘층(SiOx(x>0))이 제1 게이트 절연층으로서 형성되고 50 내지 200nm의 두께를 갖는 질화 실리콘층(SiNy(y>0))이 제2 게이트 절연층으로서 스퍼터링에 의해 제1 게이트 절연층 위에 적층되는 방식으로 형성될 수 있다.
다음으로, 레지스트 마스크는 제4 포토리소그래피 프로세스에서 형성되고, 게이트 절연층(118)의 일부는 선택적 에칭에 의해 제거되어, 벌크 트랜지스터의 소스 전극 및 드레인 전극으로서 기능하는 n-타입 영역들(132a 및 132b)에 도달하는 개구들이 형성된다(도 5의 (b) 참조).
이어서, 도전층은 개구들이 형성되는 게이트 절연층(118) 위에 형성된 후, 게이트 전극(108) 및 배선층들(152 및 153)이 제5 포토리소그래피 프로세스에서 형성된다. 유의할 점은, 레지스트 마스크는 잉크젯 방법에 의해 형성될 수 있다는 점이다. 레지스트 마스크가 잉크젯 방법에 의해 형성되는 경우에, 포토마스크가 이용되지 않고, 따라서 제조 비용이 감소될 수 있다.
게이트 전극(108) 및 배선층들(152 및 153)은 단층, 또는 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 금속 재료 또는 이들 재료들 중 임의의 것을 주요 성분으로서 포함하는 합금 재료의 적층된 층을 갖도록 형성될 수 있다.
예를 들면, 게이트 전극(108) 및 배선층들(152 및 153)의 2층 구조로서, 이하의 구조들, 몰리브덴층이 알루미늄층 위에 적층되는 2층 구조, 몰리브덴층이 구리층 위에 적층되는 2층 구조, 산화 티타늄층 또는 질화 탄탈륨층이 구리층 위에 적층되는 2층 구조, 및 질화 티타늄층 및 몰리브덴층이 적층되는 2층 구조가 바람직하다. 3층 구조로서, 텅스텐층 또는 질화 텅스텐층, 알루미늄 및 실리콘의 합금 또는 알루미늄 및 티타늄의 합금, 및 질화 티타늄층 또는 티타늄층이 적층되는 3층 구조가 바람직하다. 유의할 점은, 게이트 전극은 광-투과 도전층을 이용하여 형성될 수 있다는 점이다. 광-투과 도전층의 재료의 하나의 예로서, 광-투과 도전성 산화물 등이 제공될 수 있다.
본 실시 형태에서는, 게이트 전극(108) 및 배선층들(152 및 153)로서, 150nm 두께의 티타늄 막이 스퍼터링에 의해 형성된다.
다음으로, 제2 열 처리(바람직하게는, 200 내지 400℃, 예를 들면 250 내지 350℃)는 비활성 가스 분위기 또는 산소 가스 분위기에서 수행된다. 본 실시 형태에서, 제2 열 처리는 질소 분위기에서 1시간 동안 250℃에서 수행된다. 다르게는, 제2 열 처리는 보호 절연층 또는 평탄화 절연층이 박막 트랜지스터 및 벌크 트랜지스터 위에 형성된 이후에 수행될 수 있다.
또한, 열 처리는 공기 분위기에서 1 내지 30시간 동안 100 내지 200℃에서 수행될 수 있다. 이러한 열 처리는 고정된 가열 온도에서 수행될 수 있다. 다르게는, 가열 온도의 이하의 변경이 복수 회 반복적으로 수행될 수 있다. 가열 온도는 실온에서 100 내지 200℃의 온도로 증가된 후, 실온으로 감소된다. 또한, 이러한 열 처리는 산화물 절연층의 형성 이전에 감소된 압력 하에서 수행될 수 있다. 열 처리가 감소된 압력 하에서 수행되는 경우에, 가열 시간이 짧아질 수 있다.
상기 단계들을 통해, 수소, 습기, 수소화물 또는 수산화물의 농도가 낮아지는 산화물 반도체층을 포함하는 박막 트랜지스터가 형성될 수 있다(도 5의 (c) 참조). 여기에서, 박막 트랜지스터는 전달 트랜지스터(101)로서 이용될 수 있고, 벌크 트랜지스터는 증폭기 트랜지스터(131)로서 이용될 수 있다.
보호 절연층(142) 또는 평탄화(예시되지 않음)를 위한 평탄화 절연층은 박막 트랜지스터 및 벌크 트랜지스터 위에 제공될 수 있다. 예를 들면, 보호 절연층(142)은 단층 구조, 또는 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 또는 산화 알루미늄층을 포함하는 적층 구조를 갖도록 형성될 수 있다.
평탄화 절연층은 폴리이미드, 아크릴, 벤조클로로부텐, 폴리아미드, 또는 에폭시 등의 내열 유기 재료를 이용하여 형성될 수 있다. 그러한 유기 재료들 이외에, 저-유전 상수 재료(로우-k 재료), 실록산계 수지, PSG(포스포실리케이트 유리), BPSG(브롬포스포실리케이트 유리) 등을 이용할 수 있다. 유의할 점은, 이들 재료들을 이용하여 형성된 복수의 절연막들을 적층함으로써 평탄화 절연층이 형성될 수 있다는 점이다.
유의할 점은, 실록산계 수지는 시작 재료로서 실록산계 재료를 이용하여 형성된 Si-O-Si 결합을 포함하는 수지에 대응한다는 점이다. 실록산계 수지는 치환기로서 유기기(예를 들면, 알킬기 또는 아릴기)를 포함할 수 있다. 또한, 유기기는 플루오르화기를 포함할 수 있다.
평탄화 절연층을 형성하기 위한 방법에는 어떠한 특정된 제한도 없다. 평탄화 절연층은 재료에 따라, 스퍼터링, SOG 방법, 스핀 코팅 방법, 디핑 방법, 스프레이 코팅 방법, 또는 액적 토출 방법(예를 들면, 잉크젯 방법, 스크린 프린팅, 또는 오프셋 프린팅) 등의 방법, 또는 닥터 나이프, 롤 코터, 커튼 코터, 또는 나이프 코터 등의 툴에 의해 형성될 수 있다.
분위기에 남아있는 습기가 산화물 반도체막의 피착 시에 제거되는 경우에, 산화물 반도체막의 수소 및 수소화물의 농도가 저하될 수 있다. 그러므로, 산화물 반도체막이 안정화될 수 있다.
상기 방식으로, 산화물 반도체층을 구비하는 박막 트랜지스터를 포함하는 전기적 특성들을 갖는 고도로 신뢰성있는 반도체 장치가 제공될 수 있다.
본 실시 형태 모드는 다른 실시 형태들 중 임의의 것과 적절하게 조합될 수 있다.
(실시 형태 2)
본 발명의 하나의 실시 형태에서, 산화물 반도체에서 캐리어 도너(또는 억셉터)일 수 있는 불순물의 매우 낮은 레벨로의 제거에 의해 진성이거나 실질적으로 진성인 반도체인 산화물 반도체가 박막 트랜지스터에 이용된다. 본 실시 형태에서, 테스트 소자 그룹(또한 TEG로 지칭됨)의 오프 전류의 측정된 값들이 이하에 기재된다.
도 6은 각각이 L/W=3㎛/50㎛를 갖는 200개의 박막 트랜지스터들이 병렬로 접속되는 L/W=3㎛/10000㎛를 갖는 박막 트랜지스터의 초기 특성들을 예시하고 있다. 뿐만 아니라, 박막 트랜지스터의 상면도는 도 7의 (a)에 예시되어 있고, 그 부분적으로 확대된 상면도는 도 7의 (b)에 예시되어 있다. 도 7의 (b)에서 점선에 의해 둘러싸인 영역은 L/W=3㎛/50㎛이고 Lov=1.5㎛를 갖는 하나의 스테이지의 박막 트랜지스터이다. 박막 트랜지스터의 초기 특성들을 측정하기 위해, 기판 온도가 실온으로 설정되었고, 소스-드레인 전압(이하에는 드레인 전압 또는 Vd로 지칭됨)이 10V로 설정되었으며, 소스-게이트 전압(이하에는 게이트 전압 또는 Vg로 지칭됨)이 -20에서 +20V로 변경된다는 조건들 하에서, 소스-드레인 전류(이하에, 드레인 전류 또는 Id로 지칭됨)의 변경되는 특성들이 측정되었다. 환언하면, Vg-Id 특성들이 측정되었다. 유의할 점은, 도 7의 (a) 및 7의 (b)는 -20 내지 +5V 범위의 Vg를 예시하고 있다는 점이다.
도 6에 예시된 바와 같이, 10000㎛의 채널 폭 W를 갖는 박막 트랜지스터는 1V 및 10V의 Vd에서 1x10-13A 이하의 오프 전류를 갖고, 이는 측정 장치(반도체 파라미터 분석기, 예를 들면 Agilent Technologies Inc.에 의해 제조된 Agilent 4156C)의 분해능(100fA) 이하이다.
환언하면, 박막 트랜지스터는 노멀리 오프(normally off)의 전기적 특성을 갖는다. 1 내지 10V의 드레인 전압에서, 박막 트랜지스터는, 채널 폭의 마이크로미터 당 오프 전류가 100aA/㎛ 이하, 바람직하게는 10aA/㎛ 이하, 더 바람직하게는 1aA/㎛ 이하가 되도록 동작할 수 있다.
측정에 이용되는 박막 트랜지스터를 제조하기 위한 방법이 기재된다.
처음에, 하지층으로서, CVD에 의해, 질화 실리콘층은 유리 기판 위에 형성되었고, 산화 질화 실리콘층은 질화 실리콘층 위에 형성되었다. 산화 질화 실리콘층 위에, 텅스텐층이 스퍼터링에 의해 게이트 전극으로서 형성된다. 여기에서, 텅스텐층은 게이트 전극이 형성되도록 선택적으로 에칭되었다.
다음으로, 게이트 전극 위에, 100nm 두께의 산화 질화 실리콘층이 CVD에 의해 게이트 절연층으로서 형성되었다.
이어서, 50nm 두께의 산화물 반도체층은 In-Ga-Zn-O계 금속 산화물 타겟(In2O3:Ga2O3:ZnO=1:1:2의 몰 비율)을 이용하여, 스퍼터링에 의해 게이트 절연층 위에 형성되었다. 여기에서, 섬 형상의 산화물 반도체층은 산화물 반도체층의 선택적 에칭에 의해 형성되었다.
이어서, 제1 열 처리는 질소 분위기에서 1시간 동안 450℃에서 깨끗한 오븐에서 산화물 반도체층에 대해 수행되었다.
이어서, 소스 전극 및 드레인 전극으로서, 150nm 두께의 티타늄층이 스퍼터링에 의해 산화물 반도체층 위에 형성되었다. 여기에서, 소스 전극 및 드레인 전극은 티타늄층의 선택적 에칭에 의해 형성되었고, 각각이 3㎛의 채널 길이 L 및 50㎛의 채널 폭 W를 갖는 200개의 박막 트랜지스터들이 병렬로 접속되어 L/W=3㎛/10000㎛를 갖는 박막 트랜지스터를 얻었다.
이어서, 보호성 절연층으로서, 300nm 두께의 산화 실리콘층은 반응성 스퍼터링에 의해 산화물 반도체층과 접촉하는 상태가 되도록 형성되었다. 여기에서, 보호층이었던 산화 실리콘층이 선택적으로 에칭되어, 게이트 전극, 소스 전극 및 드레인 전극 위에 개구들이 형성되었다. 그 후에, 제2 열처리는 질소 분위기에서 1 시간동안 250℃에서 수행되었다.
이어서, 열처리는 Vg-Id 특성들의 측정 이전에 10시간 동안 150℃에서 수행되었다.
상기 단계들을 통해, 보텀-게이트 박막 트랜지스터가 제조되었다.
박막 트랜지스터의 오프 전류가 도 6에 예시된 바와 같이 대략 1x10-13A인 이유는, 산화물 반도체층의 수소의 농도가 상기 제조 과정들에서 충분히 감소될 수 있기 때문이다. 산화물 반도체층에서 수소의 농도는 5x1019atoms/cm3 이하, 바람직하게는 5x1018atoms/cm3 이하, 더 바람직하게는 5x1017atoms/cm3 이하, 또는 1x1016/cm3 미만이다. 유의할 점은, 산화물 반도체층의 수소의 농도는 이차 이온 질량 분석법(SIMS)에 의해 측정된다는 점이다.
In-Ga-Zn-O계 산화물 반도체가 이용되는 예가 기재되어 있지만, 본 실시 형태는 이것으로 특별히 제한되지 않는다. 또 하나의 산화물 반도체 재료, 예를 들면 In-Sn-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, In-Sn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등이 이용될 수 있다. 또한, 산화물 반도체 재료로서, Al이 2.5 내지 10wt%로 혼합된 In-Al-Zn-O계 산화물 반도체 또는 Si가 2.5 내지 10wt%로 혼합된 In-Zn-O계 산화물 반도체가 이용될 수 있다.
캐리어 측정 장치에 의해 측정된 산화물 반도체층의 캐리어 농도는 5x1014/cm3 이하, 바람직하게는 5x1012/cm3 이하, 더 바람직하게는 실리콘의 캐리어 농도 1.45x1010/cm3 이하이다. 즉, 산화물 반도체층의 캐리어 농도는 가능한 제로에 근접할 수 있다.
또한, 박막 트랜지스터의 채널 길이 L은 10 내지 1000nm일 수 있고, 회로는 더 빠른 속도로 동작할 수 있다. 또한, 오프 전류의 양이 극도로 작으므로, 전력 소비가 더 감소될 수 있다.
회로 설계에서, 산화물 반도체층은 박막 트랜지스터가 오프인 경우에 절연체로 간주될 수 있다.
그 후, 본 실시 형태에서 제조된 박막 트랜지스터의 오프 전류의 온도 특성들이 평가되었다. 온도 특성들은 박막 트랜지스터가 이용되는 최종 제품의 환경적 저항, 성능의 유지 등을 고려할 때 중요하다. 더 작은 양의 변화가 바람직하고, 이는 제품 설계에 대한 자유도를 증가시킨다는 것이 자명하다.
온도 특성들에 대해, Vg-Id 특성들은 박막 트랜지스터들을 구비하는 기판들이 -30℃, 0℃, 25℃, 40℃, 60℃, 80℃, 100℃ 및 120℃의 각 일정 온도들에서 유지되었고 드레인 전압이 6V로 설정되었으며 게이트 전압이 -20에서 +20V로 변경되었다는 조건들 하에서, 일정한-온도 챔버를 이용하여 획득되었다.
도 8의 (a)는 상기 온도들에서 측정되고 서로 중첩된 Vg-Id 특성들을 예시하고 있고, 도 8의 (b)는 도 8의 (a)에서 점선에 의해 둘러싸인 오프 전류의 범위의 확대도를 예시하고 있다. 도에서 화살표에 의해 표시된 최우측 곡선은 -30℃에서 얻어진 곡선이고, 최좌측 곡선은 120℃에서 얻어진 곡선이며, 다른 온도들에서 얻어진 곡선들은 그 사이에 위치한다. 온 전류의 온도 종속성은 거의 관찰될 수 없다. 한편, 도 8의 (b)의 확대도에 명백하게 예시된 바와 같이, 오프 전류는 게이트 전압이 약 20V인 경우를 제외한 모든 온도들에서 1x10-12A 이하로서 측정 장치의 분해능 근처이고, 그 온도 종속성은 관측되지 않는다. 환언하면, 120℃의 고온에서도, 오프 전류는 1x10-12A 이하로 유지되고, 채널 폭 W가 10000㎛인 경우에, 오프 전류가 크게 낮다는 것을 알 수 있다.
고순도화된 산화물 반도체를 포함하는 박막 트랜지스터는 오프 전류의 온도에 대한 어떠한 종속성도 보여주지 않는다. 산화물 반도체는 고순도화되는 경우에, 도전성 타입이 진성 타입에 극도로 근접하게 되고 도 10의 (a)의 대역도에 예시된 바와 같이 페르미 레벨이 금지 대역의 중간에 위치하기 때문에, 온도 종속성을 보여주지 않는다는 것을 알 수 있다. 이것은 또한 산화물 반도체가 3eV 이상의 에너지 갭을 갖고 열적으로 여기된 매우 적은 캐리어들을 포함한다는 사실로부터 기인한다. 뿐만 아니라, 소스 영역 및 드레인 영역은 축퇴 상태에 있고, 이는 어떠한 온도 종속성도 없다는 것을 보여주기 위한 인자이다. 박막 트랜지스터는 축퇴된 소스 영역으로부터 산화물 반도체로 주입되는 캐리어들로 주로 동작되고, 상기 특성들(온도로부터의 오프 전류의 독립성)은 온도로부터 캐리어 밀도의 독립성에 의해 설명될 수 있다. 또한, 이러한 극도로 낮은 오프 전류는 대역도들을 참조하여 이하에 설명된다.
도 9는 산화물 반도체를 포함하는 역스태거형 박막 트랜지스터의 수직방향 단면도이다. 산화물 반도체층(OS)은 게이트 절연막(GI)이 개재된 상태에서 게이트 전극(GE1) 위에 제공된다. 소스 전극(S) 및 드레인 전극(D)은 그 위에 제공된다.
도 10의 (a) 및 10의 (b)는 도 9의 A-A' 단면의 에너지 대역도들(개략도들)이다. 도 10의 (a)는 소스의 전압 및 드레인의 전압이 동일한(VD=0V) 경우를 예시하고 있고, 도 10의 (b)는 양의 전위(VD>0V)가 드레인에 인가되는 경우를 예시하고 있다.
도 11의 (a) 및 11의 (b)는 도 9의 B-B' 단면의 에너지 대역도들(개략도들)이다. 도 11의 (a)는 양의 전위(+VG)가 게이트(G1)에 인가되고 캐리어들(전자들)이 소스 및 드레인 사이에서 흐르는 상태를 예시하고 있다. 또한, 도 11의 (b)는 음의 전위(-VG)가 게이트(G1)에 인가되고 박막 트랜지스터가 오프인(소수 캐리어들이 흐르지 않는다) 상태를 예시하고 있다.
도 12는 진공 레벨, 금속의 일함수(φM), 및 산화물 반도체의 전자 친화력(χ) 사이의 관계를 예시하고 있다.
종래의 산화물 반도체는 일반적으로 n-타입 도전성을 갖고, 그 경우에 페르미 레벨(EF)은 대역 갭의 중간에 배치된 진성 페르미 레벨(Ei)로부터 떨어져 있고 도전 대역 근처에 배치된다. 유의할 점은, 산화물 반도체의 수소의 일부는 도너로서 기능하고 산화물 반도체가 n-타입 도전성을 갖도록 하는 인자라는 점이다.
이에 비해, 본 발명의 하나의 실시 형태에서 산화물 반도체는, 산화물 반도체의 주요 성분들이 가능한 한 많이 포함되지 않도록, 산화물 반도체로부터 n-타입 불순물인 수소의 제거 및 순도의 증가에 의해 얻어진 진성(i-타입) 또는 실질적으로 진성인 산화물 반도체이다. 환언하면, 산화물 반도체는 고순도화된 진성(i-타입) 반도체, 또는 불순물의 첨가에 의해서가 아니라 수소 또는 물 등의 불순물의 가능한 한 많은 제거에 의해 고순도화된 i-타입 반도체에 근접한 반도체이다. 이와 같이, 페르미 레벨(EF)은 진성 페르미 레벨(Ei)과 동일한 레벨일 수 있다.
산화물 반도체의 대역 갭(Eg)이 3.15eV인 경우에, 전자 친화력(χ)은 4.3eV라고 할 수 있다. 소스 전극 및 드레인 전극에 이용되는 티타늄(Ti)의 일함수는 산화물 반도체의 전자 친화력(χ)과 실질적으로 동일하다. 이 경우에, 쇼트키 전자 배리어는 금속과 산화물 반도체 사이의 계면에서 형성되지 않는다.
환언하면, 금속의 일함수(φM)가 산화물 반도체의 전자 친화력(χ)과 동일한 경우에, 금속 및 산화물 반도체가 서로 접촉하고 있는 상태는 도 10의 (a)에 예시된 에너지 대역도(개략도)로 나타난다.
도 10의 (b)에서, 흑색 원(●)은 전자를 나타낸다. 양의 전위가 드레인에 인가되는 경우에, 전자는 배리어(h) 위에서 산화물 반도체로 주입되고 드레인을 향하여 흐른다. 그 경우에, 배리어(h)의 높이는 게이트 전압 및 드레인 전압에 따라 변경된다. 양의 드레인 전압이 인가되는 경우에, 배리어(h)의 높이는 어떠한 전압도 인가되지 않는 경우의 도 10의 (a)에서의 배리어의 높이, 즉 대역 갭(Eg)의 절반보다 작다.
이때 산화물 반도체에 주입되는 전자들은 도 11의 (a)에 예시된 바와 같이 산화물 반도체를 통해 흐른다. 또한, 도 11의 (b)에서, 음의 전위가 게이트(G1)에 인가되는 경우에, 소수 캐리어들인 정공들이 실질적으로 제로이고, 따라서 전류가 거의 흐르지 않는다.
예를 들면, 채널 폭 W가 1x104㎛이고 채널 길이 L이 3㎛인 박막 트랜지스터의 경우에도, 실온에서의 오프 전류는 10-13A 이하이고, 부임계(subthreshold) 스윙(S 값)은 0.1V/dec(게이트 절연막의 두께는 100nm이다).
실리콘 반도체의 진성 캐리어 농도는 1.45x1010/cm3(300K)이고, 캐리어들은 실온에서도 존재한다. 이것은, 열적으로 여기된 캐리어들이 실온에서도 존재한다는 것을 의미한다. 또한, 실리콘 반도체의 대역갭은 1.12eV이고, 따라서, 실리콘 반도체를 포함하는 트랜지스터의 오프 전류는 온도에 따라 크게 변경된다.
그러므로, 트랜지스터에 대한 넓은 대역 갭을 갖는 산화물 반도체를 단순히 이용하는 것이 아니라, 산화물 반도체를 고순도화함으로써, 산화물 반도체의 주요 성분들 이외의 불순물이 가능한 한 많이 포함되지 않도록 한다. 그러므로, 그러한 산화물 반도체에서, 캐리어 농도는 1x1014/cm3 이하, 바람직하게는 1x1012/cm3 이하가 되므로, 실제 동작 온도에서 열적으로 여기될 캐리어들은 거의 포함되지 않고, 트랜지스터는 소스 측으로부터 주입된 전자들만으로 동작할 수 있다. 이것은 오프 전류를 1x10-13A 이하로 감소시킬 수 있게 하고, 그 오프 전류가 온도 변경에도 거의 변경되지 않는 극도로 안정된 트랜지스터를 얻을 수 있게 한다.
본 발명의 하나의 실시 형태의 기술적 사상은 불순물이 산화물 반도체에 첨가되지 않고 그 내부에 바람직하지 않게 존재하는 물 또는 수소 등의 불순물의 제거에 의해 산화물 반도체 자체가 고순도화된다는 점이다. 환언하면, 본 발명의 하나의 실시 형태의 특징은, 산화물 반도체 자체가 도너 레벨을 형성하는 물 또는 수소의 제거에 의해, 그리고 제거 시에 산소-부족 상태에 있도록 만드는 산화물 반도체로의 산소의 공급에 의해, 고순도화되어 있다는 점이다.
산화물 반도체에서, 피착 직후에도, 수소는 이차 이온 질량 분석계(SIMS)에 의해 1020/cm3 정도에서 관찰된다. 본 발명의 기술적 사상은 산화물 반도체를 고순도화하는 것이고, 도너 레벨을 형성하는 물 또는 수소 등의 불순물의 의도적인 제거에 의해, 그리고 제거 시에 생성되는 산소의 부족에 대한 보상에 의해, 전기적으로 i-타입(진성) 반도체를 얻는 것이다.
결과적으로, 수소의 양은 가능한 한 적은 것이 바람직하고, 또한 산화물 반도체 내의 캐리어들의 개수는 가능한 한 적은 것이 바람직하다. 산화물 반도체는 박막 트랜지스터에 이용될 때 전류를 흐르게 하기 위한 캐리어를 의도적으로 포함시키기보다는, 캐리어들이 제거되고 소스로부터 공급된 캐리어들(전자들)의 경로로서 기능하는 소위 고순도화된 i-타입(진성) 반도체이다.
결과적으로, 산화물 반도체로부터 캐리어들을 제거하거나 그 내부의 캐리어들을 크게 감소시킴으로써, TFT의 오프 전류가 감소될 수 있고, 이는 본 발명의 하나의 실시 형태의 기술적 사상이다. 환언하면, 하나의 기준으로서, 수소의 농도는 5x1019/cm3 이하, 바람직하게는 5x1018/cm3 이하, 더 바람직하게는 5x1017/cm3 이하, 또는 1x1016/cm3 미만이어야 한다. 캐리어 농도는 1x1014/cm3 미만이어야 하고, 바람직하게는 1x1012/cm3 미만이어야 한다.
뿐만 아니라, 결과적으로, 산화물 반도체는 하나의 경로로서 기능하고, 산화물 반도체 자체는 캐리어들을 공급하지 않도록 고순도화되거나 거의 어떠한 캐리어도 공급하지 않는 i-타입(진성) 반도체이고, 캐리어들은 소스 및 드레인으로부터 공급된다.
그러므로, 오프 전류는 가능한 한 낮은 것이 바람직하고, 1 내지 10V의 범위의 드레인 전압이 인가되는 트랜지스터의 특성들로서, 오프 전류는 100aA/㎛ 이하(채널 폭 W = 마이크로미터 당 전류)이고, 바람직하게는 10aA/㎛ 이하이며, 더 바람직하게는 1aA/㎛ 이하이다.
메모리 회로(메모리 소자) 등이 극도로 낮은 오프 전류를 갖는 그러한 박막 트랜지스터를 이용하여 형성되는 경우에, 거의 누설이 없다. 그러므로, 전위는 긴 시간 동안 홀딩될 수 있고, 저장된 데이터는 긴 시간동안 홀딩될 수 있다.
본 실시 형태는 다른 실시 형태들에서 설명된 임의의 구조들과 적절하게 조합될 수 있다.
(실시 형태 3)
본 발명의 하나의 실시 형태의 박막 트랜지스터를 포함하는 고체 이미지 센서의 동작이 설명된다.
고체 이미지 센서인 CMOS(상보형 금속 산화물 반도체) 이미지 센서는 신호 전하 저장부에서 전위를 홀딩하고, 증폭기 트랜지스터를 통해 전위를 수직 출력선에 출력한다. 일반적인 CMOS 이미지 센서에서, 리세트 트랜지스터 및/또는 전달 트랜지스터에서 누설 전류가 발생하는 경우에, 충전 또는 방전이 누설 전류로 인해 생성되므로, 신호 전하 저장부의 전위가 변경된다. 신호 전하 저장부의 전위가 변경되는 경우에, 증폭기 트랜지스터의 전위가 또한 변경된다. 그러므로, 전위들의 레벨들은 원래 전위들로부터 편차가 발생하고, 촬상된 화상이 열화되며, 이는 문제가 된다.
본 실시 형태에서, 실시 형태 1 및 2에서 기재된 박막 트랜지스터가 CMOS 이미지 센서에서 전달 트랜지스터로서 이용되는 경우의 효과가 기재된다. 유의할 점은, 실시 형태 1에서 기재된 바와 같이, 리세트 트랜지스터의 제공은 본 발명의 하나의 실시 형태에서 생략될 수 있다는 점이다. 또한, 박막 트랜지스터 또는 벌크 트랜지스터 중 어느 하나는 증폭기 트랜지스터로 이용될 수 있다.
도 29는 종래 CMOS 이미지 센서의 화소 구조의 예를 예시하고 있다. 화소는 광전 변환 소자인 포토다이오드(1002), 전달 트랜지스터(1004), 리세트 트랜지스터(1006), 증폭기 트랜지스터(1008), 및 다양한 배선들을 포함한다. 복수의 화소들이 매트릭스로 배열되어 센서를 형성한다.
여기에서, 포토다이오드(1002)는 전달 트랜지스터(1004)의 소스 측에 접속된다. 신호 전하 저장부(1010, 또한 플로팅 디퓨전(FD)으로도 지칭됨)는 전달 트랜지스터(1004)의 드레인 측 위에 형성된다. 리세트 트랜지스터(1006)의 소스 및 증폭기 트랜지스터(1008)의 게이트는 신호 전하 저장부(1010)에 접속된다. 또 하나의 구조로서, 선택 트랜지스터가 증폭 트랜지스터에 접속될 수 있다.
다음으로, 동작은 도 30의 타이밍 차트를 참조하여 설명된다. 처음에, 전원 전압이 전원 단자에 공급된다. 이어서, 리세트 펄스는 리세트 트랜지스터(1006)의 게이트에 입력되어, 리세트 트랜지스터(1006)가 턴온된다. 리세트 전원 전위는 신호 전하 저장부(1010)에 저장된다. 이어서, 리세트 트랜지스터(1006)가 턴오프되고, 신호 전하 저장부(1010)는 리세트 전원 전위에서 홀딩된다. 다음으로, 전달 트랜지스터(1004)가 턴온되는 경우에, 전류가 신호 전하 저장부(1010)로부터 포토다이오드로 흐르므로, 신호 전자 저장부(1010)의 전위가 낮아진다. 전달 트랜지스터(1004)가 턴오프되는 경우에, 전달 트랜지스터(1004)가 턴오프되는 때의 전위가 신호 전하 저장부(1010)에서 홀딩된다. 이어서, 전위는 증폭기 트랜지스터(1008)를 통해 수직 출력선(1120)에 출력된다. 그 후에, 전원 전압의 전원 단자로의 공급이 중단된다. 이와 같이, 신호가 출력된다.
도 13은 본 발명의 하나의 실시 형태에서, CMOS 이미지 센서의 화소 구조의 예를 예시하고 있다. 화소는 광전 변환 소자인 포토다이오드(1002), 전달 트랜지스터(1004), 증폭기 트랜지스터(1008), 및 다양한 배선들을 포함한다. 복수의 화소들이 매트릭스로 배열되어 센서를 형성한다. 또한, 증폭기 트랜지스터(1008)에 전기적으로 접속된 선택 트랜지스터가 제공될 수 있다. 본 발명의 하나의 실시 형태에서, 리세트 트랜지스터의 제공이 생략된다.
여기에서, 포토다이오드(1002)는 전달 트랜지스터(1004)의 소스 측에 접속된다. 신호 전하 저장부(1010)는 전달 트랜지스터(1004)의 드레인 측 위에 형성된다. 증폭기 트랜지스터(1008)의 게이트는 신호 전하 저장부(1010)에 접속된다.
다음으로, 동작은 도 14의 타이밍 차트를 참조하여 설명된다. 우선, 전원 전압은 전원 단자에 공급된다. 이어서, 리세트 신호선(1040)의 전위(RST1)가 하이 레벨로 되는 경우에, 순방향 바이어스가 포토다이오드(1002)에 인가되고, 포토다이오드(1002)의 캐소드의 전위는 포토다이오드(1002)의 순방향 전압(Vf)만큼 리세트 신호선의 하이-레벨 전위보다 낮다. 이어서, 전달 스위치선(1050)의 전위가 하이 레벨이 되고 전달 트랜지스터(1004)가 턴온되는 경우에, 신호 전하 저장부(1010)의 전위(FD)는 포토다이오드(1002)의 캐소드의 전위와 동일하다(기간 T1). 이어서, 리세트 신호선(1040)의 전위(RST1)가 로우 레벨이 되는 경우에, 포토다이오드(1002)의 애노드의 전위는 로우 레벨이 되므로, 역방향 바이어스가 포토다이오드(1002)에 인가된다. 여기에서, 포토다이오드(1002)에 입사하는 광에 대응하는 전류가 포토다이오드(1002) 및 전달 트랜지스터(1004)에 흐르므로, 신호 전하 저장부(1010)의 전위가 낮아진다(기간 T2). 전달 스위치선(1050)의 전위가 로우 레벨이 되고 전달 트랜지스터(1004)가 턴오프되는 경우에, 전달 트랜지스터(1004)가 턴오프되는 경우의 전위가 신호 전하 저장부(1010)에서 홀딩된다(기간 T3). 여기에서, 누설 전류가 전달 트랜지스터(1004)에 거의 흐르지 않는 경우에, 신호 전하 저장부(1010)의 전위(FD)는 트랜지스터의 다음 동작이 시작될 때까지 홀딩된다. 이어서, 전위는 증폭기 트랜지스터(1008)를 통해 수직 출력선(1120)에 출력된다. 그 후에, 전원 단자로의 전원 전압의 공급이 중단된다. 이와 같이, 신호가 출력된다.
환언하면, 동작은 리세트 트랜지스터를 제공하지 않고 수행될 수 있다. 실시 형태들 1 및 2에 기재된 그 오프 전류가 크게 낮은 산화물 반도체를 포함하는 박막 트랜지스터가 전달 트랜지스터(1004)로 이용되는 경우에, 신호 전하 저장부(1010)로부터 박막 트랜지스터를 통해 누설 전류가 거의 흐르지 않고, 전위는 기간 T3의 홀딩 기간에 매우 긴 시간 동안 홀딩될 수 있다.
다음으로, 포토다이오드(1002)의 동작은 도 15를 참조하여 설명된다. 광이 포토다이오드에 입사하지 않는 경우에, 포토다이오드는 보통 다이오드와 동일한 전압-전류 특성들을 갖는다(도 15의 곡선 A). 광이 포토다이오드에 입사하는 경우에, 광이 포토다이오드에 들어가지 않는 경우와 비교할 때, 특히 역방향 바이어스가 인가되는 경우에, 더 많은 양의 전류가 흐른다(도 15의 곡선 B). 포토다이오드의 동작 포인트의 이동은 도 13에 예시된 화소의 동작을 참조하여 설명된다. 리세트 신호선(1040) 및 전달 트랜지스터(1004)가 오프 상태에 있는 경우에, 전류를 흐르게 하기 위한 경로는 포토다이오드(1002)에 존재하지 않고, 따라서 포토다이오드(1002)의 캐소드는 광이 포토다이오드에 입사되는 경우라도 도 15의 포인트 c에 배치된다. 리세트 신호선(1040)의 전위가 하이 레벨이 되는 경우에, 순방향 바이어스가 포토다이오드(1002)에 인가되고, 포토다이오드의 캐소드의 전위는 포토다이오드의 순방향 전압만큼 리세트 전위보다 낮다. 전달 트랜지스터(1004)가 턴온되는 경우에, 신호 전하 저장부(1010)의 전위는 포토다이오드(1002)의 캐소드의 전위와 동일하다. 여기에서, 리세트 신호선(1040)의 전위가 로우 레벨이 되는 경우에, 역방향 바이어스가 포토다이오드(1002)에 인가되고, 포토다이오드(1002)의 캐소드는 도 15에서 포인트 d에 배치된다. 이어서, 광이 포토다이오드(1002)에 입사하는 경우에, 방전 전류가 신호 전하 저장부(1010)로부터 전달 트랜지스터(1004)를 통해 흐르므로, 신호 전하 저장부(1010)의 전위가 낮아진다. 전달 트랜지스터(1004)가 턴오프되는 경우에, 방전이 중지된다. 도 15에서 이때의 동작 포인트가 e로 표시된다고 가정되는 경우에, 동작 포인트 d와 동작 포인트 e 사이의 전위차는 포토다이오드(1002)의 방전에 의해 얻어지는 신호의 전위차에 대응한다.
다음으로, 증폭기 트랜지스터 및 신호선들이 복수의 화소들 사이에서 공통으로 이용되는 경우의 동작이 설명된다. 도 16은 하나의 전달 트랜지스터, 하나의 증폭기 트랜지스터, 하나의 포토다이오드가 각 화소에 제공되고, 리세트 신호선, 전달 스위치선, 및 수직 출력선이 그 화소에 접속되는 기본 구조이다.
기본 구조의 동작은 도 17의 타이밍 차트를 참조하여 설명된다. 제1 라인의 구동 시에, 우선, 제1 리세트 신호선(1240)의 전위(RST1)가 하이 레벨로 되는 경우에, 순방향 바이어스가 제1 포토다이오드(1212)에 인가되고, 제1 포토다이오드(1212)의 캐소드의 전위는 포토다이오드의 순방향 전압(Vf)만큼 제1 리세트 신호선(1240)의 하이-레벨 전위보다 낮다. 이어서, 제1 전달 스위치선(1250)의 전위(TRF1)가 하이 레벨이 되는 경우에, 제1 전달 트랜지스터(1214)가 턴온되므로, 신호 전하 저장부(1210)의 전위(FD)가 제1 포토다이오드(1212)의 캐소드의 전위와 동일하다. 다음으로, 제1 리세트 신호선(1240)의 전위(RST1)가 로우 레벨이 되는 경우에, 포토다이오드의 애노드의 전위가 로우 레벨이 된다. 이때, 역방향 바이어스가 제1 포토다이오드(1212)에 인가된다. 여기에서, 제1 포토다이오드(1212)에 입사하는 광에 대응하는 전류가 제1 포토다이오드(1212) 및 제1 전달 트랜지스터(1214)에 흐르므로, 신호 전하 저장부(1210)의 전위(FD)는 방전에 의해 낮아진다. 제1 전달 스위치선(1250)의 전위(TRF1)가 로우 레벨이 되는 경우에, 제1 전달 트랜지스터(1214)가 턴오프되므로, 신호 전하 저장부(1210)의 전위(FD)는 전류 경로가 차단되기 때문에 홀딩된다. 이러한 전위는 제1 증폭기 트랜지스터(1218)를 통해 수직 출력선(1220)에 출력된다. 이어서, 제2 라인의 구동이 수행된다. 이와 같이, 순차적인 구동이 수행된다.
상기 기본 구조와는 달리, 도 18은 수직방향으로 배열된 4개의 화소들의 구조를 예시하고 있고, 여기에서 증폭기 트랜지스터 및 리세트 신호선은 공통으로 이용된다. 트랜지스터들의 개수 및 배선들의 개수가 감소되는 경우에, 화소 면적의 감소에 의한 소형화 및 포토 다이오드의 광 수신 영역의 증가에 의한 노이즈 감소가 실현될 수 있다. 수직방향으로 배열된 4개의 화소들의 전달 트랜지스터들의 드레인들이 서로 전기적으로 접속되어, 신호 전하 저장부(1410)가 형성된다. 증폭기 트랜지스터(1408)의 게이트는 신호 전하 저장부(1410)에 접속된다.
수직방향으로 배열된 4개의 화소들의 구조들의 동작은 도 19의 타이밍 차트를 참조하여 설명된다. 제1 라인의 구동 시에, 우선, 제1 리세트 신호선(1461)의 전위(RST1)가 하이 레벨이 되는 경우, 순방향 바이어스가 제1 포토다이오드(1412)에 인가되고, 제1 포토다이오드(1412)의 캐소드의 전위는 제1 리세트 신호선(1461)의 하이-레벨 전위보다 포토다이오드의 순방향 전압(Vf)만큼 낮다. 이어서, 제1 전달 스위치선(1451)의 전위(TRF1)가 하이 레벨이 되는 경우에, 제1 전달 트랜지스터(1414)가 턴온되므로, 신호 전하 저장부(1410)의 전위(FD1)는 제1 포토다이오드(1412)의 캐소드의 전위와 동일하다. 다음으로, 제1 리세트 신호선(1461)의 전위(RST1)가 로우 레벨이 되는 경우에, 포토다이오드의 애노드의 전위가 로우 레벨이 된다. 이때, 역방향 바이어스가 제1 포토다이오드(1412)에 인가된다. 여기에서, 제1 포토다이오드(1412)에 입사하는 광에 대응하는 전류는 제1 포토다이오드(1412) 및 제1 전달 트랜지스터(1414)에 흐르므로, 신호 전하 저장부(1410)의 전위(FD1)가 방전에 의해 낮아진다. 제1 전달 스위치선(1451)의 전위(TRF1)가 로우 레벨이 되는 경우에, 제1 전달 트랜지스터(1414)가 턴오프되므로, 신호 전하 저장부(1410)의 전위(FD1)는 전류 경로가 차단되므로 홀딩된다. 이러한 전위는 제1 증폭기 트랜지스터(1408)를 통해 수직 출력선(1470)에 출력된다.
제2 라인의 구동 시에, 우선, 제1 리세트 신호선(1461)의 전위(RST1)가 하이 레벨이 되는 경우에, 순방향 바이어스가 제2 포토다이오드(1422)에 인가되고, 제2 포토다이오드(1422)의 캐소드의 전위는 제1 리세트 신호선(1461)의 하이-레벨 전위보다 포토다이오드의 순방향 전압(Vf)만큼 낮다. 이어서, 제2 전달 스위치선(1452)의 전위(TRF2)가 하이 레벨이 되는 경우에, 제2 전달 트랜지스터(1424)가 턴온되므로, 신호 전하 저장부(1410)의 전위(FD1)가 제2 포토다이오드(1422)의 캐소드의 전위와 동일하다. 다음으로, 제1 리세트 신호선(1461)의 전위(RST1)가 로우 레벨이 되는 경우에, 포토다이오드의 애노드의 전위는 로우 레벨이 된다. 이때, 역방향 바이어스가 제2 포토다이오드(1422)에 인가된다. 여기에서, 제2 포토다이오드(1422)에 입사하는 광에 대응하는 전류는 제2 포토다이오드(1422) 및 제2 전달 트랜지스터(1424)에 흐르므로, 신호 전하 저장부(1410)의 전위(FD1)는 방전에 의해 낮아진다. 제2 전달 스위치선(1452)의 전위(TRF2)가 로우 레벨이 되는 경우에, 제2 전달 트랜지스터(1424)가 턴오프되므로, 신호 전하 저장부(1410)의 전위(FD1)는 전류 경로가 차단되기 때문에 홀딩된다. 이러한 전위는 제1 증폭기 트랜지스터(1408)를 통해 수직 출력선(1470)에 출력된다.
제3 라인의 구동 시에, 우선, 제1 리세트 신호선(1461)의 전위(RST1)가 하이 레벨이 되는 경우에, 순방향 바이어스가 제3 포토다이오드(1432)에 인가되고, 제3 포토다이오드(1432)의 캐소드의 전위는 제1 리세트 신호선(1461)의 하이-레벨 전위보다 포토다이오드의 순방향 전압(Vf)만큼 낮다. 이어서, 제3 전달 스위치선(1453)의 전위(TRF3)가 하이 레벨이 되는 경우에, 제3 전달 트랜지스터(1434)가 턴온되므로, 신호 전하 저장부(1410)의 전위(FD1)가 제3 포토다이오드(1432)의 캐소드의 전위와 동일하다. 다음으로, 제1 리세트 신호선(1461)의 전위(RST1)가 로우 레벨이 되는 경우에, 포토다이오드의 애노드의 전위는 로우 레벨이 된다. 이때, 역방향 바이어스가 제1 포토다이오드(1412)에 인가된다. 여기에서, 제3 포토다이오드(1432)에 입사하는 광에 대응하는 전류는 제3 포토다이오드(1432) 및 제3 전달 트랜지스터(1434)에 흐르므로, 신호 전하 저장부(1410)의 전위(FD1)는 방전에 의해 낮아진다. 제3 전달 스위치선(1453)의 전위(TRF3)가 로우 레벨이 되는 경우에, 제3 전달 트랜지스터(1434)가 턴오프되므로, 신호 전하 저장부(1410)의 전위(FD1)는 전류 경로가 차단되기 때문에 홀딩된다. 이러한 전위는 제1 증폭기 트랜지스터(1408)를 통해 수직 출력선(1470)에 출력된다.
제4 라인의 구동 시에, 우선, 제1 리세트 신호선(1461)의 전위(RST1)가 하이 레벨이 되는 경우에, 순방향 바이어스가 제4 포토다이오드(1442)에 인가되고, 제4 포토다이오드(1442)의 캐소드의 전위는 제1 리세트 신호선(1461)의 하이-레벨 전위보다 포토다이오드의 순방향 전압(Vf)만큼 낮다. 이어서, 제4 전달 스위치선(1454)의 전위(TRF4)가 하이 레벨이 되는 경우에, 제4 전달 트랜지스터(1444)가 턴온되므로, 신호 전하 저장부(1410)의 전위(FD1)가 제4 포토다이오드(1442)의 캐소드의 전위와 동일하다. 다음으로, 제1 리세트 신호선(1461)의 전위(RST1)가 로우 레벨이 되는 경우에, 포토다이오드의 애노드의 전위는 로우 레벨이 된다. 이때, 역방향 바이어스가 제4 포토다이오드(1442)에 인가된다. 여기에서, 제4 포토다이오드(1442)에 입사하는 광에 대응하는 전류는 제4 포토다이오드(1442) 및 제4 전달 트랜지스터(1444)에 흐르므로, 신호 전하 저장부(1410)의 전위(FD1)는 방전에 의해 낮아진다. 제4 전달 스위치선(1454)의 전위(TRF4)가 로우 레벨이 되는 경우에, 제2 전달 트랜지스터(1444)가 턴오프되므로, 신호 전하 저장부(1410)의 전위(FD1)는 전류 경로가 차단되기 때문에 홀딩된다. 이러한 전위는 제1 증폭기 트랜지스터(1408)를 통해 수직 출력선(1470)에 출력된다. 제5 내지 제8 선들을 구동할 때, 제2 리세트 신호선의 전위는 하이 레벨이 되고, 유사한 순차적 구동이 수행된다.
도 20은 도 18의 구조와 상이한, 수직방향 및 수평방향으로 배열된 4개의 화소들의 구조들을 예시하고 있다. 도 20에 예시된 구조들에서, 리세트 신호선 및 증폭기 트랜지스터는 수직방향으로 배열된 2개의 화소들 및 수평방향으로 배열된 2개의 화소들 사이에서 공통으로 이용된다. 수직방향으로 배열된 4개의 화소들의 구조들에서와 같이, 트랜지스터들의 개수 및 배선들의 개수가 감소되는 경우에, 화소 면적의 감소로 인한 소형화 및 포토다이오드의 광 수신 영역의 증가로 인한 노이즈 감소가 실현될 수 있다. 수직방향 및 수평방향으로 배열된 4개의 화소들의 전달 트랜지스터들의 드레인들이 서로 전기적으로 접속되므로, 신호 전하 저장부(1510)가 형성된다. 증폭기 트랜지스터(1508)의 게이트는 신호 전하 저장부(1510)에 접속된다.
수직방향 및 수평방향으로 배열된 4개의 화소들의 구조들의 동작은 도 21의 타이밍 차트를 참조하여 설명된다. 제1 라인의 구동 시에, 우선, 제1 리세트 신호선(1561)의 전위(RST1)가 하이 레벨이 되는 경우에, 순방향 바이어스가 제1 포토다이오드(1512)에 인가되고, 제1 포토다이오드(1512)의 캐소드의 전위는 제1 리세트 신호선(1561)의 하이-레벨 전위보다 포토다이오드의 순방향 전압(Vf)만큼 낮다. 이어서, 제1 전달 스위치선(1551)의 전위(TRF1)가 하이 레벨이 되는 경우에, 제1 전달 트랜지스터(1514)가 턴온되므로, 신호 전하 저장부(1510)의 전위(FD1)가 제1 포토다이오드(1512)의 캐소드의 전위와 동일하다.
다음으로, 제1 리세트 신호선(1561)의 전위(RST1)가 로우 레벨이 되는 경우에, 포토다이오드의 애노드의 전위는 로우 레벨이 된다. 이때, 역방향 바이어스가 제1 포토다이오드(1512)에 인가된다. 여기에서, 제1 포토다이오드(1512)에 입사하는 광에 대응하는 전류는 제1 포토다이오드(1512) 및 제1 전달 트랜지스터(1514)에 흐르므로, 신호 전하 저장부(1510)의 전위(FD1)는 방전에 의해 낮아진다. 제1 전달 스위치선(1551)의 전위(TRF1)가 로우 레벨이 되는 경우에, 제1 전달 트랜지스터(1514)가 턴오프되므로, 신호 전하 저장부(1510)의 전위(FD1)는 전류 경로가 차단되기 때문에 홀딩된다. 이러한 전위는 제1 증폭기 트랜지스터(1508)를 통해 수직 출력선(1570)에 출력된다.
이어서, 제1 리세트 신호선(1561)의 전위(RST1)가 다시 하이 레벨이 되는 경우에, 순방향 바이어스가 제2 포토다이오드(1522)에 인가되고, 제2 포토다이오드(1522)의 캐소드의 전위는 제1 리세트 신호선(1561)의 하이-레벨 전위보다 포토다이오드의 순방향 전압(Vf)만큼 낮다. 이어서, 제2 전달 스위치선(1552)의 전위(TRF2)가 하이 레벨이 되는 경우에, 제2 전달 트랜지스터(1524)가 턴온되므로, 신호 전하 저장부(1510)의 전위(FD1)가 제2 포토다이오드(1522)의 캐소드의 전위와 동일하다.
다음으로, 제1 리세트 신호선(1561)의 전위(RST1)가 로우 레벨이 되는 경우에, 포토다이오드의 애노드의 전위는 로우 레벨이 된다. 이때, 역방향 바이어스가 제2 포토다이오드(1522)에 인가된다. 여기에서, 제2 포토다이오드(1522)에 입사하는 광에 대응하는 전류는 제2 포토다이오드(1522) 및 제2 전달 트랜지스터(1524)에 흐르므로, 신호 전하 저장부(1510)의 전위(FD1)는 방전에 의해 낮아진다. 제2 전달 스위치선(1552)의 전위(TRF2)가 로우 레벨이 되는 경우에, 제2 전달 트랜지스터(1524)가 턴오프되므로, 신호 전하 저장부(1510)의 전위(FD1)는 전류 경로가 차단되기 때문에 홀딩된다. 이러한 전위는 제1 증폭기 트랜지스터(1508)를 통해 수직 출력선(1570)에 출력된다. 제1 라인의 화소들의 출력들은 2개의 동작들을 통해 수직 출력선(1570)에 순차적으로 출력된다.
제2 라인의 구동 시에, 우선, 제1 리세트 신호선(1561)의 전위(RST1)가 하이 레벨이 되는 경우에, 순방향 바이어스가 제3 포토다이오드(1532)에 인가되고, 제3 포토다이오드(1532)의 캐소드의 전위는 제1 리세트 신호선(1561)의 하이-레벨 전위보다 포토다이오드의 순방향 전압(Vf)만큼 낮다. 이어서, 제3 전달 스위치선(1553)의 전위(TRF3)가 하이 레벨이 되는 경우에, 제3 전달 트랜지스터(1534)가 턴온되므로, 신호 전하 저장부(1510)의 전위(FD1)가 제3 포토다이오드(1532)의 캐소드의 전위와 동일하다.
다음으로, 제1 리세트 신호선(1561)의 전위(RST1)가 로우 레벨이 되는 경우에, 포토다이오드의 애노드의 전위는 로우 레벨이 된다. 이때, 역방향 바이어스가 제3 포토다이오드(1532)에 인가된다. 여기에서, 제3 포토다이오드(1532)에 입사하는 광에 대응하는 전류는 제3 포토다이오드(1532) 및 제3 전달 트랜지스터(1534)에 흐르므로, 신호 전하 저장부(1510)의 전위(FD1)는 방전에 의해 낮아진다. 제3 전달 스위치선(1553)의 전위(TRF3)가 로우 레벨이 되는 경우에, 제3 전달 트랜지스터(1534)가 턴오프되므로, 신호 전하 저장부(1510)의 전위(FD1)는 전류 경로가 차단되기 때문에 홀딩된다. 이러한 전위는 제1 증폭기 트랜지스터(1508)를 통해 수직 출력선(1570)에 출력된다.
이어서, 제1 리세트 신호선(1561)의 전위(RST1)가 다시 하이 레벨이 되는 경우에, 순방향 바이어스가 제4 포토다이오드(1542)에 인가되고, 제4 포토다이오드(1542)의 캐소드의 전위는 제1 리세트 신호선(1561)의 하이-레벨 전위보다 포토다이오드의 순방향 전압(Vf)만큼 낮다. 이어서, 제4 전달 스위치선(1554)의 전위(TRF4)가 하이 레벨이 되는 경우에, 제4 전달 트랜지스터(1544)가 턴온되므로, 신호 전하 저장부(1510)의 전위(FD1)가 제4 포토다이오드(1542)의 캐소드의 전위와 동일하다.
다음으로, 제1 리세트 신호선(1561)의 전위(RST1)가 로우 레벨이 되는 경우에, 포토다이오드의 애노드의 전위는 로우 레벨이 된다. 이때, 역방향 바이어스가 제4 포토다이오드(1542)에 인가된다. 여기에서, 제4 포토다이오드(1542)에 입사하는 광에 대응하는 전류는 제4 포토다이오드(1542) 및 제4 전달 트랜지스터(1544)에 흐르므로, 신호 전하 저장부(1510)의 전위(FD1)는 방전에 의해 낮아진다. 제4 전달 스위치선(1554)의 전위(TRF4)가 로우 레벨이 되는 경우에, 제4 전달 트랜지스터(1544)가 턴오프되므로, 신호 전하 저장부(1510)의 전위(FD1)는 전류 경로가 차단되기 때문에 홀딩된다. 이러한 전위는 제1 증폭기 트랜지스터(1508)를 통해 수직 출력선(1570)에 출력된다. 제2 라인의 화소들의 출력들은 2개의 동작들을 통해 수직 출력선(1570)에 순차적으로 출력된다. 다음으로, 제2 리세트 신호선의 전위는 하이 레벨이 되고, 순차적 구동이 마찬가지로 수행된다.
도 22는 전달 스위치선이 공통으로 이용되는 구조들을 예시하고 있다. 도 22에 예시된 구조들에서, 리세트 신호선, 전달 스위치선, 및 증폭기 트랜지스터는 수직방향으로 배열된 2개의 화소들 및 수평방향으로 배열된 2개의 화소들 사이에서 공통으로 이용된다. 공통으로 이용되는 전달 스위치는 리세트 신호선 및 증폭기 트랜지스터가 공통으로 이용되는 상기 구조들에 추가된다. 트랜지스터들의 개수 및 배선들의 개수가 감소되는 경우에, 화소 면적의 감소로 인한 소형화 및 포토다이오드의 광 수신 영역의 증가로 인한 노이즈 감소가 실현될 수 있다. 수직방향 및 수평방향으로 배열된 4개의 화소들에서의 전달 트랜지스터들의 드레인들이 서로 전기적으로 접속되어, 신호 전하 저장부가 형성된다. 증폭기 트랜지스터의 게이트는 신호 전하 저장부에 접속된다. 구조들에서, 전달 스위치선은 수직방향으로 배치된 2개의 전달 트랜지스터들 사이에서 공통으로 이용되므로, 수평방향 및 수직방향으로 동시에 동작하는 트랜지스터들이 제공된다.
전달 스위치선이 공통으로 이용되는 구조들의 동작은 도 23의 타이밍 차트를 참조하여 설명된다. 제1 라인 및 제2 라인의 구동 시에, 우선, 제1 리세트 신호선(1665)의 전위(RST1) 및 제2 리세트 신호선(1666)의 전위(RST2)가 하이 레벨이 되는 경우에, 순방향 바이어스들이 제1 포토다이오드(1612) 및 제3 포토다이오드(1632)에 인가되므로, 제1 포토다이오드(1612)의 캐소드의 전위 및 제3 포토다이오드(1632)의 캐소드의 전위는 각각 제1 리세트 신호선(1665)의 하이-레벨 전위 및 제2 리세트 신호선(1666)의 하이-레벨 전위보다 포토다이오드의 순방향 전압(Vf)만큼 낮다.
다음으로, 제1 전달 스위치선(1751)의 전위(TRF1)가 하이 레벨이 되는 경우에, 제1 전달 트랜지스터(1614)가 턴온되므로, 제1 신호 전하 저장부(1610)의 전위(FD1)가 제1 포토다이오드(1612)의 캐소드의 전위와 동일하고, 제2 신호 전하 저장부(1620)의 전위(FD2)는 제3 포토다이오드(1632)의 캐소드의 전위와 동일하다. 이어서, 제1 리세트 신호선(1665)의 전위(RST1) 및 제2 리세트 신호선(1666)의 전위(RST2)가 로우 레벨이 되는 경우에, 포토다이오드들의 애노드들의 전위들이 로우 레벨이 된다. 이때, 역방향 바이어스가 제1 포토다이오드(1612) 및 제3 포토다이오드(1632)에 인가된다. 여기에서, 제1 포토다이오드(1612)에 입사하는 광에 대응하는 전류는 제1 포토다이오드(1612) 및 제1 전달 트랜지스터(1614)에 흐르고, 제3 포토다이오드(1632)에 입사하는 광에 대응하는 전류는 제3 포토다이오드(1632) 및 제3 전달 트랜지스터(1634)에 흐르므로, 제1 신호 전하 저장부(1610)의 전위(FD1) 및 제2 신호 전하 저장부(1620)의 전위(FD2)는 방전에 의해 낮아진다. 제1 전달 스위치선(1751)의 전위(TRF1)가 로우 레벨이 되는 경우에, 제1 전달 트랜지스터(1614) 및 제3 전달 트랜지스터(1634)가 턴오프되므로, 제1 신호 전하 저장부(1610)의 전위(FD1) 및 제2 신호 전하 저장부(1620)의 전위(FD2)는 전류 경로들이 차단되기 때문에 홀딩된다. 이들 전위들은 제1 증폭기 트랜지스터(1618)를 통해 제1 수직 출력선(1675)에, 그리고 제2 증폭기 트랜지스터(1628)를 통해 제2 수직 출력선(1676)에 출력된다.
다음으로, 제1 리세트 신호선(1665)의 전위(RST1) 및 제2 리세트 신호선(1666)의 전위(RST2)가 다시 하이 레벨이 되는 경우에, 순방향 바이어스가 제2 포토다이오드(1622) 및 제4 포토 다이오드(1642)에 인가되므로, 제2 포토다이오드(1622)의 캐소드의 전위 및 제4 포토다이오드(1642)의 캐소드의 전위는 각각 제1 리세트 신호선(1665)의 하이-레벨 전위, 및 제2 리세트 신호선(1666)의 하이-레벨 전위보다 포토다이오드의 순방향 전압(Vf)만큼 낮다.
다음으로, 제2 전달 스위치선(1752)의 전위(TRF2)가 하이 레벨이 되는 경우에, 제2 전달 트랜지스터(1624) 및 제4 전달 트랜지스터(1644)가 턴온되므로, 제1 신호 전하 저장부(1610)의 전위(FD1)가 제2 포토다이오드(1622)의 캐소드의 전위와 동일하고, 제2 신호 전하 저장부(1620)의 전위(FD2)는 제4 포토다이오드(1642)의 캐소드의 전위와 동일하다. 이어서, 제1 리세트 신호선(1665)의 전위(RST1) 및 제2 리세트 신호선(1666)의 전위(RST2)가 로우 레벨이 되는 경우에, 포토다이오드들의 애노드들의 전위들은 로우 레벨이 된다. 이때, 역방향 바이어스가 제2 포토다이오드(1622) 및 제4 포토다이오드(1642)에 인가된다. 여기에서, 제2 포토다이오드(1622)에 입사하는 광에 대응하는 전류는 제2 포토다이오드(1622) 및 제2 전달 트랜지스터(1624)에 흐르고, 제4 포토다이오드(1642)에 입사하는 광에 대응하는 전류는 제4 포토다이오드(1642) 및 제4 전달 트랜지스터(1644)에 흐르므로, 제1 신호 전하 저장부(1610)의 전위(FD1) 및 제2 신호 전하 저장부(1620)의 전위(FD2)는 방전에 의해 낮아진다. 제2 전달 스위치선(1572)의 전위(TRF2)가 로우 레벨이 되는 경우에, 제2 전달 트랜지스터(1624) 및 제4 전달 트랜지스터(1644)가 턴오프되므로, 제1 신호 전하 저장부(1610)의 전위(FD1) 및 제2 신호 전하 저장부(1620)의 전위(FD2)는 전류 경로들이 차단되기 때문에 홀딩된다. 이들 전위들은 제1 증폭기 트랜지스터(1618)를 통해 제1 수직 출력선(1675)에, 그리고 제2 증폭기 트랜지스터(1628)를 통해 제2 수직 출력선(1676)에 출력된다. 제1 라인 및 제2 라인의 화소들의 출력들은 2개의 동작들을 통해 제1 수직 출력선(1675) 및 제2 수직 출력선(1676)에 순차적으로 출력된다.
제3 라인 및 제4 라인의 구동 시의 동작이 설명된다. 우선, 제3 리세트 신호선(1667)의 전위(RST3) 및 제4 리세트 신호선(1668)의 전위(RST4)가 하이 레벨이 되는 경우에, 순방향 바이어스가 제5 포토다이오드(1652) 및 제7 포토다이오드(1672)에 인가되므로, 제5 포토다이오드(1652)의 캐소드의 전위 및 제7 포토다이오드(1672)의 캐소드의 전위는 각각 제3 리세트 신호선(1667)의 하이-레벨 전위 및 제4 리세트 신호선(1668)의 하이-레벨 전위보다 포토다이오드의 순방향 전압(Vf)만큼 낮다.
다음으로, 제3 전달 스위치선(1753)의 전위(TRF3)가 하이 레벨이 되는 경우에, 제5 전달 트랜지스터(1654) 및 제7 전달 트랜지스터(1674)가 턴온되므로, 제2 신호 전하 저장부(1620)의 전위(FD2)가 제5 포토다이오드(1652)의 캐소드의 전위와 동일하고, 제3 신호 전하 저장부(1630)의 전위(FD3)는 제7 포토다이오드(1672)의 캐소드의 전위와 동일하다. 이어서, 제3 리세트 신호선(1667)의 전위(RST3) 및 제4 리세트 신호선(1668)의 전위(RST4)가 로우 레벨이 되는 경우에, 포토다이오드들의 애노드들의 전위들이 로우 레벨이 된다. 이때, 역방향 바이어스가 제5 포토다이오드(1652) 및 제7 포토다이오드(1672)에 인가된다. 여기에서, 제5 포토다이오드(1652)에 입사하는 광에 대응하는 전류는 제5 포토다이오드(1652) 및 제5 전달 트랜지스터(1654)에 흐르고, 제7 포토다이오드(1672)에 입사하는 광에 대응하는 전류는 제7 포토다이오드(1672) 및 제7 전달 트랜지스터(1674)에 흐르므로, 제2 신호 전하 저장부(1620)의 전위(FD2) 및 제3 신호 전하 저장부(1630)의 전위(FD3)가 방전에 의해 낮아진다. 제3 전달 스위치선(1753)의 전위(TRF3)가 로우 레벨이 되는 경우에, 제5 전달 트랜지스터(1654) 및 제7 전달 트랜지스터(1674)가 턴오프되므로, 제2 신호 전하 저장부(1620)의 전위(FD2) 및 제3 신호 전하 저장부(1630)의 전위(FD3)는 전류 경로들이 차단되기 때문에 홀딩된다. 이러한 전위는 제2 증폭기 트랜지스터를 통해 제2 수직 출력선(1676)에, 그리고 제3 증폭기 트랜지스터를 통해 제1 수직 출력선(1675)에 출력된다.
다음으로, 제3 리세트 신호선(1667)의 전위(RST3) 및 제4 리세트 신호선(1668)의 전위(RST4)가 다시 하이 레벨이 되는 경우에, 순방향 바이어스들이 제6 포토다이오드(1662) 및 제8 포토 다이오드(1682)에 인가되므로, 제6 포토다이오드(1662)의 캐소드의 전위 및 제8 포토다이오드(1682)의 캐소드의 전위는 각각 제3 리세트 신호선(1667)의 하이-레벨 전위, 및 제4 리세트 신호선(1668)의 하이-레벨 전위보다 포토다이오드의 순방향 전압(Vf)만큼 낮다.
다음으로, 제4 전달 스위치선(1754)의 전위(TRF4)가 하이 레벨이 되는 경우에, 제6 전달 트랜지스터(1664) 및 제8 전달 트랜지스터(1684)가 턴온되므로, 제2 신호 전하 저장부(1620)의 전위(FD2)가 제6 포토다이오드(1662)의 캐소드의 전위와 동일하고, 제3 신호 전하 저장부(1630)의 전위(FD3)는 제8 포토다이오드(1682)의 캐소드의 전위와 동일하다. 이어서, 제3 리세트 신호선(1667)의 전위(RST3) 및 제4 리세트 신호선(1668)의 전위(RST4)가 로우 레벨이 되는 경우에, 포토다이오드들의 애노드들의 전위들은 로우 레벨이 된다. 이때, 역방향 바이어스가 제6 포토다이오드(1662) 및 제8 포토다이오드(1682)에 인가된다. 여기에서, 제6 포토다이오드(1662)에 입사하는 광에 대응하는 전류는 제6 포토다이오드(1662) 및 제6 전달 트랜지스터(1664)에 흐르고, 제8 포토다이오드(1682)에 입사하는 광에 대응하는 전류는 제8 포토다이오드(1682) 및 제8 전달 트랜지스터(1684)에 흐르므로, 제2 신호 전하 저장부(1620)의 전위(FD2) 및 제3 신호 전하 저장부(1630)의 전위(FD3)는 방전에 의해 낮아진다. 제4 전달 스위치선(1754)의 전위(TRF4)가 로우 레벨이 되는 경우에, 제6 전달 트랜지스터(1664) 및 제8 전달 트랜지스터(1684)가 턴오프되므로, 제2 신호 전하 저장부(1620)의 전위(FD2) 및 제3 신호 전하 저장부(1630)의 전위(FD3)가 전류 경로들이 차단되기 때문에 홀딩된다. 이러한 전위는 제2 증폭기 트랜지스터를 통해 제2 수직 출력선(1676)에, 그리고 제3 증폭기 트랜지스터를 통해 제1 수직 출력선(1675)에 출력된다. 제3 라인 및 제4 라인의 화소들의 출력들은 2개의 동작들을 통해 제2 수직 출력선(1676) 및 제1 수직 출력선(1675)에 순차적으로 출력된다. 후속되는 동작들은 이와 같이 순차적으로 수행된다.
도 24는 전체 CMOS 이미지 센서를 예시하고 있다. 리세트 단자 드라이버 회로(2020) 및 전달 단자 드라이버 회로(2040)는 화소부(2000)를 포함하는 화소 매트릭스(2100)의 반대측들 위에 제공된다. 드라이버 회로들은 도 24에서 화소 매트릭스(2100)의 반대측들 위에 제공되어 있지만, 드라이버 회로들은 단지 하나의 사이드 위에 제공될 수도 있다. 뿐만 아니라, 수직 출력선 드라이버 회로(2060)는 드라이버 회로들로부터 신호들을 출력하기 위해 배선들에 수직인 방향으로 제공된다. 리세트 단자 드라이버 회로(2020) 및 전달 단자 드라이버 회로(2040)는 이진값들(로우 전위 및 하이 전위)을 갖는 신호들을 출력하기 위한 드라이버 회로들이다. 그러므로, 구동은 도 25에 예시된 바와 같이, 시프트 레지스터(2200) 및 버퍼 회로(2300)의 조합으로 수행될 수 있다. 이들 드라이버 회로들은 벌크 트랜지스터들 또는 박막 트랜지스터들을 이용하여 형성될 수 있다. 특히, 이들 드라이버 회로들은 바람직하게는 상보형 트랜지스터들의 형성에 이용될 수 있는 실리콘 반도체들을 포함하는 벌크 트랜지스터들을 이용하여 형성된다.
수직 출력선 드라이버 회로(2060)는 도 26에 예시되어 있는 바와 같이, 시프트 레지스터(2210), 버퍼 회로(2310), 및 아날로그 스위치들(2400)을 포함할 수 있다. 수직 출력선들(2120)은 아날로그 스위치들(2400)로 선택되고, 화상 신호는 화상 출력선(2500)에 출력된다. 아날로그 스위치들(2400)은 시프트 레지스터(2210) 및 버퍼 회로(2310)에 의해 순차적으로 선택된다. 수직 출력선 드라이버 회로(2060)는 벌크 트랜지스터 또는 박막 트랜지스터를 이용하여 형성될 수 있다. 특히, 수직 출력선 드라이버 회로(2060)는 바람직하게는 상보형 트랜지스터의 형성에 이용될 수 있는 실리콘 반도체를 포함하는 벌크 트랜지스터를 이용하여 형성된다.
도 27은 시프트 레지스터 및 버퍼 회로의 예들을 예시하고 있다. 특히, 도 27은 클록형 인버터를 포함하는 시프트 레지스터(2220) 및 인버터를 포함하는 버퍼 회로(2320)의 예들을 예시하고 있다. 시프트 레지스터 및 버퍼 회로는 이들 회로들로 제한되지 않는다. 또한, 리세트 단자 드라이버 회로(2020), 전달 단자 드라이버 회로(2040) 및 수직 출력선 드라이버 회로(2060)의 구조들은 상기 구조들로 제한되지 않는다.
상기 실시 형태들의 임의의 하나의 고체 이미지 센서는 다양한 전자 장치들(오락기를 포함함)에 이용될 수 있다. 예를 들면, 고체 이미지 센서는 디지털 카메라, 디지털 비디오 카메라, 모바일 폰, 휴대용 게임기, 또는 휴대용 정보 단말기와 같이, 화상 데이터를 획득하기 위한 유닛을 갖는 전자 장치에 이용될 수 있다.
본 실시 형태 모드는 다른 실시 형태들 중 임의의 것과 적절하게 조합될 수 있다.
본 출원서는 그 전체 내용이 본 명세서에 참고로 원용되며 2009년 11월 6일에 일본 특허청에 출원된 일본 특허출원번호 제2009-255253호에 기초하고 있다.
100: 단결정 실리콘 기판
101: 전달 트랜지스터
102: 산화물 반도체층
104: 소스 전극
106: 드레인 전극
108: 게이트 전극
110: 광전 변환 소자
114: p-타입 영역
116: 신호 전하 저장부
118: 게이트 절연층
131: 증폭기 트랜지스터
136: 게이트 절연층
138: 게이트 전극
140: 절연막
142: 보호 절연막
152: 배선층
154: 배선
132a: n-타입 영역
138a: 도전층
138b: 도전층
201: 트랜지스터
204: 소스 전극
210: 광전변환소자
301: 트랜지스터
304: 소스 전극
305: 버퍼층
306: 드레인 전극
310: 광전 변환 소자
112: n-타입 영역
450: 질소 분위기
501: 전달 트랜지스터
510: 광전 변환 소자
516: 신호 전하 저장부
531: 증폭기 트랜지스터
540: 용량 전극
541: 절연막
600: 렌즈
602: 컬러 필터
604: 배선층
606: 층간 절연막
608: 광전 변환 소자
610: 렌즈
612: 컬러 필터
618: 광전 변환 소자
1002: 포토다이오드
1004: 전달 트랜지스터
1006: 리세트 트랜지스터
1008: 증폭기 트랜지스터
1010: 신호 전하 저장부
1040: 리세트 신호선
1050: 전달 스위치선
1120: 수직 출력선
1210: 신호 전하 저장부
1212: 포토다이오드
1214: 전달 트랜지스터
1218: 증폭기 트랜지스터
1220: 수직 출력선
1240: 리세트 신호선
1250: 전달 스위치선
1408: 증폭기 트랜지스터
1410: 신호 전하 저장부
1412: 포토다이오드
1414: 전달 트랜지스터
1422: 포토다이오드
1424: 전달 트랜지스터
1432: 포토다이오드
1434: 전달 트랜지스터
1442: 포토다이오드
1444: 전달 트랜지스터
1451: 전달 스위치선
1452: 전달 스위치선
1453: 전달 스위치선
1454: 전달 스위치선
1461: 리세트 신호선
1470: 수직 출력선
1508: 증폭기 트랜지스터
1510: 신호 전하 저장부
1512: 포토다이오드
1514: 전달 트랜지스터
1522: 포토다이오드
1524: 전달 트랜지스터
1532: 포토다이오드
1534: 전달 트랜지스터
1542: 포토다이오드
1544: 전달 트랜지스터
1551: 전달 스위치선
1552: 전달 스위치선
1553: 전달 스위치선
1554: 전달 스위치선
1561: 리세트 신호선
1570: 수직 출력선
1572: 전달 스위치선
1610: 신호 전하 저장부
1612: 포토다이오드
1614: 전달 트랜지스터
1618: 증폭기 트랜지스터
1620: 신호 전하 저장부
1622: 포토다이오드
1624: 전달 트랜지스터
1628: 증폭기 트랜지스터
1630: 신호 전하 저장부
1632: 포토다이오드
1634: 전달 트랜지스터
1642: 포토다이오드
1644: 전달 트랜지스터
1652: 포토다이오드
1654: 전달 트랜지스터
1662: 포토다이오드
1664: 전달 트랜지스터
1665: 리세트 신호선
1666: 리세트 신호선
1667: 리세트 신호선
1668: 리세트 신호선
1672: 포토다이오드
1674: 리세트 트랜지스터
1675: 수직 출력선
1676: 수직 출력선
1682: 포토다이오드
1684: 전달 트랜지스터
1751: 전달 스위치선
1753: 전달 스위치선
1754: 전달 스위치선
2000: 화소부
2020: 리세트 단자 드라이버 회로
2040: 전달 단자 드라이버 회로
2060: 수직 출력선 드라이버 회로
2100: 화소 매트릭스
2120: 수직 출력선
2200: 시프트 레지스터
2210: 시프트 레지스터
2220: 시프트 레지스터
2300: 버퍼 회로
2310: 버퍼 회로
2320: 버퍼 회로
2400: 아날로그 스위치
2500: 화상 출력선

Claims (10)

  1. 반도체 장치로서,
    실리콘 반도체를 포함하는 기판 위에 화소부를 포함하고,
    상기 화소부는,
    상기 기판에 매립된 광전 변환 소자부,
    상기 광전 변환 소자부에 전기적으로 접속되는 전달 트랜지스터,
    상기 전달 트랜지스터에 전기적으로 접속되는 신호 전하 저장부, 및
    상기 신호 전하 저장부에 전기적으로 접속되는 증폭기 트랜지스터를 포함하며,
    상기 전달 트랜지스터의 채널 형성 영역은 결정 산화물 반도체를 포함하고, 상기 증폭기 트랜지스터의 채널 형성 영역은 상기 실리콘 반도체를 포함하며,
    상기 결정 산화물 반도체는 인듐, 갈륨 및 아연을 포함하고,
    상기 전달 트랜지스터의 오프 전류는 1aA/㎛ 이하인, 반도체 장치.
  2. 제1항에 있어서,
    상기 전달 트랜지스터는 상기 증폭기 트랜지스터 위에 형성되는, 반도체 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 결정 산화물 반도체의 캐리어 농도는 1x1014/cm3 미만인, 반도체 장치.
  5. 제1항에 있어서,
    상기 화소부는 채널 형성 영역에 상기 실리콘 반도체를 구비하는 상보형 트랜지스터를 포함하는 주변 회로부에 전기적으로 접속되는, 반도체 장치.
  6. 제1항에 있어서,
    상기 신호 전하 저장부는 절연층을 유전체로서 포함하는, 반도체 장치.
  7. 제1항에 따른 반도체 장치를 포함하는, 전자 장치.
  8. 삭제
  9. 삭제
  10. 삭제
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