KR101818975B1 - 수직형 반도체 소자의 제조 방법 - Google Patents

Abstract

반도체 소자의 제조에서, 기판 상에 수직 적층된 셀 패턴들 및 각 셀 패턴들 사이를 절연시키는 층간 절연막들을 포함하는 구조물을 형성한다. 상기 구조물 상에, 초기 예비 콘택홀들을 포함하는 상부 층간 절연막을 형성한다. 상기 초기 예비 콘택홀들 입구를 덮으면서 상기 상부 층간 절연막 상에, 제1 반사 방지막 패턴 및 제1 포토레지스트막 패턴을 형성한다. 상기 제1 반사 방지막 패턴 및 제1 포토레지스트막 패턴의 가장자리 부위의 일부를 수회에 걸쳐 제거하면서, 상기 초기 예비 콘택홀들을 차례로 반복 식각하여, 가장자리로부터 중심부로 갈수록 깊이가 감소되는 콘택홀들을 형성한다. 상기 콘택홀들 측벽에 절연 스페이서를 형성한 다음 콘택을 형성한다. 상기 방법으로, 적층 배선을 포함하는 반도체 소자를 제조한다.

Description

수직형 반도체 소자의 제조 방법{Method of manufacturing a vertical type semiconductor device using the same}

본 발명은 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게는, 간단한 공정으로 수직 적층된 배선들을 포함하는 수직형 반도체 소자의 제조 방법에 관한 것이다.

최근에는 반도체 소자의 고집적화를 위하여 기판 표면에 대해 수직한 방향으로 셀들을 적층시키는 기술이 개발되고 있다. 이와같이, 셀들이 수직방향으로 적층된 수직형 반도체 소자의 경우, 각 셀들에 독립적으로 전기적 신호를 인가할 수 있도록 적층 배선이 구비되어야 한다. 상기 적층 배선을 형성하기 위하여, 수회의 사진 및 식각 공정이 수행되어야 한다.

본 발명의 목적은 간단한 공정을 통해 적층 배선을 형성하는 방법을 제공하는데 있다.

본 발명의 목적은 간단한 공정을 통해 적층 배선을 포함하는 수직형 반도체 소자를 제조하는 방법을 제공하는데 있다.

상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 적층 배선 형성 방법으로, 기판 상에 제1 내지 제n 층간 절연막들 및 제1 내지 제n 콘택 형성막들을 번갈아 적층한다. 상기 제n 콘택 형성막 상에 상부 층간 절연막을 형성한다. 상기 상부 층간 절연막의 일부분을 식각하여 초기 예비 콘택홀들을 형성한다. 상기 초기 예비 콘택홀들 입구를 덮으면서 상기 상부 층간 절연막 상에, 가장자리에서 첫번째에 위치한 제1 예비 콘택홀들이 선택적으로 노출되는 제1 반사 방지막 패턴 및 제1 포토레지스트 패턴을 형성한다. 상기 제1 예비 콘택홀들 저면보다 낮게 위치하는 콘택 형성막이 노출되도록 상기 제1 예비 콘택홀 저면 아래의 막들을 1차 식각한다. 상기 제1 포토레지스트 패턴 및 제1 반사 방지막 패턴의 측벽 일부를 제거하여, 가장자리에서 첫번째와 두번째에 위치한 제1 및 제2 예비 콘택홀들이 선택적으로 노출되는 제2 반사 방지막 패턴 및 제2 포토레지스트 패턴을 형성한다. 상기 제1 및 제2 예비 콘택홀들 각각의 저면보다 낮게 위치하는 콘택 형성막이 노출되도록 상기 제1 및 제2 예비 콘택홀 저면 아래의 막들을 2차 식각하여, 가장자리로부터 중심부로 갈수록 깊이가 감소되는 콘택홀들을 형성한다. 상기 콘택홀들 측벽에 절연 스페이서를 형성한다. 또한, 상기 절연 스페이서를 포함하는 콘택홀들의 내부에 도전 물질을 채워넣어 콘택을 형성한다.

본 발명의 일 실시예에서, 상기 제1 내지 제n 콘택 형성막은 각각 측방으로의 끝부분이 나란하게 위치하도록 연장될 수 있다.

본 발명의 일 실시예에서, 상기 콘택 형성막들은 수직형 비휘발성 메모리 소자의 워드 라인으로 제공될 수 있다.

본 발명의 일 실시예에서, 상기 기판의 제1 영역에 위치하는 초기 예비 콘택홀들은 상기 제n 콘택 형성막의 상부면을 노출하도록 형성되고, 상기 기판의 제2 영역에 위치하는 초기 예비 콘택홀들은 상기 제n 콘택 형성막보다 낮게 위치하는 콘택 형성막과 접촉하도록 형성될 수 있다.

상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에, 수직 방향으로 돌출된 반도체 패턴을 둘러싸면서 연장되는 비휘발성 메모리 소자의 셀 패턴들 및 각 셀 패턴들 사이를 절연시키는 층간 절연막들을 포함하는 셀 회로 패턴들을 형성한다. 최상부 셀 패턴 상에, 초기 예비 콘택홀들을 포함하는 상부 층간 절연막을 형성한다. 상기 초기 예비 콘택홀들 입구를 덮으면서 상기 상부 층간 절연막 상에, 가장자리에서 첫번째에 위치한 제1 예비 콘택홀들이 선택적으로 노출되는 제1 반사 방지막 패턴 및 제1 포토레지스트막 패턴을 형성한다. 상기 제1 예비 콘택홀들 저면보다 낮게 위치하는 셀 패턴이 노출되도록 상기 제1 예비 콘택홀 저면 아래의 막들을 1차 식각한다. 상기 제1 반사 방지막 패턴 및 제1 포토레지스트막 패턴의 측벽 부위의 일부를 제거한 다음, 상기 예비 콘택홀들 아래에 노출된 막들을 차례로 식각하는 공정을 반복 수행하여, 가장자리로부터 중심부로 갈수록 깊이가 감소되는 콘택홀들을 형성한다. 상기 콘택홀들 측벽에 절연 스페이서를 형성한다. 또한, 상기 절연 스페이서를 포함하는 콘택홀들의 내부에 도전 물질을 채워넣어 콘택을 형성한다.

본 발명의 일 실시예에서, 상기 콘택들은 최외곽에 위치하는 상기 반도체 패턴의 외부 측방으로 배치될 수 있다.

본 발명의 일 실시예에서, 상기 콘택홀들을 형성하기 위한 방법으로, 상기 제1 포토레지스트 패턴 및 제1 반사 방지막 패턴의 측벽 일부를 제거하여, 가장자리에서 첫번째와 두번째에 위치한 제1 및 제2 예비 콘택홀들이 선택적으로 노출되는 제2 반사 방지막 패턴 및 제2 포토레지스트 패턴을 형성한다. 상기 제1 및 제2 예비 콘택홀들 각각의 저면보다 낮게 위치하는 셀 패턴의 상부면이 노출되도록 상기 제1 및 제2 예비 콘택홀 저면 아래의 막들을 2차 식각한다. 또한, 상기 첫번째 가장자리에 위치하는 제1 예비 콘택홀이 최하부에 위치하는 셀 패턴이 노출할 때까지 상기 반사 방지막 패턴 및 포토레지스트막 패턴의 측벽 부위의 일부를 제거하는 것과 상기 예비 콘택홀들 아래에 노출된 막들을 차례로 식각하는 공정을 반복하여 수행한다.

본 발명의 일 실시예에서, 상기 상부 층간 절연막 상에 하드 마스크 패턴을 형성할 수 있다.

본 발명의 일 실시예에서, 상기 적층된 셀 패턴들에는 상기 콘택의 접촉 대상이 되는 콘택 형성막들이 포함된다. 상기 콘택 형성막들은 배선 형성용 도전성 물질로 형성될 수 있다.

상기 콘택 형성막들은 배선 형성용 도전성 물질을 형성하기 위한 희생막으로, 상기 층간 절연막들과 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 상기 콘택 형성막들이 희생막으로 사용되는 경우, 후속 공정에서 상기 적층된 콘택 형성막들을 선택적으로 제거한다. 또한, 상기 콘택 형성막들이 제거된 부위에 금속 물질을 채워넣는다.

상기 콘택 형성막들은 각각 측방으로의 끝부분이 나란하게 위치하도록 연장될 수 있다.

본 발명의 일 실시예에서, 상기 예비 콘택홀들 아래의 막들을 식각하기 위한 하나의 단계에서는, 한 층의 셀 패턴 및 층간 절연막을 식각할 수 있다.

본 발명의 일 실시예에서, 상기 제1 반사 방지막 패턴 및 제1 포토레지스트 패턴을 형성하기 위하여, 상기 상부 층간 절연막 상에, 상기 초기 예비 콘택홀들 내부에 공간을 유지하면서 상기 초기 예비 콘택홀 입구를 덮는 반사 방지막을 형성한다. 상기 반사 방지막 상에 포토레지스트막을 형성한다. 상기 포토레지스트막에 사진 공정을 수행하여 제1 포토레지스트 패턴을 형성한다. 또한, 상기 제1 포토레지스트 패턴을 이용하여 상기 반사 방지막을 식각한다.

설명한 것과 같이, 본 발명에 의하면 간단한 공정을 통해 공정 산포가 없는 적층 배선을 포함하는 수직형 반도체 소자를 제조할 수 있다. 상기 반도체 소자는 동작 불량 및 신뢰성 불량이 감소되며, 저 비용으로 제조될 수 있다.

도 1은 메모리 소자에서 셀 배치를 나타내는 평면도이다.
도 2a 및 도 2b는 도 1에 도시된 셀 영역 내에서의 셀 블록 및 연결 영역의 배치를 나타내는 평면도들이다.
도 3 내지 도 11은 본 발명의 실시예 1에 따른 적층 구조물 형성 방법을 나타내는 단면도들이다.
도 12a 내지 도 23b는 본 발명의 실시예 2에 따른 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도 및 사시도들이다.
도 24 및 도 25는 본 발명의 실시예 3에 따른 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 26 및 도 27은 본 발명의 실시예 4에 따른 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 28 및 도 29는 본 발명의 실시예 5에 따른 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 30 내지 도 34는 본 발명의 실시예 6에 따른 적층 배선 형성 방법을 나타내는 단면도들이다.
도 35는 본 발명의 실시예 7에 따른 비휘발성 메모리 소자를 나타내는 사시도이다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.

본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.

즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

도 1은 메모리 소자에서 셀 배치를 나타내는 평면도이다. 도 2a 및 도 2b는 도 1에 도시된 셀 영역 내에서의 셀 블록 및 연결 영역의 배치를 나타내는 평면도들이다.

도 1을 참조하면, 메모리 소자는 기판 상에 형성된다. 상기 기판에는 메모리 셀들이 배치되는 셀 어레이 영역(CAL)과, 메모리 셀들을 구동시키기 위한 회로들이 배치되는 페리 회로 영역(PER)이 포함된다. 상기 셀 어레이 영역(CAL) 내에는 각 셀들이 형성되는 셀 블록들(CBL)과 배선 구조물들이 배치되는 연결 영역(CR)이 구비된다. 상기 연결 영역(CR)은 각 셀 블록(CBL)들의 서로 대향하는 양 측의 가장자리와 이격되게 배치되며, 각 셀들에 포함된 도전 패턴들과 전기적으로 연결되는 배선들이 형성된다.

상기 연결 영역은, 도 2a 및 도 2b에 도시된 것과 같이 배치될 수 있다. 즉, 도 2a에서와 같이, 상기 연결 영역(CR)은 셀 블록(CBL)의 마주보는 양측에 배치될 수 있다. 또한, 도 2b에 도시된 것과 같이, 셀 블록(CBL)의 모든 측벽에 배치될 수 있다.

상기 셀 블록(CBL) 내에 형성된 각 셀들은 수직 방향으로 적층될 수 있다. 상기 각 셀들에 포함되는 수직 적층된 도전 패턴들에는 각각 독립된 전기적 신호가 인가되어야 한다. 이를 위하여, 상기 연결 영역에는 상기 도전 패턴들에 각각 독립된 전기적 신호를 전달하는 구조의 적층 구조물이 구비되어야 한다.

실시예 1

도 3 내지 도 11은 본 발명의 실시예 1에 따른 적층 구조물 형성 방법을 나타내는 단면도들이다.

도 3을 참조하면, 셀 들이 형성되는 셀 블록 영역 및 연결 회로들이 형성되는 연결 영역을 포함하는 기판(10)을 마련한다. 상기 기판(10) 상에서, 셀 블록 영역은 직사각형의 형상을 가질 수 있다. 상기 연결 영역은 상기 셀 블록 영역의 적어도 일 측의 가장자리 부위와 이격되게 배치될 수 있다. 본 실시예에서, 상기 연결 영역은 상기 셀 블록 영역의 양 측의 가장자리에 위치한다.

상기 기판(10) 상에 콘택 형성막(12a~12d) 및 층간 절연막(14a~14d)이 순차적으로 적층된 적층 구조물(16)을 형성한다. 상기 콘택 형성막(12a~12d)은 후속 공정에서 형성되는 각 콘택홀들의 저면이 노출되는 막이다.

상기 콘택 형성막(12a~12d)은 도전막일 수 있다. 예를들어, 상기 콘택 형성막(12a~12d)은 폴리실리콘 또는 금속 물질을 포함할 수 있다. 이와는 달리, 상기 콘택 형성막(12a~12d)은 층간 절연막(14a~14c)과 식각 선택비를 갖는 절연 물질일 수 있다. 이 경우, 상기 콘택 형성막(12a~12d)은 희생막으로 사용되며, 후속의 공정에서 도전막으로 대체될 수 있다. 예를들어, 상기 콘택 형성막(12a~12d)은 실리콘 질화물일 수 있다.

도 3에 도시된 것과 같이, 상기 적층 구조물(16)에서 콘택 형성막은 4층으로 형성되고, 층간 절연막은 3층으로 형성될 수 있다. 이하에서, 상기 적층 구조물(16)은 제1 내지 제4 콘택 형성막(12a~12d) 및 제1 내지 제3 층간 절연막(14a~14c)을 포함하는 것으로 설명한다.

도시하지는 않았지만, 상기 콘택 형성막들(12a~12d)은 제1 방향으로 연장되는 라인 형상을 갖도록 형성할 수 있다. 이와는 다른 예로, 적어도 동일한 셀 블록 영역 내에서 상기 콘택 형성막들(12a~12d)은 패터닝되지 않은 형상을 가질 수도 있다.

상기 콘택 형성막(12a~12d)은 셀 블록 영역 및 연결 영역에까지 연장되는 형상을 갖는다. 상기 각 층에 형성된 콘택 형성막들(12a~12d)은 동일한 부위까지 연장된다. 즉, 상기 콘택 형성막들(12a~12d)은 측방 가장자리 부위가 계단 형상을 갖지 않는다.

상기 층간 절연막(14a~14c)은 실리콘 산화물로 형성할 수 있다.

도 4를 참조하면, 상기 적층 구조물(16) 상에 상부 층간 절연막(18)을 형성한다. 상기 상부 층간 절연막(18)은 상부 금속 배선들을 절연하는 금속간 절연막이다. 상기 상부 층간 절연막(18) 상에 하드 마스크막(20)을 형성한다. 상기 하드 마스크막(20)은 금속 콘택홀을 형성하기 위한 식각 공정에서 마스크로 사용된다. 상기 하드 마스크막(20)은 실리콘 질화물 및 실리콘 산화물과 각각 식각 선택비를 갖는 물질로 형성할 수 있다.

상기 하드 마스크막(20) 상에 포토레지스트막을 코팅한다. 상기 제1 포토레지스트막을 사진공정을 통해 패터닝하여 금속 콘택홀을 형성하기 위한 포토레지스트 패턴(24)을 형성한다.

도 5를 참조하면, 상기 포토레지스트 패턴(24)을 식각 마스크로 사용하여 하드 마스크막(20)을 이방성 식각함으로써 하드 마스크 패턴(20a)을 형성한다. 계속하여, 최상부에 위치하는 도전막인 제4 콘택 형성막(12d)이 노출되도록 상기 상부 층간 절연막(18)을 식각함으로써, 초기 예비 콘택홀들(26)을 형성한다. 이 후, 도시하지는 않았지만, 에싱 공정을 수행함으로써 상기 포토레지스트 패턴(24)을 제거한다.

상기 콘택 형성막(12a~12d)과 각각 연결되는 콘택홀들이 형성되어야 하므로, 상기 초기 예비 콘택홀들(26)은 적어도 상기 콘택 형성막(12a~12d)이 적층된 수 만큼 형성하여야 한다. 본 실시예의 경우에는, 셀 블록 양 측에 각각 연결되며, 각 연결 영역에 콘택홀들이 대칭되게 형성된다. 그러므로, 각 연결 영역에는 4개의 초기 예비 콘택홀들(26)이 형성된다.

도 6을 참조하면, 상기 초기 예비 콘택홀들(26)이 형성되어 있는 상부 층간 절연막(18) 상에 제1 비정질 탄소막 및 제1 포토레지스트막을 형성한다. 상기 제1 비정질 탄소막은 스텝커버러지 특성이 양호하지 않은 박막으로 선택된 막이다. 상기 제1 비정질 탄소막은 상기 초기 예비 콘택홀(26) 내부를 채우지 않으면서 상기 상부 층간 절연막(18) 상에 형성된다. 즉, 상기 제1 비정질 탄소막은 상기 초기 예비 콘택홀들(26) 입구를 덮으면서 상기 상부 층간 절연막(18) 상에 형성된다. 또한, 상기 초기 예비 콘택홀들(26) 내부(A)는 비어있는 상태가 된다.

이하에서, 상기 초기 예비 콘택홀들(26)은 연결 영역의 양 측 가장자리 부위에서부터 중심 부위로 향하는 방향으로 순서대로 각각 제1 내지 제n 예비 콘택홀이라 하면서 설명한다.

상기 제1 포토레지스트막에 대해 1차 사진 공정을 수행하여 제1 포토레지스트 패턴(32)을 형성한다. 상기 제1 포토레지스트 패턴(32)은 상기 셀 블록 영역 전체를 마스킹한다. 또한, 상기 제1 포토레지스트 패턴(32)은 상기 연결 영역에서 양 측 가장자리에서 첫번째에 위치하는 제1 예비 콘택홀들(26a)의 상부를 노출하고, 나머지 부분이 모두 덮히도록 형성된다.

이 후, 상기 제1 포토레지스트 패턴(32)을 마스크로 사용하여, 제1 비정질 탄소막을 식각하여 제1 비정질 탄소막 패턴(30)을 형성한다. 또한, 상기 제1 예비 콘택홀(26a)의 저면에 노출된 제4 콘택 형성막(12d) 및 제3 층간 절연막(14c)을 이방성 식각을 통해 1차 식각한다.

이 때, 상기 하드 마스크 패턴(20a)은 식각되지 않도록 하여야 한다. 이와같이, 1차 식각 공정에서 한 층의 콘택 형성막(12d) 및 층간 절연막(14c)을 식각한다. 상기 공정을 수행하면, 제1 예비 콘택홀(26a)의 저면에는 제3 콘택 형성막(12c)이 노출되며, 상기 제1 예비 콘택홀(26a)은 주변의 다른 예비 콘택홀들에 비해 더 깊은 깊이를 갖게된다.

도 7을 참조하면, 상기 제1 포토레지스트막 패턴(32)의 측벽 부위를 일부 식각하는 트리밍 공정을 통해 제2 포토레지스트 패턴(32a)을 형성한다. 상기 제1 포토레지스트 패턴(32)은 산소 또는 오존을 주 식각 가스로 사용하는 건식 식각 공정을 통해 트리밍할 수 있다. 상기 제2 포토레지스트 패턴(32a)은 상기 연결 영역의 양 측 가장자리에서 중심부로 향하는 방향으로 첫번째 및 두번째에 위치하는 제1 및 제2 예비 콘택홀들(26a, 26b)의 상부를 노출시키고, 나머지 부분은 모두 덮는 형상을 갖는다.

도 8은 트리밍되는 부위를 상부면에서 본 평면도이다.

상기 제2 포토레지스트 패턴(32a)은 상기 첫번째 및 두번째에 위치하는 제1 및 제2 예비 콘택홀들(26a, 26b)의 윗부분을 선택적으로 노출되도록 하면 되므로, 도 8에 도시된 것과 같이, 상기 트리밍에 의해 식각되어 형성된 제2 포토레지스트 패턴(32a)의 끝부분은 상기 제2 및 제3 예비 콘택홀들(26b, 26c) 사이에 위치하여야 한다. 이와같이, 상기 제2 포토레지스트 패턴(32a)이 정확한 하나의 위치가 아니라, 상기 제2 및 제3 예비 콘택홀들(26b, 26c) 사이의 어느 위치에 위치하더라도 콘택홀이 형성되는 위치가 변경되지 않으며 콘택홀 형성 시 불량이 발생되지 않게 된다. 즉, 상기 트리밍 마진은 상기 제2 및 제3 예비 콘택홀들(26b, 26c) 사이의 거리(d)가 된다.

이 후, 식각 공정을 통해 노출된 제1 비정질 탄소막 패턴(30)을 식각하여 제2 비정질 탄소막 패턴(30a)을 형성한다. 계속하여, 상기 제1 및 제2 예비 콘택홀(26a, 26b) 저면에 노출되어 있는 콘택 형성막(12c, 12d) 및 층간 절연막(14c, 14d)을 각각 한 층씩 이방성 식각하는 2차 식각 공정을 수행한다. 즉, 상기 제1 예비 콘택홀(26a) 저면에 노출된 제3 콘택 형성막(12c) 및 제2 층간 절연막(14b)과, 상기 제2 예비 콘택홀(26b) 저면에 노출된 제4 콘택 형성막(12d) 및 제3 층간 절연막(14c)이 식각된다.

상기 2차 식각 공정을 수행함으로써, 깊이가 서로 다른 제1 및 제2 예비 콘택홀들(26a, 26b)을 형성할 수 있다.

도 9를 참조하면, 상기 제2 포토레지스트막 패턴(32a)의 측벽 부위를 일부 식각하는 트리밍 공정을 통해 제3 포토레지스트 패턴(32b)을 형성한다. 상기 제3 포토레지스트 패턴(32b)은 상기 연결 영역의 양 측 가장자리에서 중심부로 향하는 방향으로 첫번째, 두번째 및 세번째에 위치하는 제1 내지 제3 예비 콘택홀들(26a, 26b, 26c)이 선택적으로 노출되고 나머지 부분은 모두 덮히도록 형성된다.

이 후, 노출된 제2 비정질 탄소막 패턴(30a)을 식각하여 제3 비정질 탄소막 패턴(30b)을 형성한다. 또한, 상기 제1 내지 제3 예비 콘택홀(26a, 26b, 26c) 저면에 노출된 콘택 형성막(12b, 12c, 12d) 및 층간 절연막(14a, 14b, 14c)을 각각 한 층씩 이방성 식각하는 3차 식각 공정을 수행한다.

설명한 것과 같이, 상기 연결 영역의 양 측 가장자리에서 중심부로 향하는 방향으로 깊이가 감소되는 콘택홀들이 완성되도록, 포토레지스트 패턴의 트리밍하는 공정과 초기 예비 콘택홀들 저면의 박막을 식각하는 공정을 반복할 수 있다. 예를들어, 첫번째 가장자리 부위에 위치하는 제1 예비 콘택홀의 저면에 최하부의 콘택 형성막이 노출되도록 상기 포토레지스트 패턴의 트리밍 공정과 초기 예비 콘택홀들 저면의 박막을 식각하는 공정을 반복 수행할 수 있다.

상기 공정에 의해, 상기 연결 영역에 각각 서로 다른 깊이를 갖는 제1 내지 제4 콘택홀들(26a~26d)이 완성된다. 상기 제1 내지 제4 콘택홀들(26a~26d)이 완성되면, 상기 제3 포토레지스트 패턴(32b) 및 제3 비정질 탄소막 패턴(30b)을 에싱 공정을 통해 제거한다.

도 10을 참조하면, 상기 제1 내지 제4 콘택홀들(26a~26d)의 측벽과 저면 및 상기 하드 마스크 패턴(20a)의 상부면을 따라 컨포멀하게 스페이서 절연막을 형성한다. 상기 스페이서 절연막을 이방성으로 식각하여 스페이서(34)를 형성한다.

상기 스페이서(34)를 형성하면, 상기 제1 내지 제4 콘택홀들(26a~26d)의 측벽에는 각 층 콘택 형성막들(12a~12d)이 노출되지 않고 제1 내지 제4 콘택홀들(26a~26d)의 저면에만 콘택 형성막들(12a~12d)이 노출된다.

도 11을 참조하면, 상기 콘택홀들(26a~26d)의 내부를 채우도록 도전막을 형성한다. 상기 도전막은 베리어 금속막 및 금속막을 포함할 수 있다.

이 후, 상기 하드 마스크 패턴(20) 상에 형성된 도전막을 제거한다. 상기 도전막은 화학 기계적 연마 공정 또는 에치백 공정을 통해 제거할 수 있다. 상기 공정에 의해, 상기 콘택홀들 내부에 금속 콘택들(36a~36d)이 형성된다. 상기 금속 콘택들(36a~36d)은 각 층 콘택 형성막들(12a~12d)과 연결된다.

상기 설명한 방법에 의하면, 각 층의 콘택 형성막(12a~12d)에 독립적으로 전기적 신호를 인가할 수 있는 배선 구조물을 형성할 때, 상기 콘택 형성막(12a~12d)의 가장자리 부위에 콘택홀들(26a~26d)을 형성하기 위한 패드 영역을 별도로 형성하지 않아도 된다. 즉, 상기 콘택 형성막들(12a~12d)의 가장자리 부위가 각 층별로 다른 길이로 연장되어 계단 형상을 갖도록 상기 콘택 형성막들(12a~12d)을 식각하는 공정이 수행되지 않는다. 상기와 같이, 콘택 형성막들을 계단 형상으로 형성하는 경우, 콘택홀들이 상기 콘택 형성막 상에 형성되지 않고 상기 콘택 형성막을 벗어나서 형성될 수 있다. 그러나, 본 실시예의 경우에는 각 층의 콘택 형성막들(12a~12d)이 연결 영역의 단부까지 모두 연장되어 있는 형상을 갖기 때문에, 콘택홀들(26a~26d)과 콘택 형성막(12a~12d)들이 항상 정위치에 형성될 수 있다. 그러므로, 상기 콘택홀들(26a~26d)과 콘택 형성막(12a~12d)이 서로 미스얼라인되는 것을 방지할 수 있다.

또한, 상기 콘택홀들(26a~26d)을 형성하기 위하여 포토레지스트 패턴을 트리밍하는 공정에서 포토레지스트 패턴의 식각 마진이 증가된다. 그러므로, 상기 콘택홀들(26a~26d)을 형성할 때 불량이 감소된다.

또한, 상기 적층 구조물을 형성하는데 있어서 패드 영역을 형성하지 않으므로, 사진 공정을 수행하여야 하는 횟수가 매우 감소된다. 따라서, 간단한 공정들을 통해 저비용으로 적층 배선 구조물을 형성할 수 있다.

실시예 2

도 12a 내지 도 23b는 본 발명의 실시예 2에 따른 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도 및 사시도들이다.

도 12a 및 12b를 참조하면, 메모리 셀들이 형성되는 셀 블록 영역 및 연결 영역이 구분된 반도체 기판(100)을 마련한다. 상기 반도체 기판(100)은 단결정 실리콘 기판일 수 있다.

상기 반도체 기판(100) 상에 패드 절연막(도시안함)을 형성한다. 상기 패드 절연막 상에 희생막들(102a~102h) 및 층간 절연막들(104a~104h)을 순차적으로 반복 적층한다. 상기 층간 절연막들(104a~104h)은 실리콘 산화물을 증착시켜 형성할 수 있다. 상기 희생막들(102a~102h)은 상기 층간 절연막들(104a~104h)과 식각 선택비를 갖는 물질로 형성한다. 일 예로, 상기 희생막들(102a~102h)은 실리콘 질화물로 형성할 수 있다.

각 층의 희생막들(102a~102h)은 후속 공정을 통해 워드 라인으로 형성되기 위한 몰드막이다. 그러므로, 각 층의 희생막들은 동일한 높이로 형성하는 것이 바람직하다. 또한, 각 층의 층간 절연막들(104a~104h)은 동일한 높이로 형성하는 것이 바람직하며, 최 상부에 형성되는 층간 절연막(104h)은 다른 층간 절연막들에 비해 더 높게 형성할 수 있다.

상기 최 상부의 층간 절연막(104h) 상에 저지막(108)을 형성한다. 상기 저지막(108)은 실리콘 질화물로 형성될 수 있다.

도 13a 및 도 13b를 참조하면, 상기 저지막(108) 상에 채널홀(120)을 형성하기 위한 식각 마스크 패턴(도시안함)을 형성한다. 상기 채널홀들(120)은 셀 블록 영역에 형성된다. 상기 식각 마스크 패턴을 사용하여, 하부의 층간 절연막 및 희생막들(103a~103h)을 순차적으로 식각하여 복수의 채널홀(120)을 형성한다. 상기 채널홀들(120)의 저면에는 기판(100) 표면이 노출된다. 상기 채널홀들(120)은 일렬로 배열된다.

상기 채널홀들(120) 내부를 채우도록 반도체 물질막을 형성하고, 이를 연마함으로써 필러 평상의 반도체 패턴(122)을 형성한다. 상기 공정들을 수행하면, 상기 저지막(108)은 대부분 제거된다.

이와는 다른 실시예로, 도시하지는 않았지만, 상기 채널홀들(120) 측벽 및 저면에 마커로니 형상 또는 실린더 형상의 제1 반도체 패턴을 형성하고, 상기 제1 반도체 패턴 표면 상에는 상기 채널홀(120)을 채우는 실리콘 산화물 패턴을 형성할 수 있다. 이 경우, 상기 채널홀(120) 입구 부위는 제2 반도체 패턴으로 덮혀있도록 한다.

도 14a를 참조하면, 상기 층간 절연막(104h) 상에 상부 층간 절연막(124)을 형성한다. 상기 상부 층간 절연막(124) 상에 하드 마스크막을 형성한다. 상기 하드 마스크막은 실리콘 산화물 및 실리콘 질화물과 각각 식각 선택비를 갖는 물질로 형성할 수 있다.

상기 하드 마스크막 상에 사진 공정을 통해 포토레지스트 패턴(128)을 형성하고, 상기 하드 마스크막을 식각하여 하드 마스크막 패턴(126)을 형성한다. 계속하여, 상기 상부 층간 절연막(124)을 식각함으로써 초기 예비 콘택홀들(130)을 형성한다. 상기 초기 예비 콘택홀들(130)은 최외곽에 위치하는 반도체 패턴의 외부 측방에 배치된다. 즉, 상기 초기 예비 콘택홀들(130)은 연결 영역에 위치하도록 형성된다.

상기 초기 예비 콘택홀들(130)은 1회의 사진공정 및 1회의 식각 공정을 통해 한번에 형성된다. 그러므로, 상기 초기 예비 콘택홀들(130)은 각각 설정된 간격으로 정확하게 형성될 수 있다. 또한, 상기 초기 예비 콘택홀들(130)은 각각 동일한 간격을 갖도록 형성될 수 있다.

상기 공정들은 도 4 및 도 5를 참조로 설명한 것과 동일하다.

도 15a를 참조하면, 상기 초기 예비 콘택홀들(130)이 형성되어 있는 상부 층간 절연막(124) 상에 제1 비정질 탄소막 및 제1 포토레지스트막을 형성한다. 사진 공정을 수행하여, 상기 셀 블록 영역 전체를 마스킹하고, 상기 연결 영역에서 양 측 가장자리에서 첫번째에 위치하는 제1 예비 콘택홀들(130a)의 상부를 선택적으로 노출하는 제1 포토레지스트 패턴(133)을 형성한다.

이 후, 제1 포토레지스트 패턴(133)을 식각 마스크로 하여 제1 비정질 탄소막을 식각하여 제1 비정질 탄소막 패턴(132)을 형성하고, 계속하여 제1 예비 콘택홀(130a)의 저면에 노출된 한 층의 희생막 및 한 층의 층간 절연막을 식각한다. 상기 식각 공정을 수행하면, 제1 예비 콘택홀(130a) 저면에는 제7 희생막(102g)이 노출된다.

도 16a를 참조하면, 상기 제1 포토레지스트막 패턴(133)의 측벽 부위를 일부 식각하는 트리밍 공정을 통해 제2 포토레지스트 패턴(133a)을 형성한다. 상기 제1 포토레지스트 패턴(133)은 산소 또는 오존을 주 식각 가스로 사용하는 건식 식각 공정을 통해 식각할 수 있다. 상기 제2 포토레지스트 패턴(133a)은 상기 연결 영역의 양 측 가장자리에서 중심부로 향하는 방향으로 첫번째 및 두번째에 위치하는 제1 및 제2 예비 콘택홀들(130a, 130b)의 상부를 노출하고, 나머지 부분은 모두 덮히도록 형성한다.

이 후, 제2 포토레지스트 패턴(133a)을 식각 마스크로 하여 제1 비정질 탄소막 패턴(132)을 식각하고, 계속하여 제1 및 제2 예비 콘택홀(130a, 130b)의 저면에 노출된 한 층의 희생막 및 한 층의 층간 절연막을 각각 식각한다.

이와같이, 상기 연결 영역의 양 측 가장자리에서 중심부로 향하는 방향으로 깊이가 차례로 감소되는 콘택홀들이 완성되도록 포토레지스트 패턴의 트리밍 공정 및 초기 예비 콘택홀들 저면의 박막을 식각하는 공정을 반복할 수 있다.

도 17a을 참조하면, 첫번째 가장자리 부위에 위치하는 제1 예비 콘택홀(130a)의 저면에 최하부의 희생막(102a)이 노출될 때까지 상기 포토레지스트 패턴의 트리밍 공정 및 초기 에비 콘택홀들(130) 저면의 박막을 식각하는 공정을 반복하여 콘택홀들(130a~130h)을 완성한다.

상기 콘택홀들(130a~130h)을 형성하는 구체적인 공정들은 실시예 1에서 설명한 것과 동일하다.

도 18a 및 도 18b를 참조하면, 상기 콘택홀들(130a~130h)의 측벽과 저면 및 상기 하드 마스크 패턴(126)의 상부면을 따라 컨포멀하게 스페이서 절연막을 형성한다. 상기 스페이서 절연막을 이방성으로 식각하여 상기 콘택홀들(130a~130h) 측벽에 스페이서(134)를 형성한다. 상기 스페이서(134)는 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.

상기 스페이서(134)가 형성된 콘택홀들(130a~130g) 내부에 매립막(136)을 형성한다. 상기 매립막(136)은 후속 공정에서 최종적으로 도전 물질을 채워넣기 이 전에 콘택홀들(130a~130h)을 보호하기 위하여 임시로 채워넣는 막이다. 그러므로, 상기 매립막(136)은 도전 물질로 형성하지 않아도 된다. 상기 매립막(136)은 상기 스페이서(134)와 식각 선택비를 갖는 물질로써 식각 공정에 의해 용이하게 제거될 수 있는 물질로 사용한다.

도 19a를 참조하면, 상기 반도체 패턴(122)들 사이에 위치하는 층간 절연막, 희생막 및 저지막들을 식각하여 개구부(140)를 형성한다. 상기 개구부(140)는 제1 방향으로 연장되는 트렌치 형상을 갖는다.

상기 개구부(140)를 형성함으로써, 상기 희생막들(102a, 102b)은 상기 반도체 패턴(122)을 둘러싸면서 셀 블록 영역 및 연결 영역으로 연장되는 형상의 희생막 패턴(103a~103h)이 된다. 또한, 상기 개구부(140)의 저면에는 기판(100) 표면이 노출될 수 있다.

도 20a를 참조하면, 상기 개구부(140)를 형성한 다음, 상기 개구부(140)의 측벽에 노출되어 있는 상기 희생막 패턴들(103a~103h)을 제거하여 그루부들을 형성한다.

상기 그루부 및 개구부(140) 내부면을 따라 터널 절연막(도시안함), 전하 트랩막(도시안함) 및 블록킹 유전막(도시안함)을 형성한다. 상기 블록킹 유전막 상에는 상기 그루부 내부를 완전하게 채우는 도전막(도시안함)을 형성한다. 상기 도전 물질은 금속을 포함할 수 있다. 상기 도전 물질의 예로는, 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 물질을 들 수 있다. 구체적인 예로, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물등으로 이루어지는 베리어 금속막을 먼저 형성한 다음, 텅스텐으로 이루어지는 금속막을 형성할 수 있다.

이 후, 상기 개구부(140) 내부에 형성된 도전막을 식각한다. 상기 제거 공정은 습식 식각 공정을 통해 수행될 수 있다. 즉, 상기 그루부 내부의 도전막만을 남도록 함으로써 콘트롤 게이트 전극들(110a~110h)을 형성한다. 이하에서는, 기판(100)으로부터 순서대로 제1 내지 제8 콘트롤 게이트 전극(110a~110h)이라 하면서 설명한다.

상기 제1 내지 제8 콘트롤 게이트 전극들(110a~110h) 사이의 개구부(140) 저면의 기판(100)에 N형의 불순물을 도핑함으로써, 소오스 라인(S/L)으로 사용되는 불순물 영역(도시안함)을 형성한다.

상기 개구부(140)를 채우는 절연막을 형성하고, 연마 공정에 의해 평탄화함으로써 절연막 패턴(112)을 형성한다.

도 21a를 참조하면, 상기 셀 블록 영역을 덮는 마스크 패턴(도시안됨)을 형성한다. 상기 연결 영역에 형성된 콘택홀들(130a~130h) 내부에 형성된 매립막(136)을 제거한다.

도 22a를 참조하면, 상기 콘택홀들(130a~130h) 내부에 도전막을 형성한다. 상기 도전막은 금속 물질로 형성할 수 있다. 상기 도전막을 형성하는 방법으로, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물등으로 이루어지는 베리어 금속막을 먼저 형성한 다음, 텅스텐으로 이루어지는 금속막을 형성할 수 있다.

상기 도전막을 연마하여, 각 층의 제1 내지 제8 콘트롤 게이트 전극들(110a~110h)과 연결되는 콘택 플러그들(138)을 형성한다.

도 23a 및 도 23b를 참조하면, 상기 콘택 플러그들(138)과 연결되는 상부 배선들(139)을 형성하여 비휘발성 메모리 소자를 형성한다.

상기 설명한 공정들을 수행함으로써, 금속 물질로 이루어지는 콘트롤 게이트들과 각각 전기적으로 연결되는 콘택 플러그들을 간단한 공정을 통해 형성할 수 있다.

실시예 3

도 24 및 도 25는 본 발명의 실시예 3에 따른 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도들이다.

실시예 3은 적층되는 플로팅 게이트 전극들의 수가 많고 이에 따라 형성하여야 하는 콘택홀들의 수가 많은 경우의 비휘발성 메모리 소자의 제조 방법에 관한 것이다. 실시예 3은 콘택홀들을 형성하는 공정을 제외하고는 실시예 2의 제조 방법과 실질적으로 동일하다.

플로팅 게이트 전극들과 접촉되는 콘택홀들의 수가 많은 경우에 포토레지스트 패턴을 트리밍하여야 하는 횟수도 크게 증가하게 한다. 그런데, 상기 포토레지스트 패턴을 계속하여 수 회 동안 트리밍하면, 상기 포토레지스트 패턴의 높이가 감소되어 식각 마스크로 사용하기가 어려울 수 있다. 그러므로, 본 실시예에서는, 포토레지스트 패턴을 일정한 횟수만큼 트리밍하여 식각 마스크로 사용한 후에는 에싱 공정을 통해 포토레지스트 패턴을 제거한다. 이 후, 다시 비정질 탄소막 및 포토레지스트막을 형성하고, 사진 공정을 통해 포토레지스트 패턴을 형성한다.

구체적으로, 도 12a 내지 도 16a를 참조로 설명한 것과 동일한 공정을 수행하여 초기 예비 콘택홀을 형성하고, 상기 초기 예비 콘택홀들에 의해 노출된 박막들을 추가적으로 식각한다.

도 24를 참조하면, 상기 포토레지스트 패턴을 수 회(예를들어, 3회) 트리밍하고 상기 도전 구조물을 식각한 다음에는, 에싱 공정을 통해 남아있는 포토레지스트 패턴 및 비정질 탄소막을 제거한다. 상기 공정을 수행하면, 연결 영역의 가장자리 부위에 깊이가 다른 예비 콘택홀들이 일부 형성된다.

이 후, 상기 하드 마스크 패턴(126) 상에 상기 예비 콘택홀들(130)을 매립하지 않도록 하면서 비정질 탄소막(142) 및 포토레지스트막(144)을 다시 형성한다.

도 25를 참조하면, 사진 공정을 통해 포토레지스트 패턴(144a)을 형성한다. 상기 포토레지스트 패턴(144a)은 제거되기 이 전의 최종 트리밍된 포토레지스트 패턴(144a)보다 더 많은 수의 예비 콘택홀들을 노출하도록 형성된다. 상기 포토레지스트 패턴(144a)은 최종 트리밍된 포토레지스트 패턴에 의해 노출된 예비 콘택홀들로부터 중심부로 향하는 방향으로 첫번째에 위치하는 예비 콘택홀들(130e)까지 노출하도록 형성된다.

이 후, 상기 포토레지스트 패턴(144a)을 식각 마스크로 하여 예비 콘택홀들(130) 저면의 막들을 식각한다. 또한, 실시예 1에서 설명한 것과 동일한 방법으로 상기 포토레지스트 패턴(144a)을 트리밍하고, 트리밍된 포토레지스트 패턴(144b)을 이용하여 예비 콘택홀들(130) 저면에 막들을 식각한다. 상기 방법에 의하여, 콘택홀들(130a~130h)을 완성할 수 있다.

계속하여, 도 18a 내지 도 23a를 참조로 설명한 공정을 동일하게 수행함으로써, 도 23a 및 도 23b에 도시된 비휘발성 메모리 소자를 제조한다.

실시예 4

도 26 및 도 27은 본 발명의 실시예 4에 따른 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도들이다.

먼저, 도 12a 및 도 13b를 참조하여, 도 13b에 도시된 적층 구조물을 형성한다.

도 26을 참조하면, 상기 반도체 패턴(122)들 사이에 위치하는 층간 절연막, 희생막 및 저지막들을 식각하여 제1 방향으로 연장되는 트렌치 형상의 개구부(140)를 형성한다. 상기 개구부(140)를 형성한 다음, 상기 개구부(140)의 측벽에 노출되어 있는 상기 희생막 패턴들(102a~102h)을 제거하여 그루부들을 형성한다.

상기 그루부 내부에 콘트롤 게이트 전극들(110a~110h)을 형성한다. 상기 제1 내지 제8 콘트롤 게이트 전극들(110a~110h) 사이의 개구부 저면의 기판(100)에 N형의 불순물을 도핑함으로써, 소오스 라인(S/L)으로 사용되는 불순물 영역(도시안함)을 형성한다. 상기 개구부(140)를 채우는 절연막을 형성하고, 연마 공정에 의해 평탄화함으로써 절연막 패턴(112)을 형성한다.

도 27을 참조하면, 상기 층간 절연막 상에 상부 층간 절연막을 형성한다. 상기 상부 층간 절연막 상에 하드 마스크 패턴을 형성한다. 이 후, 도 4 내지 10 및 14a 내지 17a를 참조하여 설명한 것과 동일한 공정을 수행하여, 상기 콘트롤 게이트 전극들(110a~110h)을 노출하는 각각의 콘택홀들을 형성한다.

상기 콘택홀들 내부에 도전막을 형성한다. 상기 도전막은 금속 물질로 형성할 수 있다. 상기 도전막을 형성하는 방법으로, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물등으로 이루어지는 베리어 금속막을 먼저 형성한 다음, 텅스텐으로 이루어지는 금속막을 형성할 수 있다. 상기 도전막을 연마하여, 각 층의 콘트롤 게이트 전극들(110a~110h)과 연결되는 콘택 플러그들(138)을 형성한다.

이 후, 상기 콘택 플러그들과 연결되는 상부 배선을 형성하여 도 23a 및 도 23b에 도시된 것과 같은 비휘발성 메모리 소자를 형성한다.

실시예 5

도 28 및 도 29는 본 발명의 실시예 5에 따른 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도들이다.

도 28을 참조하면, 메모리 셀들이 형성되는 셀 블록 영역 및 연결 영역이 구분된 반도체 기판(200)을 마련한다. 상기 반도체 기판(100)은 단결정 실리콘 기판일 수 있다.

상기 반도체 기판(200) 상에 패드 절연막(도시안함)을 형성한다. 상기 패드 절연막 상에 폴리실리콘막들(202a~202h) 및 층간 절연막들(204a~204h)을 순차적으로 반복 적층한다. 상기 층간 절연막들(204a~204h)은 실리콘 산화물을 증착시켜 형성할 수 있다. 상기 폴리실리콘막들(202a~202h)은 후속 공정을 통해 워드 라인으로 되는 막이다.

상기 최 상부의 층간 절연막(204h) 상에 저지막(도시안함)을 형성한다. 상기 저지막은 실리콘 질화물로 형성될 수 있다.

이 후, 상기 층간 절연막들(204a~204h), 폴리실리콘막들(202a~202h) 및 패드 절연막의 일부를 식각하여 기판(200) 표면이 노출되는 채널홀들(220)을 형성한다. 상기 채널홀들(220) 내부에 블록킹 유전막(도시안함), 전하 저장막(도시안함), 터널 절연막(도시안함)을 차례로 형성하고, 상기 터널 절연막 표면에 상기 채널홀들(220) 내부를 채우도록 반도체 물질막을 형성한다. 또한, 상기 박막들을 연마함으로써 상기 채널홀들(220) 내부에 필러 평상의 반도체 패턴(222)을 형성한다. 상기 공정을 수행하면 상기 저지막은 대부분 제거된다.

도 29를 참조하면, 도 14a 내지 17a에서 설명한 것과 같은 공정을 수행하여, 연결 영역의 양 측 가장자리에서 중심부로 향하는 방향으로 깊이가 차례로 감소되는 콘택홀들을 완성한다. 각 콘택홀들의 저면에는 각 층의 폴리실리콘막들이 노출된다. 또한, 상기 콘택홀들의 측벽과 저면 및 상기 하드 마스크 패턴의 상부면을 따라 컨포멀하게 스페이서 절연막을 형성한다. 상기 스페이서 절연막을 이방성으로 식각하여 스페이서(234)를 형성한다.

상기 스페이서(234)가 형성된 콘택홀들(230) 내부에 도전막을 형성한다. 상기 도전막은 금속 물질로 형성할 수 있다. 상기 도전막을 형성하는 방법으로, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물등으로 이루어지는 베리어 금속막을 먼저 형성한 다음, 텅스텐으로 이루어지는 금속막을 형성할 수 있다. 상기 도전막을 연마하여, 각 층의 콘트롤 게이트 전극들과 연결되는 콘택 플러그들(238)을 형성한다.

이 후, 상기 콘택 플러그들(238)과 연결되는 상부 배선들을 형성하여 비휘발성 메모리 소자를 형성한다.

실시예 6

도 30 내지 도 34는 본 발명의 실시예 6에 따른 적층 배선 형성 방법을 나타내는 단면도들이다.

실시예 6은 도전 구조물에서 적층되는 도전막 패턴들의 수가 많고 이에 따라 형성하여야 하는 콘택홀들의 수가 많은 경우의 적층 배선 형성 방법에 관한 것이다.

도 30을 참조하면, 기판(10) 상에 적층 구조물(16)을 형성한다. 상기 도전 구조물(16)은 도 3을 참조로 설명한 것과 동일한 방법으로 형성할 수 있다. 본 실시예에서, 상기 적층 구조물(16)은 제1 내지 제8 콘택 형성막(12a~12h) 및 제1 내지 제8 층간 절연막(14a~14g)을 포함하는 것으로 설명한다.

상기 적층 구조물(16) 상에 상부 층간 절연막(18)을 형성한다. 상기 상부 층간 절연막(18) 상에 하드 마스크 패턴(20a) 및 제1 포토레지스트 패턴(도시안함)을 형성한다. 상기 상부 층간 절연막(18)을 식각하여 상기 제1 초기 예비 콘택홀들(50)을 형성한다. 다음에, 상기 제1 포토레지스트 패턴을 제거한다. 상기 제1 초기 예비 콘택홀들(50)은 도 4 및 도 5를 참조로 설명한 것과 동일한 방법으로 형성할 수 있다.

상기 제1 초기 예비 콘택홀들(50)이 형성되어 있는 상부 층간 절연막(18) 상에 제1 비정질 탄소막 및 제2 포토레지스트막을 형성한다. 상기 제1 비정질 탄소막은 상기 제1 초기 예비 콘택홀들(50) 내부를 채우지 않도록 하면서 형성된다.

상기 제2 포토레지스트막에 사진 공정을 수행하여, 제2 포토레지스트 패턴(72)을 형성한다. 상기 제2 포토레지스트 패턴(72)은 상기 셀 블록 영역 전체와 및 셀 블록 영역의 제1 측에 위치하는 연결 영역의 일부를 마스킹한다. 또한, 상기 제2 포토레지스트 패턴(72)은 상기 셀 블록 영역의 다른 일 측인 제2 측에 위치하는 연결 영역은 선택적으로 노출한다. 따라서, 상기 연결 영역에 위치하는 제1 초기 예비 콘택홀들(50) 중 절반을 노출시킨다.

상기 제2 포토레지스트 패턴(72)을 식각 마스크로 사용하여 제1 비정질 탄소막을 식각하여 제1 비정질 탄소막 패턴(70)을 형성한다.

도 31을 참조하면, 상기 제1 초기 예비 콘택홀들(50)의 저면에 노출된 콘택 형성막 및 층간 절연막들 중 일부를 식각한다. 상기 식각 공정을 수행하면, 상기 제1 초기 예비 콘택홀(50)보다 더 깊은 깊이를 갖는 제2 초기 예비 콘택홀들(56)이 형성된다. 상기 제2 초기 예비 콘택홀들(56)은 적층된 콘택 형성막들(12a~12h) 중에서 가운데 층의 콘택홀 형성막이 노출된다. 본 실시예의 경우, 8층의 콘택 형성막들(12a~12h)이 구비되므로 상기 제2 초기 예비 콘택홀들(56)은 제4 콘택 형성막(12d)이 노출되도록 형성된다.

이 후, 도시하지는 않았지만, 상기 제2 포토레지스트 패턴(72) 및 제1 비정질 탄소막 패턴(70)을 제거한다.

도 32를 참조하면, 상기 제1 및 제2 초기 예비 콘택홀들(50, 56)이 형성되어 있는 상부 층간 절연막(18) 상에 제2 비정질 탄소막 및 제3 포토레지스트막을 형성한다. 상기 제2 비정질 탄소막은 상기 제1 및 제2 초기 예비 콘택홀들(50, 56)의 내부를 채우지 않으면서 상기 상부 층간 절연막(18) 상에 형성된다. 즉, 상기 제2 비정질 탄소막은 상기 제1 및 제2 초기 예비 콘택홀들(50, 56) 입구를 덮으면서 상기 하드 마스크 패턴(20a) 상에 형성된다. 또한, 상기 제1 및 제2 초기 예비 콘택홀들(50, 56) 내부는 비어있는 상태가 된다.

상기 제3 포토레지스트막에 대해 1차 사진 공정을 수행하여 제3 포토레지스트 패턴(76)을 형성한다. 상기 제3 포토레지스트 패턴(76)은 상기 셀 블록 영역 전체와 및 연결 영역의 대부분을 마스킹한다. 도시된 것과 같이, 상기 제3 포토레지스트 패턴(76)은 상기 연결 영역에서 양 측 가장자리에서 첫번째에 위치하는 제1 및 제2 초기 예비 콘택홀(50a, 56a)이 선택적으로 노출되고 나머지 부분은 모두 덮히도록 형성한다.

상기 제3 포토레지스트 패턴(76)을 마스크로 사용하여 제2 비정질 탄소막을 식각하여 제2 비정질 탄소막 패턴(74)을 형성한다. 상기 제1 및 제2 초기 예비 콘택홀(50a, 56a)의 저면에 노출된 한 층의 콘택 형성막 및 층간 절연막을 이방성 식각을 통해 1차 식각한다. 상기 식각 공정을 수행하면, 상기 제1 초기 예비 콘택홀(50a)의 저면에는 제7 콘택 형성막(12g)이 노출되며, 상기 제2 초기 예비 콘택홀(56a)의 저면에는 제3 콘택 형성막(12c)이 노출된다.

도 33을 참조하면, 상기 제3 포토레지스트막 패턴(76)의 측벽 부위를 일부 식각하는 트리밍 공정을 통해 제4 포토레지스트 패턴(76a) 및 제3 비정질 탄소막 패턴(74a)을 형성한다. 상기 제3 포토레지스트 패턴(76)은 산소 또는 오존을 주 식각 가스로 사용하는 건식 식각 공정을 통해 식각할 수 있다. 상기 제4 포토레지스트 패턴(76a)은 상기 연결 영역에서 가장자리에서 중심부로 향하는 방향으로 첫번째 및 두번째에 위치하는 제1 및 제2 초기 예비 콘택홀들(50a, 50b, 56a, 56b)이 선택적으로 노출되고 나머지 부분은 모두 덮히도록 형성된다.

이 후, 상기 제1 및 제2 초기 예비 콘택홀(50a, 50b, 56a, 56b) 저면에 노출된 도전막 패턴 및 층간 절연막 패턴을 각각 한 층씩 이방성 식각하는 2차 식각 공정을 수행한다.

이와같이, 상기 제4 포토레지스트 패턴(76a)을 식각 마스크로 사용하여 2차 식각 공정을 수행함으로써, 깊이가 서로 다른 제1 및 제2 초기 예비 콘택홀들(50a, 50b, 56a, 56b)을 형성할 수 있다.

상기 제4 포토레지스트막 패턴(76a)의 측벽 부위를 일부 식각하는 트리밍 공정을 통해 제5 포토레지스트 패턴(76b)을 형성한다. 상기 제5 포토레지스트 패턴(76b)은 상기 연결 영역에서 가장자리에서 중심부로 향하는 방향으로 첫번째, 두번째 및 세번째에 위치하는 제1 및 제2 초기 예비 콘택홀들(50a~50c, 56a~56c) 상부를 선택적으로 노출되고 나머지 부분은 모두 덮히도록 형성된다.

이 후, 노출된 제3 비정질 탄소막 패턴(74a)을 제거하여 제4 비정질 탄소막(74b)을 형성한다. 상기 제1 내지 제2 초기 예비 콘택홀(50a~50c, 56a~56c) 저면에 노출된 도전막 패턴 및 층간 절연막 패턴을 각각 한 층씩 이방성 식각하는 3차 식각 공정을 수행한다.

상기 식각 공정을 통해, 셀 블록 영역의 제1 측에 위치하는 연결 영역에는 가장자리에서 중심부로 향하는 방향으로 깊이가 차례로 감소되는 제1 내지 제4 콘택홀들(50a~50d)이 형성된다. 또한, 셀 블록 영역의 제2 측에 위치하는 연결 영역에는 가장자리에서 중심부로 향하는 방향으로 깊이가 차례로 감소되는 제5 내지 제8 콘택홀들(56a~56d)을 완성할 수 있다.

설명한 것과 같이, 가장자리에서 중심부로 향하는 방향으로 깊이가 차례로 감소되는 콘택홀들이 완성될 때까지 포토레지스트 패턴의 트리밍 및 예비 콘택홀들 저면의 박막 식각을 반복할 수 있다. 예를들어, 첫번째 가장자리 부위에 위치하는 적어도 하나의 콘택홀이 최하부의 콘택 형성막을 노출할 때까지 상기 포토레지스트 패턴의 트리밍 및 예비 콘택홀들 저면의 박막 식각을 반복하여 수행할 수 있다.

상기 공정을 수행하여, 상기 제1 내지 제8 콘택홀들(50a~50d, 56a~56d)이 완성되면, 상기 제5 포토레지스트 패턴(76b) 및 제4 비정질 탄소막 패턴(74b)을 에싱 공정을 통해 제거한다.

도 34를 참조하면, 상기 제1 내지 제8 콘택홀들(50a~50d, 56a~56d)의 측벽에 스페이서(34)를 형성한다. 이 후, 상기 제1 내지 제8 콘택홀들(50a~50d, 56a~56d)의 내부에 도전막을 형성하고 평탄화하여 금속 콘택 플러그들(40)을 형성한다.

상기 설명한 방법으로 적층 구조물을 형성할 수 있다. 또한, 상기 적층 구조물을 형성하는 방법을 이용하여, 상기 설명한 수직형 반도체 소자들을 제조할 수 있다.

실시예 7

도 35는 본 발명의 실시예 7에 따른 비휘발성 메모리 소자를 나타내는 단면도이다.

도시된 것과 같이, 셀 영역의 양 측으로 서로 대칭되지 않은 형상의 콘택 플러그들을 형성할 수 있다. 상기 비휘발성 메모리 소자는 상기 각 실시예들에서 설명한 방법과 동일하게 수행하며, 연결 영역에 콘택홀들은 실시예 6에서 설명한 방법으로 형성한다.

도 36은 본 발명의 일 실시예에 따른 정보처리 시스템을 도시한 블록 다이어그램이다.

도 36을 참조하면, 정보 처리 시스템(1100)은, 본 발명의 실시예에 따른 수직형 비휘발성 메모리 소자(1111)를 구비할 수 있다.

정보 처리 시스템(1100)은 메모리 시스템(1110)과 각각 시스템 버스(1160)에 전기적으로 연결된 모뎀(1120), 중앙처리장치(1130), 램(1140), 유저 인터페이스(1150)를 포함한다. 상기 메모리 시스템(1110)에는 중앙처리장치(1130)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 상기 메모리 시스템(1110)에는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자(1111)를 포함함으로써, 정보 처리 시스템(1100)은 대용량의 데이터를 안정적으로 저장할 수 있다.

도시되지 않았지만, 본 발명의 실시예에 따른 정보 처리 시스템(1100)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 모바일 디램(DRAM), 또는 입출력 장치 등이 더 제공될 수 있다.

상기 설명한 것과 같이, 본 발명에 의하면 간단한 공정으로 적층 배선을 포함하는 수직형 비휘발성 메모리 소자를 제공할 수 있다. 상기 수직형 비휘발성 메모리 소자는 다양한 전자제품 및 통신 제품에 사용될 수 있다.

100 : 기판 102a~102h : 희생막 패턴들
104a~104h : 층간 절연막들 108 : 저지막
110a~110h : 콘트롤 게이트 전극들
124, 224 : 상부 층간 절연막 126, 226 : 하드 마스크 패턴
130 : 초기 예비 콘택홀들 132 : 제1 비정질 탄소막 패턴
133 : 제1 포토레지스트 패턴 134, 234 : 스페이서
136 : 매립막 138, 238 : 콘택 플러그
140 : 개구부 142 : 비정질 탄소막
144 : 포토레지스트막 220 : 채널홀들
222 : 반도체 패턴

Claims (10)

1. 기판 상에, 수직 방향으로 돌출된 반도체 패턴을 둘러싸면서 연장되는 비휘발성 메모리 소자의 셀 패턴들 및 각 셀 패턴들 사이를 절연시키는 층간 절연막들을 포함하는 셀 회로 패턴들을 형성하는 단계;
   최상부 셀 패턴 상에, 초기 예비 콘택홀들을 포함하는 상부 층간 절연막을 형성하는 단계;
   상기 초기 예비 콘택홀들 입구를 덮으면서 상기 상부 층간 절연막 상에, 가장자리에서 첫번째에 위치한 제1 예비 콘택홀들이 선택적으로 노출되는 제1 반사 방지막 패턴 및 제1 포토레지스트막 패턴을 형성하는 단계;
   상기 제1 예비 콘택홀들 저면보다 낮게 위치하는 셀 패턴이 노출되도록 상기 제1 예비 콘택홀 저면 아래의 막들을 1차 식각하는 단계;
   상기 제1 반사 방지막 패턴 및 제1 포토레지스트막 패턴의 측벽 부위의 일부를 제거한 다음, 상기 예비 콘택홀들 아래에 노출된 막들을 차례로 식각하는 공정을 반복 수행하여, 가장자리로부터 중심부로 갈수록 깊이가 감소되는 콘택홀들을 형성하는 단계;
   상기 콘택홀들 측벽에 절연 스페이서를 형성하는 단계; 및
   상기 절연 스페이서를 포함하는 콘택홀들의 내부에 도전 물질을 채워넣어 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 제1항에 있어서, 상기 콘택들은 최외곽에 위치하는 상기 반도체 패턴의 외부 측방으로 배치되는 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 제1항에 있어서, 상기 콘택홀들을 형성하는 단계는,
   상기 제1 포토레지스트막 패턴 및 제1 반사 방지막 패턴의 측벽 일부를 제거하여, 가장자리에서 첫번째와 두번째에 위치한 제1 및 제2 예비 콘택홀들이 선택적으로 노출되는 제2 반사 방지막 패턴 및 제2 포토레지스트 패턴을 형성하는 단계;
   상기 제1 및 제2 예비 콘택홀들 각각의 저면보다 낮게 위치하는 셀 패턴의 상부면이 노출되도록 상기 제1 및 제2 예비 콘택홀 저면 아래의 막들을 2차 식각하는 단계; 및
   상기 첫번째 가장자리에 위치하는 제1 예비 콘택홀이 최하부에 위치하는 셀 패턴이 노출할 때까지 상기 반사 방지막 패턴 및 포토레지스트막 패턴의 측벽 부위의 일부를 제거하는 것과 상기 예비 콘택홀들 아래에 노출된 막들을 차례로 식각하는 공정을 반복하여 수행하는 단계를 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 제1항에 있어서, 상기 상부 층간 절연막 상에 하드 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
5. 제1항에 있어서, 상기 적층된 셀 패턴들에는 상기 콘택의 접촉 대상이 되는 콘택 형성막들이 포함되는 것을 특징으로 하는 반도체 소자의 제조 방법.
6. 제5항에 있어서, 상기 콘택 형성막들은 배선 형성용 도전성 물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
7. 제5항에 있어서, 상기 콘택 형성막들은 배선 형성용 도전성 물질을 형성하기 위한 희생막으로, 상기 층간 절연막들과 식각 선택비를 갖는 절연 물질을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
8. 제7항에 있어서,
   상기 적층된 콘택 형성막들을 선택적으로 제거하는 단계; 및
   상기 콘택 형성막들이 제거된 부위에 금속 물질을 채워넣는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
9. 제5항에 있어서, 상기 콘택 형성막들은 각각 측방으로의 끝부분이 나란하게 위치하도록 연장되는 것을 특징으로 하는 반도체 소자의 제조 방법.
10. 제1항에 있어서, 상기 예비 콘택홀들 아래의 막들을 식각하기 위한 하나의 단계에서, 한 층의 셀 패턴 및 층간 절연막을 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.

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