KR101006813B1

KR101006813B1 - 스태거형 픽셀을 갖는 다중 칩을 사용하는 스캐닝 이미저

Info

Publication number: KR101006813B1
Application number: KR1020077026336A
Authority: KR
Inventors: 제프리 제이. 자르노브시키; 케탄 브이. 카리아; 마이클 조이너; 토마스 푸넨
Original assignee: 파나비전 이미징, 엘엘씨
Priority date: 2005-04-21
Filing date: 2006-04-21
Publication date: 2011-01-12
Anticipated expiration: 2026-04-21
Also published as: US7045758B2; DK1878215T3; DE602006008129D1; US7122778B2; US20060202107A1; JP2008538688A; WO2006116121A3; CN101204080A; KR20070121837A; EP1878215A2; CN101204080B; TW200704140A; US20060157644A1; US7129461B2; JP4478730B2; WO2006116121A2; US20050185079A1; AU2006239987A1; AU2006239987B2; TWI318842B

Abstract

고체 상태 이미징 시스템이 제 1 픽셀 시리즈와 제 2 픽셀 시리즈를 갖는 하나 이상의 CMOS 이미저를 가지며, 이때 하나의 시리즈의 픽셀은 다른 시리즈의 픽셀에 대하여 오프셋, 즉, 스태거되어 있다. 다수의 이미저가 끝과 끝이 이어져 배열될 수 있고, 이때 점퍼 와이어가 픽셀 출력 컨덕터를 연결하여, 각각의 시리즈에 대하여 픽셀이 공통 출력 증폭기로 유입될 수 있고, 이에 따라서 칩 간 오프셋 전압이 최소화될 수 있다. 상기 픽셀은 서로에 대하여 대각선으로 오프셋될 수 있고, 컬러 리본 필터가 이미징 영역을 대각선으로 가로질러 배열되는 컬러 이미저가 구축될 수 있다. 이 배열은 색 혼선을 최소화한다.

Description

스태거형 픽셀을 갖는 다중 칩을 사용하는 스캐닝 이미저{SCANNING IMAGER EMPLOYING MULTIPLE CHIPS WITH STAGGERED PIXELS}

이 출원은 2002년 5월 7일자 앞선 특허 출원 제10,141,008호(현재 US 특허 제6,911,639호)의 연속이고, 2001년 5월 7일자 US 가출원 제60/289,076호(현재 포기)로부터 우선권을 주장한다. 상기 출원들은 본원에서 참조로서 인용된다.

본 발명은 고체 상태 이미저(imager) 및 이미지 캡처 시스템에 관한 것이고, 특히, 픽셀의 오프셋, 또는 스태거형(staggered)의 둘 이상의 픽셀 시리즈의 배열로의 개선된 구성에 관한 것이다. 더욱 세부적으로, 본 발명은 끝과 끝이 이어지는(엔드 투 엔드: end to end), 칩에서 칩으로의 바람직하지 않은 이득(gain) 변동을 피하는 둘 이상의 이미저 칩을 사용하는 구성에 관한 것이다. 본 발명은 저-전력 CMOS 이미저 기법과 오프셋 픽셀 시리즈를 이용하여 수행되는 것이 바람직하다.

고체 상태 이미지 센서는 다양한 응용분야에서 사용되며, 이러한 응용분야에서는 낮은 비용과, 높은 분해능과, 높은 신뢰성을 갖는 이미지 센서를 구매하는 것에 많은 흥미가 존재해왔다. CMOS 이미저 기법은 단일 파워 서플라이 전압과, 견고함과, 특유의 낮은 전력 소모량에 대한 요구사항 때문에, 바람직하다. 극도로 높은 분해능을 얻는 것에 대한 지대한 관심이 있어왔으며, 또한 이는 증가된 픽셀 밀 도(pixel density)를 요구한다.

다양한 이미지 캡처 적용예, 가령 웹검사(web inspection), 문서 복사 및 보관에서 스캐닝 시스템이 사용된다. 종래에는, 이 타입의 스캐너는 CIS(Contact Image Sensor), 또는 CCD를 사용하여, 이미지 정보를 캡처해왔다. 이러한 스캐닝 시스템에서, CCD 이미저의 크기는 스캔될 대상(가령 사진, 또는 텍스트)의 폭의 일부분으로 제한된다. 이 크기 제한은 긴 거리(즉, 페이지의 폭에 비교되는 거리)에 걸친 전하 전송의 어려움 때문에 발생한다. 이에 따라서 이미지를 이미저의 크기까지로 감소시키기 위해 문서의 이미지의 포커싱이 요구된다. 단일의 긴 이미지 캡처 장치에 영향을 주기 위해, 다수의 CCD 이미저의 끝과 끝이 이어지는 것(엔드 투 엔드: end to end)이 바람직하지만, 이를 실용적이지 않게 하는 많은 단점이 존재한다.

도 1은 CCD 고체 상태 이미저(12)를 사용하는 종래의 스캐너 장치, 또는 스캐닝 시스템(10)을 도시한다. CCD 이미저(12)를 스캔될 대상(가령 텍스트 문서 한 장(16))의 축소된 이미지로 포커싱하기 위해, 포커싱 렌즈 시스템(14)이 위치한다. 다수의 실제 스캐너 장치에서 거울(도면상 나타나지 않음)이 사용될 수 있다. 애플리케이션-특정 집적 회로(ASIC, 22)를 구동시키기 위해 출력 버퍼(18)가 CCD 이미저(12)로 연결되며, 유연한 케이블을 통해 사용될 수 있다. 입력 버퍼(20)가 또한 CCD 이미저(12)로 연결되며, 캡처된 이미지 데이터를 인터페이싱하기 위해 사용되고, 상기 캡처된 이미지는 아날로그-대-디지털 컨버터(A/D)에 의해 디지털화되어, 호스트 컴퓨터, 또는 네트워크, 또는 그 밖의 다른 주변 장치(가령 프인터, 또는 모뎀)으로, 또는 일부 경우에서는 이미지 프로세싱 기능, 모터 제어, 빛 제어, 종이 공급기, 사용자 인터페이스 ASIC 장치를 갖는 다-기능 주변장치(MFP: Multi-Function Peripheral)의 전체부분, 또는 일부분으로 전달된다. 또한 데스크탑 시스템이 모터와 광원을 포함하여, 이미저를 스캔될 문서(16)의 아래로 전송시킬 수 있다. 다양한 여러 다른 광원, 가령 형광 튜브, LED와, 다양한 여러 다른 구동 모터, 가령 스테핑 모터, 동기 모터가 사용될 수 있다. 이들은 잘 알려져 있으며, 본원에서는 다루지 않을 것이나 본 발명의 스캐너 시스템에 포함되는 것으로 이해될 것이다. 상기 CCD 이미저는 많은 단점과 한계를 갖는데, 가령 전하 전송 효율 한계로 인해 발생되는 속도 제한과, 높은 전력 소모율과, 픽셀 어레이로 또 다른 기능을 집적하기 위한 용량의 심각하게 제한이 있다. 덧붙이자면, CCD 이미저에서, 픽셀은 고정된 시퀀스로 판독되어야만 하며, 이는 픽셀 정보가 스킵(skip)되는 것을 가능하게 하지 않는다.

종래의 CIS-기반의 스캐닝 시스템(30)이 도 2에서 도시된다. 이 시스템에서, 끝과 끝이 이어져 있는(엔드 투 엔드: end to end) 다수의 CIS 모듈 32(1)~32(N)이 존재한다. 캡처되는 이미지만큼 넓은 센서의 길고 연속적인 어레이를 구축하기 위해, 상기 CIS 모듈 31(1)~32(N)은 서로의 바로 인접부에 위치한다. 모듈 32(1)~32(N)의 어레이가 스캔될 대상(36)만큼 넓을 필요가 있기 때문에, 상기 어레이는 꽤 클 필요가 있다. 대상의 폭에 걸쳐 틈새, 또는 건너뜀 없이 전체 이미지를 수집하기 위해 필수적인, CIS 모듈 32(1)~32(N)의 정교한 배치에 의해, CIS-기반의 시스템의 구축이 다소 비싸질 수 있다. 또한, 다양한 개별적인 CIS 센서가 각각, 교정되어야 할 개별적인 전압 오프셋을 가지며, 이 또한 시스템의 복잡도를 추가시킨다.

활성 컬럼 센서(ACS: Active Column Sensor) 구조가 최근 개발되었으며, 이는 Pace 외 다수의 US 특허 제6,084,229호에 개시되어 있으며, 이로 인하여, CMOS 이미지 센서가, CCD나 CID 이미저에 의해 획득될 수 있는 것과 동일하거나 그 이상의 성능을 갖는 단일-칩의 비디오 카메라로서 구축될 수 있다. ACS 이미저는 매우 낮은 고정된 패턴의 노이즈를 갖는다. Pace 외 다수의 특허에서 개시되고 설명된 원리는 스캐닝 애플리케이션에서 사용되는 이미저로 포함될 수 있는 것이 바람직하며, 상기 특허는 본원에서 참조로서 인용될 수 있다.

따라서 본 발명의 목적은 스캐닝 시스템에서 사용될 수 있고, 종래 기술의 단점을 극복할 수 있는 고체-상태 이미저를 제공하는 것이다.

본 발명의 또 다른 목적은 텍스트 문서를 스캐닝하기에 충분한 폭에 덧붙여, 경제적으로 효율적인 이미저를 제공하는 것이다.

본 발명의 또 다른 목적은 단색, 또는 컬러 이미저의 유효 분해능을 개선시키는 것이다.

본 발명의 하나의 양태에 따라서, 고체-상태 영역, 또는 선형 이미저 집적 회로가 둘 이상의 픽셀 시리즈로 구성되는 픽셀 소자의 어레이로서 만들어진다. 픽셀 시리즈는 서로 오프셋되어 있다, 즉, 픽셀의 위치가 겹치거나 스태거되어(staggered) 있다. 상기 픽셀 시리즈는 각각의 출력 버스로 판단되고, 상기 출력은 수평, 또는 수직으로 멀티플렉싱될 수 있다. 이들 이미저 IC 중 둘 이상은 끝에서 끝으로 이어져서, 넓은 이미저 조립체를 형성할 수 있다. 이러한 경우, 각각의 IC 상의 출력 버스가 또한 임의의의 칩에서 칩으로의 전압 오프셋을 최소화하느 방식으로 연결된다.

본 발명의 실시예에 따라 이미지를 캡처하기 위한 시스템이 CMOS 이미징 시스템과, 이미지 포커싱 장치와, 상기 CMOS 이미징 시스템으로 연결된 이미지 제어 프로세싱 시스템을 사용한다. 상기 CMOS 이미징 시스템은 하나 이상의 픽셀 시리즈를 포함하는 하나 이상의 CMOS 이미저를 포함한다. 상기 이미지 포커싱 장치는 이미지를 상기 하나 이상의 픽셀 시리즈의 일부분으로 향하게 한다.

본 발명의 또 다른 실시예에 따라 이미지를 스캔하거나 캡처하기 위한 방법은 CMOS 이미징 시스템에서 이미지를 하나 이상의 픽셀 시리즈의 일부분으로 향하게 하는 단계를 포함한다. 그 후, 상기 이미지는 CMOS 이미징 시스템의 CMOS 이미저의 하나 이상의 픽셀 시리즈를 이용하여 캡처된다. 상기 CMOS 이미징 시스템은 상기 이미지를 캡처하고 프로세싱하는 동안 제어된다.

본 발명의 또 다른 실시예에 따라서 이미지를 캡처하기 위한 시스템은 하나 이상의 CMOS 이미저에서 첫 번째 픽셀 시리즈를 포함하고, 하나 이상의 CMOS 이미저에서 상기 첫 번째 픽셀 시리즈에 인접한 하나 이상의 또 다른 픽셀 시리즈를 포함한다. 상기 또 다른 픽셀 시리즈는 상기 첫 번째 픽셀 시리즈로부터 오프셋된다.

본 발명의 또 다른 실시예에 따라서 이미지를 캡처하기위한 방법은 하나 이상의 CMOS 이미저에서 첫 번째 픽셀 시리즈를, 상기 첫 번째 픽셀 시리즈에 인접하는 또 다른 픽셀 시리즈로부터 오프셋시키는 단계와, 캡처된 이미지의 분해능을 보강하기 위해, 첫 번째 픽셀 시리즈와 상기 또 다른 픽셀 시리즈의 오프셋 부분을 이용하여 이미지를 캡처하는 단계를 포함한다.

다수의 픽셀 시리즈는, 픽셀이 연속적으로 오프셋이도록, 스택형으로 쌓일 때, 상기 픽셀은 대각 축을 따라 정렬된다. 비디오 신호가 공통의 감지 노드 상에 비닝(binning)되도록 오프셋 픽셀 시리즈는 판독되며, 컬러 필터는 픽셀 밑에서 형성되는 대각선 상에 위치하게 되고, 이에 따라서, 종래 기술에 비교되는 다수의 이점이 가능해진다. 대각선으로 배향된 픽셀과 컬러 필터에 의해, 컬러 혼선을 최소화함으로써, 개선된 컬러 순도가 가능해진다.

본 발명은, 가령 CCD 이미저, 또는 CIS 이미저에 의존하는 이미지를 캡처하기 위한 종래 기술에 비해 더 큰 유연성과 더 낮은 비용을 갖는, 이미지를 캡처하기 위한 시스템을 제공할 수 있다. 본 발명은 시리즈, 가령 로우, 또는 컬럼(또는 대각선 상의)의 모든 픽셀이 동일한 노출 주기를 공유할 수 있게 해주고, 색 밸런스를 보강하기 위한 각각의 컬러에 대하여 독립적인 통합 주기(integration period)를 가능하게 해주며, 다중-분해능 이미징에 대한 픽셀 스킵을 가능하게 해주고, 스태거형 픽셀이 더 작은 영역에서 더 높은 분해능과 더 높은 색 순도를 제공하며, 서로 다른 시리즈의 픽셀로부터 신호를 비닝하는 차단기(shutter)를 포함한다. 핸드헬드 장치 및 배터리 구동형 장치의 연산 파워에 대한 최근의 발전에 의해, 이미지(사진, 텍스트, 비디오, 바코드, 생물학적 정보) 획득을 위해, 고 통합형의 저 전력의, 소형 시스템의 추가가 가능해지고, 그 결과로서, 다중-칩, 파워 지속 공급(power hungry) CCD 기반의 시스템이 큰 문제점에 직면하게 되었다.

바람직한 실시예에 따라서, CMOS 이미징 시스템은 픽셀 영역 상의 로우 및 컬럼으로 픽셀의 어레이로서 배열되며, 이때 컬럼은 서로 교대하는 제 1 컬럼 시리즈와 제 2 컬럼 시리즈로 분할되어, 각각의 시리즈의 컬럼의 픽셀이 다른 시리즈의 컬럼의 픽셀로부터 지정된 양만큼 오프셋되며, 상기 각각의 컬럼은 소스 전극 및 드레인 전극을 갖는 컬럼 증폭기 FET를 갖는다. 컨덕터의 하나 이상의 쌍이 상기 제 1 컬럼 시리즈와 연계되어 있으며, 컨덕터의 하나 이상의 쌍이 상기 제 1 컬럼 시리즈의 컬럼 증폭기 FET의 소스 전극 및 드레인 전극으로 각각 연결된다. 제 2 컬럼 시리즈와 연계되어 있고, 이때 상기 또 다른 컨덕터의 하나 이상의 쌍이 상기 제 2 컬럼 시리즈의 컬럼 증폭기 FET의 소스 전극 및 드레인 전극으로 각각 연결된다. 제 1 출력 증폭기 및 제 2 출력 증폭기가 각각 추가적인 FET와, 상기 각각의 컬럼 시리즈의 컨덕터의 각각의 쌍으로 연결되는 피드백 경로를 포함한다. 상기 이미저의 픽셀로 연결되는 이미지 제어 회로가 존재하여, 각각의 픽셀의 타이밍 및 게이팅을 제어한다.

바람직한 배열에서, 제 1 컬럼 시리즈와 제 2 컬럼 시리즈의 대응하는 픽셀이 서로에 대하여 대각선으로 오프셋되어 있다. 상기 픽셀은 픽셀 제어 구역의 두 개의 측부 상에서 대각선으로 배열되는 픽셀 구역의 쌍으로 배열되어, 상기 픽셀 구역의 쌍이 각각, 하나의 시리즈의 픽셀 구역의 연속된 쌍 사이에서, 대각선으로 형성된 대각 구역에 뻗어 있으며, 픽셀의 나머지 컬럼 시리즈의 픽셀이 상기 대각 구역 내에 위치한다.

또 다른 바람직한 실시예에 따라서, 이미지를 스캐닝하기 위한 시스템이 끝과 끝이 이어진 다수의 CMOS 이미저, 가령 CMOS IC로 형성될 수 있다. 각각의 CMOS 이미저가 서로를 따라 위치하는 2개의 픽셀 시리즈로 구성되며, 이때 상기 픽셀 시리즈 중 하나가 나머지 픽셀 시리즈로부터 오프셋되어 있다. 각각의 이미저는 상기 픽셀 시리즈를 따라 뻗어 있는 두 쌍의 컨덕터를 가지며, 상기 컨덕터의 쌍은 상기 CMOS 이미저 상의 각각의 픽셀 시리즈와 연계되어 있다. 각각의 픽셀은, 각각 연계된 컨덕터 쌍의 컨덕터로 각각 연결되는 소스 전극과 드레인 전극을 갖는 각각의 픽셀 증폭기 FET를 포함한다. 점퍼 컨덕터가 각각의 COMS 이미저의 상기 컨덕터의 쌍의 각각의 컨덕터를, 나머지 이미저의 대응하는 컨덕터와 연결한다. 하나의 출력 증폭기 쌍이, 각각 추가적인 FET와, 상기 CMOS 이미저 중 하나 이상의 이미저의 각각의 컨덕터 쌍으로 연결되는 피드백 경로를 포함한다. 상기 이미저의 픽셀 시리즈로 연결된 이미지 제어 회로가 픽셀의 타이밍과 게이팅을 제어하는 기능을 한다. 연계된 이미지 포커싱 수단, 즉, 렌즈 그룹, 또는 거울, 또는 포커싱 소자의 조합이 광학 이미지를 이미저의 넓은 조립체 상으로 형성할 수 있다. 오프셋 픽셀 시리즈의 출력이 함께, 또는 따로 사용되어, 스캔 속도와 분해능이 필요에 따라 선택될 수 있게 하고, 그 밖의 다른 효과, 가령 낮은 광 애플리케이션을 위해 사용될 수 있는 픽셀 비닝이 가능해진다. 제시된 바와 같은 배열이 이미저 IC의 전체 배터리를 단일 활성 컬럼 센서, 또는 ACS로서 구성하며, 이때 출력 증폭기가 각각의 모든 연결된 이미저의 시리즈의 각각의 픽셀을 담당한다. 이에 따라서, 픽셀 출력 증폭기가 각각의 출력 증폭기의 일부분을 각각 형성하기 때문에, 전압 오프셋으로 인한 이미지 왜곡이 제거된다.

본 발명의 또 다른 실시예에 따라서, 감광성 어레이가 임의의 개수의 컬럼과 로우로 배열된 다수의 픽셀로 구성된다. 본 발명의 2-차원 다색 이미저 실시예가 인접 픽셀 간의 접촉 에지를 최소화하는 이점을 가지며, 이에 따라서, 색 혼선의 가능성이 명확히 감소된다. 컬러 필터 조립은, 컬러 픽셀이 배열되는 것과 유사하게, 대각선으로 배열되도록, 간단하며, 대각선 리본, 또는 스트립 필터가 사용될 수 있다.

도 1은 종래 기술에 따르는 CCD 스캐닝 시스템의 개략적 다이어그램이다.

도 2는 종래 기술에 따르는 CIS 스캐닝 시스템의 개략적 다이어그램이다.

도 3은 본 발명의 하나의 실시예에 따라서, 이미지를 캡처하기 위한 CMOS 시스템의 블록 다이어그램이다.

도 4는 본 발명의 하나의 실시예에 따르는, CMOS 이미징 시스템의 부분 블록 다이어그램과 부분 회로 다이아그램이다.

도 5는 본 발명의 또 다른 실시예에 따르는, CMOS 이미징 시스템의 블록 다이어그램이다.

도 6은 도 5에서 나타난 CMOS 이미저에 대한 오프셋 픽셀 시리즈의 3개의 세트의 다이어그램이다.

도 7은 또 다른 실시예에 따르는, 도 4에서 보여지는 CMOS 이미징 시스템에서 사용되기 위한 교차하는 픽셀 구조의 다이어그램이다.

도 8은 본 발명의 하나의 가능성 있는 실시예에 따르는 CMOS 스캐닝의 개략적 다이어그램이다.

도 8A는 도 8의ㅏ 실시예의 일부분에 대한 부분 개략적 다이어그램이다.

도 9는 도 4의 실시예에서 사용될 수 있는 CMOS 이미저 IC의 시리즈를 도시한 다이어그램이다.

도 10은 본 발명의 하나의 실시예에 따르는 오프셋 픽셀의 다수의 시리즈를 갖는 이미저를 도시한 다이어그램이다.

도 11은 본 발명의 하나의 실시예에 따르는 픽셀의 다이어그램이다.

도면을 참조하여(도 4부터 참조), 본 발명의 하나의 실시예에 따라, 대상(42)(가령 텍스트)의 이미지를 캡처하기 위한 시스템(40)이 렌즈(44)와, CMOS 이미징 시스템(46)과, 이미지 제어 프로세싱 시스템(47)과, 출력 버스(51)를 포함한다. 또 다른 동치 구성요소가 사용될 수 있다. 상기 이미지 제어 프로세싱 시스템(47)이 CMOS 센서(46) 상에 포함되어, 개별적인 구성요소에 대한 필요성이 없어지고, 전체 비용이 낮아질 수 있다. 본 발명은 CCD나 CIS 기법을 사용하는 종래 시스템보다 유연성은 더 크고, 비용은 더 낮은, 이미지를 캡처하기 위한 시스템을 제공한다. 덧붙이자면, 본 발명은 CMOS 이미징 시스템(46)에서 사용되기 위한 고유의 오프셋 픽셀 구조물을 제공한다.

도 3에서 나타난 바와 같이, 렌즈(44)가 시스템에 배치되어, 스캔되고 있거나, CMOS 이미징 시스템(46) 상에서 캡처되는 이미지를 포커싱하거나, 상기 이미지 를 향할 수 있다. 이 실시예에서, 상기 렌즈(44)는 CMOS 이미징 시스템 상으로 스캔되는 이미지를 축소시키지만, 상기 렌즈는 이미지를 또 다른 방식으로, 가령 이미지의 임의의 축소나 임의의 확대 없이 직접 전송하는 방식으로 포커싱하기 위해 사용될 수 있다. 덧붙이자면, 렌즈(44)가 제공되지만, CMOS 이미징 시스템으로 스캔될 이미지를 포커싱하거나 향하게 하기 위해, 또 다른 타입의 포커싱 및 이미지 형성 시스템, 가령 거울, 또는 거울과 렌즈의 조합이 사용될 수 있다.

도 4를 참조하여, CMOS 이미징 시스템(46)은 CMOS 칩 상에 형성되고, CMOS 이미지(48)를 포함하며, 상기 CMOS 이미저(48)는 한 쌍의 스태거형의 픽셀 시리즈 51(1)~50(4) 및 52(1)~52(4)(가령 픽셀의 로우-row, 또는 컬럼-column)와, 한 쌍의 어드레스 디코더 54(1) 및 54(2)와, 한 쌍의 리셋 바이어스 56(a) 및 56(2)와, 한 쌍의 리셋 셀렉트 58(1) 및 58(2)와, 한 쌍의 포토게이트 셀렉트 60(1) 및 60(2)와, 한 쌍의 연산 증폭기 62(1) 및 62(2)와, 한 쌍의 상관 이중 샘플러(CDS) 64(1) 및 64(2)와, 픽셀 셀렉트 및 출력 드라이버(66)와, 다수의 전계 효과 트랜지스터(FET)를 포함한다. 또 다른 실시예에서, CMOS 이미징 시스템은 또 다른 구성요소와 배열을 포함할 수 있다. 이 실시예에서, 용어 “픽셀(pixel)”은 감광성 소자뿐 아니라 이에 연계된 픽셀 제어 회로까지 일컫지만, 픽셀이 단지 감광성 소자만을 의미하는 또 다른 배열이 가능하다.

도 4의 실시예에서, 제 1 픽셀 시리즈 50(1)~50(4)와 제 2 픽셀 시리즈 52(1)~52(4)가 서로 이웃하고 있으며, 상기 제 2 픽셀 시리즈 52(1)~52(4)은 상기 제 1 픽셀 시리즈 50(1)~50(4)으로부터 픽셀 피치의 1/2만큼 오프셋되어 있다. 또 다른 실시예에서, 제 1 픽셀 시리즈 50(1)~50(4)와 제 2 픽셀 시리즈 52(1)~52(4)은 또 다른 공간 배치를 가질 수 있고, 여러 다른 간격, 또는 여러 다른 피치만큼 오프셋되어 있을 수 있다. 상기 픽셀 시리즈는 여러 다른 개수의 픽셀을 가질 수 있다. 덧붙이자면, 2개의 오프셋 픽셀 시리즈50(1)~50(4) 및 52(1)~52(4)가 도시되었지만, 상기 CMOS 이미저(48)는 또 다른 구성, 가령 1개의 픽셀 시리즈, 또는 3개 이상의 픽셀 시리즈를 가질 수 있다. 다수의 픽셀 시리즈가 포함되는 경우, 픽셀 시리즈의 총 개수에 상당하게, 픽셀 시리즈는 최적으로 오프셋될 것이다. 예컨대, 3개의 픽셀 시리즈가 존재하는 경우, 상기 픽셀은 서로 1/4만큼씩 오프셋될 것이다. 또 다른 배열, 예를 들어, 또 다른 양만큼 오프셋된 픽셀 시리즈를 갖는 배열, 또는 일부가 오프셋되지 않는 픽셀 시리즈를 갖는 배열이 사용될 수 있다. 오프셋 픽셀 시리즈 50(1)~50(4) 및 52(1)~52(4)를 이용하여, 제 1 픽셀 시리즈 50(1)~50(4)로부터의 출력이, 제 2 픽셀 시리즈 52(1)~52(4)로부터의 출력과, 스캐닝 동작을 동기시키면서, 인터리빙(interleaving)될 수 있다. 출력을 인터리빙함으로써, 시스템, 또는 장치의 전체 길이를 추가하지 않고, 그리고 비용의 명백한 증가 없이, 단지 단일 픽셀 시리즈만을 갖는 시스템의 분해능에 비해, 시스템(40)의 분해능이 증가될 것이다.

CDS 64(1) 및 64(2)의 출력은 출력 드라이버(66)로 연결되며, 상기 출력 드라이버(66)는 출력 버스(51)로 연결되고, 각각의 증폭기의 출력이 CDS 64(1) 및 64(2) 중 하나의 입력으로 연결된다. FET의 소스 및 드레인(80, 90)이 증폭기 62(2)의 입력으로 연결된다. 이 실시예에서, 픽셀 50(1) 및 50(2)가 동일한 감지 노드(100)를 공유하며, 상기 감지 노드(100)는 FET(68)의 게이트 중 하나로 연결되고, 픽셀 50(3) 및 50(4)은 동일한 감지 노드(102)를 공유하고, 상기 감지 노드(102)가 FET(74)의 게이트 중 하나로 연결되며, 픽셀 52(1) 및 52(2)이 동일한 감지 노드(104)를 공유하며, 상기 감지 노드(104)는 FET(80)의 게이트 중 하나로 연결되고, 픽셀 52(3) 및 52(4)이 동일한 감지 노드(106)를 공유하고, 상기 감지 노드(106)는 FET(90)의 게이트로 연결된다. FET(70)의 드레인은 FET(68)의 또 다른 게이트로 연결되며, FET(70)의 소스는 픽셀 50(1)로 연결되고, FET(72)의 드레인은 FET(68)의 동일한 게이트로 연결되고, FET(70)의 소스는 픽셀 50(2)로 연결되며, FET(76)의 드레인은 FET(74)의 또 다른 게이트로 연결되고, FET(78)의 소스가 픽셀 50(4)로 연결되고, FET(82)의 드레인이 FET(80)의 또 다른 게이트로 연결되며, FET(82)의 소스가 픽셀 52(1)로 연결되며, FET(84)의 드레인이 FET(80)의 또 다른 게이트로 연결되고, FET(82)의 소스가 픽셀 52(1)로 연결되며, FET(84)의 드레인이 FET(80)의 동일한 게이트로 연결되고, FET(84)의 소스가 픽셀 52(2)로 연결되며, FET(86)의 드레인이 FET(90)의 또 다른 게이트로 연결되고, FET(86)의 소스가 픽셀 52(3)로 연결되고, FET(88)의 드레인이 FET(86)의 동일한 게이트로 연결되고, FET(88)의 소스가 픽셀 50(4)으로 연결된다.

어드레스 디코더 54(1)가 FET(68)의 하나의 게이트와 FET(74)의 하나의 게이트로 연결되며, 어드레스 디코더 54(2)가 FET(80)의 하나의 게이트와, FET(90)의 하나의 게이트로 연결된다. 어드레스 디코더 54(1)는 또한 FET(70, 72, 74, 76)의 게이트로 연결되고, 어드레스 디코더 54(2)는 또한 FET(82, 84, 86, 88)의 게이트 로 연결된다. 어드레스 디코더 54(1) 및 54(2)가 또한 함께 연결되고, 클럭(clock, 97)과 스타트 펄스(start pulse)로 연결된다. 리셋 바이어스 56(1)가 FET(92)의 소스와 FET(94)의 소스로 연결되고, 리셋 바이어스 56(2)가 FET(96)의 소스와 FET(98)의 소스로 연결된다. FET(92)의 드레인이 FET(70)의 소스와 FET(72)의 소스로 연결되며, FET(94)의 드레인이 FET(76)의 소스와 FET(78)의 소스로 연결되며, FET(96)의 드레인이 FET(82)의 소스와 FET(84)의 소스로 연결되며, FET(98)은 드레인이 FET(86)의 소스와 FET(88)의 소스로 연결된다. 리셋 셀렉트 58(1)가 FET(92)의 게이트와 FET(94)의 게이트로 연결되며, 리셋 셀렉트 58(2)가 FET(96)의 게이트와 FET(98)의 게이트로 연결된다. 포토게이트 셀렉트 60(2)가 픽셀 50(1) 및 50(3)으로 연결되며, 포토게이트 셀렉트 60(1)이 픽셀 50(2) 및 50(4)으로 연결된다. 포토게이트 셀렉트 60(3)이 픽셀 52(1) 및 52(3)로 연결되며, 포토게이트 셀렉트 60(4)이 픽셀 52(2) 및 52(4)로 연결된다.

이미지 제어 프로세싱 시스템(47)이 CMOS 이미징 시스템(46)의 리셋 셀렉트 58(1) 및 58(2)와, 어드레스 디코더 54(1) 및 54(2)와, 포토게이트 셀렉트 60(1) 및 60(2)와, 출력 드라이버(66)로 연결되어, 이들을 제어하지만, 상기 이미지 제어 프로세싱 시스템(47)은 또 다른 부품으로 연결될 수 있다. 이미지 제어 프로세싱 시스템(47)은 버스 시스템, 또는 그 밖의 다른 링크에 의해 서로 함께 연결되어 있는 중앙 처리 유닛(CPU)(또는 프로세서나 전용 로직)과, 메모리와, 트랜시버 시스템을 포함하지만, 상기 이미지 제어 프로세싱 시스템(47)은 또 다른 구성요소와 배열을 포함할 수 있다. 이미지 제어 프로세싱 시스템(47)의 프로세서가 이미지 프로세싱을 위한 저장된 인스트럭션들의 하나 이상의 프로그램을 실행시키며, 상기 인스트럭션으로는, 가령, 균일한 통합 주기(integration time)를 보장하기 위해, 또는 서로 다른 컬러에 대해서 서로 다르도록 여러 다른 픽셀 시리즈에 대하여 통합 주기를 제어하기 위해, 각각의 픽셀 시리즈의 통합 시간(integration time)을 제어하는 인스트럭션과, 픽셀 시리즈 세트, 가령 픽셀의 로우, 또는 컬럼 사이에의 픽셀 비닝(binning)을 제어하는 인스트럭션과, 분해능을 증가시키기 위해 시리즈 내의 어느 픽셀이 언제 스킵(skip)되는지를 제어하는 인스트럭션뿐 아니라, 또 다른 인스트럭션, 예컨대, 비디오 기능, 인쇄 모터 구동 제어, 종이 공급 제어, 종이 정렬 제어, 프린트 헤드(print head) 제어, 사용자 인터페이스, 팩스 및 모뎀 기능 등의 인스트럭션이 있다.

CPU(또는 프로세서), 또는 전용 로직을 위한 이들 프로그램된 인스트럭션이 메모리에 저장되지만. 상기 프로그램된 인스트럭션 중 일부, 또는 전부는 또 다른 위치에서 하나 이상의 메모리에 저장되고, 불러내질 수 있다. 여러 다른 타입의 다양한 메모리 저장 장치, 가령 시스템의 (정적/동적)랜덤 액세스 메모리(RAM), 또는 판독 전용 메모리(ROM), 또는 프로세서로 연결되는 자성, 광학, 또는 그 밖의 다른 판독/기록 시스템에서 판독되거나, 기록되는 플로피 디스크, 하드 디스크, CD ROM, 그 밖의 다른 컴퓨터 판독가능형 매체가 메모리용으로 사용될 수 있다. 이미지 제어 프로세싱 시스템(47)과 또 다른 시스템, 가령 CMOS 이미지 시스템(46) 사이의 기능적 연결과 통신을 위해 트랜시버 시스템이 사용된다. 다양한 서로 다른 타입의 컴퓨터 인터페이스가 사용될 수 있으며, 그 예로는 적외선, 또는 USB, 또는 블루 투쓰, 또는 811.XX, 또는 병렬 포트, 또는 1394, 또는 카메라 링크, 또는 DVI, 또는 SMPTE 29X가 있다. 이 실시예에서, 이미지 프로세싱 기능은 도 3에서 나타나는 바와 같이, 이미지 제어 프로세싱 시스템(47)의 안에 존재하고, CMOS 이미징 시스템(46)과 동일한 CMOS 칩 상에서 존재하지만, 예를 들어, 이미지 프로세싱을 위한 모든 기능을 갖는 것뿐 아니라, 또 다른 기능, 가령 데스크탑 스캐너, 또는 MFP의 기능이 동일한 칩 상의 CMOS 이미저(48)에 포함되거나, 서로 연결되어 있는 또 다른 칩 상의 CMOS 이미징 시스템(46)과 별도의 구성요소에 포함되어 있는 또 다른 배열이 사용될 수 있다.

전력 모니터링 시스템(45)이 CMOS 이미징 시스템(46)으로 연결되고, CMOS 칩 상에 위치하지만, 전력 모니터링 시스템(45)은 또 다른 칩 상에 위치하는 구성요소일 수 있고, CMOS 이미징 시스템(46)이 포함된 칩으로 연결될 수 있다. 상기 전력 모니터링 시스템(45)은 CMOS 이미징 시스템(46)을 모니터링하여, CMOS 이미징 시스템(46)이 사용 중이지 않을 때, 가령 이미지를 캡처하거나 이미지를 전이시키고 있지 않을 때를 검출하며, 그럴 경우, 사용하지 않는 주기 동안 전력을 절약하기 위해 전력 소모를 막는다.

도 5를 참조하여, 컬러 스캐닝 적용예에서 사용되는 CMOS 이미징 시스템(110)은 3개이 CMOS 이미지 112(1)~112(3)을 포함하며, 이때 각각의 CMOS 이미저 112(1)~112(3)는 서로 다른 색 대역을 나타내지만, 가령 다른 개수의 CMOS 이미저를 갖거나, CMOS 이미저가 동일한 색 대역을 나타내거나, 단색 이미저를 갖는 또 다른 배열이 사용될 수 있다. 상기 CMOS 이미저 112(1)~112(3)는 또한 동일한 색 대역을 캡처하기 위해 사용될 수 있거나, 단색(monochrome) 이미저일 수 있다. 다수의 CMOS 이미저 112(1)~112(3)를 이용하여, 또 다른 작업, 가령, CMOS 이미저 112(1)~112(3) 중 하나 중 하나의 시리즈의 픽셀로부터의 신호를, 상기 CMOS 이미저 112(1)~112(3) 중 또 다른 하나 중 하나의 시리즈의 픽셀로부터의 신호와 함께 비닝(binning)하는 것이 실행될 수 있다. 여기서 설명되는 것은 제외하고, CMOS 이미저 112(1)~112(3)의 구조와 동작은 도 4를 참조하여 설명된 CMOS 이미지(46)와 동일하며, 따라서 여기서는 상세히 설명되지 않는다. 각각의 CMOS 이미저 112(1)~112(3)가 도 6에서 나타난 바와 같이, 픽셀 시리즈 118(1)~118(2)와, 120(1)~120(2)와, 122(1)~122(2)의 세트를 갖는다.

이 특정 실시예에서, CMOS 이미저 112(1)~112(3)에 의해 나타내어지는 색 대역은 적, 녹 및 청색이지만, 또 다른 색 대역, 가령 시안(Cyan), 마젠타(Magenta) 및 노랑이 나타내질 수 있다. 이들은 UV, IR 등의 비-가시 대역일 수 있다. 컬러 필터가 특정 색 대역에 대하여 각각의 픽셀 시리즈 118(1)~118(2), 120(1)~120(2), 122(1)122(2) 위에 위치한다. 이 특정 실시예에서, 적, 녹 및 청 컬러 필터가 사용된다.

이 특정 실시예에서, 이미지 제어 프로세싱 시스템(114)은 CMOS 이미저 112(1)~112(3)와 동일한 칩 상에 위치하지만, 상기 이미지 제어 프로세싱 시스템(114)은 도 3의 실시예에서 나타난 바와 같이, CMOS 이미저 112(1)~112(3)로 연결된 별도의 구성요소 내에 위치할 수 있다. 상기 이미지 제어 프로세싱 시스템(114)의 구조 및 동작은 도 3 및 4를 참조하여 설명된 이미지 제어 프로세싱 시스템(47)과 동일하다. 상기 이미지 제어 프로세싱 시스템(47)은 CMOS 이미저 112(1)~112(3)의 동작을 제어하기 위해 사용되며, 상기 동작은 예를 들어, 각각의 CMOS 이미저 112(1)~112(3)의 기능을 포함하고, 가령 균일한 통합 주기(integration time)를 보장하기 위해, 또는 서로 다른 컬러에 대해서 서로 다르도록 여러 다른 픽셀 시리즈에 대하여 통합 주기를 제어하기 위해, 각각의 픽셀 시리즈의 통합 시간(integration time)을 제어하는 인스트럭션과, 픽셀 시리즈 세트, 가령 픽셀의 로우, 또는 컬럼 사이에의 픽셀 비닝(binning)을 제어하는 인스트럭션과, 분해능을 증가시키기 위해 시리즈 내의 어느 픽셀이 언제 스킵되는지를 제어하는 인스트럭션뿐 아니라, 또 다른 인스트럭션, 예컨대, 비디오 기능, 인쇄 모터 구동 제어, 종이 공급 제어, 종이 정렬 제어, 프린트 헤드(print head) 제어, 사용자 인터페이스, 팩스 및 모뎀 기능 등의 인스트럭션이 있다. 통합 주기를 제어하는 방법과, 픽셀을 비닝하는 방법과, 픽셀을 스킵하는 방법이 Pace 외 다수의 US 특허 제6,084,229호에서 개시되어 있다. CMOS 이미징 시스템(110)은 또한 입력 버퍼(116)를 포함하며, 상기 입력 버퍼(116)는 CMOS 이미저 112(1)~112(3)로 연결되고 CMOS 이미저 112(1)~112(3)를 구동시키고 제어하도록 사용된다. 상기 CMOS 이미징 시스템(110)은 어드레스 디코더 54(1)~54(2)와, 리셋 제어 58(1)~58(2)와, CDS 회로 64(1)~64(2)와, 포토게이트 60(1)~60(4)와, 클럭(97)과, 스타트(98)와, 픽셀 셀렉트(66)와, 시스템의 전역 리셋(47)과, 감지 노드 리셋(100, 102, 104, 106)과, 픽셀 스킵(또는 픽셀 비닝)과, 사용되고 있지 않을 때의 전력 소모를 막기 위한 전력 다운 모드(power down mode)를 포함한다.

이미지를 캡처하기 위한 시스템(40)의 동작이 지금부터 도 3 및 4를 참고로 하여 설명될 것이다. 렌즈 시스템(44)이 스캔되는, 또는 캐처되는 이미지(42)의 축소된 이미지를, CMOS 이미징 시스템(46)의 CMOS 이미저(48)의 픽셀 시리즈의 일부분, 또는 전체 상으로 포커싱, 또는 향하게 하지만, CMOS 이미저(48) 상에 이미지(42)를 향하게 하는 또 다른 구성, 가령, 실제 크기의 버전, 또는 이미지의 확대된 버전을 향하게 하는 구성이 사용될 수 있다. 덧붙이자면, 이미지를 CMOS 이미저(48)로 향하게 하기 위해, 또 다른 장치, 가령 거울이 사용될 수 있다.

이미지(42)가, 상기 이미지를 캡처하기 위해 사용되는 감광성 소자를 갖는 픽셀 시리즈 50(1)~50(4) 및 52(1)~52(4) 상으로 향해질 때, 이미지 제어 프로세싱 시스템(47)에 의해 제어되는 포토게이트 셀렉트 60(1)~60(4)의 상태에 따라서 상기 픽셀 50(1)~50(4) 및 52(1)~52(4)는 축소된 이미지를 통합하기 시작할 것이다. 동작 중 판독 시퀀스는, 픽셀50(1)~50(4) 및 52(1)~52(4) 상의 이미지를 캡처하고, 리셋 제어 58(1)~(2)에 의해, 감지 노드(100, 102, 104, 106) 중 하나 이상을 리셋하기 위해, CDS에 대한 리셋 레벨을 감지하고, 포토게이트 제어 라인 60(1)~(4)에 의해, 공유하고 있는 픽셀 중 하나 이상을 각각의 감지 노드 상으로 전송시키는 것이다. 이 특정 실시예에서, 포토게이트 셀렉트 60(1)~60(2) 중 하나 이상에 1 전압 레벨, 가령 0 볼트로 바이어싱(basing)될 때, 픽셀의 로우(row)는 이미지, 가령 문서, 또는 또 다른 스캔되는 대상의 이미지를 통합, 또는 캡처할 수 없다. 포토게이트 셀렉트 60(1)~60(4) 중 하나 이상에 또 다른 전압, 가령 3.3볼트로 바이어싱될 때, 3.3에서 포토게이트 셀렉트 60(1)~60(4)로 연결된 픽셀의 로우가 이미지를 통합하고 캡처할 수 있다. 이미지가 캡처되면, 포토게이트 셀렉트 60(1)~60(4) 중 하나 내지 모두가 다시 제 1 전압 레벨(이 예시에서 0볼트)로 바이어싱된다. 포토게이트 셀렉트 60(1)~60(4)의 동작이 감지 노드(100, 102, 104, 106)와 조합되어 이뤄진다. 감지 노드(100)의 동작은 FET(70, 72)의 어드레스 디코드 선택과 FET(92)의 리셋의 조합으로 이뤄진다. 도 4에서 도시된 것은, 2개의 픽셀이 동일한 감지 노드(100)를 공유하는 것이며, 이는 단지 예에 불과하다. 동일한 감지 노드를 공유하는 픽셀의 개수는 하나에서 다수까지로 다양할 수 있다. 더 많은 픽셀이 하나의 동일한 감지 노드를 공유할수록, 더 많은 포토게이트 제어 60(X) 라인이 필요하게 되고, 이는 픽셀 구조를 더 복잡하게 만든다. 이를 이루기 위한 픽셀 구조의 한 가지 예시가 도 7에서 도시되며, 상기 예시는 포토게이트와 저장게이트(storage gate)를 포함한다. 그 후 스캔되는 문서로부터 캡처된 신호가 포함된 픽셀이 판독을 위해 감지 노드로 전송되었다. 포토게이트 제어 라인 60(1)~60(4) 및 이에 연계된 감지 노드(100, 102, 104, 106)가 어느 픽셀 50(1)~50(4) 및 52(1)~52(4)이 판독을 위해 선택되었는지를 판단한다. 포토게이트 제어 60(2)에 대하여, 감지 노드는 노드(100, 102)이고, 판독될 픽셀은 각각 50(1)과 50(3)이다. 상기 픽셀 신호가 각각의 포토게이트 제어 라인 60(1)~(4)으로 병렬로 전송되고, 따라서, 어드레스 디코더 54(1) 및 54(2)로부터의 픽셀 셀렉트 라인과 각각의 포토게이트 제어 60(1)~(4)과 연계된 픽셀 셀렉트 라인이, 어드레스 디코더 54(1), 또는 54(2)에 의해, 동시에 켜져야 할 것이다. 따라서 포토게이트 제어 60(2)에 대하여, 감지 노드는 노드(100, 102)이며, 판독될 픽셀은 50(1) 및 50(3)이고, 전송 FET (70, 76)가, 어드레스 디코더 54(1)에 의해 병렬로 선택되어야 할 것이다. 상기 포토게이트 제어 신호 60(2)가 0으로 구동되어, 픽셀 50(1) 및 50(3) 상의 전하를 감지 노드(100, 102)로 전송시킬 수 있다. 그 후, 어드레스 디코더 54(1)에 의해, 상기 전송 FET(70, 76)가 꺼지고, 그 후, 이 예시에서는, 포토게이트 제어 60(1)에 3.3볼트로 다시 바이어싱될 수 있으며, 픽셀 50(1) 및 50(3) 하의 실리콘을 고갈(deplete)시켜서, 다음 프레임의 통합을 위해 통합을 시작한다. 이제, 포토게이트 제어 60(2)로 연계되는 모든 픽셀이 감지 노드(100, 102) 상으로 차단되는 픽셀 정보를 갖는다. 그 후, 어드레스 디코더는, US 특허 제6084229호에 기재되어 있는 바와 같이, 연산 증폭기 62(1)에 의한 CDS 회로 64(1)로의 출력을 위해 FET(68)의 제어 게이트를 선택함으로써, 판독하기 위해 감지 노드(100, 102)가 어느 것인지를 선택하고, 바람직할 경우, 어드레스 디코더 54(1)이 FET(74)의 제어 게이트를 선택함으로써, 시퀀스의 다음 픽셀이 판독을 위해 선택되고, 연산 증폭기 62(1)에 의해 다시 감지 노드(102)가 판독된다.

리셋 제어 58(1)에 의해 리셋된 후 감지 노드(100, 102)로 전송될 픽셀 50(2) 및 50(4)에 대하여, 어드레스 디코더 54(1)가 전송 FET(72, 78)를 선택하고, 그 후 포토게이트 제어 신호 60(1)가 0으로 구동됨으로써, 이 프로세스는 다시 반복된다. 신호를 차단하기 위해, 어드레스 디코더 54(1)에 의해서, 전송 제어 FET(72, 78)가 꺼진다. FET(68)의 제어 게이트를 켜서 연산 증폭기 62(1)와 CDS 회로 64(1)를 통해 픽셀을 출력함으로써, 어드레스 디코더 54(1)에 의한 판독을 위해 감지 노드(100, 102)가 선택되고, FET(74)의 제어 게이트가 다시 꺼진다. 포토게이트 제어 60(1)에 3.3볼트로 다시 바이어싱되어, 요망되는 경우, 다음 번 통합 주기가 시작된다.

리셋 제어 58(2)에 의해 리셋된 후에 감지 노드(104, 106) 상으로 전송될 픽셀 52(1) 및 52(3)에 대하여, 어드레스 디코더 54(2)에 의해 전송 FET(82, 86)를 선택하고 그 후 포토게이트 제어 신호 60(3)가 영으로 구동됨으로써, 이 프로세스가 다시 반복된다. 어드레스 디코더 54(2)에 의해, 상기 전송 제어 FET(82, 86)는 꺼져서, 신호가 차단된다. 어드레스 디코더 54(2)에 의해, FET(80)의 제어 게이트를 켜서, 연산 증폭기 62(2)와 CDS 회로 64(2)를 통해 픽셀을 출력함으로써, 판독하기 위한 감지 노드가 선택되고, FET(80)의 제어 게이트가 다시 꺼진다. 요망되는 경우, 어드레스 디코더 54(2)가 FET(90)의 제어 게이트를 켜서 연산 증폭기 62(2)와 CDS 회로 64(2)를 통해 픽셀을 출력함으로써, 판독하기 위해 다음 번 픽셀이 선택되고, FET(90)의 제어 게이트가 다시 꺼진다. 포토게이트 제어 60(3)가 3.3.볼트로 다시 바이어싱되어, 요망되는 경우, 다음 번 통합 주기가 시작될 수 있다.

리셋 제어 58(2)에 의해 리셋된 후에 감지 노드(104, 106)로 전송되는 픽셀 52(2) 및 52(4)에 대하여, 어드레스 디코더 54(2)가 전송 FET(84, 88)를 선택하고, 그 후, 포토게이트 제어 신호 60(4)가 0으로 구동됨으로써, 이 프로세스가 반복된다. 어드레스 디코더 54(2)에 의해 상기 전송 제어 FET(84, 88)가 꺼져서, 신호를 차단한다. 어드레스 디코더 54(2)에 의해, FET(80)의 제어 게이트를 켜서, 연산 증폭기 62(2)와 CDS 회로 64(2)를 통해 픽셀을 출력함으로써, 판독하기 위한 감지 노드가 선택되고, FET(80)의 제어 게이트가 다시 꺼진다. 요망되는 경우, 어드레스 디코더 54(2)가 FET(90)의 제어 게이트를 켜서 연산 증폭기 62(2)와 CDS 회로 64(2)를 통해 픽셀을 출력함으로써, 판독하기 위한 다음 번 픽셀이 선택되고, FET(90)의 제어 게이트가 다시 꺼진다. 포토게이트 제어 60(4)가 3.3볼트로 다시 바이어싱되어, 요망되는 경우, 다음 번 통합 주기를 시작할 수 있다.

픽셀 시리즈의 포토게이트 제어 신호가 모두 3.3으로 동시에 다시 바이어싱되어, 균일한 통합 시간이 얻어질 수 있다. 각각, 픽셀 50(1)와 50(2), 50(3)와 50(4), 52(1)과 52(2), 52(3)과 52(4) 사이에서 공유되는 감지 노드(100, 102, 104 및 106)에 의해, 상기 공유된 감지 노드의 양 픽셀이 동시에 전송됨으로써, 인접한 픽셀 시리즈 50(1)과 50(2), 50(3)과 50(4), 52(1)과 52(2), 52(3)과 52(4)가 함께 비닝될 수 있다. 이는, 어드레스 디코더 54(1)가 전송 FET(70, 72)를 동시에 선택하고, 포토게이트 제어 60(1) 및 60(2)가 동시에 동작하는 예시에 의해, 이뤄질 수 있다. 포토게이트 제어 신호 60(1) 및 60(2)로 연결되는 모든 픽셀 50(1)~50(4)이 동시에 전송될 것이고, 모든 전송 게이트가 동시에 선택될 필요가 있을 것이다. 그렇지 않을 경우, 감지 노드 리셋, 전송 및 판독이 앞서 서술된 바와 같이 동시에 이뤄진다. 요망되는 경우, 더 높은 프레임율(frame rate)을 위해, 최대 판독 속도를 유지하면서, 어드레스 디코더, 또는 쉬프트 레지스터 54(1) 및 54(2)에 의해, 하나 이상의 픽셀 50(1)~50(4)과, 52(1)~52(4)가 스킵(skip)될 수 있다. 또한, Pace 외 다수의 US 특허 제6,084,229호의 증폭기 구성을 사용함으로써, 상기 어드레스 디코더 54(1) 및 54(2)가, 픽셀 시리즈 50(1)~50(4) 및 52(1)~52(4)의 다수의 감지 노드(100, 102, 104, 106)를 선택할 수 있고, 동시에, 선택된 감지 노드 상의 가장 어두운 신호(the darkest signal)가 연산 증폭기 62(1)의 출력에 큰 영향을 줄 신호이다. 상기 가장 어두운 신호는, 선택된 감지 노드에 대하여 가장 높은 레벨을 갖는 신호이며, 도 4에서 나타난 NFET에 대하여, Pace 외 다수의 U.S. 특허 제6,084,229호의 연산 증폭기를 완성하기에 충분한 감지노드이다. 다수의 감지 노드가 선택될 때, 가장 어두운 픽셀을 선택하는 이 방법은 “자동 흑색 비닝(auto black binning)”이라고 일컬어진다. 감지 FET(68, 74, 80, 90)가 도 4에서처럼 NFET 대신 PFET인 경우, 가장 백색의 픽셀(the whitest pixel)이 동일한 방식으로 선택될 수 있고, 이 경우 “자동 백색 비닝(auto white binning)”이라고 일컬어진다. 종이가 백색이고, 이미징되는 텍스트가 흑색인 스캐닝 애플리케이션에서, 픽셀 50(1)~50(4)과 52(1)~52(4)이 판독되는 순서가, 시프트 레지스터, 또는 랜덤 액세스 디코더 54(1) 및 54(2)로부터의 지정된 시퀀스로, 얼마나 많은 픽셀 시리즈가 픽셀 셀렉트 및 출력 드라이버(66)에 의해 멀티플렉싱, 또는 인터리빙되는지에 따라서, 발생할 수 있다. 픽셀 순서를 변경하기 위해, 추가적인 제어 라인이 요구될 수 있고, 이러한 구현은 당해 기술분야 종사자에게는 명백하기 때문에, 본원에서 제시되지 않는다. 모든 픽셀 50(1) 및 50(2), 50(3) 및 50(4), 52(1) 및 52(2), 52(3) 및 52(4)이 감지 노드(100, 102, 104, 106) 내로 비닝될 때, 차단 작업이 완료될지라도, 감지 노드를 공유하는 픽셀을 따로따로 판독할 때 잠재적인 문제가 발생된다. 공유된 감지 노드의 픽셀이 포토게이트 제어 신호 사이에서 지연을 가져서, 전하를 서로 다른 시간대에 전송시키고, 이에 따라서, 동일한 시리즈의 픽셀이 다소 다른 통합 시간을 가질 때 문제가 발생한다. 이 문제에 대한 해결책은, 도 7에서 도시된 바와 같이 픽셀 당 하나의 저장 사이트(storage pixel)를 갖는 것이다.

이 예제에서, 증폭기 62(1) 및 62(2)의 출력으로부터의 신호가 CDS 64(1) 및 64(2)로 공급되고, CDS 64(1) 및 64(2)의 출력이 출력 드라이버(66)로 연결되며, 상기 출력 드라이버는 출력 버스(51)로 신호를 출력한다. 따라서 본 발명을 이용하여, CMOS 이미징 시스템(46)의 CMOS 이미저(48)의 픽셀 50(1)~50(4)과, 52(1)~52(4)로부터의 신호가 독립적으로 선택되고, 임의의 바람직한 순서로 출력(51)으로 연결된다. 예를 들어, 픽셀 50(1)~50(4)과, 52(1)~52(4)로부터의 신호는 인터리빙되어, 이미징 시스템(46)의 길이, 또는 크기를 충분히 증가시키지 않고, 분해능을 증가시킬 수 있으며, 또는 픽셀 50(1)~50(4)과, 52(1)~52(4) 상의 신호 중 일부가 선택되고, 나머지는 스킵되는 경우, 프레임율이 증가될 수 있으나, 최종 이미지에 대한 분해능은 낮을 수 있다.

CMOS 이미저 112(1)~112(3)를 포함하는 CMOS 이미징 시스템(110)을 이용하여 이미지를 캡처하고, CMOS 이미징 시스템(46)을 대체하기 위한 시스템(40)의 동작이 도 3, 5 및 6을 참조하여 기술될 것이다. 도 5에서 CMOS 이미저 112(1)~112(3)의 각각의 동작은, 본원에서 설명되는 바를 제외하고는, 도 4의 CMOS 이미저(48)의 동작과 동일하다. 이 시스템을 이용하여, 렌즈(44)는 스캔되거나, 아니면 CMOS 이미징 시스템(110)의 CMOS 이미저 112(1)~112(3) 상의 픽셀 시리즈 118(1)~118(2), 120(1)~120(2) 및 122(1)~122(2) 상으로 캡처되는 이미지의 축소된 이미지에 포커싱하거나, 이미지를 향하지만, 이미지를 향하는 또 다른 구성, 가령, 이미지의 실 제 크기의 버저, 또는 확대된 버전을 CMOS 이미저 112(1)~112(3) 상으로 향하게 하는 구성이 사용될 수 있다. 덧붙이자면, 또 다른 장치, 가령 거울이 CMOS 이미저 112(1)~112(3) 상으로 이미지를 향하게 하기 위해 사용될 수 있다.

이 특정 실시예에서, 여러 다른 필터가 CMOS 이미저 112(1)~112(3)의 각각의 픽셀 시리즈 118(1)~118(2), 120(1)~120(2), 122(1)~122(2)의 세트 위에 위치하며, 상기 필터는 CMOS 이미저 112(1)의 픽셀 시리즈 118(1)~118(2)에 대하여 적색을 필터링하고, CMOS 이미저 112(2)에 대하여 픽셀 시리즈 120(1)~120(2)에 대하여 녹색을 필터링하고, CMOS 이미저 112(3)의 픽셀 시리즈 122(1)~122(2)에 대하여 청색을 필터링하지만, CMOS 이미저 112(1)~112(3)는 각각 또 다른 정보를 캡처하기 위해 필터링할 수 있거나, 또는 모노크롬 이미저일 수 있다. CMOS 이미저 112(1)~112(3)의 각각의 픽셀 시리즈 118(1)~118(2), 120(1)~120(2) 및 122(1)~122(2)로부터의 신호를 캡처하고 처리하기 위한 프로세스는 앞서 도 4의 CMOS 이미저(48)의 픽셀 시리즈 50(1)~50(4) 및 52(1)~52(2)에 대하여 설명된 바와 동일하다.

3개의 CMOS 이미저 112(1)~112(3)를 갖는 CMOS 이미징 시스템(110)에 대하여, 서로 다른 색 대역에 대한, CMOS 이미저 112(1)~112(3) 각각의 픽셀 시리즈 118(1)~118(2), 120(1)~120(2) 및 122(1)~122(2)의 통합 시간은 독립적으로 제어될 수 있다. 각각의 CMOS 이미저 112(1)~112(3)에 대한 통합 시간의 독립적인 제어를 이용하여, 각각의 CMOS 이미저 112(1)~112(3)는 광원으로부터의 서로 다른 색 대역에 대하여, 이에 해당하는 서로 다른 양의 빛을 수신할 수 있다. 각각의 컬러가 다소 다른 양의 시간 동안 통합되도록 허용되면, 이미저 프로세서에 의한 후-프로세싱(post processing) 동안이 아니라, 통합 주기 동안 컬러 밸런스가 얻어질 수 있다. 이에 따라서 스캐닝, 또는 이미징 작업이 단순화되고, 3개의 컬러 채널의 신호-대-노이즈 밸런스가 개선된다. 선택적으로, 흑색 기준(black reference) 픽셀 시리즈, 또는 몇 개의 흑색 기준 픽셀이 CMOS 이미저 112(1)~112(3)의 각각의 픽셀 시리즈 118(1)~118(2), 120(1)~120(2) 및 122(1)~122(2)로 추가된다. 또 다른 선택사항은 단색(monochrome) 픽셀 시리즈를, 라인 아트(line art)와 텍스트 전용 스캐닝 응용예를 보조하기 위한 기준으로서 CMOS 이미저 112(1)~112(3)에 추가하는 것이다.

3개의 CMOS 이미저 112(1)~112(3)를 포함하는 CMOS 이미징 시스템(110)을 이용하여, 또 다른 방법이 수행될 수 있다. 예를 들어, 서로 다른 CMOS 이미저 112(1)~112(3)의 픽셀로부터의 신호가, 출력 전에 신호를 함께 조합하기 위해 비닝될 수 있다. 비닝됨으로써, 더 높은 프레임율에서의 더 낮은 분해능이 제공될 수 있다. 비닝은 종종 픽셀의 인접 신호(또는 데이터)의 합산이라고 정의되며, 둘 이상의 픽셀의 신호를 하나의 동일한 노드, 가령 출력 버스(51)로 전송시킴으로써, 이뤄진다.

픽셀 시리즈 50(1)~50(4) 및 52(1)~52(4)에 대한 대안적 픽셀 구조가 도 7에서 도시되어 있다. 이 예제에서 나머지 모든 회로 양태는 도 4와 동일하다. 모든 타이밍(timing)은 다음의 기술만 제외하고, 앞서 설명된 바와 동일하다. 픽셀 시리즈 60(1)~(4)에 대한 포토게이트 제어는, 도 4에서 나타난 바와 동일하고, 이들 포토게이트 제어 60(1)~(4) 중 하나로부터의 연결이, 저장 게이트를 위하여 FET(138)로의 입력으로서 보여진다. 광자에 의해 생성된 전하를 감지 노드(100, 102, 104, 106)로 이동시키기에 앞서, 이 예제에서는, 시리즈의 모든 픽셀의 균일한 통합을 보장하기 위해, 먼저 발생되어야 할 2개의 추가적인 타이밍 단계가 존재하고, 두 개의 추가적인 FET(136, 138)가 추가되었다. 픽셀 50(1)~50(4)과 52(1)~52(4), 가령 50(1)~50(4)과 52(1)~52(4) 중 하나를 대표하는 FET(134)에 인접한 픽셀이 요망 주기 동안 신호를 통합하고, FET(136)의 게이트를 선택하고, FET(138) 하의 저장 게이트가 3.3볼트로 바이어싱되며, 이 예제에서는, 포토게이트(134)가 0볼트로 바이어싱되고 TX1을 끔으로써 상기 포토게이트(134)를 끔으로써, 모든 픽셀 50(1)~50(4)과 52(1)~52(4)이 TX1을 통과하는 광자에 의해 생성된 전하를 갖는다. 이제, FET(138) 하의 저장 게이트가 포토게이트 제어 60(1)~(4) 중 하나를 대체하고, 타이밍은 앞서 설명된 바와 동일하다. 이 예제에서, 포토게이트(134)가 3.3볼트로 다시 바이어싱됨으로써, 픽셀 통합이 즉시 재개될 수 있다. 도 7의 배열에 의해, 모든 픽셀의 균일한 통합과, 픽셀 비닝의 완전한 제어가 가능해지며, 이에 따라, 임의의 요망 시퀀스로 스킵 및 “자동 흑색 비닝”/“자동 백색 비닝”이 가능해진다.

도 8을 참조하여, 스캐닝 시스템(140)이 포커싱 시스템(142), 가령 축소, 또는 확대, 또는 원-파워 시스템(one power system)일 수 있는 렌즈 그룹을 포함하며, 이는 CMOS 이미징 시스템(146)으로 스캔될 문서(144)의 이미지를 형성한다. 상기 이미징 시스템(146)은 끝과 끝이 연결되는(엔드 투 엔드 방식으로) 일련의 CMOS 이미저 146(1)~146(N)로 형성된다. 각각의 이미저 146(1)~146(N)가 하나 이상의 스 태거형 픽셀(staggered pixel)의 시리즈를 사용하며, 이때 Pace 외 다수에 의한 활성 컬럼 센서(Active Column Sensor)와 연계되어 설명되는 바와 같이(US 특허 제6,084,229호), 시리즈는, 예를 들어, 픽셀의 로우, 또는 컬럼일 수 있고, 또 다른 제어 회로, 타이밍 회로 및 어드레스 디코더를 포함한다. 각각의 이미저는, 내부 로우, 또는 컬럼에 대한 분산형 증폭기를 완성하기 위해 각각의 픽셀 시리즈(또는 시리즈의 쌍)에 대하여, 센서가 연결되는 것과 같이, 한 쌍의 내부 비디오 연결을 갖는다. 소스 및 드레인 라인을 또 다른 이미저의 또 다른 소스 및 드레인으로 병렬 방식으로 연결하여, 단일 유효 시스템을 이룸으로써, 이들 이미저 중 단 하나 상의 증폭기만이 사용될 필요가 있을 것이다. 소스 및 드레인 라인을 병렬로 연결시킴으로써, 시리즈내의 모든 픽셀이 어드레스될 때, 하나의 증폭기만을 완성시킬 것이고, 이미저 간의 오프셋을 최소화하며, 단지 하나의 연산 증폭기만이 갖기 때문에, 모든 픽셀은 동일한 선형성(linearity)을 가질 것이다. 비디오 신호 컨덕터, 또는 점퍼(jumper, 148)가, 개별 이미저 146(1)~146(N)의 소스 및 드레인을 서로 서로 결합시키는 듯 보여진다.

도 8A에서 더욱 상세히 나타난 바와 같이, 이 실시예에서, 스태거형, 또는 오프셋 픽셀의 시리즈의 3쌍의 세트(가령, 각각의 이미저 146(1)~146(N)의 컬러 스캐닝에 대하여 적색, 청색 및 녹색 시리즈)가 존재하며, 146(N) 중 마지막 것만 도시된다.

또한 이러한 이미저의 각각은 제어를 가지며, 하나의 에지를 따라 뻗어 있는 활성화 회로(152)와, 각각의 픽셀 시리즈와 연계되어 있는(일부 실시예에서는, 픽셀의 시리즈의 각각의 쌍과 연계되어 있는) 각각의 비디오 출력 증폭기(160, 162, 164)를 갖는다. ACS 이미저 설계와 관계하여 앞서 설명된 바와 같이, 각각의 증폭기(160, 162, 164)는 소스 및 드레인 컨덕터 쌍(154), 또는 각각의 픽셀의 시리즈로 결합되는 자신의 입력을 갖는다. 이 경우, 상기 점퍼(148)는 하나의 칩에서 다음 번 칩으로 이들 컨덕터(154)를 연결하고, 이 단일 이미저 146(N)로부터의 출력 증폭기(160, 162, 164)만이 사용되어, 비디오 출력 신호를 다음의 스테이지로 전달할 수 있다.

인접한 이미저 IC 146(1) 내지 146(N)의 연결의 원리를 보여주기 위한 단순한 단색 배열(monochrome arrangement)이 도 9에서 도시된다. 이때 하나의 이미저 146(1)가 이미저 중 두 번째 것 146(2)에 인접하게 보여지며, 점퍼, 또는 컨덕터 와이어(148)가 하나의 이미저에서 다음 번 이미저의 소스 및 드레인 컨덕터(S, D)를 결합시킨다. 하나의 픽셀 시리즈 150(1)는 두 번째 픽셀 시리즈 150(2)로부터 1/2 피치만큼의 오프셋을 갖는 개별적인 픽셀을 갖지만, 또 다른 응용예에서 또 다른 오프셋이 사용될 수 있다. 각각의 픽셀은, 픽셀의 포토센서 P로 연결되는 게이트와, 각각 컨덕터(S, D)로 연결되는 소스 및 드레인 전극을 갖는 출력 FET(151)를 갖는다. 도면의 혼잡함을 피하기 위해, 타이밍 및 제어 회로와 그 밖의 다른 보조 회로가 본원에서는 생략될 수 있지만, 실전 실시에서는 존재하는 것으로 이해되어야할 것이다. 앞서 설명된 또 다른 실시예에서와 같이, 제어 회로는 하나 이상의 픽셀 시리즈 내에서, 픽셀의 판독의 선택적 스킵에 영향을 줄 수 있고, 이에 따라서, 분해능과 프레임율의 제어가 가능해진다.

이들 이미저 중 N번째 것 146(N)에서의 출력 증폭기(160, 162)는 상기 이미저 146(N)의 소스 및 드레인 컨덕터와 연결되는 입력을 가지며, 상기 소스 및 드레인 컨덕터는 점퍼 컨덕터(148)를 이용하여, 나머지 이미저의 각각의 컨덕터로 연결되며, 이들의 출력 증폭기가 비디오 출력을 다음 번 스테이지로 제공한다. 앞서 언급된 Pace 외 다수의 US 특허 제6,084,229호에서 나타난 바와 같이, 여기서 상관 이중 샘플러 회로가 포함될 수 있다. 출력 증폭기(160, 162) 각각은, 픽셀이 판독되는 시퀀스대로 하나의 FET가 차례로 각각의 픽셀의 FET(151)의 밸런스를 조정하는 밸런스 증폭기로서 구성된다. 각각의 출력 증폭기(160, 162)가 피드백 회로를 형성하며, 이는 앞서 언급된 Pace 외 대수의 US 특허 제6,084,229호에서 기재되어 있다. 모든 개별적 이미저 ID 156(1) 내지 156(N) 상의 각각의 픽셀 시리즈에 대하여 공통의 증폭기를 사용하는 것이 하나의 칩에서 다음 번 칩으로의 비디오 출력 신호에서의 임의의 오프셋을 피하게 해준다.

종래 기술인 CIS, 또는 CCD 센서 기반의 시스템에는, 시리즈의 픽셀들, 또는 다수의 이미저 간의 하나의 증폭기의 폐쇄 루프, 또는 공통 피드백이 결여되어 있다. 활성 픽셀 센서(APS: Active Pixel Sensor)는, 소스 폴로어 버퍼가 개방 루프 구성이기 때문에, 동반되는 이득 변동 및 오프셋 변동을 갖는 소스 폴로어(source follower)로서 구성되는 것이 통상적이다.

내부 소스 및 드레인 라인이 하나의 실전 실시예를 도시하는 도 10에서 더욱 상세하게 나타난다. 이러한 관점에서, 단지 하나의 이미저 146(N)의 부분이 도시된다. 여기서의 픽셀은 시리즈로(직렬로) 배열되며, 이때 소스 연결 170(1)~170(3) 및 드레인 연결 180(1)~180(3)이 도시된다. 상기 소스 연결 및 드레인 연결은, 선택될 때 증폭기 182(1)~182(3)를 완성하는 FET(176)로 연결되는 모든 감지 노드(가령 172 및 174)를 갖는 바이어스 라인(bias line)이다. 이는 PAce 외 대수의 특허 제6,084,229에서 제시된 ACS 구성이다. 이 이미저 146(N)의 소스 및 드레인 연결은 나머지 모든 이미저 146(1) 내지 146(N-1)의 대응하는 연결돠 병렬로 와이어링(wiring)되어 있다. 이미지 캡처 시스템의 각각의 센서로부터의 시리즈의 모든 픽셀을, 나머지 센서의 대응하는 시리지의 픽셀로 연결시킴으로써, 병렬로 와이어링된 모든 픽셀이 하나의 동일한 증폭기를 완성할 것이며, 이에 따라서 종래 기술에서의 문제점이었던 오프셋 변동 및 이득 변동이 최소화된다. 각각의 버퍼와 증폭기는 고유의 이득과 오프셋을 가지며, 따라서 각각의 픽셀 시리즈에 대하여 단일 증폭기만 존재하는 한, 이득 및 오프셋 변동이 하나의 증폭기의 이득과 변동으로 제한된다. CMOS 이미징 시스템은 또 다른 구성요소와 배열을 포함할 수 있다. 이 특정 실시예에서, 용어 “픽셀(pixel)”은 감광성 소자뿐 아니라 이에 연계된 픽셀 제어 회로까지를 일컫지만, 또 다른 배열, 가령 픽셀이 단지 감광성 소자만을 포함하는 배열도 가능하다. 상기 시스템은 캡처될 이미지의 유효 길이를 뻗어 있는 끝과 끝이 연결된(즉 엔드 투 엔드 방식으로) 이미저로 구성될 수 있다. 단일-칩 시스템의 길이는 반도체 웨이퍼 조립 한계와 웨이퍼 수율 문제 때문에 제한되지만, 이미저를 끝과 끝을 연결시킴으로써, 이러한 수율 및 길이 한계는 극복될 수 있다. 상기 시스템은 또한 동일한 방식으로 반도체 웨이퍼 조립기의 크기와 수율 한계까지로 폭 방향 확장될 수 있고, 이에 따라서 다중-이미저 2-차원 시스템이 동일한 방식으로 형성될 수 있다.

도 10에서 나타난 바와 같이, 컬러 시스템에서, 주어진 컬러(R, G, B)의 픽셀이 오프셋되어, 주어진 대각 축을 따라 정렬될 수 있고, 대각 정렬된 픽셀은 컬러 필터(190, 191, 192, 193 등)로 덧씌어질 수 있다. 이러한 기하학적 형태에 의해, 연속적인 리본 필터(ribbon filter), 또는 끈 필터(strip filter)가 서로 서로 인접하도록 위치하여, 조립을 촉진시킬 수 있다. 덧붙이자면, 이 배열은 픽셀이 3개의 측부의 부분만을 따르는 또 다른 컬러의 픽셀에 인접한다는 이점을 가지며, 이에 따라서, 컬러 교차(color crossover)의 발생이 감소된다.

또한, 도 10에서 나타나는 바와 같이, 이 특정 실시예에서, 다수의 픽셀 시리즈 184(1), 184(2), 184(3)이 존재하며, 픽셀의 시리즈들은 서로에 대하여 인접하고, 첫 번째 픽셀 시리즈 184(1)로부터, 인접한 픽셀 시리즈 184(2)는 1/2픽셀 피치만큼의 오프셋을 두지만, 픽셀 시리즈 184(1)~184(3)는 또 다른 피치, 또는 오프셋을 가질 수 있다. 첫 번째, 두 번째, 세 번째 픽셀 시리즈 184(1)~184(3)가 또 다른 공간 배열을 가질 수 있고, 서로 다른 픽셀 시리즈가 또 다른 양만큼 오프셋될 수 있고, 각각의 픽셀 시리즈는 직렬로 다수의 픽셀을 가질 수 있다. 각각의 픽셀 시리즈는 서로 다른 배열에 의해 오프셋될 수 있으며, 분해능을 보강시키기 위해, 픽셀 시리즈를 오버래핑하는 것과 오프셋을 두는 것이 바람직할 수 있다.

픽셀이 오프셋 구성으로 배열되고, 시스템이 컬러 시스템은 경우, 연계된 컬러 필터는 픽셀의 시리즈에 따라서, 또는 픽셀 시리즈에 직교하여, 또는 매트릭스(가령 Bayer 매트릭스)로, 배열될 수 있으며, 이는 당해 업계 기술 분야에서 일반적인 것이다. 컬러 불순을 초래하는 미광(stray light)을 최소화하기 위해, 상기 컬러 필터는 픽셀 위에 직접 배열될 필요가 있다. 여기서, 컬러 필터가 서로 오프셋되어 있는 픽셀을 따라 정렬되기 위해, 상기 컬러 필터는 일정한 각도로 배향되어야 할 것이다. 이는 대각 스캔 배열을 형성하며, 이로써, 오프셋 픽셀과 컬러 필터 위신호(color filter aliasing)의 바람직하지 않은 효과의 감소로 인한 분해능의 보강이 야기될 수 있다(Dr. William E. Glenn의 “A 1920 X 1080 60) System Compatible with a 1920 X 1080 301 Format”, SMPTE Journal, 2002 7월/8월 참조).

도 11은 설명을 목적으로 첨가된 기능 블록을 포함하는 실제 이미저 픽셀 레이아웃(190)을 도시한다. 여기서, 상기 레이아웃(190)은 대각 컬러 필터 오버레이로 구성된다. 상기 대각 컬러 필터(191, 192, 193)는 각각, 필터의 아래의 픽셀 설계와 정합되는 연속적인 스트립으로 놓여진다. 여기서, 각각의 픽셀의 그룹 194(1)은 제어 트랜지스터(196)의 하나의 세트의 하나의 측 상에 적색, 녹색 및 청색 픽셀의 세트(194)를 포함하고, 적색, 녹색 및 청색 픽셀의 유사한 세트(195)가 상기 제어 트랜지스터(196)의 반대쪽 측 상에서 포함한다. 픽셀 구역이 대각선 상에, 그리고 픽셀 제어 구역의 두 개의 마주보는 측 상에 배열된다. 홀수 번호의 컬럼의 픽셀 그룹은 이들 사이의 대각 영역을 형성하고, 짝수 번호의 픽셀 그룹은 이들 대각 영역 내에 위치한다. 전체 그룹 194(1)이 대각선을 따라 놓여지고, 동일한 로우(row)에서 인접 그룹 194(2)에 대하여 1/2픽셀의 피치로 오프셋되어 있다. 주어진 컬러의 픽셀이 동일한 대각선을 따라 놓이도록, 잇따르는 컬럼의 그룹이 아래의 다음 번 로우의 픽셀의 그룹과 정렬될 수 있도록, 상기 그룹 194(1)은 대각선에서 자체적으로 기울어져 있다. 상기 필터는 컬러 혼선을 최소화하도록 위치하기 때문에, 매트릭스형의 필터, 가령 Bayer법 컬러 필터를 이용하는 이미저와 비교할 때, 명백하게 더 바람직한 색 분별력(color discrimination)을 가질 수 있다. 이러한 개선은, 혼선의 가능성이 있는 픽셀에 대한 접경을 감소시킴으로써, 이뤄진다. 필터와 픽셀을 대각선으로 배치함으로써, 각각의 픽셀은 서로 다른 컬러 필터에 대하여 접하는 단지 2개의 측부만을 갖는다. Bayer 시스템에서, 비교를 위해, 각각의 픽셀은 4개의 모든 측부 상에서 서로 다른 컬러 필터에 접한다. 도 11에서 나타난 바와 같은 대각 스트립 컬러 필터를 이용하여, 각각의 픽셀은 서로 다른 컬러의 필터에 인접하는 단지 2개의 측부만을 갖는다. 덧붙여, Boemler 외 다수의 공개 출원 제2002-0175270과 앞서 언급된 Glenn의 저서에 의해 알려진 바와 같이, 컬러 대각 샘플링의 분해능 이점은 유지된다.

이 배열에서, 픽셀 그룹의 연속된 컬럼, 즉, 194(1), 194(2), 194(3) 등은 이미징 영역의 하나의 측부에 배치된 제 1 컬러 비디오 버스(201)와 반대편 측부에 배치된 제 2 컬러 비디오 버스(202)로 교대로 유입되는 적색, 녹색 및 청색 출력 라인 200(1), 200(2), 200(3) 등을 갖는다. 각각의 픽셀의 시리즈를 켜고, 게이팅하기 위한 시리즈 선택 로직 회로(203)가 개념적으로 도시되고, 출력 버스로 판독될 각각의 픽셀을 선택하기 위한 시프트 레지스터 픽셀 선택 회로(204)가 개념적으로 도시된다. 본원에서 나타난 픽셀 레이아웃을 갖는 이미저가 문서를 스캔하기 위한, 또는 그 밖의 다른 스캐닝을 위한 선형 이미저(linear imager)로서 구성될 수 있거나, 임의의 요망 개수의 컬럼과 로우의 형태로 배열되는 임의의 개수의 픽셀, 또는 픽셀 그룹을 갖는 컬러/단색 2-차원 이미저로서 구성될 수 있다.

Claims

이미지를 스캔하기 위한 시스템에 있어서, 상기 시스템은

엔드-투-엔드(end to end) 방식으로 배열되는 다수의 CMOS 이미저(imager)로서, 상기 CMOS 이미저는 서로 나란히 위치하는 두 개의 픽셀 시리즈를 포함하며, 상기 픽셀 시리즈 중 하나가 나머지 픽셀 시리즈로부터 오프셋(offset)되어 있는 상기 다수의 CMOS 이미저(imager),

상기 픽셀 시리즈를 따라 뻗어 있는 컨덕터의 2개의 쌍으로서, 이때 컨덕터의 쌍은 상기 CMOS 이미저 상의 각각의 픽셀 시리즈와 연계되어 있으며, 상기 픽셀은 소스 전극 및 드레인 전극을 갖는 각각의 픽셀 증폭기 FET를 포함하며, 상기 소스 전극 및 드레인 전극은 연계된 컨덕터의 쌍의 컨덕터로 각각 연결되며, 상기 시리즈의 나머지 픽셀 증폭기 FET로 병렬로 연결되는 상기 컨덕터, 그리고

각각의 CMOS 이미저의 상기 컨덕터의 쌍의 각각의 컨덕터를, 나머지 이미저의 대응하는 컨덕터와 연결하는 다수의 점퍼 컨덕터,

각각 추가적인 FET와, 상기 CMOS 이미저 중 하나 이상의 이미저의 각각의 컨덕터 쌍으로 연결되는 피드백 경로를 포함하는 하나의 출력 증폭기 쌍,

상기 이미저의 픽셀 시리즈로 연결되는 이미지 제어 회로, 그리고

상기 다수의 이미저로 광학 이미지를 형성하기 위한 이미지 포커싱 수단

을 포함하는 것을 특징으로 하는 이미지를 스캔하기 위한 시스템.
제 1 항에 있어서, 상기 각각의 픽셀 시리즈는 상기 시리즈 내의 각각의 픽셀에서 위치하는 다수의 제 1 입력 트랜지스터와, 상기 시리즈의 픽셀이 공유하며 피드백 루프를 생성하기 위해 상기 제 1 입력 트랜지스터로 연결되는 제 2 입력 트랜지스터를 갖는 하나의 단일 차동 증폭기를 포함하는 것을 특징으로 하는 이미지를 스캔하기 위한 시스템.
제 1 항에 있어서, 상기 이미지 제어 회로는, 상기 픽셀 시리즈 중 하나 이상에서, 각각의 픽셀에 대한 픽셀의 통합 시간(integration time)을 제어하기 위한 차단 제어기(shutter controller) 수단을 포함하는 것을 특징으로 하는 이미지를 스캔하기 위한 시스템.
제 1 항에 있어서, 상기 이미지 제어 회로는, 분해능의 감소와 프레임율(frame rate)의 증가를 위해, 상기 픽셀 시리즈 중 하나 이상의 시리즈에서, 픽셀 중 하나 이상의 픽셀의 판독을 선택적으로 스킵(skip)하기 위한 분해능 조절 수단을 포함하는 것을 특징으로 하는 이미지를 스캔하기 위한 시스템.
제 1 항에 있어서, 상기 픽셀 시리즈 각각의 픽셀은 쌍으로 배열되거나, 픽셀 제어 구역의 두 측부 상에 대각선으로 배열된 픽셀 구역으로 배열되어, 픽셀 구역의 쌍은 각각, 하나의 시리즈의 연속적인 픽셀 구역의 쌍 사이에서 대각선으로 형성된 대각 구역에서 뻗어 있고, 나머지 픽셀 시리즈의 픽셀이 상기 대각 구역 내 에 위치하는 것을 특징으로 하는 이미지를 스캔하기 위한 시스템.
제 5 항에 있어서, 상기 픽셀 구역은 적색, 청색 및 녹색 감광성 영역으로 분할되어, 적색, 청색 및 녹색 감광성 영역이, 반대편 픽셀 제어 구역에 배치된 픽셀 구역의 대응하는 감광성 영역과 대각선으로 정렬되며, 적색, 청색 및 녹색 광학 필터는 각각의 픽셀의 감광성 영역을 대각선으로 가로질러 뻗어 있는 리본 필터(ribbon filter)로서 배치되는 것을 특징으로 하는 이미지를 스캔하기 위한 시스템.
CMOS 이미징 시스템에 있어서, 상기 시스템은

이미징 영역 상에 로우(row) 및 컬럼(column)으로 배열되는 픽셀의 어레이로서, 상기 컬럼은 서로 교대하는 제 1 컬럼 시리즈와 제 2 컬럼 시리즈로 분할되어, 각각의 시리즈의 컬럼의 픽셀이 다른 시리즈의 컬럼의 픽셀로부터 지정된 양만큼 오프셋되며, 상기 각각의 컬럼은 소스 전극 및 드레인 전극을 갖는 컬럼 증폭기 FET를 갖는 상기 픽셀의 어레이,

상기 제 1 컬럼 시리즈와 연계되어 있는 컨덕터의 하나 이상의 쌍으로서, 이때 상기 제 1 컬럼 시리즈의 컬럼 증폭기 FET의 소스 전극 및 드레인 전극이 각각 연결되는 상기 컨덕터의 하나 이상의 쌍,

상기 제 2 컬럼 시리즈와 연계되어 있는 컨덕터의 하나 이상의 쌍으로서, 이때 상기 제 2 컬럼 시리즈의 컬럼 증폭기 FET의 소스 전극 및 드레인 전극이 각각 연결되는 상기 컨덕터의 하나 이상의 쌍,

각각 추가적인 FET와, 상기 각각의 컬럼 시리즈의 컨덕터의 각각의 쌍으로 연결되는 피드백 경로를 포함하는 제 1 출력 증폭기 및 제 2 출력 증폭기, 그리고

상기 어레이의 픽셀로 연결되는 이미지 제어 회로

를 포함하는 것을 특징으로 하는 CMOS 이미징 시스템.
제 7 항에 있어서, 제 1 컬럼 시리즈와 제 2 컬럼 시리즈의 대응하는 픽셀이 서로에 대하여 대각선으로 오프셋되어 있는 것을 특징으로 하는 CMOS 이미징 시스템.
제 8 항에 있어서, 상기 픽셀은 픽셀 제어 구역의 두 개의 측부 상에서 대각선으로 배열되는 픽셀 구역의 쌍으로 배열되어, 상기 픽셀 구역의 쌍이 각각, 하나의 시리즈의 픽셀 구역의 연속된 쌍 사이에서, 대각선으로 형성된 대각 구역에 뻗어 있으며, 픽셀의 나머지 컬럼 시리즈의 픽셀이 상기 대각 구역 내에 위치하는 것을 특징으로 하는 CMOS 이미징 시스템.
제 9 항에 있어서, 상기 픽셀 구역은 적색, 청색 및 녹색 감광성 영역으로 분할되어, 상기 적색, 청색 및 녹색 감광성 영역이, 반대편 픽셀 제어 구역에서 배치되는 픽셀 구역의 대응하는 감광성 영역과 대각선으로 정렬되며, 나머지 컬럼 시리즈의 대각선으로 정렬된 픽셀의 대응하는 적색, 청색 및 녹색 감광성 영역과 정 렬되며, 적색, 청색 및 녹색 광학 필터가 상기 이미징 영역을 대각선으로 가로질러 뻗어 있는 리본 필터(ribbon filter)로서 배치되는 것을 특징으로 하는 CMOS 이미징 시스템.