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JP2002101261A - 画像読み取り装置 - Google Patents

画像読み取り装置

Info

Publication number
JP2002101261A
JP2002101261A JP2000292140A JP2000292140A JP2002101261A JP 2002101261 A JP2002101261 A JP 2002101261A JP 2000292140 A JP2000292140 A JP 2000292140A JP 2000292140 A JP2000292140 A JP 2000292140A JP 2002101261 A JP2002101261 A JP 2002101261A
Authority
JP
Japan
Prior art keywords
signal
output
photoelectric conversion
dummy
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000292140A
Other languages
English (en)
Inventor
Toshimitsu Tamagawa
俊光 玉川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2000292140A priority Critical patent/JP2002101261A/ja
Priority to US10/001,791 priority patent/US7298403B2/en
Publication of JP2002101261A publication Critical patent/JP2002101261A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/701—Line sensors

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  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Facsimile Heads (AREA)
  • Image Input (AREA)

Abstract

(57)【要約】 【課題】 動作周波数を向上させることができるように
した画像読み取り装置を提供する。 【解決手段】 フォトダイオードの信号を出力回路Ｈで
囲まれた部分に伝送する出力ラインとして、フォトダイ
オードＰＤ1、…、ＰＤkから成るグループに対してはラ
インＬ１を、フォトダイオードＰＤk+1、…、ＰＤnから
成るグループに対してはラインＬ２をそれぞれ設けると
ともに、これらの２つのラインＬ１及びＬ２のいずれか
一方を選択して出力回路に接続するためのスイッチＳ１
及びＳ２を設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、イメージセンサ等
のような光学情報を電気信号に変換する画像読み取り装
置に関するものである。
【０００２】
【従来の技術】画像読み取り装置は、図３に示すよう
に、画像読み取りを行うためのＩＣチップＫ1、Ｋ2、
…、Ｋmを不図示の印刷配線ボート上に一列に配置実装
して成る。これらの各ＩＣチップＫ1、Ｋ2、…、Ｋmか
ら光電変換信号が順次出力され、Ａ／Ｄ変換器１００で
デジタル信号に変換されて出力端子２００から外部へ出
力される。各チップＫ1、Ｋ2、…、Ｋmの構成は同一で
あり、その従来の回路構成を図４を用いて説明する。
【０００３】光電変換素子であるフォトダイオードＰＤ
1、ＰＤ2、…、ＰＤnのアノードはグランドに接続され
ており、一方、カソードはそれぞれ増幅用のｐチャネル
のＭＯＳ型ＦＥＴＡ1、Ａ2、…、Ａnのゲートに接続さ
れている。トランジスタＡ1、Ａ2、…、Ａnのソースに
はそれぞれ定電流源Ｉ1、Ｉ2、…、Ｉnから一定の電流
が供給されている。トランジスタＡ1、Ａ2、…、Ａnの
ドレインはグランドに接続されている。
【０００４】バイアス電圧供給回路２は正の直流電圧を
安定して出力する。バイアス電圧供給回路２から出力さ
れる電圧（以下、「バイアス電圧」と称する）は、スイ
ッチング用のｐチャネルのＭＯＳ型ＦＥＴＢ1、Ｂ2、
…、Ｂnのドレイン−ソース間を介してそれぞれフォト
ダイオードＰＤ1、ＰＤ2、…、ＰＤnのカソードに印加
される。
【０００５】以上の構成において、トランジスタＢ
x（ｘ＝１、２、…、ｎ）が所定時間以上にわたってＯ
Ｎすると、フォトダイオードＰＤxには逆方向にバイア
ス電圧が印加され、所定量の電荷が蓄積される。尚、以
下において、このことを「フォトダイオードＰＤxが初
期化される」と称する。
【０００６】また、トランジスタＢxがＯＮからＯＦＦ
に切り換わると、フォトダイオードＰＤxの初期化が解
除され、蓄積された電荷が入射光に応じて放電すること
により電流が流れるので、フォトダイオードＰＤxは入
射光に応じた電圧を示すことになる。
【０００７】また、トランジスタＣxがＯＮすることに
より、フォトダイオードＰＤxのカソード側の電圧信号
（以下、単に、「フォトダイオードＰＤxの信号」と称
する）が、トランジスタＡxで構成されたソースフォロ
ワ回路により増幅された後、出力回路５１により更なる
増幅や波形整形などの処理がなされて端子ＴOUTから外
部へ出力される（以下、このことを、「フォトダイオー
ドＰＤxの信号が読み出される」と称する）。
【０００８】制御回路５２は、フォトダイオードＰ
Ｄ1、ＰＤ2、…、ＰＤnの信号が順次出力されるよう
に、トランジスタＣxを制御するとともに、フォトダイ
オードＰＤxの信号が読み出される毎に、フォトダイオ
ードＰＤxが一旦初期化されるように、トランジスタＢx
を制御する。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
構成では、各フォトダイオードＰＤ1、ＰＤ2、…、ＰＤ
nの信号を出力回路５１に伝送する出力ラインＬを数１
０〜数１００個の全てのフォトダイオードに対して共通
に設けていたため、出力ラインＬが長くなり、これによ
り、配線長が長いほど、配線抵抗及び配線容量が大きく
なって時定数が大きくなることから、動作周波数が制限
されてしまっていた。
【００１０】そこで、本発明は、動作周波数を向上させ
ることができるようにした画像読み取り装置を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
め、本発明では、各々が遮光されていない光電変換素子
である複数の読み取り用の光電変換素子と、該複数の読
み取り用の光電変換素子で得られた光電変換信号を順番
に選択する信号用選択回路と、該信号用選択回路で選択
された信号を処理して出力する出力回路と、を備えた画
像読み取り装置において、前記読み取り用の各光電変換
素子を複数のグループに分類し、前記信号用選択回路で
選択された信号を前記出力回路に伝送する信号用出力ラ
インを各グループ毎に設けるとともに、該複数の信号用
出力ラインのいずれか１つを選択して前記出力回路に接
続する信号用出力ライン切り替え回路を設けている。こ
の構成により、出力ラインを短くすることができるよう
になる。
【００１２】
【発明の実施の形態】以下に、本発明の実施形態を図面
を参照しながら説明する。本発明の一実施形態である画
像読み取り装置を構成する各ＩＣチップの回路構成を図
１を用いて説明する。
【００１３】光電変換素子であるフォトダイオードＰＤ
1、…、ＰＤn、ＰＤ1’、…、ＰＤn’のアノードはグラ
ンドに接続されており、一方、それらのカソードはそれ
ぞれ増幅用のｐチャネルのＭＯＳ型ＦＥＴＡ1、…、
Ａn、Ａ1’、…、Ａn’のゲートに接続されている。
【００１４】尚、フォトダイオードＰＤ1’、…、Ｐ
Ｄn’は遮光されており、画像の読み取りには関与しな
いものであり、以下の説明において適宜「ダミーのフォ
トダイオード」と称する。これに対して、フォトダイオ
ードＰＤ1、…、ＰＤnは遮光されておらず、画像を読み
取るためのものであり、以下の説明において適宜「読み
取り用のフォトダイオード」と称する。
【００１５】トランジスタＡ1、…、Ａn、Ａ1’、…、
Ａn’のソースにはそれぞれｐチャネルのＭＯＳ型ＦＥ
ＴＤ1、…、Ｄn、Ｄ1’、…、Ｄn’のドレイン−ソース
間を介して電源電圧に接続されている。尚、トランジス
タＤ1、…、Ｄn、Ｄ1’、…、Ｄnのゲートはグランドに
接続されており、トランジスタＡ1、…、Ａn、Ａ1’、
…、Ａn’のソースには一定の電流が供給される。
【００１６】トランジスタＡ1…、Ａn、Ａ1’、…、
Ａn’のドレインはそれぞれｎチャネルのＭＯＳ型ＦＥ
ＴＥ1、…、Ｅn、Ｅ1’、…、Ｅnのドレイン−ソース間
を介してグランドに接続されている。尚、最初の読み取
り用のフォトダイオードＰＤ1の信号を読み出す直前か
ら最後のフォトダイオードＰＤnの信号の読み出しを完
了するまでの間のみ、トランジスタＥ1、…、Ｅn、
Ｅ1’、…、ＥnがＯＮするように、ロジック回路１によ
って制御することによって、消費電力を低減させてい
る。
【００１７】バイアス電圧（バイアス電圧供給回路２か
ら出力される安定した直流電圧）は、スイッチング用の
ｐチャネルのＭＯＳ型ＦＥＴＢ1、…、Ｂn、Ｂ1’、
…、Ｂn’のドレイン−ソース間を介してそれぞれフォ
トダイオードＰＤ1、…、ＰＤn、ＰＤ1’、…、ＰＤn’
のカソードに印加される。トランジスタＢ1、…、Ｂn、
Ｂ 1’、…、Ｂn’のゲートにはそれぞれシフトレジスタ
３の端子Ｍ1、…、Ｍn、Ｍ 1’、…、Ｍn’から出力され
る信号が与えられている。
【００１８】トランジスタＡ1、…、Ａkのソースはそれ
ぞれスイッチング用のｐチャネルのＭＯＳ型ＦＥＴ
Ｃ1、…、Ｃkのドレイン−ソース間を介して第１の出力
ラインＬ１に共通に接続されている。また、トランジス
タＡk+1、…、Ａnのソースはそれぞれスイッチング用の
ｐチャネルのＭＯＳ型ＦＥＴＣk+1、…、Ｃnのドレイン
−ソース間を介して第２の出力ラインＬ２に共通に接続
されている。そして、第１の出力ラインＬ１、第２の出
力ラインＬ２はそれぞれ第１の出力ライン切り替え用ス
イッチＳ１、第２の出力ライン切り替え用スイッチＳ２
を介してｎチャネルのＭＯＳ型ＦＥＴ４−１のゲートに
共通に接続されている。
【００１９】トランジスタＡ1’、…、Ａk’のソースは
それぞれスイッチング用のｐチャネルのＭＯＳ型ＦＥＴ
Ｃ1’、…、Ｃk’のドレイン−ソース間を介して第３の
出力ラインＬ３に共通に接続されている。また、トラン
ジスタＡk+1’、…、Ａn’のソースはそれぞれスイッチ
ング用のｐチャネルのＭＯＳ型ＦＥＴＣk+1’、…、
Ｃn’のドレイン−ソース間を介して第４の出力ライン
Ｌ４に共通に接続されている。そして、第３の出力ライ
ンＬ３、第４の出力ラインＬ４はそれぞれ第３の出力ラ
イン切り替え用スイッチＳ３、第４の出力ライン切り替
え用スイッチＳ４を介してｎチャネルのＭＯＳ型ＦＥＴ
４−２のゲートに共通に接続されている。
【００２０】尚、第１、第２、第３、第４の出力ライン
切り替え用スイッチＳ１、Ｓ２、Ｓ３、Ｓ４は、例えば
ｐチャネルのＭＯＳ型ＦＥＴで構成されており、ロジッ
ク回路１によって後述するようにＯＮ／ＯＦＦが制御さ
れる。
【００２１】トランジスタＣ1、…、Ｃn、Ｃ1’、…、
Ｃn’のゲートにはそれぞれシフトレジスタ３の端子
Ｏ1、…、Ｏn、Ｏ1’、…、Ｏn’から出力される信号が
与えられている。トランジスタ４−１、４−２のソース
はそれぞれ定電流源５−１、５−２を介してグランドに
接続されている。トランジスタ４−１、４−２のドレイ
ンは電源電圧に接続されている。
【００２２】バッファアンプ６−１及び６−２は演算増
幅器の出力を反転入力端子（−）に帰還した構成であ
り、バッファアンプ６−１、６−２の入力側（演算増幅
器の非反転入力端子（＋））はそれぞれトランジスタ４
−１、４−２のソースに接続されている。
【００２３】すなわち、読み取り用のフォトダイオード
ＰＤx（ｘ＝１、２、…、ｎ）の信号はそれぞれトラン
ジスタＡxを用いて構成されたソースフォロワ回路及び
トランジスタ４−１を用いて構成されたソースフォロワ
回路を介してバッファアンプ６−１に入力されている。
また、ダミーのフォトダイオードＰＤx’の信号はトラ
ンジスタＡx’を用いて構成されたソースフォロワ回路
及びトランジスタ４−２を用いて構成されたソースフォ
ロワ回路を介してバッファアンプ６−２に入力されてい
る。
【００２４】バッファアンプ６−１の出力側（演算増幅
器の出力端子）は抵抗Ｒ1を介して演算増幅器７の反転
入力端子（−）に、バッファアンプ６−２の出力側は抵
抗Ｒ 2を介して演算増幅器７の非反転入力端子（＋）
に、それぞれ接続されている。
【００２５】演算増幅器７の非反転入力端子（＋）に
は、ＩＣチップの端子ＴREFに外部から入力される直流
の基準電圧が抵抗Ｒ3を介して印加されている。演算増
幅器７の出力端子は、抵抗Ｒ4を介して演算増幅器７の
反転入力端子（−）に接続されるとともに、演算増幅器
８の非反転入力端子（＋）に接続されている。
【００２６】演算増幅器８の反転入力端子（−）には、
抵抗Ｒ5を介して演算増幅器８の出力端子が接続されて
いるとともに、端子ＴREFに外部から入力される基準電
圧が抵抗Ｒ6を介して印加されている。
【００２７】バッファアンプ９は演算増幅器の出力を反
転入力端子（−）に帰還した構成であり、バッファアン
プ９の入力側には、コンデンサ１０を介して演算増幅器
８の出力端子が接続されるとともに、外部から基準電圧
を入力するための端子ＴREFとグランドとの間に直列に
接続された抵抗Ｒ7、Ｒ8同士の接続点にスイッチ１１を
介して接続されている。
【００２８】尚、スイッチ１１は、例えば、アナログス
イッチで構成されており、最初の読み取り用のフォトダ
イオードＰＤ1の信号を読み出す前に所定の期間だけＯ
Ｎするように、ロジック回路１によって制御される。
【００２９】バッファアンプ９の出力はスイッチ１２を
介してＩＣチップの端子ＴOUTから外部に出力される。
尚、スイッチ１２は、例えばアナログスイッチで構成さ
れており、最初の読み取り用のフォトダイオードＰＤ1
の信号を読み出す直前から最後のフォトダイオードＰＤ
nの信号の読み出しを完了するまでの間のみＯＮするよ
うに、ロジック回路１によって制御される。
【００３０】ロジック回路１は、ＩＣチップの端子Ｔ
CLKに外部から入力されるクロック信号ＣＬＫ、及び、
ＩＣチップの端子ＴSIに外部から入力されるスタートト
リガ信号ＳＴとを入力している。尚、各ＩＣチップに入
力されるクロック信号ＣＬＫは共通である。そして、ロ
ジック回路１は、入力するクロック信号ＣＬＫとスター
トトリガ信号ＳＴとに基づいて、トランジスタＥx、並
びに、スイッチ１１及び１２を前述したように制御す
る。
【００３１】また、ロジック回路１は、最初の読み取り
用のフォトダイオードＰＤ1の信号の読み出しを開始す
る前に、すなわち、後出する図２中の時刻ｔ3までに、
それぞれ第１の出力ライン切り替え用スイッチＳ１をＯ
Ｎ、第２の出力ライン切り替え用スイッチＳ２をＯＦ
Ｆ、第３の出力ライン切り替え用スイッチＳ３をＯＮ、
第４の出力ライン切り替え用スイッチＳ４をＯＦＦにす
るとともに、フォトダイオードＰＤkの信号の読み出し
期間の後半、すなわち、後出する図２中の時刻ｔ2 k+2か
らｔ2k+3までに、それぞれ第１の出力ライン切り替え用
スイッチＳ１をＯＦＦ、第２の出力ライン切り替え用ス
イッチＳ２をＯＮ、第３の出力ライン切り替え用スイッ
チＳ３をＯＦＦ、第４の出力ライン切り替え用スイッチ
Ｓ４をＯＮにする。
【００３２】ＩＣチップの端子ＴSIに入力されるスター
トトリガ信号ＳＴ、及び、ＩＣチップの端子ＴCLKに入
力されるクロック信号ＣＬＫは、ロジック回路１を通し
て、シフトレジスタ３にも入力されている。シフトレジ
スタ３は、図２に示すように、スタートトリガ信号ＳＴ
の立ち上がり後、クロック信号ＣＬＫの２回目以降の立
ち下がりエッジに同期して、クロック信号ＣＬＫの１周
期に等しいパルス幅をもつ負のパルスを端子Ｏ1、Ｏ2、
…、Ｏnから順次出力する。尚、シフトレジスタ３の端
子Ｏ1’、Ｏ2’、…、Ｏn’からはそれぞれ端子Ｏ1、Ｏ
2、…、Ｏnから出力される信号と同じ信号が出力され
る。
【００３３】これにより、時刻ｔ3〜ｔ5の間にトランジ
スタＣ1及びＣ1’がＯＮし、時刻ｔ 5〜ｔ7の間にトラン
ジスタＣ2及びＣ2’がＯＮし、…というように、トラン
ジスタＣ1及びＣ1’、トランジスタＣ2及びＣ2’、…、
トランジスタＣn及びＣn’が順次クロック信号ＣＬＫの
１周期だけＯＮとなって、読み取り用のフォトダイオー
ドＰＤ1、ＰＤ2、…、ＰＤnの信号が順次トランジスタ
４−１のゲートに導かれるとともに、ダミーのフォトダ
イオードＰＤ1’、ＰＤ2’、…、ＰＤn’の信号が順次
トランジスタ４−２のゲートに導かれる。
【００３４】また、シフトレジスタ３は、図２に示すよ
うに、スタートトリガ信号ＳＴの立ち上がり後のクロッ
ク信号ＣＬＫの３回目以降の立ち上がりエッジに同期し
て、クロック信号ＣＬＫの１周期に等しいパルス幅をも
つ負のパルスを端子Ｍ1、Ｍ2、…、Ｍnから順次出力す
る。
【００３５】これにより、時刻ｔ4〜ｔ6の間にトランジ
スタＢ1がＯＮし、時刻ｔ6〜ｔ8の間にトランジスタＢ2
がＯＮし、…というように、トランジスタＢ1、Ｂ2、
…、Ｂnが順次クロック信号ＣＬＫの１周期だけＯＮと
なって、フォトダイオードＰＤ1、ＰＤ2、…、ＰＤnが
順次初期化される。
【００３６】このため、例えば最初の読み取り用のフォ
トダイオードＰＤ1について見ると、トランジスタＣ1が
時刻ｔ2〜ｔ4の間にＯＮして信号が読み出されるが、時
刻ｔ3〜ｔ4の間（すなわち、読み出し期間の後半）には
トランジスタＢ1もＯＮして初期化されるので、時刻ｔ2
〜ｔ3の間（すなわち、読み出し期間の前半）に読み出
された信号のみが有効となる。同様に、他の読み取り用
のフォトダイオードＰＤ2、ＰＤ3、…、ＰＤnについて
も、読み出し期間の前半に読み出された信号のみが有効
となる。
【００３７】また、シフトレジスタ３は、図２に示すよ
うに、スタートトリガ信号ＳＴの立ち上がり後のクロッ
ク信号ＣＬＫの立ち下がりエッジに同期して、クロック
信号ＣＬＫの１周期に等しいパルス幅をもつ負のパルス
を端子Ｍ1’、Ｍ2’、…、Ｍ n’から順次出力する。
【００３８】これにより、時刻ｔ1〜ｔ3の間にトランジ
スタＢ1’がＯＮし、時刻ｔ3〜ｔ5の間にトランジスタ
Ｂ2’がＯＮし、…というように、トランジスタＢ1’、
Ｂ2’、…、Ｂn’が順次クロック信号ＣＬＫの１周期だ
けＯＮとなって、ダミーのフォトダイオードＰＤ1’、
ＰＤ2’、…、ＰＤn’が順次初期化される。
【００３９】また、シフトレジスタ３の端子Ｅから出力
される信号は、ＩＣチップの端子Ｔ SOから外部に出力さ
れ、次のＩＣチップの端子ＴSIに入力される、すなわ
ち、次のＩＣチップにてスタートトリガ信号ＳＴとして
用いられる。このため、シフトレジスタ３は、本ＩＣチ
ップの最後の読み取り用のフォトダイオードＰＤnの信
号の読み出しと次のＩＣチップの最初の読み取り用のフ
ォトダイオードの信号の読み出しとが干渉しないよう
に、適切なタイミングで端子Ｅから正のパルスを１つ出
力する。
【００４０】以上の構成により、読み取り用のフォトダ
イオードＰＤxの信号と、対応するダミーのフォトダイ
オードＰＤx’の信号との差分が出力されるので、ＩＣ
チップ内及び各ＩＣチップ間のフォトダイオードの信号
レベルに製造ばらつきがあったとしても、このばらつき
は打ち消し合わされ、読み出される信号レベルがより均
一なものとなる。
【００４１】また、各読み取り用のフォトダイオードＰ
Ｄ1、…、ＰＤnの信号を出力回路Ｈに伝送する出力ライ
ンを、全ての読み取り用のフォトダイオードに対して共
通に設けるのではなく、読み取り用のフォトダイオード
ＰＤ1、…、ＰＤkから成るグループに対しては第１の出
力ラインＬ１を、読み取り用のフォトダイオードＰＤ
k+1、…、ＰＤnから成るグループに対しては第２の出力
ラインＬ２をそれぞれ設けており、また、各ダミーのフ
ォトダイオードＰＤ1’、…、ＰＤn’の信号を出力回路
に伝送する出力ラインを、全てのダミーのフォトダイオ
ードに対して共通に設けるのではなく、ダミーのフォト
ダイオードＰＤ1’、…、ＰＤk’から成るグループに対
しては第３の出力ラインＬ３を、ダミーのフォトダイオ
ードＰＤk+ 1’、…、ＰＤn’から成るグループに対して
は第４の出力ラインＬ４をそれぞれ設けているので、出
力ラインを略半分に短くすることができるようになる。
したがって、配線長が短くなって配線抵抗及び配線容量
が小さくなるとともに、接続されるトランジスタによる
寄生容量が半減することによって、時定数が小さくなる
ことから、動作周波数を向上させることができるように
なる。具体的には、動作周波数が、従来は１．５〜２．
０[MHz]に制限されていたが、本実施形態では３．０〜
４．０[MHz]にすることができるようになる。
【００４２】尚、上記実施形態のように、各読み取り用
のフォトダイオードを２つのグループに分類する場合に
は、例えば、前半に信号が読み出されるグループと後半
に信号が読み出されるグループとに分類するようにすれ
ばよい。また、読み取り用のフォトダイオードを複数の
グループに分類し、各グループ毎に出力ラインを設ける
ようになっていればよく、読み取り用のフォトダイオー
ドを３つ以上のグループに分割するようになっていても
よい。
【００４３】また、ダミーのフォトダイオードについて
は、設けなくてもよいし、また、設けるとしても、各読
み取り用のフォトダイオードに対して共通に１つだけ設
け、各読み取り用のフォトダイオードの信号と、ダミー
のフォトダイオードの信号との差分をとって出力するよ
うにしてもよい。このようにすれば、構成が簡略化され
るので、小型化及び低廉化が促進される。
【００４４】但し、読み取り用のフォトダイオードと同
じ個数だけダミーのフォトダイオードを設けることによ
り、各読み取り用のフォトダイオード毎にダミーのフォ
トダイオードを近接させて配置することができるように
なり、各読み取り用のフォトダイオードの信号と、近接
するダミーのフォトダイオードの信号との差分をとって
出力することにより、同じＩＣチップ内における信号レ
ベルのばらつきを低減することができる。
【００４５】
【発明の効果】以上説明したように、本発明の画像読み
取り装置では、光電変換素子で得られた信号を出力回路
に伝送する出力ラインを短くすることができるととも
に、出力ラインにつながるトランジスタの数が減るよう
になるので、出力ラインの配線抵抗及び配線容量が小さ
くなるとともに、出力ラインにつながるトランジスタに
よる寄生容量が小さくなることによって、時定数が小さ
くなることから、動作周波数を向上させることができる
ようになる。
【図面の簡単な説明】
【図１】 本発明の一実施形態である画像読み取り装置
を構成する各ＩＣチップの回路構成を示す図である。
【図２】 本発明の一実施形態である画像読み取り装置
を構成する各ＩＣチップにおける各部の信号のタイミン
グチャートである。
【図３】 画像読み取り装置の概略構成を示す図であ
る。
【図４】 従来の画像読み取り装置を構成する各ＩＣチ
ップの回路構成を示す図である。
【符号の説明】
１ ロジック回路 ２ バイアス電圧供給回路 ３ シフトレジスタ ４−１、４−２ ｎチャネルのＭＯＳ型ＦＥＴ ５−１、５−２ 定電流源 ６−１、６−２ バッファアンプ ７、８ 演算増幅器 ９ バッファアンプ １０ コンデンサ １１、１２ スイッチ Ａ1、…、Ａn、Ａ1’、…、Ａn’ ｐチャネルのＭＯ
Ｓ型ＦＥＴ Ｂ1、…、Ｂn、Ｂ1’、…、Ｂn’ ｐチャネルのＭＯ
Ｓ型ＦＥＴ Ｃ1、…、Ｃn、Ｃ1’、…、Ｃn’ ｐチャネルのＭＯ
Ｓ型ＦＥＴ Ｄ1、…、Ｄn、Ｄ1’、…、Ｄn’ ｐチャネルのＭＯ
Ｓ型ＦＥＴ Ｅ1、…、Ｅn、Ｅ1’、…、Ｅn’ ｎチャネルのＭＯ
Ｓ型ＦＥＴ ＰＤ1、…、ＰＤn 読み取り用のフォトダイオード ＰＤ1’、…、ＰＤn’ ダミーのフォトダイオード Ｒ1、Ｒ2、Ｒ3、Ｒ4、Ｒ5、Ｒ6、Ｒ7、Ｒ8 抵抗

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 各々が遮光されていない光電変換素子で
    ある複数の読み取り用の光電変換素子と、該複数の読み
    取り用の光電変換素子で得られた光電変換信号を順番に
    選択する信号用選択回路と、該信号用選択回路で選択さ
    れた信号を処理して出力する出力回路と、を備えた画像
    読み取り装置において、 前記読み取り用の各光電変換素子を複数のグループに分
    類し、前記信号用選択回路で選択された信号を前記出力
    回路に伝送する信号用出力ラインを各グループ毎に設け
    るとともに、該複数の信号用出力ラインのいずれか１つ
    を選択して前記出力回路に接続する信号用出力ライン切
    り替え回路を設けたことを特徴とする画像読み取り装
    置。
  2. 【請求項２】 遮光されている光電変換素子であるダミ
    ーの光電変換素子を有しているとともに、前記出力回路
    は、前記信号用選択回路で選択された信号と、前記ダミ
    ーの光電変換素子で得られた光電変換信号との差分をと
    って出力することを特徴とする請求項１に記載の画像読
    み取り装置。
  3. 【請求項３】 各々が遮光されている光電変換素子であ
    る複数のダミーのフォトダイオードと、該複数のダミー
    の光電変換素子で得られた信号を順番に選択するダミー
    用選択回路と、を有しているとともに、前記出力回路
    は、前記信号用選択回路で選択された信号と、前記ダミ
    ー用選択回路で選択された信号との差分をとって出力す
    ることを特徴とする請求項１に記載の画像読み取り装
    置。
  4. 【請求項４】 前記読み取り用の光電変換素子と前記ダ
    ミーの光電変換素子とが同じ数だけ設けられていること
    を特徴とする請求項３に記載の画像読み取り装置。
  5. 【請求項５】 前記ダミーの各光電変換素子を複数のグ
    ループに分類し、前記ダミー用選択回路で選択された信
    号を前記出力回路に伝送するダミー用出力ラインを各グ
    ループ毎に設けるとともに、該複数のダミー用出力ライ
    ンのいずれか１つを選択して前記出力回路に接続するダ
    ミー用出力ライン切り替え回路を設けたことを特徴とす
    る請求項３または４に記載の画像読み取り装置。
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