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KR100887475B1 - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

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KR100887475B1
KR100887475B1 KR1020070019127A KR20070019127A KR100887475B1 KR 100887475 B1 KR100887475 B1 KR 100887475B1 KR 1020070019127 A KR1020070019127 A KR 1020070019127A KR 20070019127 A KR20070019127 A KR 20070019127A KR 100887475 B1 KR100887475 B1 KR 100887475B1
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thin film
film structure
multilayer thin
semiconductor chip
package
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강인수
김종헌
백승대
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    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
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    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
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    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support
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Abstract

복수의 유전체층과 적어도 하나 이상의 재배선층을 포함하는 다층 박막 구조물과, 상기 다층 박막 구조물의 일면에 배치되어 상기 재배선층과 전기적으로 접속되는 반도체 칩과, 상기 다층 박막 구조물의 다른 일면에 형성된 솔더 범프를 포함하는 반도체 패키지를 제공한다. 상기 다층 박막 구조물은 반도체 패키지의 기판으로서 기능하며 별도의 기판 없이 경박단소한 BGA 패키지를 구현할 수 있다. 웨이퍼레벨 또는 캐리어레벨에서 복수의 패키지를 동시에 형성할 수 있으므로 공정이 단순하면서도 대량 생산에 유리하다. 반도체 칩을 웨이퍼레벨에서 형성한 후 테스트를 거쳐 동작 특성이 우수한 반도체 칩만을 선별적으로 다층 박막 구조물에 접합시킴으로써 불량률이 최대한 감소한 우수한 패키지 제품을 제공할 수 있다. 본 발명에 따른 경박단소한 BGA 패키지는 통신기기, 디스플레이, 기타 각종 전자기기의 소형화 및 슬림화를 가능하게 하며 적용되는 제품의 경쟁력 제고에 기여할 수 있다.
BGA 패키지, 웨이퍼레벨, 캐리어레벨, 경박단소, 적층

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND FABRICATION METHOD THEREOF}
도 1은 기존의 BGA 패키지 구조를 보인 단면도.
도 2는 본 발명의 일실시예에 따른 반도체 패키지 구조를 보인 단면도.
도 3은 본 발명에 따른 적층형 반도체 패키지 구조를 보인 단면도.
도 4는 본 발명에 따른 또 다른 적층형 반도체 패키지 구조를 보인 단면도.
도 5 내지 9는 본 발명의 일실시예에 따른 웨이퍼레벨 또는 캐리어레벨 다층 박막 구조물의 제조 공정을 보인 단면도.
도 10 내지 13은 본 발명의 일실시예에 따른 웨이퍼레벨 반도체 칩 제조 공정을 보인 단면도.
도 14 내지 20은 본 발명의 일실시예에 따른 반도체 패키지 제조 공정을 보인 단면도.
도 21은 본 발명의 다른 실시예에 따른 반도체 패키지 구조를 보인 단면도.
도 22는 본 발명의 또 다른 실시예에 따른 반도체 패키지 구조를 보인 단면도.
도 23은 본 발명의 또 다른 실시예에 따른 반도체 패키지 구조를 보인 단면도.
도 24 내지 31은 본 발명의 다른 실시예에 따른 반도체 패키지 제조 공정을 보인 단면도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
100:BGA 패키지 110:다층 박막 구조물
112:접합층 113:하부 금속층
114:전극 패드 115:제1유전층
116:재배선층 117:제2유전층
120:도전성 범프 125:솔더 범프
130:반도체 칩 131:전극 패드
132:제1유전층 133:하부 금속층
134:재배선층 135:제2유전층
140:몰딩부
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 구체적으로는 패키지용 기판을 사용하지 않고 다층 박막 구조물에 반도체 칩을 직접 접합한 경박단소한 반도체 패키지 및 웨이퍼레벨 또는 캐리어레벨 제조방법을 제안한다.
반도체 장치는 하나의 기판에 다수의 전기적 디바이스가 집적되어 다양한 동 작을 구현할 수 있다. 이를 위하여 여러가지 첨단 제조 기법이 이용되고 있으며, 제조되는 장치 내의 각 소자들은 더욱 미세 치수의 부품으로 소형화되고 있는 추세에 있다.
최근에는 반도체 장치의 패키지 기술을 발전시켜 고집적화 및 고용량화된 반도체 시스템을 제안하고 있다. 반도체 패키지 기술은 그 동안 와이어 본딩에서 칩스케일을 구현할 수 있는 플립칩 범핑 기술로의 변화되며, 시장의 요구에 부응하고 있다.
도 1은 기존의 BGA(ball grid array) 패키지(10) 구조의 일례를 도시한 단면도이다. 개별 반도체 칩(14)이 패키지용 기판(12)의 일면에 접착층(20) 매개로 접합되어 있고, 반도체 칩의 일부분과 기판의 일부분이 와이어(16)에 의하여 전기적으로 접속되어 있다. 기판의 하면에는 다수의 솔더 범프(18)가 형성되며 기판 상면에는 반도체 칩 및 와이어를 덮도록 보호 몰딩(30)이 형성된다.
이와 같이 종래에는 반도체 칩의 패키지를 위하여 소정 두께의 기판이 필요하였다. 반도체 칩의 동작시 기판 상면의 와이어로부터 기판 하면의 솔더 범프에 이르는 전기적인 배선을 통하여 신호가 전달된다. 그런데 최근 반도체 장치의 발전에 따라 반도체 장치의 동작 속도가 크게 증가하면서, 패키지 내의 배선 길이가 길게 되면 고속 동작시 또는 대용량 신호 처리시 신호의 지연이나 왜곡이 심하게 되어 각종 응용기기에 부합되는 요구 사항을 만족시키지 못하는 문제가 있다.
또한, 소정 두께의 기판이 패키지에 요구됨으로써 전체적인 패키지의 크기 및 두께를 줄이는데 한계가 있고, 이러한 결과로 통신기기나 전자 장치의 소형화 내지 슬림화에 걸림돌이 되고 있다.
뿐만 아니라, 각종 적층형 패키지 또는 시스템 패키지 구현에 있어서도 기존의 BGA 패키지 기술은 한계를 안고 있으며, 대량 생산에 효과적이지 못하다.
따라서, 본 발명의 목적은 두께가 극히 얇으며 구조가 심플한 새로운 BGA 패키지를 제공하는 것이다.
또한, 본 발명의 다른 목적은 전기적 배선 길이가 짧아 고속 동작에 유리한 BGA 패키지를 제공하는 것이다.
본 발명의 또 다른 목적은 적층이 용이하고 표면 실장이 가능한 BGA 패키지를 제공하는 것이다.
뿐만 아니라, 본 발명의 또 다른 목적은 대량 생산이 유리하고 공정이 단순하면서도 불량률을 현저히 감소시킨 BGA 패키지 제조 방법을 제공하는 것이다.
기타, 본 발명의 다른 목적 및 특징은 후술하는 상세한 설명에서 더욱 구체적으로 제시될 것이다.
상기 목적을 달성하기 위하여, 본 발명은 복수의 유전체층과 적어도 하나 이상의 재배선층을 포함하는 다층 박막 구조물과, 상기 다층 박막 구조물의 일면에 배치되어 상기 재배선층과 전기적으로 접속되는 반도체 칩과, 상기 다층 박막 구조물의 다른 일면에 형성된 솔더 범프를 포함하는 반도체 패키지를 제공한다.
상기 반도체 칩은 하나 이상의 재배선층을 포함할 수도 있고, 재배선층 없이 상기 다층 박막 구조물에 접합될 수도 있다. 상기 반도체 칩은 다층 박막 구조물과 범프 또는 와이어에 의하여 전기적으로 접속될 수 있으며, 둘 이상의 반도체 칩이 적층된 채로 다층 박막 구조물의 일면에 배치될 수도 있다. 복수의 반도체 칩이 다층 박막 구조물에 배치되는 경우 하나의 반도체 칩은 다층 박막 구조물과 범프에 의하여 전기적으로 접속되고 다른 반도체 칩은 다층 박막 구조물과 와이어에 의하여 전기적으로 접속되는 구조로 형성할 수 있다.
상기 다층 박막 구조물의 일면에 상기 반도체 칩의 측방향으로 형성된 몰딩부를 더 포함한다. 상기 몰딩부는 반도체 칩의 상면 이하로 형성되어 반도체 패키지의 전체 두께를 최소화할 수 있다.
본 발명에 따른 다층 박막 구조물은 반도체 패키지의 기판으로 사용되어 플립칩 패키지를 구현할 수 있다. 웨이퍼레벨 또는 캐리어(carrier)레벨에서 복수의 패키지를 동시에 형성할 수 있으므로 공정이 단순하면서도 대량 생산에 유리하다.
또한, 상기 다층 박막 구조물은 내부에 박막 수동 소자가 매립되어 있는 부가적인 기능을 수행할 수도 있다. 상기 박막 수동 소자는 예를 들어 커패시터, 인덕터, 저항 중의 적어도 하나를 포함할 수 있다.
상기 다층 박막 구조물의 재배선층과 솔더 범프 사이에는 적어도 하나의 금속층이 형성될 수 있으며, 상기 금속층으로는 전극 패드와 하부 금속층(under bump metal)을 포함할 수 있다.
본 발명에 따른 반도체 패키지는 극도로 경박단소한 패키지 구현이 가능할 뿐만 아니라, 복수의 패키지를 수직적으로 적층시키기에 매우 용이하다. 구체적으 로는, 복수의 유전체층과 적어도 하나 이상의 재배선층을 포함하는 다층 박막 구조물과, 상기 다층 박막 구조물의 일면에 배치되어 상기 재배선층과 전기적으로 접속되는 반도체 칩과, 상기 다층 박막 구조물의 다른 일면에 형성된 솔더 범프를 포함하는 둘 이상의 반도체 패키지가 상기 솔더 범프에 의하여 전기적으로 접속되며 수직적으로 배치되어 있는 적층형 반도체 패키지를 제공한다. 이 경우, 하나의 BGA 패키지는 솔더 범프를 통해 다른 하나의 BGA 패키지의 다층 박막 구조물의 일면과 전기적으로 접속될 수 있다. 또한, BGA 패키지를 수직적으로 적층하거나 별도의 인쇄회로 기판에 수평적으로 실장하여 시스템화된 패키지를 구현할 수 있다. 본 발명에 따른 경박단소한 적층형 패키지는 통신기기, 디스플레이, 기타 각종 전자기기의 소형화 및 슬림화를 가능하게 하며 적용되는 제품의 경쟁력 제고에 기여할 수 있다.
또한, 본 발명은 복수의 유전체층과 적어도 하나 이상의 재배선층을 포함하는 다층 박막 구조물을 형성하는 단계와, 상기 다층 박막 구조물의 일면에 반도체 칩을 정렬시켜 상기 재배선층과 전기적으로 접속시키는 단계와, 상기 다층 박막 구조물의 다른 일면에 솔더 범프를 형성하는 단계를 포함하는 반도체 패키지 제조 방법을 제공한다.
상기 다층 박막 구조물은 웨이퍼레벨 또는 캐리어레벨에서 형성되는 것이 바람직하며, 반도체 칩과의 전기적인 접속 및 솔더 범프 형성이 완료된 후 개별 패키지로 분리함으로써 전체적인 공정을 단순화시킬 수 있다.
상기 반도체 칩은 웨이퍼레벨에서 형성한 후, 역시 웨이퍼레벨에서 반도체 칩의 테스트를 거쳐 동작 특성이 우수한 반도체 칩만을 선별적으로 다층 박막 구조물에 접합시킴으로써 반도체 칩의 불량률이 최대한 감소한 우수한 패키지 제품을 제공할 수 있다.
또한, 패키지용 기판을 사용하지 않고 마이크로미터 수준의 극박막 구조물을 반도체 칩의 패키지 제조에 이용하여 패키지 두께를 극소화시키며, 몰딩부를 국부적으로 형성하여 다층 박막 구조물의 기계적인 지지력을 보완시킨다. 뿐만 아니라, 웨이퍼레벨에서 반도체 칩을 형성한 후 웨이퍼의 후면을 박형화(thining)시키는 단계를 더 포함함으로써 극도로 박형화된 BGA 패키지를 구현할 수 있다.
상기 다층 박막 구조물은 웨이퍼 또는 캐리어 상에 접착층을 형성하고, 상기 접착층 상에 하부 금속층(under bump metal), 전극 패드, 유전층, 재배선층 등을 형성한 다음, 다층 박막 구조물에 반도체 칩을 전기적으로 연결시킨 후 웨이퍼 또는 캐리어를 다층 박막 구조물로부터 제거한다.
본 발명에 따르면 웨이퍼레벨 또는 캐리어레벨에서 다층 박막 구조물과 반도체 칩이 접속된 복수의 패키지를 동시에 제조한 후, 개별 패키지로 분리시킴으로써 대량 생산에 유리하고 제조 비용을 낮출 수 있다.
도 2는 본 발명의 일실시예에 따른 BGA 패키지(100)를 도시한 것으로, 하부의 다층 박막 구조물(110) 상면에 반도체 칩(130)이 접합된 박형의 패키지를 보이고 있다.
하부의 다층 박막 구조물(110)은 유전층과 재배선층으로 이루어진 극박막 형태의 구조물로서 이해를 돕기 위하여 도면상에서는 실제 보다 과장되어 도시되어 있지만, 실제 두께는 밀리미터 미만, 바람직하게는 마이크로미터 수준의 두께를 갖는다.
상기 다층 박막 구조물(110)은 내부에 형성되어 있는 재배선층(116)의 일부가 도전성 범프(120)를 매개로 상면의 반도체 칩(130)과 전기적으로 연결된다. 상기 반도체 칩(130)은 재배선층(134)을 포함할 수 있으며, 이 경우 재배선층(134)의 일부가 상기 도전성 범프(120)와 접촉함으로써 다층 박막 구조물에 전기적으로 접속된다.
상기 다층 박막 구조물(110)은 하면에 적어도 하나의 솔더 범프(125)가 형성되어 외부 회로에 실장되거나 다른 패키지와 전기적으로 접속될 수 있다. 또한, 도시된 바에 따르면 다층 박막 구조물(110)의 상면에 상기 반도체 칩(130)의 측방향으로 몰딩부(140)가 국부적으로 형성되어 있어, 다층 박막 구조물(110)의 기계적인 지지력을 보완하고 있다. 상기 몰딩부(140)는 반도체 칩(130)의 측방향으로만 국부적으로 형성되어 있고 그 높이는 반도체 칩(130) 상면을 초과하지 않기 때문에 실질적으로 반도체 칩의 두께와 유사하게 극히 박형화된 BGA 패키지를 구현할 수 있다. 뿐만 아니라, 반도체 칩(130) 상면은 몰딩부가 형성되지 않고 외부에 노출되어 반도체 칩(130)의 고속 동작시 열이 외부로 발산되기에 유리하다.
또한, 상기 몰딩부(140)가 형성되지 않은 반도체 칩(130) 상면에는 방열체(heat spreader)(미도시)가 추가로 부착되어 반도체 칩의 열 방출을 향상시킬 수도 있다.
본 발명에 따른 BGA 패키지는 경박단소할 뿐만 아니라, 여러 개의 패키지를 수평적으로 외부 회로 기판에 실장하거나 또는 수직적으로 적층하기에 용이하다. 도 3은 예시적인 적층형 패키지(200)를 도시한 것으로 상부의 패키지(I)와 하부의 패키지(II)가 별도의 적층용 기판 없이 직접 솔더 범프로 접합되어 있는 것을 볼 수 있다. 상부 패키지(I)의 솔더 범프가 하부 패키지(II)의 다층 박막 구조물의 일측에 전기적으로 접속되어 적층 패키지의 두께를 크게 감소시킬 수 있다.
이와 같은 PoP(Package on Package) 타입의 적층 패키지는 예를 들어 고용량의 메모리가 요구되는 전자기기나 통신기기 등에 적용되어 최종 제품(consumer product)의 신뢰성과 가치를 더욱 배가시킬 수 있다.
뿐만 아니라, 본 발명에 따른 BGA 패키지는 하나 이상의 반도체 칩을 다층 박막 구조물에 적층시킨 구조도 가능하다. 도 4를 참조하면, 다층 박막 구조물(310) 위에 두 개의 반도체 칩(320, 330)이 수직적으로 적층된 채로 접합되어 있는 것을 볼 수 있다. 하부 반도체 칩(320)은 다층 박막 구조물과 솔더 범프(312)를 통해 전기적으로 연결되어 있고, 상부 반도체 칩(330)은 와이어(335)를 통해 다층 박막 구조물과 전기적으로 연결되어 있다. 이와 달리, 적층된 반도체 칩의 크기를 달리하여 상부 반도체 칩과 하부 반도체 칩이 모두 다층 박막 구조물에 솔더 범프로 플립칩 본딩시킬 수도 있을 것이다. 또한 셋 이상의 반도체 칩을 하나의 다층 박막 구조물 위에 적층시키는 것도 가능하다. 적층되는 각각의 반도체 칩은 접착층(325)을 매개로 상호간에 접합될 수도 있다.
본 발명에 따른 BGA 패키지는 웨이퍼레벨 또는 캐리어레벨에서 제조함으로써 박형화가 가능하고 대량 생산에 유리하다.
도 5 내지 20은 본 발명의 일실시예에 따른 BGA 패키지 제조 공정을 도시한다. 도 5 내지 9에 따르면, 패키지 기판으로서 기능하는 다층 박막 구조물 제조 공정이 도시되어 있다.
먼저, 다층의 박막 구조물을 형성하기 위하여 웨이퍼 또는 캐리어(111)를 준비한다. 캐리어(111) 상면에 박막 구조물의 형성 및 (공정 완료후) 캐리어 제거를 위한 접합층(112)을 형성하고 그 위에 하부 금속층(UBM)을 형성한다(도 5). 상기 하부 금속층은 금속 내지 합금으로 구성되는 하나 이상의 레이어를 포함할 수 있다.
하부 금속층으로는 예를 들어 구리(Cu), 구리 합금(Cu-alloy), 니켈(Ni), 니켈 합금(Ni-alloy), 텅스텐(W), 텅스텐 합금(W-alloy), 티타늄(Ti), 티타늄 합금(Ti-alloy), 알루미늄(Al), 알루미늄 합금(Al-alloy), 크롬(Cr), 크롬 합금(Cr-alloy), 금(Au), 금 합금(Au-alloy), 팔라듐(Pd), 팔라듐 합금(Pd-alloy), 안티몬(Sb), 안티몬 합금(Sb-alloy), 인듐(IN), 인듐합금(In-alloy), 비스무스(Bi), 비스무스 합금(Bi-alloy), 백금(Pt), 백금합금(Pt-alloy) 중에서 선택되는 하나 이상의 물질을 선택하여 1층 또는 2이상의 다층 구조로 형성할 수 있다.
상기 하부 금속층(113) 상면의 일부분에 솔더 범프 접속용 전극 패드(114)를 형성하고(도 6), 전극 패드가 노출되도록 제1유전층(115)을 형성한다(도 7). 제1유전층(115)을 형성한 후 국부적인 식각을 통하여 전극 패드(114)를 노출시킬 수 있으며, 이를 위하여 수행되는 포토리지스트 도포, 노광 공정, 부분적 식각 공정 등은 이미 당업자에게 잘 알려져 있으므로 자세한 설명을 생략한다.
제1유전층(115) 상면에 국부적으로 재배선층(116)을 형성하고(도 8), 재배선층을 국부적으로 노출시키도록 제2유전층(117)을 형성한다.
설명의 편의를 위하여 하나의 개별 다층 박막 구조물만을 도시하였으나, 실제로는 웨이퍼레벨 또는 캐리어레벨에서 복수의 패키지용 다층 박막 구조물이 동시에 형성되고 최종 공정이 완료된 후 개별 패키지로 분할된다.
웨이퍼레벨 또는 캐리어레벨에서 다층 박막 구조물이 형성되므로 전체적인 두께와 사이즈 조정이 용이하며, 결과적으로 두께가 얇고 크기가 작은 BGA 패키지를 제조할 수 있다. 또한, 전극 패드에서 외부와의 전기적인 연결을 위한 솔더 범프까지의 배선 길이가 매우 짧아 고속 동작시 신호 지연이나 왜곡의 발생을 억제할 수 있다.
다음으로, 도 10 내지 13에 웨이퍼레벨 반도체 칩 제조 공정이 도시되어 있다.
웨이퍼레벨로 제조된 반도체 칩(130)을 준비한다. 반도체 칩(130)은 웨이퍼 상에 복수로 형성되어 있지만 편의를 위하여 단일 칩에 대해 도식화하여 설명한다. 반도체 칩(130) 내부에는 예를 들어 트랜지스터, 다이오드, 전기적 배선 등의 다수의 박막 소자(미도시)들이 포함될 수 있으며, 반도체 칩은 메모리 또는 논리 회로 등이 될 수 있다.
반도체 칩(130) 상면의 일부분에 전극 패드(131)를 형성하고, 전극 패드가 노출되도록 제1유전층(132)을 형성한다(도 10). 다음으로, 상기 전극 패드(131)와 전기적으로 접촉하는 하부 금속층(133)을 형성한 후(도 11) 그 위에 재배선층(134) 을 형성하고 하부 금속층과 재배선층을 국부적으로 식각하여 패턴화시킨다(도 12).
마지막으로 상기 재배선층(134) 위에 재배선층의 일부가 국부적으로 노출되도록 제2유전층(135)을 형성한다.
본 발명에 있어서, 반도체 칩은 재배선층을 포함할 수도 있으나, 후술하는 다른 실시예에서와 같이 재배선층이 형성되지 않을 수도 있다.
웨이퍼레벨에서 형성된 반도체 칩은 개별 칩으로 분리하기 전에 웨이퍼레벨로 테스트를 거친다. 웨이퍼레벨에서 테스트 후 동작 특성이 우수하고 불량이 없는 칩을 선별하여 패키지에 사용한다.
반도체 칩의 테스트 전 또는 테스트 후에, 솔더 범프의 형성 이전에 웨이퍼레벨에서 웨이퍼 박형화(thinning) 공정을 수행하여 반도체 칩의 두께를 더욱 감소시킬 수 있다.
다음으로, 도 14 및 20에 반도체 칩과 다층 박막 구조물의 접합 공정을 도시하였다.
테스트를 거쳐 선별된 동작 특성이 우수한 반도체 칩(130')을 웨이퍼레벨 또는 캐리어레벨에서 다층 박막 구조물(110')에 정렬시킨다(도 14). 다층 박막 구조물의 재배선층의 노출된 부위에 도전성 범프를 형성하거나 반도체 칩의 재배선층의 노출된 부위에 도전성 범프를 형성하여 반도체 칩(130')과 다층 박막 구조물을 전기적으로 접속시킨다(도 15).
접속이 완료된 후, 다층 박막 구조물 하면에 접합되어 있는 캐리어(또는 웨이퍼)(111)를 제거한다(도 16). 그 다음, 다층 박막 구조물 하면의 하부 금속층을 부분적으로 제거한다(도 17). 하부 금속층은 예를 들어 둘 이상의 금속층(113a, 113b)으로 구성될 수 있는데, 재배선층과 전기적으로 연결된 부위에 하부 금속층을 모두 남겨놓을 수도 있고, 일부 층은 제거할 수도 있다. 도 18은 도 17의 솔더 범프 형성 영역(X)을 확대한 도면으로서, 솔더 범프 형성 부위에 재배선층(116)과, 전극 패드(114), 그리고 하부 금속층의 일부 레이어(113b)로 구성되는 다층 구조를 보이고 있다.
다음으로, 다층 박막 구조물 일면에 반도체 칩 측방향으로 몰딩부(140)를 국부적으로 형성한다(도 19). 상기 몰딩부(140)는 캐리어(또는 웨이퍼)(111)를 다층 박막 구조물로부터 제거하기 이전에 형성할 수도 있을 것이다.
마지막으로, 다층 박막 구조물 하면에 잔류하는 하부 금속층과 접촉하도록 솔더 범프(125)를 형성하여, 본 발명의 BGA 패키지를 완성한다(도 20). 하부 금속층에 형성되는 솔더 범프는 볼 어태치(ball attach), 전기도금, 무전해 도금, 프린팅, 스퍼터(sputter) 등의 방법으로 형성할 수 있다.
본 발명에 따른 BGA 패키지에 있어서 다층 박막 구조물에 배치되는 반도체 칩은 앞선 실시예에서와 달리 재배선층을 포함하지 않을 수도 있다.
도 21은 본 발명의 다른 실시예에 따른 BGA 패키지(400)를 도시한 것으로 반도체 칩(430)에 재배선층이 없이 다층 박막 구조물(410)과 솔더 범프(412)로 접속되어 있는 것을 볼 수 있다.
한편, 본 발명의 또 다른 실시예에 따른 BGA 패키지(500)는 도 22에 도시한 바와 같이 반도체 칩(530)이 와이어(535)에 의하여 다층 박막 구조물(510)과 전기 적으로 접속될 수 있다. 이 경우, 반도체 칩(530)의 하면에 접착층(525)을 형성하여 다층 박막 구조물(510)의 일면에 접합시킬 수도 있을 것이다.
도 23은 본 발명의 또 다른 실시예에 따른 BGA 패키지(600)를 도시한 것으로 다층 박막 구조물 내부에 박막형 소자들이 매립되어 있다. 이 박막형 소자는 예를 들어 인덕터(612)나 커패시터(614) 등의 수동 소자가 포함될 수 있다. 이와 같이 박막형 소자가 포함된 다층 박막 구조물은 앞선 도 2 내지 도 4의 BGA 패키지에도 동일하게 적용될 수 있다.
재배선층이 없는 반도체 칩을 다층 박막 구조물에 적용하여 BGA 패키지를 구현하는 제조 공정을 도 24 내지 도 31에 도시하였다.
도 24의 다층 박막 구조물은 캐리어(또는 웨이퍼)(511) 상에 접합층(512)과 하부 금속층(513)이 형성된 상태에서 전극 패드(514), 제1유전층(515), 제1재배선층(516), 제2유전층(517)이 순차적으로 적층되어 있다. 이 구조는 앞선 실시예에서 제2유전층이 형성되어 있는 다층 박막 구조물(도 9 참조)과 유사한 형태이다.
제1재배선층(516)이 형성되어 있는 다층 박막 구조물에 캐리어레벨 또는 웨이퍼레벨에서 제2재배선층(518)을 제1재배선층(516)과 부분적으로 접속되도록 형성하고(도 25), 제3유전층(519)을 형성하여 제2재배선층(518)을 국부적으로 노출시킨다(도 26).
다음으로, 웨이퍼레벨에서 제조된 후 테스트를 거쳐 선별된 반도체 칩(530)을 다층 박막 구조물의 상면에 접합시킨다(도 27). 반도체 칩의 접합을 위하여 별도의 접착층(525)을 이용할 수도 있다.
그 다음, 와이어(535)로 반도체 칩(530)의 일부분과 다층 박막 구조물의 제2재배선층(518)의 노출된 부위를 전기적으로 연결시킨다(도 28). 그 다음, 다층 박막 구조물(530) 하면에 접합되어 있는 캐리어(또는 웨이퍼)(511)를 제거하고, 이어서 다층 박막 구조물 하면의 하부 금속층을 부분적으로 제거한다(도 29).
다음으로, 다층 박막 구조물(510)과 반도체 칩(530) 상면에 상기 와이어(535)를 덮도록 몰딩부(540)를 형성한다(도 30).
마지막으로, 다층 박막 구조물 하면에 잔류하는 하부 금속층과 접촉하도록 솔더 범프(527)를 형성하여, 본 발명의 BGA 패키지를 완성한다(도 31).
본 발명에서 제1유전층, 제2유전층, 또는 제3유전층은 예를 들어 폴리이미드, BCB, 실리콘 산화물, 실리콘 질화물 등의 유전체 재료로 형성될 수 있으며, 재배선층은 구리나 금, 알루미늄, 텅스텐 등의 물질로 형성될 수 있을 것이다. 그러나, 이 밖에도 다른 물질을 사용하여 각각을 형성할 수 있으며, 특별히 사용되는 물질에 제한을 두지는 않는다.
이상에서는 본 발명의 바람직한 실시예를 예시적으로 설명하였으나, 본 발명의 범위는 이와 같은 특정 실시예에만 한정되는 것은 아니므로, 본 발명은 본 발명의 사상 및 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있을 것이다.
이상에서 살펴본 바와 같이, 본 발명에 따르면 다층 박막 구조물은 반도체 패키지의 기판으로서 기능하며 별도의 기판 없이 경박단소한 BGA 패키지를 구현할 수 있다. 또한, 웨이퍼레벨 또는 캐리어레벨에서 복수의 패키지를 동시에 형성할 수 있으므로 공정이 단순하면서도 대량 생산에 유리하다. 또한, 복수의 반도체 칩을 웨이퍼레벨에서 동시에 형성한 후, 역시 웨이퍼레벨에서 반도체 칩의 테스트를 거쳐 동작 특성이 우수한 반도체 칩만을 선별적으로 다층 박막 구조물에 접합시킴으로써 반도체 칩의 불량률이 최대한 감소한 우수한 패키지 제품을 제공할 수 있다. 다층 박막 구조물은 내부에 박막 수동 소자가 매립되어 있는 부가적인 기능을 수행할 수도 있으며, BGA 패키지를 수직적으로 적층하거나 별도의 인쇄회로 기판에 수평적으로 실장하여 시스템화된 패키지를 구현할 수 있다. 본 발명에 따른 경박단소한 BGA 패키지는 통신기기, 디스플레이, 기타 각종 전자기기의 소형화 및 슬림화를 가능하게 하며 적용되는 제품의 경쟁력 제고에 기여할 수 있다.

Claims (25)

  1. 복수의 유전체층과 적어도 하나 이상의 재배선층을 포함하는 다층 박막 구조물과,
    상기 다층 박막 구조물의 일면에 배치되어 상기 재배선층과 전기적으로 접속되는 반도체 칩과,
    상기 다층 박막 구조물의 다른 일면에 형성된 솔더 범프와,
    상기 다층 박막 구조물의 일면에 상기 반도체 칩의 측방향으로 형성된 몰딩부를 포함하며,
    상기 반도체 칩은 다층 박막 구조물과 범프 또는 와이어에 의하여 전기적으로 접속되는 것을 특징으로 하는
    반도체 패키지.
  2. 제1항에 있어서, 상기 반도체 칩은 재배선층을 포함하는 반도체 패키지.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 몰딩부는 반도체 칩의 상면 이하로 형성되는 반도체 패키지.
  7. 제1항에 있어서, 상기 반도체 칩의 상면에 적어도 하나 이상의 다른 반도체 칩이 적층되어 있는 반도체 패키지.
  8. 제7항에 있어서, 상기 반도체 칩은 다층 박막 구조물과 범프에 의하여 전기적으로 접속되고, 상기 다른 반도체 칩은 다층 박막 구조물과 와이어에 의하여 전기적으로 접속되는 반도체 패키지.
  9. 제1항에 있어서, 상기 다층 박막 구조물은 박막 수동 소자가 내장되어 있는 반도체 패키지.
  10. 제9항에 있어서, 상기 박막 수동 소자는 커패시터, 인덕터, 저항 중의 적어도 하나를 포함하는 반도체 패키지.
  11. 제1항에 있어서, 상기 다층 박막 구조물의 재배선층과 솔더 범프 사이에는 적어도 하나의 금속층이 형성되어 있는 반도체 패키지.
  12. 제11항에 있어서, 상기 금속층은 전극 패드와 하부 금속층(under bump metal)을 포함하는 반도체 패키지.
  13. 삭제
  14. 제1항에 있어서, 상기 다층 박막 구조물은 재배선층과 전기적으로 연결되는 또 다른 재배선층을 포함하는 반도체 패키지.
  15. 제14항에 있어서, 상기 반도체 칩은 와이어로 상기 다른 재배선층과 전기적으로 접속되는 반도체 패키지.
  16. 제1항에 있어서, 상기 반도체 칩 상면에 접촉하는 방열체를 더 포함하는 반도체 패키지.
  17. 복수의 유전체층과 적어도 하나 이상의 재배선층을 포함하는 다층 박막 구조물과, 상기 다층 박막 구조물의 일면에 배치되어 상기 재배선층과 전기적으로 접속되는 반도체 칩과, 상기 다층 박막 구조물의 다른 일면에 형성된 솔더 범프와, 상기 다층 박막 구조물의 일면에 상기 반도체 칩의 측방향으로 형성된 몰딩부를 포함하는 둘 이상의 반도체 패키지가 상기 솔더 범프에 의하여 전기적으로 접속되며 수직적으로 배치되어 있는
    적층형 반도체 패키지.
  18. 복수의 유전체층과 적어도 하나 이상의 재배선층을 포함하는 다층 박막 구조물을 형성하는 단계와,
    상기 다층 박막 구조물의 일면에 반도체 칩을 정렬시켜 상기 재배선층과 전기적으로 접속시키는 단계와,
    상기 다층 박막 구조물의 다른 일면에 솔더 범프를 형성하는 단계를 포함하며,
    상기 다층 박막 구조물은
    웨이퍼 또는 캐리어 상에 접착층을 형성하고,
    상기 접착층 상에 하부 금속층(under bump metal)을 형성하고,
    상기 하부 금속층 상에 국부적으로 전극 패드를 형성하고,
    상기 전극 패드를 노출시키도록 상기 하부 금속층 상에 제1유전층을 형성하고,
    상기 전극 패드와 전기적으로 연결되는 재배선층을 형성하고,
    상기 재배선층을 국부적으로 노출되도록 제2유전층을 형성하고,
    상기 다층 박막 구조물에 반도체 칩을 전기적으로 연결시킨 후, 웨이퍼 또는 캐리어를 다층 박막 구조물로부터 제거하는 단계를 포함하는
    반도체 패키지 제조 방법.
  19. 제18항에 있어서, 상기 다층 박막 구조물은 웨이퍼레벨 또는 캐리어레벨에서 형성되는 반도체 패키지 제조 방법.
  20. 제18항에 있어서, 상기 반도체 칩을 웨이퍼레벨에서 형성하는 단계와,
    웨이퍼레벨에서 반도체 칩을 테스트하는 단계와,
    웨이퍼레벨의 반도체 칩을 개별적으로 분리하는 단계를 포함하는 반도체 패키지 제조 방법.
  21. 제20항에 있어서, 웨이퍼레벨에서 반도체 칩을 형성한 후 웨이퍼의 후면을 박형화(thining)시키는 단계를 더 포함하는 반도체 패키지 제조 방법.
  22. 삭제
  23. 삭제
  24. 제18항에 있어서, 상기 다층 박막 구조물의 일면에 몰딩부를 형성하는 단계를 포함하는 반도체 패키지 제조 방법.
  25. 제18항에 있어서, 상기 다층 박막 구조물과 반도체 칩이 접속된 패키지를 웨이퍼레벨 또는 캐리어레벨에서 개별 패키지로 분리하는 단계를 포함하는 반도체 패키지 제조 방법.
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