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KR100816168B1 - 반도체 소자의 고전압 발생 장치 - Google Patents

반도체 소자의 고전압 발생 장치 Download PDF

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KR100816168B1
KR100816168B1 KR1020060096175A KR20060096175A KR100816168B1 KR 100816168 B1 KR100816168 B1 KR 100816168B1 KR 1020060096175 A KR1020060096175 A KR 1020060096175A KR 20060096175 A KR20060096175 A KR 20060096175A KR 100816168 B1 KR100816168 B1 KR 100816168B1
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high voltage
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signal
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강영수
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 소자의 고전압 발생 장치에 관한 것으로, 소자의 액티브 동작 시간 중 다수의 고전압 펌프 중 하나 이상이 펌핑 동작을 실시하는 동안에만 클럭 신호를 생성하도록 고전압 펌프를 인에이블 시키는 인에이블 신호를 이용하여 오실레이터를 제어함으로써, 펌핑 동작을 실시하지 않는 액티브 동작 시간 중에는 오실레이터를 동작시키기 위한 전류를 감소시킬 수 있는 반도체 소자의 고전압 발생 장치를 개시한다.
오실레이터, 소모 전류, 프로그램, 독출, 소거 동작

Description

반도체 소자의 고전압 발생 장치{High voltage generating device of semiconductor device}
도 1은 종래 기술에 따른 반도체 소자의 고전압 발생 장치를 설명하기 위한 소자의 회로도이다.
도 2는 도 1의 동작 설명을 위한 신호들의 파형도이다.
도 3은 본 발명의 일실시 예에 따른 반도체 소자의 고전압 발생 장치를 설명하기 위한 소자의 회로도이다.
도 4a 및 도 4b는 도 3의 클럭 인코더의 상세 회로도이다.
도 5는 도 3의 동작 설명을 위한 신호들의 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
110 : 제1 고전압 펌프부 120 : 제2 고전압 펌프부
130 : 클럭 생성부
본 발명은 반도체 소자의 고전압 발생 장치에 관한 것으로, 특히 액티브 동 작시 동작 전류를 감소시킬 수 있는 반도체 소자의 고전압 발생 장치에 관한 것이다.
일반적으로 반도체 메모리 소자의 전원은 크게 외부전원과 내부전원으로 나눌 수 있다.
외부전원으로는 Vext(External voltage), Vss(Ground voltage), Vref(Input reference voltage) 및 VextQ(Quiet external voltage) 등이 있고, 내부전원으로는 Vpp(Word line enable voltage), Vbb(Cell array bulk bias voltage) 및 Vint(Internal operating voltage)등이 있다.
한편, 종래 대부분의 디램내에 셀 블럭은 하나의 트랜지스터와 하나의 셀 캐패시터가 결합된 구조로 설계되는데, 이 셀 트랜지스터는 면적 및 전류 구동능력에서의 잇점 때문에 주로 NMOS를 사용한다. 이러한 셀에 하이레벨의 데이터를 읽고 쓰기 위해 데이터의 전위보다 문턱전압(Threshold voltage) 이상의 높은 전위를 셀 트랜지스터의 게이트에 인가하는데, 이 셀 트랜지스터 구동용 전압을 대개 고전압(Vpp)이라 한다.
도 1은 종래 기술에 따른 반도체 소자의 고전압 발생 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 소자의 고전압 발생 장치(10)는 제1 고전압 펌프부(20), 제2 고전압 펌프(30), 오실레이터(40)를 포함한다.
반도체 소자의 고전압 발생 장치(10)의 동작을 제1 고전압(Vpp1)을 발생 시키는 동작을 예를 들어 설명하면, 다음과 같다.
반도체 소자의 롬(ROM)에 저장되어 있는 타이밍에 따라 인에이블 신호(EN)가 활성화되면 오실레이터(40)가 인에이블 되어 다수의 클럭 신호(CLK1, CLK2)가 생성된다.
제1 고전압 펌프부(20)에서 출력되는 고전압(Vpp1)은 다수의 저항(R1, R2)에 의해 분배된다. 비교기(22)는 분배된 전압(Va)과 기준 전압 발생기(23)에서 생성된 기준 전압(Vref)을 서로 비교하여 버퍼 인에이블 신호(en1)를 생성한다.
제1 버퍼(24)는 버퍼 인에이블 신호(en1)에 응답하여 활성화되고, 클럭 신호(CLK)에 동기되는 펌프 인에이블 신호(P-en1)를 출력한다.
제1 고전압 펌프(21)는 펌프 인에이블 신호(P-en1)에 응답하여 고전압(Vpp1)이 일정 전위까지 승압되도록 펌핑 동작을 진행한다.
도 2는 도 1의 동작 설명을 위한 신호들의 파형도이다.
도 2를 참조하면, 반도체 소자의 고전압 발생 장치(10)는 소자의 액티브 동작 시간(OP TIME) 동안 계속하여 다수의 클럭 신호(CLK1, CLK2)가 생성된다. 생성된 클럭 신호(CLK1, CLK2)는 다수의 고전압 펌프부(20, 30)에 전달되어 펌핑 동작에 관여하게 된다. 그러나 실질적으로 고전압 펌프부(20, 30)가 동작하는 시간은 전체 액티브 동작 시간(OP TIME)이 아닌 각 동작 모드의 초기 시간 즉, 프로그램 동작의 초기 펌핑 시간(A), 또는 독출 동작의 초기 펌핑 시간(B)이다. 그러나 액티브 동작 시간(OP TIME) 동안 계속하여 오실레이터(40)가 인에이블 되어 다수의 클럭 신호(CLK1, CLK2)가 생성되므로 불필요한 동작 커런트가 소비된다.
본 발명이 이루고자 하는 기술적 과제는 소자의 액티브 동작 시간 중 다수의 고전압 펌프 중 하나 이상이 펌핑 동작을 실시하는 동안에만 클럭 신호를 생성하도록 고전압 펌프를 인에이블 시키는 인에이블 신호를 이용하여 오실레이터를 제어함으로써, 펌핑 동작을 실시하지 않는 액티브 동작 시간 중에는 오실레이터를 동작시키기 위한 전류를 감소시킬 수 있는 반도체 소자의 고전압 발생 장치를 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자의 고전압 발생 장치는 제1 고전압의 전위와 제1 기준 전압을 비교하여 제1 인에이블 신호를 생성하고, 상기 제1 인에이블 신호와 제1 클럭 신호에 응답하여 펌핑 동작을 진행하여 상기 제1 고전압을 생성하는 제1 고전압 펌프부와, 제2 고전압의 전위와 제2 기준 전압을 비교하여 제2 인에이블 신호를 생성하고, 상기 제2 인에이블 신호와 제2 클럭 신호에 응답하여 펌핑 동작을 진행하여 상기 제2 고전압을 생성하는 제2 고전압 펌프부, 및 상기 제1 인에이블 신호와 상기 제2 인에이블 신호에 응답하여 상기 제1 인에이블 신호와 상기 제2 인에이블 신호 중 적어도 하나가 인에이블되면 상기 제1 클럭 신호 또는 상기 제2 클럭 신호를 생성하는 클럭 신호 생성부를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 소자의 고전압 발생 장치는 다수의 고전압의 전위 중 하나와 기준 전압을 비교하여 다수의 인에이블 신호 중 하나를 생성하고, 상기 다수의 인에이블 신호 중 하나와 클럭 신호에 응답하여 펌핑 동작을 진행하여 상기 다수의 고전압 중 하나를 생성하는 다수의 고전압 펌프부, 및 상기 다수의 인에이블 신호를 인코딩하여 상기 다수의 인에이블 신호 중 적어도 하나가 인에이블될 경우 상기 클럭 신호를 생성하고, 상기 다수의 인에이블 신호 전부 디스에이블될 경우 디스에이블되는 클럭 신호 생성부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 3은 본 발명의 일실시 예에 따른 반도체 소자의 고전압 발생 장치를 설명하기 위한 소자의 회로도이다.
도 3을 참조하면, 고전압 발생 장치(100)는 제1 고전압 펌프부(110)와 제2 고전압 펌프부(120), 및 클럭 생성부(130)를 포함한다. 다수의 고전압 펌프부를 이용하여 각기 다른 다수의 고전압을 생성할 수 있으나 본 실시 예에서는 두개의 고전압 펌프부(110, 120)를 구비하는 것을 예로 들어 설명한다.
제1 고전압 펌프부(110)는 제1 고전압 펌프(111), 비교기(112), 기준 전압 발생기(113), 제1 버퍼(114) 및 다수의 저항(R1 및 R2)을 포함한다.
다수의 저항(R1 및 R2)은 제1 고전압(Vpp1) 단자와 접지 전원(Vss) 사이에 직렬 연결되고, 저항(R1 및 R2)의 저항 값에 따라 제1 고전압(Vpp1)의 전위를 분배하여 분배 전압(Va)를 생성한다.
비교기(112)는 분배 전압(Va)과 기준 전압 발생기(113)에서 출력되는 기준 전압(Vref)을 비교하여 분배 전압(Va)이 기준 전압(Vref) 보다 전위가 낮을 경우 하이 레벨의 버퍼 인에이블 신호(en1)를 출력한다.
제1 버퍼(114)는 버퍼 인에이블 신호(en1)에 응답하여 활성화되어 클럭 생성부(130)에서 출력되는 제1 클럭 신호(CLK1)에 동기되는 펌프 인에이블 신호(P_en1)를 출력한다.
제1 고전압 펌프(111)는 펌프 인에이블 신호(P_en1)에 응답하여 펌핑 동작을 진행하여 제1 고전압(Vpp1)을 생성한다.
제1 고전압 펌프부(110)와 제2 고전압 펌프부(120)는 그 구성 및 동작이 유사하므로 상세한 설명은 생략하도록 한다.
클럭 생성부(130)는 클럭 인코더부(131)와 오실레이터(132)를 포함한다. 클럭 인코더부(131)는 제1 고전압 펌프부(110)와 제2 고전압 펌프부(120)에서 각각 생성되는 버퍼 인에이블 신호들(en1, en2)을 인코딩하여 오실레이터 인에이블 신호(EN)를 생성한다. 오실레이터(132)는 오실레이터 인에이블 신호(EN)에 응답하여 클럭 신호들(CLK1, CLK2)을 생성한다.
도 4a는 도 3의 클럭 인코더부(131)의 상세 회로도이다.
도 4a를 참조하면, 클럭 인코더부(131)는 오어 게이트(OR)로 구현될 수 있 다. 오어 게이트(OR)는 버퍼 인에이블 신호들(en1, en2)을 논리 조합하여 오실레이터 인에이블 신호(EN)를 출력한다.
도 4b는 3개 이상의 고전압 펌프부를 구비한(예를 들어 8개) 고전압 발생 장치에 사용되는 클럭 인코더부(131)의 상세 회로도이다.
도 4b를 참조하면, 클럭 인코더부(131)는 다수의 노어 게이트(NOR1 내지 NOR5)와 낸드 게이트(ND11 및 ND12), 및 인버터(IV11)를 포함한다. 다수의 노어 게이트(NOR1 내지 NOR4)는 다수의 버퍼 인에이블 신호들(en1 내지 en8) 중 2개의 신호들을 각각 논리 조합하여 4개의 조합 신호를 출력한다. 낸드 게이트(ND11 및 ND12)는 다수의 노어 게이트(NOR1 내지 NOR4)에서 각각 출력되는 4개의 조합 신호 중 2개의 신호들을 각각 논리 조합하여 두개의 조합 신호를 출력한다. 노어 게이트(NOR5)는 낸드 게이트(ND11 및 ND12)에서 각각 출력되는 2개의 조합신호를 논리 조합하여 하나의 조합 신호를 출력한다. 인버터(IV11)는 노어 게이트(NOR5)의 출력 신호를 반전시켜 오실레이터 인에이블 신호(EN)를 출력한다.
도 5는 도 3의 오실레이터(132)의 상세 회로도이다.
도 5를 참조하면, 오실레이터(132)는 기준 전압 발생부(132A), 제1 제어 전압 생성부(132B), 제2 제어 전압 생성부(132C), 및 SR 래치부(132D)를 포함한다.
기준 전압 발생부(132A)는 제1 내지 제3 트랜지스터(T1 내지 T3) 및 저항(R)을 포함한다. 제1 트랜지스터(T1)는 전원 전압과 출력 노드(Q1) 사이에 연결되고, 전원전압에 따라 구동하여 전원전압을 출력 노드(Q1)에 전송한다. 저항(R)은 전원전압과 출력 노드(Q1) 사이에 연결된다. 제2 및 제3 트랜지스터(T2 및 T3)는 출력 노드(Q1)와 접지전원 사이에 직렬 접속되어 각기 출력 노드(Q1)의 신호 즉, 기준 전압(Vref)과 오실레이터 인에이블 신호(EN)에 따라 구동한다. 기준 전압 발생부(132A)는 저항(R)과 제2 트랜지스터(T2)의 저항값에 따라 전원 전압을 분배하여 기준 전압(Vref)을 출력한다. 상기 제1 내지 제3 트랜지스터(T1 내지 T3)는 NMOS 트랜지스터를 사용하는 것이 바람직하다.
제1 제어 전압 생성부(132B)는 인에이블 신호(EN)에 따라 구동하여 반전된 입력신호(/Q)과 기준전압(Vref)에 따라 클럭의 주기를 결정하는 제 1 제어전압(Vc1)을 전송한다.
제1 제어 전압 생성부(132B)는 전원전압과 노드(Q2)사이에 접속되어 반전된 입력신호(/Q)에 따라 구동하는 제 1 PMOS 트랜지스터(P1)와, 노드(Q2)에 접속되어 반전된 입력 신호(/Q)에 따라 구동하는 제 1 NMOS 트랜지스터(N1)와, 상기 제 1 NMOS 트랜지스터(N1)와 접지 전원사이에 접속되어 기준 전압(Vref)에 따라 구동하는 제 2 NMOS 트랜지스터(N2)와, 제 2 노드(Q2)와 접지 전원사이에 접속된 제 1 커패시터(C1)와, 음의 단자는 제 2 노드(Q2)의 전압을 입력받고, 양의 단자는 기준전압(Vref)을 입력받아 제 1 제어전압(Vc1)을 생성하는 OP 앰프(OP1)와, 전원전압과 OP 앰프(OP1)의 출력단 사이에 접속되어 인에이블 신호(EN)에 따라 구동하는 제 3 PMOS 트랜지스터(P3)를 포함한다.
제2 제어 전압 생성부(132C)는 인에이블 신호(EN)에 따라 구동하여 입력신호(Q), 기준전압(Vref)에 따라 클럭의 주기를 결정하는 제 2 제어전압(Vc2)을 전송한다.
제2 제어 전압 생성부(132C)는 전원전압과 노드(Q3)사이에 접속되어 입력신호(Q)에 따라 구동하는 제 2 PMOS 트랜지스터(P2)와, 노드(Q3)에 접속되어 입력 신호(Q)에 따라 구동하는 제 3 NMOS 트랜지스터(N3)와, 상기 제 3 NMOS 트랜지스터(N3)와 접지 전원 사이에 접속되어 기준 전압(Vref)에 따라 구동하는 제 4 NMOS 트랜지스터(N4)와, 노드(Q3)와 접지 전원 사이에 접속된 제 2 커패시터(C2)와, 음의 단자는 노드(Q3)의 전압을 입력받고, 양의 단자는 기준 전압(Vref)을 입력받아 제 2 제어전압(Vc2)을 생성하는 OP 앰프(OP2)와, 전원전압과 OP 앰프(OP2)의 출력단 사이에 접속되어 반전된 인에이블 신호(ENb)에 따라 구동하는 제 5 NMOS 트랜지스터(N5)를 포함한다.
SR 래치부(132D)는 제 1 및 제 2 제어전압(Vc1 및 Vc2)에 따라 클럭 신호(CLK)를 생성한다.
SR 래치부(330)는 제 1 제어전압(Vc1)을 반전하는 제 1 인버터(I1)와, 제 2 제어전압(Vc2)을 반전하는 제 2 인버터(I2)와, 래치 접속된 제 1 및 제 2 낸드 게이트(ND1 및 ND2)와, 제 1 낸드 게이트(ND1)의 출력을 반전하는 제 3 인버터(I3)를 포함한다.
도 6은 도 3의 동작 설명을 위한 신호들의 파형도이다.
도 6을 참조하여 본 발명의 일실시 예에 따른 반도체 소자의 고전압 발생 장치의 동작을 상세히 설명하면 다음과 같다.
1) 제1 구간
제1 고전압 펌프부(110)의 저항(R1 및 R2)에 의해 원하는 전위보다 전위가 낮은 제1 고전압(Vpp1)을 분배하여 분배 전압(Va)을 생성한다. 비교기(112)는 분배 전압(Va)과 기준 전압 발생기(113)에서 생성된 기준 전압(Vref)을 비교하여 하이 레벨의 버퍼 인에이블 신호(en1)를 생성한다.
제2 고전압 펌프부(120)의 저항(R3 및 R4)에 의해 제2 고전압(Vpp2)을 분배하여 분배 전압(Vb)을 생성한다. 비교기(122)는 분배 전압(Vb)과 기준 전압 발생기(123)에서 생성된 기준 전압(Vref)을 비교하여 로우 레벨의 버퍼 인에이블 신호(en2)를 생성한다.
클럭 인코더(131)는 버퍼 인에이블 신호(en1)와 버퍼 인에이블 신호(en2)를 인코딩하여 하이 레벨의 오실레이터 인에이블 신호(EN)를 출력한다.
오실레이터(132)의 기준 전압 발생부(132A) 오실레이터 인에이블 신호(EN)에 응답하여 전원 전압을 저항(R)과 트랜지스터(T2)의 저항값에 따라 분배하여 기준 전압(Vref)을 생성한다.
상술한 게이트 전압(Vgate)에 따라 제 1 및 제 2 제어전압 생성부(310 및 320)내의 제 2 및 제 4 NMOS 트랜지스터(N2 및 N4)의 채널이 변화하여 그라운드로 빠지는 전류의 양을 줄이게 된다. 또한 제 1 및 제 2 커패시터(C1 및 C2)에 의한 딜레이까지 고려하면 인버터 연결된 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)와, 제 2 PMOS 트랜지스터(P2)와 제 3 NMOS 트랜지스터(N3)의 하강 시간이 상승시간에 비해 많이 늘어나게 된다. 이때, 제 1 및 제 2 제어전압 생성부(132B 및 132C) 내의 노드(Q2)와 노드(Q3)의 전압이 기준전압(Vref)보다 떨어지게 되면 다시 반전되어 SR 래치부(132D)에 입력된다. SR 래치부(132D)의 출력은 제 1 및 제 2 제어전압(Vcl 및 Vc2) 가운데 어느 하나의 폴링 에지에서 반전되고 이것이 다시 반대 단으로 피드백된다. 따라서, 제 2 및 제 4 NMOS 트랜지스터(N2 및 N4)와 제 1 및 제 2 커패시터(C1 및 C2)의 딜레이 타임에 의해 주기가 결정된 클럭 신호(CLK1, CLK2)가 출력된다.
클럭 신호(CLK1)와 버퍼 인에이블 신호(en1)에 응답하여 제1 버퍼(114)가 인에이블되어 펌프 인에이블 신호(P_en1)를 출력한다. 제1 고전압 펌프(111)는 펌프 인에이블 신호(P_en1)에 응답하여 펌핑 동작을 진행하여 일정 레벨의 제1 고전압(Vpp1)을 생성한다.
2) 제2 구간
일정 레벨 까지 승압된 제1 고전압(Vpp1)에 의해 분배 전압(Va)이 상승하게 되고 이에 따라 비교기(113)에서 출력되는 버퍼 인에이블 신호(en1)는 로우 레벨로 디스에이블된다.
클럭 인코더(131)는 로우 레벨의 버퍼 인에이블 신호(en1)와 로우 레벨의 버퍼 인에이블 신호(en2)에 응답하여 로우 레벨의 오실레이터 인에이블 신호(EN)를 출력한다. 이에 따라 오실레이터(132)의 동작이 비활성되어 클럭 생성 동작이 정지하게 된다. 이에 따라 클럭(CLK1, CLK2)을 생성하기 위한 전류 소모가 정지한다.
3) 제 구간
상술한 제1 고전압 펌프부(110)의 펌핑 동작과 같이 제2 고전압 펌프부(120) 의 펌핑 동작을 위한 진행한다.
제2 고전압 펌프부(120)는 기준 전압(Vref)과 제2 고전압(Vpp2)을 분배한 분배 전압(Vb)를 비교하여 하이 레벨의 버퍼 인에이블 신호(en2)를 생성한다.
클럭 인코더(131)는 로우 레벨의 버퍼 인에이블 신호(en1)와 하이 레벨의 버퍼 인에이블 신호(en2)에 응답하여 하이 레벨의 오실레이터 인에이블 신호(EN)를 생성한다.
오실레이터(132)는 오실레이터 인에이블 신호(EN)에 응답하여 일정 주기를 갖는 클럭 신호(CLK2)를 출력한다.
제2 고전압 펌프부(120)의 제2 버퍼(124)는 하이 레벨의 버퍼 인에이블 신호(en2)와 클럭 신호(CLK2)에 응답하여 펌프 인에이블 신호(P_en2)를 생성한다. 제2 고전압 펌프(121)는 펌프 인에이블 신호(P_en2)에 응답하여 펌핑 동작을 실시하여 일정 레벨의 제2 고전압(Vpp2)을 생성한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 소자의 액티브 동작 시간 중 다수의 고전압 펌프 중 하나 이상이 펌핑 동작을 실시하는 동안에만 클럭 신호를 생성하도록 고전압 펌프를 인에이블 시키는 인에이블 신호를 이용하여 오실레이터를 제어함으로써, 펌핑 동작을 실시하지 않는 액티브 동작 시간 중에는 오실레이터를 동작시키기 위한 전류를 감소시킬 수 있다.

Claims (9)

  1. 제1 고전압의 전위와 제1 기준 전압을 비교하여 생성된 제1 인에이블 신호와 제1 클럭 신호에 응답하여 제1 펌프 인에이블 신호를 생성하고, 상기 제1 펌프 인에이블 신호에 응답하여 상기 제1 고전압을 생성하는 제1 고전압 펌프부;
    제2 고전압의 전위와 제2 기준 전압을 비교하여 생성된 제2 인에이블 신호와 제2 클럭 신호에 응답하여 제2 펌프 인에이블 신호를 생성하고, 상기 제2 펌프 인에이블 신호에 응답하여 상기 제2 고전압을 생성하는 제2 고전압 펌프부; 및
    상기 제1 인에이블 신호와 상기 제2 인에이블 신호에 응답하여 상기 제1 인에이블 신호와 상기 제2 인에이블 신호 중 적어도 하나가 인에이블되면 상기 제1 클럭 신호 또는 상기 제2 클럭 신호를 생성하는 클럭 신호 생성부를 포함하는 반도체 소자의 고전압 발생 장치.
  2. 제 1 항에 있어서, 상기 제1 고전압 펌프부는
    펌핑 동작을 실시하여 상기 제1 고전압을 생성하는 고전압 펌프;
    상기 제1 고전압을 전압 분배하여 분배 전압을 생성하는 저항부;
    상기 분배 전압과 상기 기준 전압을 비교하여 상기 제1 인에이블 신호를 생성하는 비교기; 및
    상기 제1 인에이블 신호와 상기 제1 클럭 신호에 응답하여 상기 제1 펌프 인에이블 신호를 생성하는 버퍼를 포함하는 반도체 소자의 고전압 발생 장치.
  3. 제 2 항에 있어서, 상기 제2 고전압 펌프부는
    펌핑 동작을 실시하여 상기 제2 고전압을 생성하는 고전압 펌프;
    상기 제2 고전압을 전압 분배하여 분배 전압을 생성하는 저항부;
    상기 분배 전압과 상기 기준 전압을 비교하여 상기 제2 인에이블 신호를 생성하는 비교기; 및
    상기 제2 인에이블 신호와 상기 제2 클럭 신호에 응답하여 상기 제2 펌프 인에이블 신호를 생성하는 버퍼를 포함하는 반도체 소자의 고전압 발생 장치.
  4. 제 1 항에 있어서, 상기 클럭 신호 생성부는
    상기 제1 인에이블 신호와 상기 제2 인에이블 신호에 응답하여 오실레이터 인에이블 신호를 생성하는 클럭 인코더; 및
    상기 오실레이터 인에이블 신호에 응답하여 상기 제1 클럭 신호 또는 상기 제2 클럭 신호를 생성하는 오실레이터를 포함하는 반도체 소자의 고전압 발생 장치.
  5. 제 4 항에 있어서,
    상기 클럭 인코더는 상기 제1 인에이블 신호와 상기 제2 인에이블 신호 중 적어도 하나의 신호가 인에이블되면 하이 레벨의 상기 오실레이터 인에이블 신호를 출력하는 반도체 소자의 고전압 발생 장치.
  6. 제 4 항에 있어서,
    상기 클럭 인코더는 오어 게이트로 이루어진 반도체 소자의 고전압 발생 장치.
  7. 제 4 항에 있어서, 상기 오실레이터는
    상기 오실레이터 인에이블 신호에 응답하여 기준 전압을 생성하는 기준 전압 발생기;
    상기 오실레이터 인에이블 신호에 응답하여 반전된 입력신호, 상기 기준 전압에 따라 클럭의 주기를 결정하는 제 1 제어전압을 전송하는 제 1 제어전압 생성부;
    상기 오실레이터 인에이블 신호에 응답하여 입력신호, 상기 기준 전압에 따라 클럭의 주기를 결정하는 제 2 제어전압을 전송하는 제 2 제어전압 생성부; 및
    상기 제 1 및 제 2 제어전압에 따라 상기 제1 또는 제2 클럭 신호를 생성하는 SR 래치부를 포함하는 반도체 소자의 고전압 발생 장치.
  8. 다수의 고전압 중 하나와 기준 전압을 비교하여 인에이블 신호를 생성하고, 상기 인에이블 신호와 클럭 신호에 응답하여 펌프 이엔이블 신호를 생성하고, 상기 펌프 인에이블 신호에 응답하여 펌핑 동작을 진행하여 상기 고전압 중 하나를 생성하는 복수개의 고전압 펌프부; 및
    상기 복수개의 고전압 펌프부 각각에서 생성된 상기 인에이블 신호를 인코딩하여 상기 복수개의 고전압 펌프부에서 출력된 인에이블 신호 중 적어도 하나가 인에이블될 경우 상기 클럭 신호를 생성하고, 상기 인에이블 신호 전부 디스에이블될 경우 디스에이블되는 클럭 신호 생성부를 포함하는 반도체 소자의 고전압 발생 장치.
  9. 클럭 인코더로부터 출력되는 오실레이터 인에이블 신호에 따라 생성되는 제1 클럭 신호에 응답하여 제1 고전압을 생성하는 제1 고전압 펌프부;
    상기 오실레이터 인에이블 신호에 따라 생성되는 제2 클럭 신호에 응답하여 제2 고전압을 생성하는 제2 고전압 펌프부;
    상기 제1 고전압 펌프부의 출력 전압과 기준 전압을 비교하여 그 비교 결과에 따른 제1 인에이블 신호와 상기 제2 고전압 펌프부의 출력 전압과 기준 전압을 비교하여 그 비교 결과에 따른 제2 인에이블 신호에 응답하여 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 생성하는 클럭 생성부를 포함하며,
    상기 클럭 생성부는 상기 제1 인에이블 신호와 상기 제2 인에이블 신호를 인코딩하여 상기 오실레이터 인에이블 신호를 생성하는 상기 클럭 인코더와 상기 오실레이커 인에이블 신호에 따라 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 생성하는 오실레이터를 포함하는 반도체 소자의 고전압 발생 장치.
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