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TW201506926A - 半導體裝置 - Google Patents

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TW201506926A
TW201506926A TW103110888A TW103110888A TW201506926A TW 201506926 A TW201506926 A TW 201506926A TW 103110888 A TW103110888 A TW 103110888A TW 103110888 A TW103110888 A TW 103110888A TW 201506926 A TW201506926 A TW 201506926A
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TW
Taiwan
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circuit
terminal
internal voltage
semiconductor device
signal
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TW103110888A
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English (en)
Inventor
Yoji Idei
Original Assignee
Ps4 Luxco Sarl
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

於控制訊號活性化之後，高速起動內部電壓產生電路。 具備：在起動訊號(INIT)之活性化期間中，比較基準電壓(VREFD)及內部電壓(VPERD)，因應比較之結果，控制閘極電位(GN)之電位位準的比較電路(CP)，和閘極電極接受閘極電位(GN)，並輸出內部電壓(VPERD)之電晶體(N3)，和起動訊號(INIT)被活性化後在既定期間不管比較電路(CP)之比較結果如何，使電晶體(N3)成為導通狀態之電晶體(P3)。若藉由本發明時，由於起動訊號(INIT)被活性化後在既定期間係使電晶體(N3)強制性地成為導通狀態，故可高速地起動內部電壓產生電路。

Description

半導體裝置
本發明係關於半導體裝置，尤其關於產生內部電壓之內部電壓產生電路的半導體裝置。
多數半導體裝置具備根據外部電壓而產生內部電壓之內部電壓產生電路。例如，在專利文獻1中，揭示有包含活性用驅動電路和待機用驅動電路的內部電壓產生電路的半導體裝置。
活性用驅動電路為半導體裝置之內部電路為活性狀態之時被活性化之電路，具有足夠大的驅動能力，使得即使內部電路動作，內部電壓也不會下降。當內部電路成為非活性狀態時，活性用驅動電路被非活性化。另外，待機用驅動電路不管內部電路為活性狀態或非活性狀態，隨時被活性化。依此，即使活性用驅動電路非活性化之時，內部電壓之位準也被維持期待之電位位準。因待機用驅動電路於內部電路為非活性狀態之時，若維持內部電壓之位準即可，驅動能力小。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開平5-334879號公報
在專利文獻1所記載之半導體裝置中，於每次內部電路從非活性狀態遷移至活性狀態之時，活性用驅動電路被活性化。但是，活性用驅動電路活性化之後立即的狀態因電流驅動能力並不足夠，故有內部電壓之位準下降之情形。如此之現象於雖然於半導體裝置之動作速度不是那樣高速之時，不會造成大問題，但是在要求高速動作之半導體裝置中造成問題。
本發明之半導體裝置為具備產生內部電壓之內部電壓產生電路的半導體裝置，其特徵在於：上述內部電壓產生電路具備：第1端子；比較電路，其係與上述第1端子連接，在控制訊號之活性化期間比較基準電壓和上述內部電壓，因應比較結果，控制上述第1端子之電位位準；第1輸出電晶體，其係上述第1端子和控制端子被連接，輸出上述內部電壓；和控制電路，其係與上述第1端子連接，上述控制訊號被活性化後在既定的期間內不管上 述比較結果如何，以使上述第1輸出電晶體成為導通狀態之方式，來控制上述第1端子之電位位準。
若藉由本發明時，由於控制訊號被活性化後在既定期間使第1輸出電晶體強制性地成為導通狀態，故可於內部電壓產生電路活性化後立即供給期待之內部電壓。因此，對要求高速動作之半導體裝置尤其適合。
10‧‧‧半導體裝置
11‧‧‧記憶體單元陣列
12‧‧‧行解碼器
13‧‧‧列解碼器
14‧‧‧模式暫存器
15‧‧‧FIFO電路
16‧‧‧輸入輸出電路
21‧‧‧位址端子
22‧‧‧指令端子
23‧‧‧時脈端子
24‧‧‧資料端子
25、26‧‧‧電源端子
31‧‧‧位址輸入電路
32‧‧‧位址閂鎖電路
33‧‧‧指令輸入電路
34‧‧‧指令解碼電路
35‧‧‧更新控制電路
36‧‧‧時脈輸入電路
37、60‧‧‧內部電源產生電路
40‧‧‧相位調整電路
41‧‧‧延遲電路
42‧‧‧計數器電路
43‧‧‧複製電路
44‧‧‧相位比較電路
45‧‧‧更新時序產生電路
50‧‧‧相位調整控制電路
51‧‧‧更新控制電路
52‧‧‧判定時序控制電路
53‧‧‧SR閂鎖電路
60‧‧‧內部電壓產生電路
61‧‧‧單觸發脈衝生成電路
62‧‧‧延遲元件
63‧‧‧反相器電路
64‧‧‧NAND閘極電路
65‧‧‧測定電路
70‧‧‧抽頭選擇電路
71‧‧‧電壓比較器
72‧‧‧計數器電路
73‧‧‧解碼器電路
74‧‧‧AND閘極電路
80‧‧‧穩壓器電路
81‧‧‧差動放大器
90‧‧‧積分電路
CI、CL‧‧‧電容元件
CP‧‧‧比較電路
CS‧‧‧共通源極
PS‧‧‧電流供給電路
R、RI‧‧‧電阻元件
TR0~TR15‧‧‧電晶體
VL‧‧‧內部電源配線
圖1表示本發明之較佳實施型態的半導體裝置10之全體構造的方塊圖。
圖2為表示相位調整電路40之構成的方塊圖。
圖3為表示相位調整控制電路50之構成的方塊圖。
圖4為用以說明相位調整控制電路50之動作的時序圖。
圖5為本發明之第1實施形態之內部電壓產生電路60之電路圖。
圖6為用以說明第1實施形態之內部電壓產生電路60之動作的動作波形圖。
圖7為測定閘極電位GN之測定電路65之電路圖。
圖8為用以說明測定電路65之動作的時序圖。
圖9為本發明之第3實施形態之內部電壓產生電路 60之電路圖。
圖10為在本發明之第4實施形態之內部電壓產生電路60中所使用之電流供給電路PS之電路圖。
以下，一面參照附件圖面，一面針對本發明之較佳實施型態予以詳細說明。
圖1為表示本發明之較佳實施型態的半導體裝置10之全體構造的方塊圖。
本實施型態之半導體裝置10為被積體成單一半導體晶片之DRAM(Dynamic Random Access Memory)，具有記憶體單元陣列11。記憶體單元陣列11具備複數字元線WL和複數位元線BL，具有在該交點配置記憶體單元MC之構成。字元線WL之選擇係藉由行解碼器12而進行，位元線BL之選擇係藉由列解碼器13而進行。
如圖1所示般，在半導體裝置10設置有位址端子21、指令端子22、時脈端子23、資料端子24及電源端子25、26以作為外部端子。
位址端子21為從外部輸入位址訊號ADD之端子。被輸入至位址端子21之位址訊號ADD經位址輸入電路31而被供給至位址閂鎖電路32，被位址閂鎖電路32閂鎖。被位址閂鎖電路32閂鎖之位址訊號ADD被供給至行解碼器12、列解碼器13或模式暫存器14。模式暫存器14為設定表示半導體裝置10之動作模式的電路。
指令端子22為從外部輸入指令訊號CMD之端子。指令訊號CMD係由行位址選通訊號/RAS、列位址選通訊號/CAS、時脈致能訊號CKE、重置訊號/RESET等之複數訊號所構成。在此，在訊號名稱之前頭標上斜線(/)係指所對應之訊號之反轉訊號，或該訊號為低活性之訊號之意。被輸入至指令端子22之指令訊號CMD經指令輸入電路33而被供給至指令解碼電路34。指令解碼電路34係藉由解碼指令訊號CMD而生成各種內部指令之電路。作為內部指令，有活性訊號IACT、列訊號ICOL、更新訊號IREF、模式暫存器設定訊號MRS等。
活性訊號IACT係指令訊號CMD在表示行存取(活性指令)之時被活性化的訊號。當活性訊號IACT活性化時，被閂鎖至位址閂鎖電路32之位址訊號ADD被供給至行解碼器12。依此，選擇藉由該位址訊號ADD被指定的字元線WL。
列訊號ICOL係指令訊號CMD在表示列存取(讀出指令或寫入指令)之時被活性化的訊號。當內部列訊號ICOL活性化時，被閂鎖至位址閂鎖電路32之位址訊號ADD被供給至列解碼器13。依此，選擇藉由該位址訊號ADD被指定的位元線BL。
因此，若依順序輸入活性指令及讀出指令，並且與該些同步輸入行位址及列位址時，從藉由該些行位址及列位址所指定之記憶體單元MC讀出資料被讀出。讀出資料DQ係經FIFO電路15及輸入輸出電路16而從資 料端子24被輸出至外部。另外，若依順序輸入活性指令及寫入指令，並且與該些同步輸入行位址及列位址，之後，若對資料端子24輸入寫入資料DQ時，寫入資料DQ經輸入輸出電路16及FIFO電路15被供給至記憶體單元陣列11，被寫入至藉由行位址及列位址所指定之記憶體單元MC。FIFO電路15及輸入輸出電路16之動作係與內部時脈訊號LCLK同步而被執行。
更新訊號IREF係指令訊號CMD在表示更新指令之時被活性化的訊號。當更新訊號IREF活性化時，藉由更新控制電路35而進行行存取，選擇既定之字元線WL。依此，被連接於所選擇之字元線WL之複數記憶體單元MC被更新。字元線WL之選擇係藉由更新控制電路35所含之無圖示的更新計數器而進行，模式暫存器設定訊號MRS係指令訊號CMD在表示模式暫存器設定指令之時被活性化的訊號。因此，若輸入模式暫存器設定指令，並且與此同步從位址端子21輸入模式訊號時，可以重寫模式暫存器14之設定值。
再者，指令輸入電路33係於時脈致能訊號CKE活性化之時，使起動訊號INIT活性性。再者，當重置訊號/RESET活性化時，使內部重置訊號IRST活性化。起動訊號INIT及內部重置訊號IRST係被供給至後述之相位調整電路40、相位調整控制電路50等。
時脈端子23為輸入外部時脈訊號CK、/CK的端子。外部時脈訊號CK和外部時脈訊號/CK為互相互 補之訊號，皆被供給至時脈輸入電路36。時脈輸入電路36係根據外部時脈訊號CK、/CK而生成內部時脈訊號ICLK。內部時脈訊號ICLK被供給至相位調整電路40及相位調整控制電路50等。再者，內部時脈訊號ICLK也被供給至無圖示之時序產生器，藉由此所生成之各種內部時脈訊號係規定位址閂鎖電路32或指令解碼電路34等之電路區塊之動作時序。
電源端子25為供給電源電位VDD、VSS之端子。被供給至電源端子25之電源電位VDD、VSS被供給至內部電源產生電路37、60。內部電壓產生電路37係根據電源電位VDD、VSS而產生各種內部電壓VPP、VARY、VBLP、VOD、VPERI等。內部電壓VPP係主要在行解碼器12中被使用之電壓，內部電壓VARY、VBLP、VOD係主要在記憶體單元陣列11中被使用之電壓，內部電壓VPERI係在其他多數的電路區塊中被使用之電壓。另外，內部電壓產生電路60係根據電源電位VDD、VSS而產生供給至相位調整電路40之內部電壓VPERD。內部電壓VPERD雖然係與內部電壓VPERI相同之電壓，但使用專用之內部電壓VPERD，以使藉由其他電路區塊所生成之電源雜訊不會傳播至相位調整電路40。針對相位調整電路40及內部電壓產生電路60之電路構成，追加詳細說明。
電源端子26為供給電源電位VDDQ、VSSQ之端子。被供給至電源端子26之電源電位VDDQ、VSSQ 被供給至輸入輸出電路16。雖然電源電位VDDQ、VSSQ分別與被供給至電源端子25之電源電位VDD、VSS同電位，但針對輸入輸出電路16使用專用之電源電位VDDQ、VSSQ，以使藉由輸入輸出電路16產生之電源雜訊不會傳播至其他電路區塊。
圖2為表示相位調整電路40之構成的方塊圖。
相位調整電路40為所謂的DLL電路，具備藉由使內部時脈訊號ICLK延遲而生成內部時脈訊號LCLK之延遲電路41，和控制延遲電路41之延遲量的計數器電路42。延遲電路41被供給起動訊號INIT，在此活性化之期間，延遲電路41進行內部時脈訊號LCLK之生成。在起動訊號INIT非活性化之時，不進行內部時脈LCLK之生成，依此刪減了藉由延遲電路41所產生的消耗電流。
延遲電路41具有縱向連接複數延遲元件(例如，反相器電路)之構成，藉由從輸入內部時脈訊號ICLK之延遲元件至輸出內部時脈訊號LCLK之延遲元件之段數(經由之延遲元件之數量)，決定內部時脈訊號LCLK對內部時脈訊號ICLK之延遲量。如圖2所示般，構成延遲電路41之延遲元件因藉由內部電壓VPERD而動作，故為了取得期待之延遲量，必須使內部電壓VPERD之電位位準安定成期待之位準。延遲電路41之延遲量藉由從計數器電路42被供給之計數值CNT而決定。計數器電路42之計數值CNT係當內部重置訊號IRST活性化時 被初期化。
並且，相位調整電路40具備根據內部時脈訊號LCLK而生成複製時脈訊號RCLK之複製電路43，和比較複製時脈訊號RCLK和內部時脈訊號ICLK之相位的相位比較電路44。複製電路43係具有與被輸入至圖1所示之FIFO電路15之讀出資料DQ被輸出至資料端子24為止之延遲時間實質相等之延遲時間的電路。因此，從複製電路43被輸出之複製時脈訊號RCLK之相位與讀出資料DQ之相位一致。因此，藉由相位比較電路44所產生之內部時脈訊號ICLK和複製時脈訊號RCLK之相位比較動作，實質上與內部時脈訊號ICLK和讀出資料DQ之相位比較動作相同。
相位比較電路44係於致能訊號ENA活性化之時進行相位比較動作，對計數器電路42供給根據其結果所生成之判定訊號UD。判定訊號UD為1位元之訊號，若相對於內部時脈訊號ICLK，複製時脈訊號RCLK之相位前進時，使判定訊號UD成為高位準，若相對於內部時脈訊號ICLK，複製時脈訊號RCLK之相位延遲時，使判定訊號UD成為低位準。
接受判定訊號UD之計數器電路42係以致能訊號ENA活性化為條件，與計數時序訊號CT同步而進行向上計數動作或向下計數動作。即是，計數器電路42係於判定訊號UD為高位準之時，與計數時序訊號CT同步，向上計數其計數值CNT，依此增大延遲電路41之延 遲量。相反的，於判定訊號UD為低位準之時，計數器電路42與計數時序訊號CT同步，向下計數其計數值CNT，依此減少延遲電路41之延遲量。因此，若重複實行如此之更新動作時，可以設為內部時脈訊號ICLK和複製時脈訊號RCLK之相位幾乎一致的狀態，換言之，內部時脈訊號ICLK與讀出資料DQ之相位幾乎一致之狀態。
計數時序訊號CT係藉由更新時序產生電路45而被生成。更新時序產生電路45係以致能訊號ENA活性化之為條件，使內部時脈訊號ICLK分頻，將分頻的內部時脈訊號ICLK當作計數時序訊號CT而予以輸出。因此，於致能訊號ENA活性化之時，計數器電路42之計數值CNT在內部時脈訊號ICLK之每既定時脈周期被更新。
然後，重複計數值CNT之更新動作之結果，其值穩定之時，即是，內部時脈訊號ICLK和複製時脈訊號RCLK之相位幾乎一致之時，計數器電路42使鎖止訊號LOCK活性化。鎖止訊號LOCK被供給至圖1所示之相位調整控制電路50。
圖3為表示相位調整控制電路50之構成的方塊圖。
如圖3所示般，相位調整控制電路50具備接受起動訊號INIT而生成致能訊號ENA之更新控制電路51。更新控制電路51當起動訊號INIT活性化時，在第1期間使致能訊號ENA活性化。並且，在更新控制電路51也從判定時序控制電路52被供給更新控制訊號SCLK，當 此活性化時，更新控制電路51在第2期間(<第1期間)使致能訊號ENA活性化。判定時序控制電路52係以設置有SR閂鎖電路53為條件，在內部時脈訊號ICLK之每既定時脈周期使更新控制訊號SCLK活性化。SR閂鎖電路53係藉由鎖止訊號LOCK而被設定，藉由內部重置訊號IRST被重置之電路。
圖4係用以說明相位調整控制電路50之動作的時序圖。
在圖4所示之例中，在時刻t0發行重置指令(RESET)，回應此而在時刻t1使內部重置訊號IRST活性化。當內部重置訊號IRST活性化時，半導體裝置10之各內部電路被重置。即使針對相位調整控制電路50，也成為SR閂鎖電路53被重置之狀態。
接著，當無圖示之時脈致能訊號CKE活性化時，在時刻t2，起動訊號INIT活性化。回應此，更新控制電路51在第1期間(時刻t2~t4)使致能訊號ENA活性化。當致能訊號ENA活性化時，圖2所示之相位調整電路40之相位調整動作開始，計數器電路42之計數值CNT被更新成複製時脈訊號RCLK之相位與內部時脈訊號ICLK之相位一致。在圖4中，將回應起動訊號INIT之活性化的相位調整動作標記成「LONG」。
重複實行如此之更新動作之結果，當在時刻t3，兩者之相位幾乎一致時，鎖止訊號LOCK活性化。當鎖止訊號LOCK活性化時，SR閂鎖電路53被設定，之 後，判定時序控制電路52在每一定期間使更新控制訊號SCLK活性化。在圖4所示之例中，在時刻t5、t6中，更新控制訊號SCLK活性化，於每次此活性化時，更新控制電路51在第2期間使致能訊號ENA活性化。如圖4所示般，第2期間較第1期間短，在該期間實行藉由相位調整電路40之相位調整動作。在圖4中，將回應更新控制訊號SCLK的相位調整動作標記成「SHORT」。藉由如此之間歇性的相位調整動作，因溫度變化或電壓變動等而引起之複製時脈訊號RCLK和內部時脈訊號ICLK之相位之偏移被解消。
然後，當無圖示之時脈致能訊號CKE非活性化時，起動訊號INIT也非活性化，藉由延遲電路41之內部時脈訊號LCLK之生成動作完全停止。在延遲電路41之動作停止之期間，針對供給至延遲電路41之內部電壓VPERD之生成動作可停止。考慮此，在本實施形態中，對生成內部電壓VPERD之內部電壓產生電路60輸入起動訊號INIT，並回應起動訊號INIT而切換內部電壓產生電路60之活性/非活性。依此，可以刪減在不需要內部時脈訊號LCLK之生成的期間的內部電壓產生電路60之消耗電流。
但是，於使內部電壓產生電路60非活性化之時，必須回應起動訊號INIT之活性化，立即再次開始內部電壓VPERD之生成。該係因為時脈致能訊號CKE活性化之後，至成為可與內部時脈訊號LCLK同步地輸出讀出 資料DQ為止之期間藉由規格等而被決定之故。本實施型態之半導體裝置10係考慮此點，藉由加工內部電壓產生電路60之電路構成，於起動訊號INIT從非活性狀態遷移至活性狀態之後，可立即再次開始持有正確的電位位準之內部電壓VPERD之生成。以下，針對內部電壓產生電路60之電路構成予以詳細敘述。
圖5為本發明之第1實施形態之內部電壓產生電路60之電路圖。
如圖5所示般，本實施型態之內部電壓產生電路60具備比較內部電壓VPERD和基準電壓VREFD之差動放大器型之比較電路CP。更詳細而言，具備被電流鏡連接之P通道型MOS電晶體P1、P2、分別與電晶體P1、P2串聯連接之N通道型MOS電晶體N1、N2，和對該些電晶體供給動作電流之N通道型MOS電晶體N4、N5。電晶體N4、N5係構成對比較電路CP供給動作電流IA之電流供給電路PS。
在電晶體P1、P2之源極被供給昇壓的內部電壓VPP。再者，在電晶體N1之閘極電極被供給著基準電壓VREFD，在電晶體N2之閘極電極被供給著內部電壓VPERD。電晶體N1、N2之共通源極CS經串聯連接之電晶體N4、N5而被接地。在電晶體N4之閘極電極被供給著基準電壓VREFD，依此流通動作電流IA。再者，電晶體N5之閘極電極被供給著起動訊號INIT。
電流鏡電路之輸出節點，即是電晶體P2和電 晶體N2之連接點(第1端子)被連接於N通道型MOS電晶體N3之閘極電極。在電晶體N3之汲極被供給電源電壓VDD，源極被連接於供給內部電壓VPERD之內部電源配線VL。藉由如此之構成，控制電晶體N3之導通狀態，以使內部電壓VPERD之電位位準與基準電壓VREFD一致。內部電壓VPERD係藉由被連接於內部電源配線VL之電容元件CL而被安定化。
再者，在被供給內部電壓VPP之電源配線和電晶體P1、P2之閘極電極之間，連接P通道型MOS電晶體P4，在電晶體N3之閘極電極和內部電源配線VL之間連接有N通道型MOS電晶體N6。在該些電晶體之閘極電極分別被供給起動訊號INIT及其反轉訊號。依此，當起動訊號INIT非活性化成低位準時，因電晶體N5斷開，電晶體P4、N6導通，故內部電壓產生電路60完全停止動作。
並且，本實施型態之內部電壓產生電路60具備接受起動訊號INIT而生成單觸發訊號VGONB之單觸發脈衝生成電路61，和閘極電極接收單觸發訊號VGONB之P通道型MOS電晶體P3。
單觸發脈衝生成電路61係藉由使起動訊號INIT延遲之延遲元件62，和使延遲元件62之輸出訊號反轉之反相器電路63，和接受反相器電路63之輸出訊號和起動訊號INIT之NAND閘極電路64所構成。藉由如此之構成，當起動訊號INIT從低位準遷移至高位準時，僅藉 由延遲元件62之延遲量td而決定之脈衝寬，單觸發訊號VGONB活性化成低位準。
電晶體P3被連接在供給內部電壓VGATE之電源配線和電晶體N3之閘極電極之間。依此，當單觸發訊號VGONB活性化成低位準時，電晶體N3之閘極電位GN強制性地，即是不管比較電路CP之比較結果如何，被固定在內部電壓VGATE。針對內部電壓VGATE之位準，若為可以使電晶體N3導通之位準時，則不特別限定，例如可以使用電源電位VDD或內部電位VPP。在本發明中，將根據起動訊號INIT而控制電晶體N3之閘極電位之各電路總稱為「控制電路」。
圖6為用以說明第1實施形態之內部電壓產生電路60之動作的動作波形圖。
在圖6所示之例中，在時刻t11之前，起動訊號INIT非活性化成低位準，在時刻t11，起動訊號INIT活性化成高位準。因此，在時刻t11之前的期間，因圖5所示之電晶體P4、N6導通，故電晶體P1、P2之閘極電位GP為VPP位準，電晶體N3之閘極電位GN為VPERD位準。再者，因電晶體N5斷開，故在共通源極CS不會被供給動作電流IA，比較電路CP被設為非活性之狀態。
接著，當在時刻11，起動訊號INIT遷移至高位準時，僅在電晶體P4、N6斷開，電晶體N5導通，並且藉由延遲元件62之延遲量td而被定義之期間，單觸發訊號VGONB成為低位準。在本實施型態中，時刻t11~ t12之期間相當於延遲元件62之延遲量td。因當單觸發訊號VGONB成為低位準時，電晶體P3導通，故在該期間，閘極電位GN強制性地成為內部電壓VGATE。依此，由於電晶體N3立即成為導通狀態，故內部電壓VPERD之生成立即開始。
之後，經過相當於延遲元件62之延遲量td之時間，當成為時刻t12時，電晶體P3斷開。但是，在該時點，因比較電路CP幾乎成為穩定狀態，故閘極電位GN在時刻t12~t13之短期間到達至穩定位準。接受此，內部電壓VPERD在時刻t14穩定成既定值，即是與基準電壓VREFD相同之位準。
在圖6中以虛線表示之波形係刪除單觸發脈衝生成電路61及電晶體P3之比較例的閘極電位GN及內部電壓VPERD之波形。在比較例中，在時刻t11~t12，閘極電位GN下降很多。此係因為當成為時刻t11時，電流經電晶體N2、N4、N5開始流動，另外電晶體P1、P2係尺寸比較大之的電晶體，故寄生電容比較大，且比較電路CP到達至穩定狀態需要某程度之時間之故。
當成為時刻t12時，由於閘極電位GP到達至穩定位準，故閘極電位GN之位準開始上升。但是，由於電晶體N3也係尺寸比較小之電晶體，故其上升緩慢。電晶體N3因直至閘極電位GN之電位超過VPERD+Vth(=電晶體N3之臨界值電壓)，為斷開狀態，故內部電壓VPERD之位準持續下至時刻t15，持續從電容元件CL釋 放出電荷。
之後，當閘極電位GN之電位超過VPERD+Vth時，內部電壓VPERD之上升開始，在時刻t16中，穩定成與基準電壓VREFD幾乎相同之位準。時刻t15~t16之期間係在時刻t15中之內部電壓VPERD之下降，即是從電容元件CL的電荷釋放量越多越長。
如此一來，在比較例中，從起動訊號INIT遷移至高位準至內部電壓VPERD安定成幾乎與基準電壓VREFD相同之位準，雖然需花費比較長的時間(時刻t11~t16)，但是若使用本實施型態之內部電壓產生電路60時，因在起動訊號INIT遷移至高位準之後，立即閘極電位GN被強制性地充電成內部電壓VGATE，故可在短期間(時刻t11~t14)使內部電壓VPERD安定。因此，例如時脈致能訊號CKE從非活性狀態遷移至活性狀態之後，可以在短期間使相位調整電路40所含之延遲電路41成為正常動作狀態，並可在短期間使與內部時脈訊號LCLK同步之讀取資料DQ之輸出開始。
並且，在本實施型態中，因使用電源電位VDD或內部電位VPP等之電位當作內部電壓VGATE之位準，故起動訊號INIT遷移至高位準之後立即的閘極電壓GN之電位位準成為與穩定位準不同之位準。因此，針對延遲元件62之延遲量td，以經電晶體P3的輔助動作不會成為過剩(或不足)之方式，考慮內部電壓VGATE和閘極電位GN之穩定位準之差而適當設定為佳。
首先，針對本發明之第2實施型態予以說明。
本實施型態係以使用與閘極電位GN之實際的穩定位準幾乎相同之位準當作內部電壓VGATE。為了實現此，在本實施型態中，具備測定穩定狀態之閘極電位GN之測定電路。
圖7為測定閘極電位GN之測定電路65之電路圖。
圖7所示之測定電路65具備將閘極電位GN之位準予以A/D轉換之抽頭選擇電路70，和因應抽頭選擇電路70之輸出值而生成(D/A轉換)內部電壓VGATE之穩壓器電路80。
抽頭選擇電路70包含比較閘極電位GN和內部電壓VGATE之電壓比較器71，和因應電壓比較器71之輸出訊號而向上計數或向下計數的計數器電路72，和解碼從計數器電路72被輸出之計數值的解碼器電路73。並不特別限定，但是計數器電路72係4位元(b0~b3)之二進計數器，根據電壓比較器71之輸出訊號，與計數時脈訊號CCLK同步而進行向上計數或向下計數。計數時脈訊號CCLK係藉由接受內部時脈訊號ICLK和起動訊號INIT之AND閘極電路74而被生成。解碼器電路73係接受從計數器電路72被輸出之4位元之計數值b0~b3，根據此而使16位元之選擇訊號S0~S15中之一個活性化。該些選擇訊號S0~S15係被供給至穩壓器電路80。
穩壓器電路80具備被串聯連接於VPP及接地間之P通道型MOS電晶體P5及複數電阻元件R，從電晶體P5之汲極輸出內部電壓VGATE。相鄰接之電阻元件R間經分別對應的電晶體TR0~TE15，而被連接於差動放大器81之非反轉輸入端子(+)。差動放大器81之反轉輸入端子(-)被供給基準電壓VREFG，差動放大器81之輸出端子被連接於電晶體P5之閘極電極。電晶體TR0~TE15之閘極電極被供給分別對應的選擇訊號S0~S15。依此，在差動放大器81之非反轉輸入端子(+)經藉由抽頭選擇電路70被選擇之電晶體TR0~TR15中之任一者而被供給既定的電位。
圖8係用以說明測定電路65之動作的時序圖。
在圖8所示之例中，在時刻t21~t22、t23~t24之期間，起動訊號INIT活性化成高位準，在時刻t22~t23之期間，起動訊號INIT非活性化成低位準。如先前所說明般，起動訊號INIT為高位準之期間，相位調整電路40也為活性狀態，起動訊號INIT為低位準之期間，相位調整電路40也為非活性狀態。
在起動訊號INIT活性化成高位準之期間，因計數時脈訊號CCLK計時，故因應閘極電位GN和內部電壓VGATE之電位差，進行計數器電路72之向上計數動作或向下計數動作。例如，在時刻t21中選擇訊號S7活性化時，在此時點，由於內部電壓VGATE比閘極電位GN 低，故直至選擇訊號S10及S11交互被選擇之鎖止狀態，持續向上計數動作。當成為鎖止狀態時，內部電壓VGATE成為與閘極電位GN幾乎同電位。之後，當經過時刻t22~t23之非活性期間，起動訊號INIT再次活性化，再次開始上述動作。在時刻t23~t24之期間，閘極電位GN之位準藉由溫度變化等而變化，隨此以進行計數值的更新。
藉由如此之動作，內部電壓VGATE被保持與實際之閘極電位GN最近的位準。然後，於起動訊號INIT從低位準遷移至高位準之時，與第1實施型態相同，由於圖5所示之電晶體P3暫時地導通，故可以使內部電壓VPERD高速地起動至正確的電位。而且，在本實施型態中，由於經電晶體P3所給予之閘極電位GN之位準與穩定狀態中之實際的閘極電位GN之位準幾乎相等，故可以更高速地使內部電壓VPERD起動，並且大幅度地擴大延遲元件62之延遲量td之設定範圍。
接著，針對本發明之第3實施型態予以說明。
圖9為本發明之第3實施形態之內部電壓產生電路60之電路圖。
本實施型態之內部電壓產生電路60在追加N通道型MOS電晶體N3S、N4S及P通道型MOS電晶體P6之點，以及刪除電晶體P4之點，與圖5所示之內部電壓產生電路60不同。針對其他構成，由於與圖5所示之 內部電壓產生電路60相同，故對相同要素賦予相同符號，省略重複之說明。
電晶體N4S被連接於共通源極CS和接地間，在其閘極電極被供給基準電壓VREFD。依此，不管起動訊號INIT為低位準或高位準，在比較電路CP被供給動作電流IS。因此，在活性期間(起動訊號INIT=H)中，流動動作電流IA+IS，在待機期間(起動訊號INIT=L)流動動作電流IS。但是，電晶體N4S之尺寸比電晶體N4、N5充分小，因此在電晶體N4S流動之動作電流IS比動作電流IA充分小。
電晶體N3S被連接於供給電源電位VDD之配線和內部電源配線VL之間，其閘極電極被連接於電晶體P2、N2之汲極。依此，不管起動訊號INIT為低位準或高位準，內部電源配線VL被內部電壓VPERD驅動。但是，電晶體N3S之尺寸比電晶體N3充分小，因此藉由電晶體N3S驅動內部電源配線VL之能力比藉由電晶體N3的能力充分小。
電晶體P6被連接於電晶體N3之閘極電極和電晶體P2、N2之汲極，其閘極電極被供給起動訊號INIT之反轉訊號。因此，僅在起動訊號INIT活性化成高位準之期間，閘極電位GN被供給至電晶體N3。起動訊號INIT非活性化成低位準之期間，電晶體N3之閘極電位GNACT被固定在內部電壓VPERD。
藉由上述構成，在本實施型態之內部電壓產 生電路60中，即使起動訊號INIT非活性化成低位準之時，可持續生成內部電壓VPERD。依此，不管起動訊號INIT為高位準或低位準，可以將內部電壓VPERD維持幾乎一定。因此，即使藉由起動訊號INIT遷移至高位準，內部電壓VPERD之負載增大，亦可以更縮小其電位位準之變動。而且，於起動訊號INIT非活性化成低位準之時，由於內部電壓產生電路60之消耗電流非常小，故消耗電流之增大也被抑制成最小限度。
並且，在本實施型態之內部電壓產生電路60中，由於活性時活性化之電路部分和隨時活性化之電路部分統合，故如專利文獻1所示般，比起將於活性時活性化之內部電壓產生電路和隨時活性化之內部電壓產生電路設為另外電路之時，不僅可以刪減元件數量，也有不回產生於另外電路之時產生不可避免之輸出電壓差之優點。即是，於活性時活性化之內部電壓產生電路和隨時活性化之內部電壓產生電路設為另外電路之時，從活性狀態切換成待機狀態之時，或是從待機狀態切換成活性狀態之時，由於特性差，內部電壓VPERD之電位位準變動，若使用本實施型態之內部電壓產生電路60時，由於使用共通之比較電路CP，故不會產生如此之問題。
接著，針對本發明之第4實施型態予以說明。
圖10為在本發明之第4實施形態之內部電壓產生電路60中所使用之電流供給電路PS之電路圖。
圖10所示之電流供給電路PS具有在圖9所示之電流供給電路PS追加N通道型MOS電晶體N6、N7之構成。再者，在電晶體N4、N4S之閘極電極被供給基準電壓VREFX以取代基準電壓VREFD。針對其他構成，由於與圖9所示之電流供給電路PS相同，故對相同要素賦予相同符號，省略重複之說明。
電晶體N6、N7係被串聯連接在共通源極CS及接地間，發揮共通源極CS流通動作電流IB之作用。在電晶體N6之閘極電極被供給基準電壓VREFX，在電晶體N7之閘極電極，從積分電路90被供給積分訊號ITG。
積分電路90具備被直接連接於供給電源電位VDD之電源配線，和供給接地電位GND之電源配線間的P通道型MOS電晶體PI、電阻元件RI及N通道型MOS電晶體NI，和電容元件CI。電晶體PI、NI之閘極電極被供給單觸發訊號VGONB。再者，電容元件CI被連接於電晶體PI和電阻元件RI之連接點和被供給接地電位GND之電源配線間，電容元件CI之充電位準當作積分訊號ITG被輸出。
藉由如此之構成，當單觸發訊號VGONB活性化成低位準時，因電晶體PI導通，故積分訊號ITG成為高位準。依此，在共通源極CS流通動作電流IA+IB+IS。之後，當單觸發訊號VGONB返回至高位準時，電晶體PI成為斷開，電晶體NI成為導通，但電容元件CI之充電位準立即成為零，具有藉由電阻元件RI及電容元件CI而決 定之時間常數而漸漸地下降。因此，積分訊號ITG之位準也漸漸地下降，動作電流IB漸漸地減少。然後，當電容元件CI之充電位準成為零時，動作電流IB也成為零，在共通源極CS流通動作電流IA+IS。在此，上述時間常數必須設定成比內部電壓產生電路60之回饋迴路之時間常數長。
藉由如此之動作，由於起動訊號INIT遷移至高位準之後立即的閘極電位GN、GP之充放電速度被加速，故不會增大穩定狀態中之消耗電流，可高速地使內部電壓VPERD安定化。而且，由於動作電流IB漸漸地減少，故不會有由於動作電流之驟變而趕不上回饋回應而使得內部電壓VPERD之位準驟變的情形。
再者，即使將本實施型態中之動作電流IA+IB之值設定成與第3實施型態中之動作電流IA之值相等亦可。此時，於起動訊號INIT遷移至高位準之後，可以高速地使內部電壓VPERD安定化，並且亦可以刪減活性期間中之內部電壓產生電路60之消耗電流。
以上，雖然針對本發明之較佳實施形態予以說明，但是本發明並不限定於上述實施形態，可在不脫離本發明之主旨的範圍下做各種變更，該些當然也包含在本發明之範圍內。
例如，在上述實施型態中，雖然以相位調整電路40之延遲電路41使用內部電壓VPERD之情形為例予以說明，但是針對內部電壓VPERD之用途並不限定於 此。再者，即使為使用相位調整電路40之時，此不需要DLL電路，但即使有PLL電路亦可。
61‧‧‧單觸發脈衝生成電路
62‧‧‧延遲元件
63‧‧‧反相器電路
64‧‧‧NAND閘極電路
CL‧‧‧電容元件
CP‧‧‧比較電路
CS‧‧‧共通源極
GN、GP‧‧‧閘極電位
IA‧‧‧動作電流
PS‧‧‧電流供給電路
VL‧‧‧內部電源配線
VDD‧‧‧電源電位
VGATE‧‧‧內部電壓
VGONB‧‧‧單觸發訊號
VPERD‧‧‧比較內部電壓
VPP‧‧‧內部電位
VREFD‧‧‧基準電壓
INIT‧‧‧起動訊號
P1、P2、P3、P4‧‧‧P通道型MOS電晶體
N1、N2、N3、N4、N5、N6‧‧‧N通道型MOS電晶體
td‧‧‧延遲量

Claims (12)

  1. 一種半導體裝置，為具備產生內部電壓之內部電壓產生電路的半導體裝置，其特徵在於：上述內部電壓產生電路具備：第1端子；比較電路，其係與上述第1端子連接，在控制訊號之活性化期間比較基準電壓和上述內部電壓，因應比較結果，控制上述第1端子之電位位準；第1輸出電晶體，其係上述第1端子和控制端子被連接，輸出上述內部電壓；和控制電路，其係與上述第1端子連接，上述控制訊號被活性化後在既定的期間內不管上述比較結果如何，以使上述第1輸出電晶體成為導通狀態之方式，來控制上述第1端子之電位位準。
  2. 如請求項1所記載之半導體裝置，其中上述控制電路係在上述控制訊號之非活性化期間不管上述比較之結果如何，以使上述第1輸出電晶體成為非導通狀態之方式，控制上述第1端子之電位位準。
  3. 如請求項2所記載之半導體裝置，其中上述比較電路係在上述控制訊號之非活性化期間中停止上述基準電壓及上述內部電壓之比較動作。
  4. 如請求項1所記載之半導體裝置，其中上述特定期間較上述活性化期間短。
  5. 如請求項4所記載之半導體裝置，其中 上述控制電路係根據經過上述既定期間之後的上述活性化期間中之上述第1端子之電位位準，控制上述既定期間中之上述第1端子之電位位準。
  6. 如請求項5所記載之半導體裝置，其中又具備經過上述既定期間之後的上述活性化期間中之上述第1端子之電位位準的測定電路，上述控制電路係根據藉由上述測定電路所測定的上述電位位準，控制上述特定之期間中之上述第1端子之電位位準。
  7. 如請求項6所記載之半導體裝置，其中上述測定電路係根據經過上述既定期間之後之上述活性化期間中之上述第1端子之電位位準，記憶從複數電位位準之中最接近上述第1端子之電位位準的電位位準，上述控制電路係對上述第1輸出電晶體之上述控制端子供給被記憶於上述測定電路的上述最接近的電位位準。
  8. 如請求項2所記載之半導體裝置，其中又具備上述第1端子和控制端子被連接，輸出上述內部電壓的第2輸出電晶體，上述比較電路不管上述控制訊號如何進行上述基準電壓及上述內部電壓之比較動作。
  9. 如請求項8所記載之半導體裝置，其中上述第1輸出電晶體之電流驅動能力高於上述第2輸出電晶體。
  10. 如請求項1所記載之半導體裝置，其中 又具備對上述比較電路供給動作電流的電流供給電路，上述電流供給電路係上述控制訊號被活性化後在上述既定的期間內使上述動作電流暫時性地增大。
  11. 如請求項10所記載之半導體裝置，其中上述電流供給電路係上述控制訊號被活性化後而經過上述既定之期間後，使上述動作電流漸漸地減少直至成為既定的電流量。
  12. 如請求項1至10中之任一項所記載之半導體裝置，其中又具備藉由使第1時脈訊號延遲而生成第2時脈訊號的延遲電路，上述延遲電路係藉由上述內部電壓而動作。
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