KR100703816B1

KR100703816B1 - 웨이퍼 레벨 반도체 모듈과 그 제조 방법

Info

Publication number: KR100703816B1
Application number: KR1020060036312A
Authority: KR
Inventors: 정현수; 백승덕; 이동호; 장동현; 황성덕
Original assignee: 삼성전자주식회사
Priority date: 2006-04-21
Filing date: 2006-04-21
Publication date: 2007-04-04
Anticipated expiration: 2026-04-21
Also published as: US20100032807A1; US8110922B2; US20070246826A1

Abstract

웨이퍼에서 개별적으로 분리된 반도체 칩을 포함하는 반도체 패키지 복수 개가 부착되어 구현되는 종래의 반도체 모듈은 웨이퍼에서 분리된 집적회로 칩 각각에 대한 패키지 조립 공정을 필요로 하기 때문에 제조 공정이 복잡하고 제조 비용이 많이 들며 생산에 많은 시간이 요구되고, 반도체 모듈의 소형화에 한계가 있다. 본 발명에 따른 웨이퍼 레벨 반도체 모듈과 그 제조 방법은 재배선 공정을 거쳐 웨이퍼 상태에서 패키지 조립 공정이 완료된 복수 개의 집적회로 칩들로 이루어진 집적회로 칩 그룹 단위로 웨이퍼에서 분리되어 모듈 기판에 실장된다. 집적회로 칩 그룹에서 이웃하는 집적회로 칩들 사이의 칩 분리 영역에는 반도체 기판을 관통하게 응력 완충 수지부(stress relief resin portion)가 형성된다. 본 발명에 의하면, 소형화와 경량화 및 용량 증가에 효과적이며, 전기적 및 열적 특성이 우수한 반도체 모듈을 제공할 수 있다.

반도체, 모듈, 재배선, 웨이퍼 레벨, 스크라이브 레인, 응력 완충 수지

Description

웨이퍼 레벨 반도체 모듈과 그 제조 방법{Wafer Level Semiconductor Module and Manufacturing Method Thereof}

도 1과 도 2는 종래 기술에 따른 반도체 모듈의 평면도와 단면도,

도 3과 도 4는 본 발명의 제1 실시예에 따른 웨이퍼 레벨 반도체 모듈의 평면도와 단면도,

도 5는 도 4에 도시된 웨이퍼 레벨 반도체 모듈의 집적회로 칩 그룹 구조를 보여주는 단면도,

도 6내지 도 16은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 반도체 모듈의 제조 방법을 보여주는 공정도,

도 17과 도 18은 본 발명의 제2 실시예에 따른 웨이퍼 레벨 반도체 모듈의 평면도와 단면도,

도 19내지 도 21은 본 발명의 제3,4,5 실시예에 따른 웨이퍼 레벨 반도체 모듈의 평면도,

도 22 내지 도 25는 본 발명의 제6,7,8,9 실시예에 따른 웨이퍼 레벨 반도체 모듈의 집적회로 칩 그룹 구조를 보여주는 단면도, 그리고

도 26은 본 발명에 따른 제10 실시예의 웨이퍼 레벨 반도체 모듈의 단면도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

100; 반도체 모듈 110; 집적회로 칩 그룹

111; 집적회로 칩 112; 반도체 기판

113; 칩 패드 114; 보호막

115; 트렌치 117; 층간절연막(ILD; Inter layer Dielectric)

117a; 응력 완충 수지부 119; 시드금속층(seed metal layer)

121; 감광막 122; 감광막 개구부

123; 재배선 금속층 124; 최종절연막

125; 접착 테이프 127; 볼 랜드

129; 솔더 볼 135; 모듈 기판

W; 웨이퍼 SL: 칩 분리 영역

본 발명은 반도체 모듈과 그 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼 상태에서 패키지 조립 공정이 완료된 복수의 반도체 칩들로 이루어진 집적회로 칩 그룹으로 제조되는 웨이퍼 레벨 반도체 모듈과 그 제조 방법에 관한 것이다.

최근 전자 기기의 소형화, 경량화, 저가격화 및 고성능화에 대한 요구가 급속히 증가되고 있다. 이러한 추세에 따라 반도체 패키지 기술도 변화하고 있다. 패 키지 크기가 칩 크기와 거의 유사한 칩 스케일 패키지(Chip Scale Package), 웨이퍼 레벨에서 패키지 조립 공정(package assembly process)이 이루어지는 웨이퍼 레벨 패키지(Wafer Level Package) 또는 웨이퍼 레벨 칩 스케일 패키지(Wafer Level CSP)와 같은 차세대 패키지에 대한 개발이 활발히 진행되고 있다. 기판 측면에서도 레지스터(resistor), 캐패시터(capacitor), 인덕터(inductor)와 같은 수동소자들이 기판에 내장된 임베디드 기판(embedded PCB)에 대한 개발이 진행 중이다. 그런데 반도체 패키지가 기판에 실장된 모듈 수준에서의 대응 기술에 관하여 많이 알려져 있지 않다.

도 1과 도 2는 종래 기술에 따른 반도체 모듈의 평면도와 단면도이다. 도 1과 도 2에 도시된 바와 같이, 종래의 반도체 모듈(500)은 반도체 패키지들(510)과 수동 소자들(531)이 솔더 볼(529)에 의한 솔더 접합으로 모듈 기판(535) 위에 실장된 구조이다. 반도체 패키지(510)의 제조에는 와이어본딩(wire bonding), 탭 본딩(TAB bonding), 플립 칩 본딩(Flip Chip bonding) 등 다양한 전기적 연결 방법이 이용된다. 패키지 조립 공정을 거쳐 제조되는 반도체 칩(511)은 다양한 구조를 가진다.

이와 같은 종래 반도체 모듈은 일련의 웨이퍼 가공 공정(wafer fabrication process)과 전기적 특성 검사(EDS Test; Electric Die Sorting Test) 공정 등이 완료된 웨이퍼에서 분리된 개별 반도체 칩 각각에 대한 패키지 조립 공정을 진행함으로써 얻어진 반도체 패키지(510)를 이용한다. 따라서, 제조 공정이 복잡하고 제조 비용이 많이 들며, 생산에 많은 시간이 요구된다. 또한 패키지 조립 공정을 거쳐 제조된 반도체 패키지를 사용하기 때문에 모듈 크기를 감소시키는 데에 한계가 있다.

본 발명의 목적은 모듈 수준에서 소형화와 경량화 및 저가격화를 고려하여 모듈 크기를 줄이고 구조를 단순화시키며 제조 공정을 줄일 수 있는 웨이퍼 레벨 반도체 모듈과 그 제조 방법을 제공하는 데에 있다.

이와 같은 목적을 달성하기 위하여, 본 발명은 반도체 기판 상에 복수의 칩 패드가 형성되고 서로 나란하게 이웃하는 복수 개의 집적회로 칩들을 가지며, 이웃하는 집적회로 칩들 사이에 칩 분리 영역이 형성되고, 그 칩 분리 영역에 반도체 기판을 관통하게 응력 완충 수지부(stress relief resin portion)가 형성된 집적회로 칩 그룹과; 집적회로 칩 그룹이 실장되는 모듈 기판;을 포함한다.

본 발명에 따른 웨이퍼 레벨 반도체 모듈에 있어서, 응력 완충 수지부는 칩 분리 영역의 폭과 동일한 폭으로 형성되는 것이 바람직하다.

본 발명에 따른 웨이퍼 레벨 반도체 모듈에 있어서, 집적회로 칩은 반도체 기판 상부에 형성되는 층간절연막과, 칩 패드와 접속되며 층간절연막 위에 형성되는 재배선 금속층(redistribution metal layer) 및 재배선 금속층을 덮는 최종절연막을 갖는 것이 바람직하다. 여기서, 응력 완충 수지부는 층간절연막과 일체로 형성될 수 있다. 또는 응력 완충 수지부가 최종절연막과 일체로 형성될 수 있다. 그리고 층간절연막과 응력 완충 수지부는 다층 구조일 수 있으며, 재배선 금속층도 층간절연막을 사이에 개재하여 다층으로 형성될 수 있다.

본 발명에 따른 웨이퍼 레벨 반도체 모듈에 있어서, 응력 완충 수지부는 폴리머(polymer) 재질인 것이 바람직하며, 특히 저온 경화 폴리머인 것이 바람직하다. 또한 응력 완충 수지부는 엘라스토머(elastomer) 재질일 수 있다.

본 발명에 따른 웨이퍼 레벨 반도체 모듈에 있어서, 재배선 금속층 위에 외부 접속 단자가 형성되어 모듈 기판과 접합되는 것이 바람직하다. 그리고 외부 접속 단자들은 이웃하는 외부 접속 단자의 거리가 같게 균일한 간격으로 배치될 수 있다.

본 발명에 따른 웨이퍼 레벨 반도체 모듈에 있어서, 집적회로 칩들의 이면에 형성된 보호층을 갖는 것이 바람직하다. 보호층으로서는 접착 테이프가 사용될 수 있다.

본 발명에 따른 웨이퍼 레벨 반도체 모듈에 있어서, 집적회로 칩 그룹은 집적회로 칩들이 매트릭스(matrix) 배열된 것이 바람직하다.

또한, 전술한 목적을 달성하기 위하여, 본 발명은, ⒜반도체 기판에 형성된 보호막으로부터 노출되는 칩 패드들을 가지는 복수 개의 집적회로 칩들과 각각의 집적회로 칩에 대한 칩 분리 영역을 포함하는 웨이퍼를 준비하는 단계; ⒝칩 분리 영역 내에서 보호막을 관통하면서 반도체 기판에 파여지는 트렌치(trench)를 형성하는 단계; ⒞트렌치에 수지를 충전하여 응력 완충 수지부를 형성하는 단계; ⒟보호막 위에 층간절연막을 개재하여 칩 패드와 접속된 재배선 금속층을 형성하는 단계; ⒠보호막과 재배선 금속층 위에 형성되고, 재배선 금속층의 일부가 노출되는 최종절연막을 형성하는 단계; ⒡최종절연막이 형성된 면의 반대면을 응력 완충 수지부가 노출되게 이면 연마(back lapping)하는 단계; ⒢최종절연막으로부터 노출되는 재배선 금속층 위에 외부 접속 단자를 형성하는 단계; ⒣이웃하는 집적회로 칩들 사이에 칩 분리 영역을 가지는 복수 개의 집적회로 칩들을 하나의 단위로 하는 집적회로 칩 그룹을 웨이퍼에서 분리하는 단계; 및 ⒤집적회로 칩 그룹을 모듈 기판에 실장하는 단계를 포함하는 웨이퍼 레벨 반도체 모듈의 제조 방법을 제공한다.

본 발명에 따른 웨이퍼 레벨 반도체 모듈의 제조 방법에 있어서, ⒝트렌치를 형성하는 단계는 칩 분리 영역의 폭과 동일한 폭으로 트렌치를 형성하는 단계인 것이 바람직하다.

본 발명에 따른 웨이퍼 레벨 반도체 모듈의 제조 방법에 있어서, ⒞트렌치에 응력 완충 수지부를 형성하는 단계는 ⒟재배선 금속층을 형성하는 단계에서 층간절연막을 형성하는 단계와 동시에 진행되어 층간절연막과 일체로 응력 완충 수지부를 형성할 수 있다. 또는 ⒠최종절연막을 형성하는 단계와 동시에 진행되어 최종절연막과 일체로 응력 완충 수지부를 형성할 수 있다. 또한, ⒞트렌치에 응력 완충 수지부를 형성하는 단계는 다층의 층간절연막으로 응력 완충 수지부를 형성하는 단계일 수 있다.

본 발명에 따른 웨이퍼 레벨 반도체 모듈의 제조 방법에 있어서, ⒣집적회로 칩 그룹을 웨이퍼에서 분리하는 단계는 집적회로 칩들을 매트릭스 단위로 절단하는 단계일 수 있다.

본 발명에 따른 웨이퍼 레벨 반도체 모듈의 제조 방법에 있어서, ⒞트렌치에 응력 완충 수지부를 형성하는 단계는 트렌치를 폴리머로 충전하는 단계인 것이 바람직하다. 특히 저온 경화 폴리머로 충전하는 것이 바람직하다. 또는 엘라스토머 재질로 충전할 수 있다.

본 발명에 따른 웨이퍼 레벨 반도체 모듈의 제조 방법에 있어서, ⒟재배선 금속층을 형성하는 단계는 층간절연막을 개재하여 다층의 재배선 금속층을 형성하는 단계일 수 있다.

본 발명에 따른 웨이퍼 레벨 반도체 모듈의 제조 방법에 있어서, ⒡웨이퍼 이면을 연마하는 단계 후에 웨이퍼의 이면에 이면 보호층을 형성하는 단계를 포함하는 것이 바람직하다. 이면 보호층을 형성하는 단계는 접착 테이프 부착 단계일 수 있다.

본 발명에 따른 웨이퍼 레벨 반도체 모듈의 제조 방법에 있어서, ⒟재배선 금속층 형성 단계와 ⒠최종절연막 형성 단계는 ⒢재배선 금속층 위에 외부 접속 단자를 형성하는 단계에서 외부 접속 단자들이 집적회로 칩 그룹에 전체적으로 균일한 간격으로 배치시킬 수 있다.

이하 본 발명에 따른 웨이퍼 레벨 반도체 모듈과 그 제조 방법의 실시예를 상세하게 설명한다. 단 도면에서 수동 소자의 도시는 생략하였다.

제1 실시예

도 3과 도 4는 본 발명의 제1 실시예에 따른 웨이퍼 레벨 반도체 모듈의 평면도와 단면도이다. 도 3과 도 4에 도시된 본 발명에 따른 웨이퍼 레벨 반도체 모 듈(100)은 집적회로 칩들(111)이 1×8 매트릭스 배열을 이루는 집적회로 칩 그룹(110)이 모듈 기판(135)에 솔더 볼(129)에 의해 실장된 구조이다. 집적회로 칩 그룹(110)은 집적회로 칩들(111)이 일렬로 나란하게 배치되어 있으며, 집적회로 칩들(111) 사이에 웨이퍼 상태에서 제공되는 칩 분리 영역(SL)이 존재한다. 칩 분리 영역(SL)에는 집적회로 칩들(111)의 측면을 둘러싸게 응력 완충 수지부(117a)가 형성되어 있다. 각각의 집적회로 칩들(111)은 웨이퍼 레벨에서 재배선(redistribution) 과정을 거쳐 솔더 볼(29)의 형성이 완료된 구조이다.

본 실시예의 웨이퍼 레벨 반도체 모듈(100)은 웨이퍼 레벨에서 패키지 조립 공정이 완료된 집적회로 칩들(111)이 모듈 기판(135)에 직접 부착된다. 그리고 반도체 모듈(100)의 구성에 필요한 집적회로 칩들(111)들로 이루어진 집적회로 칩 모듈(110)이 웨이퍼로부터 한꺼번에 분리되어 모듈 기판(135)에 실장된다. 종래와 같이 패키지 조립 공정을 거친 반도체 패키지를 부착하는 것에 비하여 제조 공정이 단순하다. 그리고 집적회로 칩들(111)의 실장 면적이 크지 않기 때문에 종래 반도체 모듈 대비 반도체 모듈(100)의 크기 감소에 유리하다. 또는 집적회로 칩(111)이 차지하는 면적이 작기 때문에 동일한 모듈 기판 크기의 종래 반도체 모듈보다 많은 수의 집적회로 칩을 실장하거나 대형 집적회로 칩을 실장할 수 있으며 모듈 기판(135)의 설계 자유도가 증가된다.

이 반도체 모듈(100)은 이웃하는 집적회로 칩들(111) 사이에 웨이퍼 상태에서 제공되는 스크라이브 레인(scribe lane) 또는 소잉 레인(sawing lane)으로 불리는 칩 분리 영역(SL)을 가진다. 응력 완충 수지부(117a)는 칩 분리 영역(SL)을 따 라 형성된다. 모듈 기판(135)과 솔더 볼(129) 및 집적회로 칩(111)은 열팽창계수가 다르다. 응력 완충 수지부(17a)가 열팽창계수 차이에 따른 물리적인 응력에 대한 완충 지대 역할을 한다. 응력 완충 수지부(117a)가 없는 경우 집적회로 칩 그룹(110) 전체에 응력이 작용되고 집적회로 칩 그룹(110)의 가장자리 부분에서 휨의 정도가 크게 나타날 것이다. 응력 완충 수지부(117a)가 응력을 완화시키며 응력의 집중을 방지한다. 또한, 응력 완충 수지부(117a)는 집적회로 칩들(111)간 전기적인 차폐 기능을 수행하여, 집적회로 칩들(111)간 전기적인 간섭을 방지한다.

도 5는 도 4에 도시된 웨이퍼 레벨 반도체 모듈의 집적회로 칩 그룹 구조를 보여주는 단면도이다. 도 5에 도시된 바와 같이, 각각의 집적회로 칩(111)은 반도체 기판(112) 상부에 칩 패드(113)가 노출되게 보호막(114)이 덮여지고, 보호막(114) 상부에 층간절연막(17)을 개재하여 재배선 금속층(124)이 형성된 구조이다. 재배선 금속층(124)은 최종절연막(124)으로 덮여 보호된다. 최종절연막(124)으로부터 개방된 재배선 금속층(124) 위에 외부 접속 단자로서 솔더 볼(129)이 부착된다.

칩 분리 영역(SL)에 형성되는 응력 완충 수지부(117a)는 응력 완화 용도로 사용되는 수지, 예컨대 폴리머 재질로 구성된다. 응력 완충 수지부(117a)를 경화 온도가 200℃이하인 저온 경화 폴리머, 예컨대 200℃인 저온 경화 폴리머로 구성하면 폴리머의 경화 중 발생할 수 있는 집적회로 칩의 열화로 인한 수율 저하를 방지할 수 있다. 응력 완충 수지부(117a)는 엘라스토머 재질로 형성될 수도 있다. 여기서, 응력 완충 수지부(117a)는 집적회로 칩(111)의 층간절연막(117)과 동일 재질로서, 층간절연막(117)과 일체로 형성되어 있다. 별도의 공정 진행 없이 재배선 과정 의 층간절연막(117) 형성 과정에서 트렌치(115)에 절연 물질을 충전시킴으로써 응력 완충 수지부(117a)를 형성할 수 있다.

응력 완충 수지부(117a)는 칩 분리 영역(SL)과 동일한 폭을 갖는다. 또한 응력 완충 수지부(117a)는 집적회로 칩(111)의 반도체 기판(112)을 수직으로 관통하게 형성된다. 집적회로 칩들(111) 사이에서 응력 완충 수지부(117a)의 체적을 최대한 확보함으로써 최상의 응력 완화 효과를 얻을 수 있다. 응력 완충 수지부(117a)를 부분적으로 형성하거나 칩 분리 영역(SL)보다 좁은 폭으로 형성되는 것도 가능하다.

집적회로 칩들(111)은 이면에 부착된 접착 테이프(125)에 의해 이면이 보호된다. 접착 테이프(125)로서는 접착층이 형성된 폴리이미드 테이프가 사용될 수 있다. 접착 테이프(125)외에 집적회로 칩들(111)의 이면을 보호하기 위한 다양한 형태의 보호층 구성을 가질 수 있다.

이하에서 전술한 바와 같은 본 발명의 웨이퍼 레벨 반도체 모듈의 제조 방법을 설명한다.

도 6내지 도 16은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 반도체 모듈의 제조 방법을 보여주는 공정도이다. 먼저, 도 6에서와 같이 웨이퍼 가공 공정과 전기적 특성 검사 공정 등 프론트-엔드(front-end) 공정을 완료한 웨이퍼(W)를 준비하는 단계가 진행된다. 웨이퍼(W)는 실리콘과 같은 반도체 기판(112) 위에 형성된 칩 패드(113)와 보호막(114)을 포함한다. 칩 패드(113)는 알루미늄과 같은 금속으 로 이루어진다. 보호막(114)은 질화막과 같은 물질로 이루어진다. 보호막(114)은 칩 패드(113)가 노출되게 웨이퍼(W)의 활성면(active surface) 전체를 덮는다. 칩 패드들(113)은 집적회로 칩(111)의 양쪽 가장자리 또는 중앙 부분에 형성될 수 있다. 웨이퍼(W)에는 종과 횡으로 각각의 집적회로 칩(111)을 분리하기 위한 칩 분리 영역(SL)이 제공된다.

다음으로, 도 7에서와 같이, 칩 분리 영역(SL)에 트렌치(115)를 형성한다. 트렌치(115)는 보호막(114)을 관통하면서 반도체 기판(112)의 소정 깊이까지 형성한다. 트렌치(115)는 사진 및 식각 공정에 의하여 형성할 수 있다. 트렌치(115)는 칩 분리 영역(SL)을 따라 웨이퍼(W)의 종과 횡으로 형성된다. 트렌치(115)의 폭은 칩 분리 영역(SL)의 폭보다 작게 형성하는 것이 가능하나 칩 분리 영역(SL)의 폭과 일치하게 형성하는 것이 바람직하다. 후술되는 응력 완충 수지부(도 8의 117a)의 체적이 최대가 될 있도록 하는 것이 좋기 때문이다. 또한, 트렌치(115)는 다양한 형태를 가질 수 있으나 최대의 체적 확보를 위하여 칩 분리 영역(SL)의 양쪽 가장자리에서 웨이퍼 표면에 대하여 수직하게 파여지는 형태를 갖도록 한다.

이어서 트렌치 충전과 더불어 재배선 단계를 진행한다. 도 8에 도시된 바와 같이, 칩 패드(113)가 노출되게 보호막(114) 상에 층간절연막(117)을 형성한다. 층간절연막(117)을 형성하는 과정에서 트렌치(115)를 충전시켜 응력 완충 수지부(117a)를 형성한다. 응력 완충 수지부(117a)와 층간절연막(117)은 전기적인 절연 기능과 함께 열 응력을 완화시키는 완충 역할을 한다. 층간절연막(117)은 각종 폴리머(polymer) 물질로 형성될 수 있다. 예컨대, 감광성 폴리이미드(PSPI; Photosensitive Polyimide), 벤조사이클로부텐(benzo-cyclo-butene; BCB), 에폭시(epoxy)와 같은 물질로 형성될 수 있다. 층간절연막(117)은 반도체 기판(112)의 전면에 예컨대 스핀 코팅(spin coating)법으로 형성할 수 있으며, 포토(photo) 공정을 진행하여 칩 패드(113)를 노출시킬 수 있다.

계속해서, 도 9에 도시된 바와 같이, 층간절연막(117) 상에 칩 패드(113)와 연결되는 시드금속층(seed metal layer; 119)을 형성한다. 시드금속층(119)의 형성에는 증착 방법, 스퍼터링(sputtering)이 사용될 수 있다. 시드금속층(119)은 다양한 금속의 합금으로 이루어진 복수 개의 층으로 형성할 수 있다. 예를 들어, 티타늄(Ti)/구리(Cu), 크롬(Cr)/구리(Cu), 크롬(Cr)/니켈(Ni), 크롬(Cr)/바나듐(V), 티타늄(Ti)/구리(Cu)/니켈(Ni), 크롬(Cr)/니켈(Ni)/금(Au) 등의 합금이 사용될 수 있다.

시드금속층(119)의 형성 후에는 시드금속층(119) 상에 소정 패턴의 감광막(photo resist layer; 121)을 형성한다. 감광막(21)은 감광 물질을 전면에 도포한 후 노광 및 현상하여 형성하며, 후술되는 재배선 금속층(도 10의 23)이 형성될 시드금속층(19) 부분이 외부로 노출되도록 한다.

이어서, 도 10에 도시된 바와 같이, 감광막(121)으로부터 노출된 시드금속층(119) 상에 재배선 금속층(123)을 형성한다. 재배선 금속층(123)은 전기전도성이 우수한 물질, 예컨대 구리(Cu)로 형성되며 칩 패드(113)와 연결되는 소정의 패턴으로 형성된다. 여기서, 재배선 금속층(123)은 시드금속층(119)을 도금 전극으로 이용하여 전해도금(electroplating)을 진행함으로써 형성될 수 있다. 무전해도금, 물 리적 기상 증착, 및 화학적 기상 증착 방법에 의해 형성하는 것도 가능하다. 재배선 금속층(123)의 형성 후에 감광막(121)은 제거된다.

계속해서 도 11에 도시된 바와 같이, 재배선 금속층(123)을 형성한 후에 재배선 금속층(123)을 마스크로 이용하여 외부로 노출된 시드금속층(119)을 식각한다. 시드금속층(119)의 식각에는 이방성 식각이나 등방성 식각 등이 사용될 수 있다.

시드금속층(119)의 식각이 완료되면, 도 12에 도시된 바와 같이, 층간절연막(117) 상에 재배선 금속층(123)을 덮는 최종절연막(124)을 형성한다. 후술되는 솔더 볼(도 14의 29)이 부착되는 부분은 재배선 금속층(123)이 노출되도록 한다. 최종절연막(124)은 전술한 층간절연막(117)으로 사용될 수 있는 물질로 형성할 수 있다. 최종절연막(124)의 형성 후에는 웨이퍼(W)의 이면을 연마하여 웨이퍼 두께를 줄인다. 웨이퍼 이면 연마는 트렌치(115)에 충전된 응력 완충 수지부(117a)가 노출되게 진행한다.

이어서, 도 13에 도시된 바와 같이 집적회로 칩(111)의 이면에 접착 테이프(125)를 부착한다. 웨이퍼(W)의 이면에 접착 테이프(125)가 부착됨으로써, 집적회로 칩(111)의 이면이 외부환경으로부터 보호될 수 있다. 접착 테이프(125)로서는 접착층을 갖는 폴리이미드 테이프와 같이 절연성 접착 테이프가 사용될 수 있다. 그 밖에 집적회로 칩(111)의 이면을 보호하기 위한 다양한 처리가 이루어질 수 있다.

도 14를 참조하면, 다음으로 최종절연막(124)으로부터 노출된 재배선 금속층 (123)에 외부 접속 단자로서 솔더 볼(129)을 형성한다. 여기서 솔더 볼(29) 하부에 여러 금속의 합금으로 이루어지는 하부 금속층(under bump metal; UBM)을 형성할 수 있다. 솔더 볼(129)을 노출된 재배선 금속층(123) 부분에 위치 정렬시킨 상태에서 리플로우(reflow)를 진행함으로써 솔더 볼(129)이 부착될 수 있다. 여기서, 솔더 볼(129)을 외부 접속 단자의 예로 하였지만 구리(Cu), 금(Au), 니켈(Ni) 등의 금속 범프를 사용할 수 있다. 금속 범프의 경우 도금 방법에 의하여 형성되지만, 솔더 볼(129)은 여러 가지 방법에 의하여 형성될 수 있다. 예를 들어, 도금 외에도 볼 배치(ball placement), 스텐실 프린팅(stencil printing)과 같이 다양한 방법을 사용할 수 있으며, 최종적으로 리플로우(reflow)를 거쳐 솔더 볼(129)의 형성을 완료한다.

그리고 복수 개의 집적회로 칩(111)들을 하나의 단위로 하는 집적회로 칩 그룹(110)을 웨이퍼(W)로부터 분리한다. 소잉 블레이드(150)로 칩 분리 영역(SL)을 절단하여 집적회로 칩 그룹(110)이 분리될 수 있다. 도 15와 도 16에 도시된 바와 같이, 웨이퍼(W)에서 집적회로 칩들(111)이 m×n 매트릭스 배열, 예컨대 1×8 매트릭스 배열된 집적회로 칩 그룹(110) 단위로 분리된다. 단, 도 15와 도 16에서 솔더 볼(129)의 도시는 생략되었다.

도 4를 참조하면, 그리고나서 모듈 기판(135)에 집적회로 칩 그룹(10)을 실장한다. 솔더 볼(129)이 모듈 기판(135)에 솔더 접합되어 웨이퍼 레벨 반도체 모듈(100)의 제조가 완료된다.

제2 실시예

도 17과 도 18은 본 발명의 제2 실시예에 따른 웨이퍼 레벨 반도체 모듈의 평면도와 단면도이다. 도 17과 도 18의 웨이퍼 레벨 반도체 모듈(200)은 2×4 매트릭스 배열된 집적회로 칩들(211)로 구성된 집적회로 칩 그룹(210)이 모듈 기판(235)에 실장된 구조이다. 이 실시예의 반도체 모듈(200)은 집적회로 칩 그룹(210)이 m×n 매트릭스 배열을 이루는 다양한 집적회로 칩 배열 구조를 가질 수 있음을 보여주는 실시예이다. 이 반도체 모듈(200)의 경우 집적회로 칩들(211)이 2열로 형성되므로 반도체 모듈(200)의 길이를 줄이는 데에 효과적이다. 집적회로 칩 그룹(210)의 폭 증가에 의한 응력은 집적회로 칩들(211) 사이의 응력 완충용 수지부(217a)에 의해 완화될 수 있다.

제3,4,5 실시예

도 19내지 도 21은 본 발명의 제3,4,5 실시예에 따른 웨이퍼 레벨 반도체 모듈의 평면도이다. 도 19의 웨이퍼 레벨 반도체 모듈(301)은 종래 반도체 모듈과 동일한 크기의 모듈 기판(335)에 집적회로 칩들(311)이 1×8 배열된 집적회로 칩 그룹(310)이 실장된 구조이다. 집적회로 칩 그룹(310)의 실장 면적이 작기 때문에 동일한 모듈 기판 크기의 종래 반도체 모듈에 비하여 반도체 모듈 설계가 자유로워질 수 있음을 보여준다.

도 20의 웨이퍼 레벨 반도체 모듈(302)은 종래 반도체 모듈과 동일한 크기의 모듈 기판(335)에 1×11 배열된 집적회로 칩 그룹(310a)이 실장된 구조이다. 집적 회로 칩 그룹(310)을 구성하는 집적회로 칩(311)의 개수가 증가될 수 있어 용량 증가에 효과적인 구조임을 보여준다.

도 21의 웨이퍼 레벨 반도체 모듈(303)은 종래 반도체 모듈과 동일한 길이의 모듈 기판(336)에 2×11 배열된 집적회로 칩 그룹(310b)이 실장된 구조이다. 집적회로 칩 세트(310b)를 구성하는 집적회로 칩(311)의 행과 열의 증가에 의해 용량 증가에 대응할 수 있음을 보여준다.

제6,7,8,9 실시예

도 22 내지 도 25는 본 발명의 제6,7,8,9 실시예에 따른 웨이퍼 레벨 반도체 모듈의 집적회로 칩 그룹 구조를 보여주는 단면도이다. 본 발명에 따른 웨이퍼 레벨 반도체 모듈은, 도 22에서와 같이, 집적회로 칩 그룹(410a)이 층간절연막(417)과 분리되어 응력 완충 수지부(18)가 형성된 구조를 가질 수 있다. 층간절연막(417)을 형성하기 전에 트렌치(415)에 폴리머를 충전시켜 응력 완충 수지부(418)를 형성한다. 응력 완충 수지부(418)는 층간절연막(417)과 다른 재질로 구성될 수 있다. 예컨대 엘라스토머 재질로 형성할 수 있다.

또한 본 발명에 따른 웨이퍼 레벨 반도체 모듈은, 도 23의 집적회로 칩 그룹(410b)에서와 같이, 트렌치(415)에 충전된 층간절연막(417a)과 최종절연막(424a)으로 응력 완충 수지부가 형성된 구조를 가질 수 있다. 층간절연막(417)과 최종절연막(424)의 형성 과정에서 각각 일정 두께로 트렌치(415)를 충전시켜 응력 완충 수지부를 형성할 수 있다. 응력 완충 수지부가 다층 절연막 구조일 수 있음을 보여준 다.

그리고 본 발명에 따른 웨이퍼 레벨 반도체 모듈은, 도 24와 도 25의 집적회로 칩 그룹(410c,410d)에서와 같이 층간절연막(417,420)을 개재하여 다층, 예컨대 2층으로 재배선 금속층이(423a,423b) 형성될 수 있다. 도 24에서와 같이, 재배선 공정의 최종 단계인 최종절연막(424)을 형성하기 전에 트렌치(415)를 형성하고 최종절연막(424)의 형성 과정에서 최종절연막(424)을 트렌치(415)에 충전시켜 응력 완충 수지부(424a)가 형성될 수 있다. 또는 도 25에서와 같이 층간절연막들(417a,420a)과 최종절연막(424a)을 트렌치(415)에 차례로 적층되는 형태로 충전함으로써 응력 완충 수지부를 구성할 수 있다.

제10 실시예

도 26은 본 발명에 따른 제10 실시예의 웨이퍼 레벨 반도체 모듈의 단면도이다. 도 26에 도시된 웨이퍼 레벨 반도체 모듈(400)은 솔더 볼(429a)이 집적회로 칩 그룹(410f)의 이면 전체에 대하여 균일한 간격으로 배열되어 있다. 재배선을 진행하여 볼 레이아웃(ball layout)을 변경할 수 있음을 보여주는 실시예이다. 즉, 외부 접속 단자의 배열에 있어서 칩 차원의 배치 및 집적회로 칩 그룹 차원에서의 배치가 모두 가능하다. 그리고, 외부 접속 단자는 칩 분리 영역을 포함하여 반도체 모듈을 구성하는 다수의 집적회로 칩 상 동일한 기능을 수행하는 외부 접속 단자들을 이웃하게 모아서 배치함으로써 전기적 연결 경로를 최소화할 수 있다.

이상과 같은 본 발명에 따른 웨이퍼 레벨 반도체 모듈과 그 제조 방법에 의하면, 웨이퍼에서 분리된 복수의 집적회로 칩들을 가지는 집적회로 칩 그룹이 모듈 기판에 실장됨으로써 소형화와 경량화 및 용량 증가에 유리한 반도체 모듈의 구현이 가능하다.

또한 본 발명에 따른 웨이퍼 레벨 반도체 모듈과 그 제조 방법에 의하면, 구조적으로 단순해져서 종래에 비하여 제조 공정이 줄어들고 제조 비용이 감소되며, 제조 시간이 단축된다.

그리고, 집적회로 칩 그룹의 집적회로 칩들 사이에 형성되는 응력 완화 수지부로 인하여 열 응력에 의한 집적회로 칩 그룹의 변형 및 접합 상태의 손상을 방지하고, 집적회로 칩들간 전기적인 간섭이 방지되어 전기적 및 열적 특성이 우수한 반도체 모듈의 구현이 가능하다.

Claims

반도체 기판 상에 복수의 칩 패드가 형성되고 서로 나란하게 이웃하는 복수 개의 집적회로 칩들을 가지며, 이웃하는 집적회로 칩들 사이에 칩 분리 영역이 형성되고, 상기 칩 분리 영역에 상기 반도체 기판을 관통하게 응력 완충 수지부(stress relief resin portion)가 형성된 집적회로 칩 그룹과; 상기 집적회로 칩 그룹이 실장되는 모듈 기판;을 포함하는 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈.
제1 항에 있어서,

상기 응력 완충 수지부는 칩 분리 영역의 폭과 동일한 폭으로 형성된 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈.
제1 항에 있어서,

상기 집적회로 칩은 반도체 기판 상부에 형성되는 층간절연막과, 칩 패드와 접속되며 층간절연막 위에 형성되는 재배선 금속층(redistribution metal layer) 및 상기 재배선 금속층을 덮는 최종절연막을 갖는 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈.
제3 항에 있어서,

상기 응력 완충 수지부는 층간절연막과 일체로 형성된 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈.
제3 항에 있어서,

상기 응력 완충 수지부가 상기 최종절연막과 일체로 형성된 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈.
제1 항 또는 제4 항에 있어서,

상기 응력 완충 수지부는 다층 구조인 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈.
제1 항에 있어서,

상기 응력 완충 수지부는 폴리머(polymer) 재질인 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈.
제7 항에 있어서,

상기 폴리머는 저온 경화 폴리머인 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈.
제1 항에 있어서, 상기 응력 완충 수지부는 엘라스토머 재질인 것을 특징으 로 하는 웨이퍼 레벨 반도체 모듈.
제1 항에 있어서,

상기 집적회로 칩 그룹과 상기 모듈 기판이 상기 재배선 금속층 위에 형성된 외부 접속 단자로 접합된 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈.
제1 항에 있어서,

상기 외부 접속 단자는 이웃하는 외부 접속 단자간 균일한 간격으로 배치된 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈.
제1 항에 있어서,

상기 집적회로 칩 그룹은 이면에 형성된 보호층을 갖는 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈.
제12 항에 있어서,

상기 보호층은 접착 테이프인 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈.
제1 항에 있어서,

상기 집적회로 칩 그룹은 집적회로 칩들이 매트릭스 배열된 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈.
⒜반도체 기판에 형성된 보호막으로부터 노출되는 칩 패드들을 가지는 복수 개의 집적회로 칩들과 각각의 집적회로 칩에 대한 칩 분리 영역을 포함하는 웨이퍼를 준비하는 단계; ⒝칩 분리 영역 내에서 보호막을 관통하면서 반도체 기판에 파여지는 트렌치(trench)를 형성하는 단계; ⒞트렌치에 수지를 충전하여 응력 완충 수지부를 형성하는 단계; ⒟보호막 위에 층간절연막을 개재하여 칩 패드와 접속된 재배선 금속층을 형성하는 단계; ⒠보호막과 재배선 금속층 위에 형성되고, 재배선 금속층의 일부가 노출되는 최종절연막을 형성하는 단계; ⒡최종절연막이 형성된 면의 반대면을 응력 완충 수지부가 노출되게 이면 연마하는 단계; ⒢최종절연막으로부터 노출되는 재배선 금속층 위에 외부 접속 단자를 형성하는 단계; ⒣이웃하는 집적회로 칩들 사이에 칩 분리 영역을 가지는 복수 개의 집적회로 칩들을 하나의 단위로 하는 집적회로 칩 그룹을 웨이퍼에서 분리하는 단계; 및 ⒤집적회로 칩 그룹을 모듈 기판에 실장하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈의 제조 방법.
제15 항에 있어서,

상기 ⒝트렌치를 형성하는 단계는 칩 분리 영역의 폭과 동일한 폭으로 트렌치를 형성하는 단계인 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈의 제조 방법.
제15 항에 있어서,

상기 ⒞트렌치에 응력 완충 수지부를 형성하는 단계는 상기 ⒟재배선 금속층을 형성하는 단계에서 층간절연막을 형성하는 단계와 동시에 진행되어 층간절연막과 일체로 응력 완충 수지부를 형성하는 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈의 제조 방법.
제15 항에 있어서,

상기 ⒞트렌치에 응력 완충 수지부를 형성하는 단계가 상기 ⒠최종절연막을 형성하는 단계와 동시에 진행되어 최종절연막과 일체로 응력 완충 수지부를 형성하는 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈의 제조 방법.
제15 항에 있어서,

상기 ⒞트렌치에 응력 완충 수지부를 형성하는 단계는 다층의 층간절연막으로 응력 완충 수지부를 형성하는 단계인 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈의 제조 방법.
제15 항에 있어서,

상기 ⒣집적회로 칩 그룹을 웨이퍼에서 분리하는 단계는 집적회로 칩들을 매트릭스 단위로 절단하는 단계인 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈의 제조 방법.
제15 항에 있어서,

상기 ⒞트렌치에 응력 완충 수지부를 형성하는 단계는 트렌치를 폴리머로 충전하는 단계인 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈의 제조 방법.
제21 항에 있어서,

상기 트렌치를 폴리머로 충전하는 단계는 저온 경화 폴리머로 충전하는 단계인 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈의 제조 방법.
제15 항에 있어서,

상기 ⒞트렌치에 응력 완충 수지부를 형성하는 단계는 트렌치를 엘라스토머로 충전하는 단계인 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈의 제조 방법.
제15 항에 있어서,

상기 ⒟재배선 금속층을 형성하는 단계는 층간절연막을 개재하여 다층의 재배선 금속층을 형성하는 단계인 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈의 제조 방법.
제15 항에 있어서,

상기 ⒡웨이퍼 이면을 연마하는 단계 후에 웨이퍼의 이면에 이면 보호층을 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈의 제조 방 법.
제25 항에 있어서,

상기 이면 보호층을 형성하는 단계는 접착 테이프 부착 단계인 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈의 제조 방법.
제15 항에 있어서,

상기 ⒟재배선 금속층 형성 단계와 상기 ⒠최종절연막 형성 단계는 상기 ⒢재배선 금속층 위에 외부 접속 단자를 형성하는 단계에서 외부 접속 단자들이 집적회로 칩 그룹에 전체적으로 균일한 간격으로 배치시키는 것을 특징으로 하는 웨이퍼 레벨 반도체 모듈의 제조 방법.