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KR100339683B1 - 반도체 집적회로의 자기정렬 콘택 구조체 형성방법 - Google Patents

반도체 집적회로의 자기정렬 콘택 구조체 형성방법 Download PDF

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KR100339683B1
KR100339683B1 KR1020000005358A KR20000005358A KR100339683B1 KR 100339683 B1 KR100339683 B1 KR 100339683B1 KR 1020000005358 A KR1020000005358 A KR 1020000005358A KR 20000005358 A KR20000005358 A KR 20000005358A KR 100339683 B1 KR100339683 B1 KR 100339683B1
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insulating layer
layer
forming
contact hole
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윤종용
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Abstract

반도체 집적회로 소자의 자기정렬 콘택 구조체의 형성방법이 제공된다. 이 방법은 기판 상에 배선패턴들을 형성하는 단계와, 기판의 표면 및 배선 패턴들의 표면을 실리콘 질화층과 같은 캐핑절연층으로 덮는 단계를 포함한다. 캐핑절연층 상에 캐핑절연층에 대하여 습식식각 선택비를 갖는 상부 층간절연층을 형성한다. 상부 층간절연층 및 캐핑절연층을 연속적으로 건식식각하여 기판을 노출시키고 바람직하게는 배선패턴들을 노출시키지 않는 제1 콘택홀을 형성한다. 캐핑절연층을 식각저지층으로 사용하여 제1 콘택홀을 자기정렬 방식으로 확장시킨다. 이 확장 단계는 상부 층간절연층을 캐핑절연층보다 더 빨리 식각시키는 습식식각용액을 사용하여 제1 콘택홀의 측벽을 습식식각함으로써 실시된다. 이 방법에서, 제1 콘택홀은 초기에 오정렬에 대한 에러가 보상되도록 형성될 것이고, 자기정렬 습식식각 단계를 사용하여 제1 콘택홀을 확장시키어 제2 콘택홀을 형성함으로써 콘택저항을 최소화시킬 수 있다.

Description

반도체 집적회로의 자기정렬 콘택 구조체 형성방법{Method of forming self-aligned contact structure in semiconductor integrated circuit device}
본 발명은 반도체 집적회로 소자의 제조방법에 관한 것으로, 특히 자기정렬 콘택 구조체의 형성방법에 관한 것이다.
마이크로 전자 집적회로의 집적도를 증가시키기 위한 시도는 패턴들 사이의 간격이 좁아진 점점 작은 소자들의 제조에 대한 결과를 초래하였다. 이에 따라, 이들 소자들의 콘택홀의 위치를 사진공정으로 한정하기 위한 종래의 기술 또한 개선되어져야 했다. 그러한 개선은 전적으로 정렬여유도에 대한 허용오차를 감소시키는 사진공정의 개발을 포함하여 진행되었다. 다른 한편으로, 고집적 소자를 형성할 때 콘택홀의 크기를 감소시키기 위한 시도는 바람직한 기술로 채택되지 않을 것이다.이는 콘택홀의 크기가 감소되면 콘택저항이 증가하기 때문이다.
사진공정의 정렬 허용오차를 감소시키는 기술은 마이크로 전자 소자들의 크기를 축소시키는 비율에 비례하여 감소되지 않는다. 사진공정의 정렬과 관련된 이러한 한계를 극복하기 위하여 사진공정의 정밀도에 의존하지 않는 자기정렬 콘택홀 제조기술이 개발되어 왔다.
미국특허 제5,897,372호는 자기정렬 콘택홀을 형성하는 방법을 개시한다. 미국특허 제5,897,372호에 따르면, 반도체기판 상에 상부 보호층 및 측벽 스페이서에의해 둘러싸여진 게이트 전극을 형성하고, 상기 결과물 전면에 얇은 실리콘 리치 실리콘질화층(silicon-rich silicon nitride layer) 및 두꺼운 층간절연층을 차례로 형성하고, 상기 층간절연층 및 상기 실리콘 리치 실리콘질화층을 차례로 건식식각하여 상기 게이트 전극들 사이의 반도체기판을 노출시키는 자기정렬 콘택홀을 형성한다. 여기서, 상기 자기정렬 콘택홀은 상기 노출된 반도체기판의 면적을 극대화시키고 정렬 여유도를 증가시키기 위하여 게이트 전극 상에 형성된 보호층의 가장자리를 노출시킨다. 이때, 상기 보호층 및 상기 스페이서를 산화층으로 형성하는 경우에는 상기 자기정렬 콘택홀을 형성하기 위한 건식식각 공정을 실시하는 동안 과도식각에 기인하여 게이트 전극이 노출될 수 있다. 이에 따라, 상기 보호층 및 스페이서를 층간절연층에 대하여 식각 선택비를 갖는 실리콘 질화층으로 형성하거나 상기 실리콘 리치 실리콘질화층을 두껍게 형성하면, 게이트 전극이 노출되는 문제점을 해결할 수 있다. 그러나, 실리콘 질화층 또는 실리콘 리치 실리콘 질화층은 층간절연층으로 널리 사용되는 실리콘 산화층에 비하여 높은 유전상수를 보인다.이에 따라, 상기 자기정렬 콘택홀을 채우는 배선 및 상기 게이트 전극 사이의 기생 커패시턴스가 증가되어 반도체소자의 전기적인 특성을 저하시킨다.
결과적으로, 이러한 자기정렬 콘택홀 제조기술은 상대적으로 큰 정렬 오차를 갖는 사진공정이 사용될 때 여전히 신뢰성에 대한 문제점이 존재한다. 따라서, 그러한 자기정렬 기술에도 불구하고, 고집적 회로의 콘택홀을 형성하는 데 있어서 더욱 개선된 방법이 요구되고 있는 실정이다.
따라서, 본 발명의 목적은 서로 인접한 두개의 도전층 사이의 기생 커패시턴스를 최소화시킬 수 있고 정렬 기술에 대한 신뢰성을 개선시킬 수 있는 자기정렬 콘택 구조체의 형성방법을 제공하는 데 있다.
본 발명의 다른 목적은 콘택저항을 최소화시킬 수 있는 자기정렬 콘택 구조체의 형성방법을 제공하는 데 있다.
도 1은 본 발명 및 종래기술에 적용되는 일반적인 디램 셀 어레이 영역의 일 부분을 보여주는 평면도이다.
도 2 내지 도 7은 도 1의 Ⅰ-Ⅰ에 따라 본 발명에 따른 자기정렬 콘택 구조체의 형성방법을 설명하기 위한 단면도들이다.
본 발명의 이들 목적들 및 특징들은 집적회로 소자의 자기정렬 콘택 구조체의 형성방법들에 의해 제공될 수 있다. 이들 방법들은 콘택홀들이 하부의 집적회로 소자의 구조체들에 대하여 오정렬되어질 수 있는 가능성을 감소시킴으로써 공정의 신뢰성을 개선시킨다. 본 발명의 일 실시예에 따르면, 자기정렬 콘택 구조체의 형성방법은 기판 상에 복수개의 배선패턴들을 형성하는 단계와, 상기 배선패턴들의 표면 및 상기 기판의 표면을 캐핑절연층(capping insulating layer)으로 덮는 단계를 포함한다. 다음에, 상기 캐핑절연층 상에 상기 배선패턴들 사이의 갭 영역을 채우는 상부 층간절연층(upper inter-layer insulating layer)을 형성한다. 이어서, 상기 상부 층간절연층 및 상기 캐핑절연층을 연속적으로 건식 식각하여 상기 기판을 노출시키는 제1 콘택홀을 형성한다. 여기서, 상기 제1 콘택홀은 상기 배선패턴들을 노출시키지 않는 것이 바람직하다. 이 실시예에 있어서, 상기 캐핑절연층은 실리콘질화층으로 형성할 수 있다. 상기 캐핑절연층을 식각저지층으로 사용하여 자기정렬 방식으로 상기 제1 콘택홀을 확장시킨다. 특히, 상기 캐핑절연층보다 상기 상부 층간절연층을 더 빠르게 식각하는 식각용액을 사용하여 상기 제1 콘택홀의 측벽을 습식 식각함으로써 상기 캐핑절연층이 노출되도록 상기 제1 콘택홀을 확장시키어 제2 콘택홀을 형성한다. 이 방법에서, 오정렬에 대한 가능성을 근본적으로 보상하는 자기정렬 콘택홀이 형성될 수 있고 자기정렬되는 습식식각 단계가 제1 콘택홀을 확장시키어 상기 확장된 제2 콘택홀 내에 저저항 콘택(즉 콘택 플러그)이 제공될 수 있다. 이 확장 단계를 실시하는 동안, 습식 식각용액의 선택비가 높으므로 상기 배선패턴들이 제2 콘택홀에 의해 노출될 가능성을 감소시킨다.
본 발명의 다른 태양에 따르면, 상기 제2 콘택홀을 형성하는 단계 후에 상기 제2 콘택홀의 측벽 상에 산화층 스페이서(oxide spacer)를 형성하는 단계와, 상기 산화층 스페이서를 식각 마스크로 사용하여 상기 기판의 반대편에 연장된 상기 캐핑절연층의 돌출부(protusion)를 식각하는 단계를 실시하는 것이 바람직하다. 이 후자의 연속적인 단계들은 상기 제2 콘택홀에 의해 노출되는 기판의 면적을 증가시키기 위하여 실시되며, 후속공정에서 형성되는 콘택 플러그 및 상기 기판 사이의 콘택저항을 감소시킨다.
본 발명의 다른 실시예에 따르면, 집적회로의 메모리소자를 형성하는 바람직한 방법은 반도체기판 상에 하부 층간절연층(lower inter-layer insulating layer)을 형성하는 단계와, 상기 하부 층간절연층 내에 패드 콘택홀을 형성하는 단계를 포함한다. 상기 패드 콘택홀 내에 통상의 방법을 사용하여 패드 플러그를 형성한다. 이어서, 상기 하부 층간절연층의 상부 표면 상에 서로 이웃하는 제1 및 제2 비트라인 패턴들을 형성한다. 계속해서, 상기 패드 플러그 및 상기 제1 및 제2 비트라인 패턴들을 덮는 캐핑절연층을 형성한다. 상기 캐핑절연층 상에 상부 층간절연층을 형성한다. 상기 상부 층간절연층 및 상기 캐핑절연층을 연속적으로 식각하여 상기 패드 플러그의 제1 부분을 노출시키는 제1 콘택홀을 형성한다. 이어서, 상기 캐핑절연층보다 상기 상부 층간절연층을 더 빨리 식각시키는 식각용액으로 상기 제1 콘택홀의 측벽을 선택적으로 식각함으로써 바람직한 자기정렬 방식으로 상기 비트라인 패턴의 측벽 상의 상기 캐핑절연층을 노출시키는 제2 콘택홀을 형성한다. 다음에, 상기 제2 콘택홀의 측벽 상에 산화층 스페이서를 형성한다. 상기 산화층 스페이서를 형성한 후에 상기 캐핑절연층을 다시 식각하여 상기 제1 부분보다 더 큰 상기 패드 플러그의 제2 부분을 노출시킨다. 이 단계는 상기 산화층 스페이서를 식각 마스크로 사용하여 실시하는 것이 바람직하다. 다른 한편으로, 상기 캐핑절연층에 대하여 낮은 식각 선택비를 보이는 식각 공정을 사용하여 상기 산화층 스페이서를 형성할 수도 있다. 이 경우에, 상기 산화층 스페이서가 형성됨과 동시에 상기 캐핑절연층이 식각된다. 따라서, 상기 캐핑절연층을 추가로 식각하기 위한 별도의 식각 공정이 요구되지 않는다. 이어서, 상기 제2 콘택홀 내부에 콘택 플러그를 형성한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 '상'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 일반적인 디램소자의 셀 어레이 영역의 일 부분에 대한 평면도이다.
도 1을 참조하면, P형의 반도체기판의 소정영역에 활성영역(2)이 한정되고, 상기 활성영역(2)을 가로지르는 한 쌍의 워드라인들(4a, 4b)이 배치된다. 상기 활성영역(2)의 주변 영역에는 소자분리막이 형성된다. 상기 한 쌍의 워드라인들(4a, 4b) 사이의 활성영역(2)은 N형의 불순물로 도우핑된 공통 드레인 영역(6d)에 해당한다. 상기 한 쌍의 워드라인들(4a, 4b)중 제1 워드라인(4a)의 양 옆의 활성영역들중 공통 드레인 영역(6d)과 마주보는 활성영역(2)은 N형의 불순물로 도우핑된 제1 소오스 영역(6s')에 해당한다. 또한, 상기 제2 워드라인(4b)의 양 옆의 활성영역들중 상기 공통 드레인 영역(6d)과 마주보는 활성영역(2)은 N형의 불순물로 도우핑된 제2 소오스 영역(6s')에 해당한다.
상기 제1 소오스 영역(6s') 상에는 상기 제1 소오스 영역(6s')과 전기적으로 연결된 제1 스토리지 노드 패드(10a), 즉 제1 패드 플러그가 배치되고, 상기 제2 소오스 영역(6s') 상에는 상기 제2 소오스 영역(6s')과 전기적으로 연결된 제2 스토리지 노드 패드(10b), 즉 제2 패드 플러그가 배치된다. 또한, 상기 공통 드레인 영역(6d) 상에는 상기 공통 드레인 영역(6d)과 전기적으로 연결된 비트라인 패드(10d)가 배치된다. 상기 비트라인 패드(10d)는 상기 공통 드레인 영역(6d)의 한 쪽 옆을 향하여 연장된 돌출부를 포함한다. 상기 한 쌍의 워드라인들(4a, 4b)을 가로질러 상기 활성영역(2)의 양 옆에 각각 제1 및 제2 비트라인들(19)이 배치된다. 상기 제1 비트라인(19)은 상기 비트라인 패드(10d)의 돌출부를 노출시키는 비트라인 콘택홀(14)을 통하여 상기 비트라인 패드(10d)와 전기적으로 연결된다. 이와 마찬가지로, 상기 제2 비트라인(19)은 다른 비트라인 패드(도시하지 않음)와 전기적으로 연결된다.
도 2 내지 도 7은 도 1의 Ⅰ-Ⅰ에 따라 본 발명에 따른 자기정렬 콘택 구조체의 형성방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 자기정렬 콘택홀을 갖는 집적회로 소자의 바람직한 제조방법은 P형 반도체기판(1)의 소정영역에 활성영역을 한정하는 소자분리층(2a)을 형성한다. 상기 활성영역을 가로지르는 한 쌍의 워드라인들(도 1의 4a 및 4b)을 형성한다. 상기 각 워드라인의 양 옆의 활성영역에 N형의 불순물을 주입하여 소오스/드레인 영역들(도 1의 6d, 6s' 및 6s')을 형성한다. 상기 소오스/드레인 영역들이 형성된 결과물 전면에 하부 층간절연층(8)을 형성한다. 상기 하부 층간절연층(8)은BPSG층, PSG층 또는 언도우프트 산화층(USG)으로 형성할 수 있다. 통상의 사진공정으로 마스킹을 실시하여 상기 하부 층간절연층(8) 내에 패드 콘택홀(9)을 형성한다. 이 패드 콘택홀(9)은 상기 소오스/드레인 영역들을 노출시킨다. 상기 하부 층간절연층(8) 상부 및 상기 패드 콘택홀(9) 내에 폴리실리콘층을 전면증착한다. 이 폴리실리콘층은 N형 불순물로 도우핑된 높은 도전성의 폴리실리콘층일 수 있다. 이어서, 상기 하부 층간절연층(8)을 평탄화 저지층으로 사용하여 상기 폴리실리콘층을 평탄화시킨다. 이 평탄화 단계는 하부의 제1 소오스 영역(6s'), 제2 소오스 영역(6s') 및 공통 드레인 영역(6d)에 대하여 높은 도전성의 콘택 역할을 하는 패드 플러그들(도 1의 10a, 10b 및 10d)을 형성하는 결과를 초래한다.
도 3을 참조하면, 도시된 바와 같이 상기 패드 플러그들(10a, 10b, 10d) 및 상기 하부 층간절연층(8) 상에 절연층(12), 바람직하게는 고온산화층(HTO)과 같은 실리콘 산화층을 형성한다. 상기 절연층(12)을 패터닝하여 상기 비트라인 패드(도 1의 10d)를 노출시키는 비트라인 콘택홀(도 1의 14)을 형성한다. 상기 비트라인 콘택홀이 형성된 결과물 전면에 도전층(19) 및 보호층(protection layer; 20)을 차례로 형성한다. 상기 도전층(19)은 폴리실리콘층(16) 및 금속 실리사이드층(18)을 차례로 적층시키어 형성하는 것이 바람직하고, 상기 보호층(20)은 고온산화층(HTO)과 같은 실리콘 산화층으로 형성하는 것이 바람직하다. 상기 보호층(20)은 실리콘 질화층 또는 실리콘 옥시나이트라이드층으로 형성할 수도 있다. 상기 금속 실리사이드층(18)은 텅스텐 실리사이드층과 같은 내화성 금속 실리사이드층으로 형성한다. 상기 텅스텐 실리사이드층은 스퍼터링 공정을 사용하여 형성할 수 있다.
도 4를 참조하면, 사진/식각 공정으로 상기 보호층(20), 도전층(19) 및 절연층(12)을 연속적으로 패터닝하여 상기 비트라인 콘택홀들을 덮는 복수개의 배선패턴들, 예컨대 제1 및 제2 비트라인 패턴들(22)을 형성하고 상기 하부 층간절연층(8) 및 상기 패드 플러그들(10a, 10b, 10d)을 노출시킨다. 이들 비트라인 패턴들(22)은 3차원적으로 연장되어 서로 평행하게 형성된다. 상기 각 비트라인 패턴(22)은 차례로 적층된 절연층 패턴(12a), 비트라인(19a) 및 보호층 패턴(20a)을 포함한다. 여기서, 상기 각 비트라인(19a)은 차례로 적층된 폴리실리콘 패턴(16a) 및 텅스텐 실리사이드 패턴(18a)을 포함할 수 있다. 이 분야의 통상의 지식을 가진자라면 누구나 알 수 있는 바와 같이 비트라인 물질로서 텅스텐 실리사이드의 사용은 각 비트라인(19a)의 전기적인 저항을 낮춘다.
상기 하부 층간절연층(8), 패드 플러그들(10a, 10b, 10d) 및 비트라인 패턴들(22) 표면 상에, 도시된 바와 같이, 캐핑절연층(24)을 콘포말하게 전면 형성한다. 상기 캐핑절연층(24)은 50 내지 100Å의 두께로 형성하는 것이 바람직하다. 또한, 상기 캐핑절연층(24)은 후속공정에서 형성되는 상부 층간절연층에 대하여 습식식각 선택비를 갖는 절연층, 예컨대 실리콘질화층 또는 실리콘 옥시나이트라이드층으로 형성하는 것이 바람직하다. 상기 캐핑절연층(24) 상에 상기 비트라인 패턴들(22) 사이의 갭 영역을 충분히 채우기 위하여 상대적으로 두꺼운 상부 층간절연층(26)을 형성한다. 상기 상부 층간절연층(26)은 언도우프트 산화물(USG), BPSG, PSG 및 고온산화물(HTO)로 이루어진 일 군으로부터 선택된 어느 하나의 물질을 포함할 수 있다.
도 5a를 참조하면, 상기 상부 층간절연층(26) 상에 포토레지스트 패턴(27)을 형성하여 상기 제1 및 제2 패드 플러그들(10a, 10b) 상부의 상기 상부 층간절연층(26)을 선택적으로 노출시킨다. 다음에, 상기 포토레지스트 패턴(27)을 식각 마스크로 사용하여 상기 노출된 상부 층간절연층(26) 및 캐핑절연층(24)을 연속적으로 바람직하게는 건식식각하여 상기 제1 및 제2 패드 플러그들(10a, 10b)의 제1 부분을 노출시키는 상대적으로 좁고 깊은 제1 콘택홀(32)을 형성한다. 이때, 상기 제1 콘택홀(32)을 형성하기 위한 건식식각 공정은 실리콘 질화층에 대하여 낮은 식각 선택비를 보이는 통상의 실리콘 산화층 식각 레서피를 사용하여 실시하는 것이 바람직하다. 좀 더 구체적으로, 상기 제1 콘택홀(32)을 형성하기 위한 건식식각 공정은 CF4가스 또는 CHF3가스를 사용하는 실리콘 산화층 식각 레서피로 실시할 수 있다.
상기 포토레지스트 패턴(27)이 오정렬된 상태에서 상기 건식식각 단계를 실시하는 동안 상기 하부의 비트라인 패턴(22)이 노출되는 것을 방지하기 위하여 상기 제1 콘택홀(32)을 좁게 형성하는 것이 바람직하다. 상기 비트라인 패턴(22)의 노출은 활성영역에 형성되는 디램 소자의 신뢰성 및 수명을 감소시킬 수 있는 전기적인 브릿지 및 다른 기생적인 결함을 유발시킬 수 있다.
도 5b는 상기 제1 콘택홀(32)을 좁게 형성할 수 있는 다른 하나의 방법을 설명하기 위한 단면도이다.
도 5b를 참조하면, 상기 도 5a에서 설명한 바와 같이 상기 상부층간절연층(26) 상에 포토레지스트 패턴(27)을 형성한다. 상기 포토레지스트 패턴(27)을 약 150℃ 내지 200℃의 온도에서 플로우시키어 경사진 측벽을 갖는 포토레지스트 패턴(27a)을 형성한다. 이에 따라, 상기 플로우된 포토레지스트 패턴(27a)에 의해 노출되는 상기 상부 층간절연층(26)의 면적은 상기 포토레지스트 패턴(27)에 의해 노출되는 상기 상부 층간절연층(26)의 면적보다 작다. 상기 플로우된 포토레지스트 패턴(27a)을 식각 마스크로 사용하여 상기 노출된 상부 층간절연층(26) 및 상기 캐핑절연층(24)을 연속적으로 건식식각하여 상대적으로 좁은 제1 콘택홀(32)을 형성한다.
다른 한편으로, 도 5c를 참조하면, 상기 제1 콘택홀(32)을 한정하기 위하여 상기 상부 층간절연층(26) 상에 하드 마스크층을 형성한다. 상기 하드 마스크층은 고온산화층(HTO)과 같은 밀한(dense) 실리콘 산화층으로 형성하는 것이 바람직하다. 상기 마스크층을 통상의 사진/식각 공정을 사용하여 패터닝하여 상기 상부 층간절연층(26)의 소정영역을 노출시키는 예비 콘택홀을 갖는 마스크 패턴(28)을 형성한다. 통상의 스페이서 기술을 사용하여 상기 예비 콘택홀의 내측벽에 마스크 스페이서(30)를 형성한다. 상기 마스크 스페이서(30)는 상기 마스크층과 동일한 물질층으로 형성하는 것이 바람직하다.
상기 마스크 스페이서(30)는 상기 예비 콘택홀의 유효 폭을 좁게하여 상기 제1 및 제2 패드 플러그들(10a, 10b)을 노출시키기 위한 후속의 식각 단계를 실시하는 동안 상기 비트라인 패턴(22)을 구성하는 비트라인(19a)이 노출될 가능성을 감소시킨다. 다시 말해서, 상기 마스크 스페이서(30)는 상기 제1 콘택홀(32)의 크기를 감소시키는 데 유용하게 사용되어져 상기 마스크층을 패터닝하기 위한 사진공정시 오정렬이 발생하는 경우에 공정 신뢰성을 증가시킨다. 이어서, 상기 마스크 패턴(28) 및 상기 마스크 스페이서(30)를 식각 마스크로 사용하여 상기 상부 층간절연층(26) 및 캐핑절연층(24)을 연속적으로 식각하여 상기 제1 및 제2 패드 플러그들(10a, 10b)의 제1 부분을 노출시키는 제1 콘택홀(32)을 형성한다. 이때, 상기 마스크 패턴(28) 및 마스크 스페이서(30) 역시 식각된다. 따라서, 상기 마스크 패턴(28) 및 마스크 스페이서(30)는 상기 제1 콘택홀(32)을 형성하는 동안 제거될 수 있다.
도 6을 참조하면, 상기 포토레지스트 패턴(27) 또는 상기 플로우된 포토레지스트 패턴(27a)를 제거한 다음, 상기 제1 콘택홀(32)을 습식식각 공정을 사용하여 자기정렬 방식으로 확장시키어 제2 콘택홀(32a)을 형성한다. 이때, 상기 상부 층간절연층(26)은 등방성 식각되어 그 상부면이 낮아진다. 이에 따라, 축소된 상부 층간절연층(shrank upper inter-layer insulating layer; 26a)이 형성된다. 상기 습식식각 공정은 상기 비트라인 패턴(22)의 측벽 상의 상기 캐핑절연층(24)이 노출될 때까지 실시하는 것이 바람직하다. 특히, 상기 습식식각 공정은 상기 캐핑절연층(24)보다 상기 상부 층간절연층(26)을 선택적으로 훨씬 더 빠르게 식각하는 식각용액을 사용하여 실시하는 것이 바람직하다. 이때, 상기 캐핑절연층(24) 및 상부 층간절연층(26)이 각각 실리콘 질화층 및 실리콘 산화층으로 형성된 경우에 상기 습식식각 공정을 위한 식각용액으로는 불산(hydrofluoric acid; HF) 또는 완충산화막 식각용액(buffered oxide etchant; BOE)을 사용하는 것이 바람직하다.
상기 습식식각 공정을 실시하는 동안, 상기 캐핑절연층(24)은 식각저지층, 즉 상기 비트라인 패턴(24)의 측벽에 대한 보호층 역할을 한다. 상기 캐핑절연층(24)을 식각저지층으로 사용함으로써, 상기 제1 콘택홀(32)을 형성하기 위한 사진공정에서 오정렬이 발생할지라도 상기 제2 콘택홀(32a)을 비트라인 패턴(22)에 대하여 자기정렬 방식으로 형성할 수 있다. 계속해서, 상기 제2 콘택홀(32a)의 측벽에 통상의 방법을 사용하여 약 500Å의 폭을 갖는 산화층 스페이서(34)를 형성한다. 이때, 상기 제2 콘택홀(32a)의 바닥에 상기 캐핑절연층(24)의 일 부분, 즉 캐핑절연층(24)의 돌출부(24a)가 노출될 수 있다. 상기 산화층 스페이서(34)는 고온산화층(HTO)과 같은 낮은 유전상수를 갖는 실리콘 산화층으로 형성하는 것이 바람직하다. 상기 산화층 스페이서(34)의 폭은 상기 제2 콘택홀(32a)의 폭에 따라 적절히 조절할 수 있다.
도 7을 참조하면, 상기 캐핑절연층(24)의 돌출부(24a)를 건식식각하여 상기 제1 콘택홀(32)에 의해 노출된 패드 플러그들(10a, 10b)의 제1 부분보다 더 넓은 제2 부분을 노출시킨다. 여기서, 상기 산화층 스페이서(34)를 도 5a 내지 도 5c에서 설명한 제1 콘택홀(32)을 형성하기 위한 건식식각 공정과 동일한 레서피를 사용하여 형성하는 경우에 상기 캐핑절연층(24)의 돌출부(24a)는 별도의 식각 공정을 사용하지 않고 용이하게 제거할 수 있다. 따라서, 상기 산화층 스페이서(34)를 형성하는 단계 및 상기 돌출부(24a)를 식각하는 단계는 하나의 식각 레서피를 사용하여 인시투 공정으로 실시할 수 있다. 결과적으로, 상기 산화층 스페이서(34) 아래에는 상기 캐핑절연층(24)의 연장부(24b)가 잔존한다.
한편, 본 발명에 따르면, 상기 제1 콘택홀(32)을 형성하는 동안 상기 패드 플러그들(10a, 10b)이 노출되지 않을지라도, 상기 패드 플러그들(10a, 10b)들의 제2 부분을 완전히 노출시키는 제2 콘택홀(32a)을 형성할 수 있다. 이는, 상기 제2 콘택홀(32a)을 형성하기 위한 습식식각 공정을 실시하는 동안 상기 제2 콘택홀(32a)의 바닥에 캐핑절연층(24)이 완전히 노출되고, 상기 노출된 캐핑절연층(24)은 상기 산화층 스페이서(34)를 형성하는 동안 쉽게 제거되기 때문이다. 결과적으로, 본 발명에 따르면, 상기 제1 콘택홀(32)을 형성하기 위한 건식식각 공정의 여유도를 증가시킬 수 있다.
계속해서, 상기 산화층 스페이서(34)의 내측벽 상에 식각저지 스페이서(36)를 추가로 형성할 수도 있다. 좀 더 구체적으로, 상기 캐핑절연층(24)의 돌출부(24a)가 제거된 결과물 전면에 50Å 내지 100Å의 얇은 식각저지층을 형성하고, 상기 식각저지층을 이방성 식각하여 상기 산화층 스페이서(34)의 내측벽 상에 상기 식각저지 스페이서(34)를 형성한다. 상기 식각저지층은 산화물 식각용액에 대하여 높은 식각 선택비를 갖는 절연체막, 예컨대 실리콘질화층 또는 실리콘 나이트라이드층으로 형성하는 것이 바람직하다. 한편, 상기 캐핑절연층(24)의 돌출부(24a)는 상기 식각저지 스페이서(34)를 형성한 후에 연속적으로 제거할 수도 있다.
상기 식각저지 스페이서(36)가 형성된 결과물 전면에 상기 제2 콘택홀(32a)을 채우는 도우핑된 폴리실리콘층과 같은 도전층을 형성한다. 상기 도전층을 형성하기 전에 상기 제2 콘택홀(32a)에 의해 노출된 상기 패드 플러그들(10a, 10b)의표면 상의 자연산화층 및 오염물질을 제거하기 위하여 습식 세정공정을 실시할 수도 있다. 상기 습식 세정공정은 일반적으로 수산화 암모니움(NH4OH), 과산화수소(hydro-peroxide; H2O2) 및 탈이온수(DI water)가 혼합된 세정용액과 완충산화물 식각용액(buffered oxide etchant; BOE)을 사용하여 실시한다. 이때, 상기 식각저지 스페이서(36)는 상기 습식 세정액에 대하여 높은 식각 선택비를 보인다. 따라서, 상기 산화층 스페이서(34)가 식각되는 현상을 방지할 수 있다.
계속해서, 상기 축소된 상부 층간절연층(26a)의 상부면이 노출될 때까지 상기 도전층을 에치백하여 상기 제2 콘택홀(32a) 내에 콘택 플러그(38)를 형성한다.
도 7을 다시 참조하면, 상기 콘택 플러그(38) 및 비트라인 패턴들(22) 사이에는 캐핑절연층(24), 산화층 스페이서(34) 및 식각저지 스페이서(36)가 개재된다. 여기서, 상기 캐핑절연층(24) 및 식각저지 스페이서(36)가 100Å 이하의 매우 얇은 실리콘 질화층 또는 실리콘 옥시나이트라이드층으로 형성될지라도 비트라인 패턴들(22)에 어떠한 손상도 주는일 없이 자기정렬 콘택홀을 형성할 수 있다. 이에 따라, 캐핑절연층(24) 및 식각저지 스페이서(36) 사이에 적절한 폭을 갖는 산화층 스페이서(34)를 형성함으로써 콘택 플러그(38) 및 비트라인들(19a) 사이의 기생 커패시턴스를 현저히 감소시킬 수 있음은 물론, 콘택저항을 최소화시키기가 용이하다.
상술한 바와 같이 본 발명에 따르면, 높은 식각선택비를 얻을 수 있는 습식 식각공정을 사용하여 좁은 콘택홀을 확장시킴으로써 오정렬에 대한 여유도는 물론배선패턴들이 노출되는 현상을 방지할 수 있다. 이에 따라, 자기정렬 콘택기술의 신뢰성을 향상시킬 수 있다. 또한, 확장된 콘택홀의 측벽에 낮은 유전상수를 갖는 산화층 스페이서를 형성함으로써 자기정렬 콘택홀을 채우는 콘택 플러그 및 콘택 플러그의 양 옆을 지나는 배선들 사이의 기생 커패시턴스를 현저히 감소시킬 수 있다.

Claims (31)

  1. 기판 상에 복수개의 배선패턴들을 형성하는 단계;
    상기 배선패턴들의 표면 및 상기 기판의 표면을 덮는 캐핑절연층을 형성하는 단계;
    상기 캐핑절연층 상에 상기 배선패턴들 사이의 갭 영역을 채우는 상부 층간절연층을 형성하는 단계;
    상기 상부 층간절연층 및 상기 캐핑절연층을 연속적으로 패터닝하여 상기 배선 패턴들 사이에 제1 콘택홀을 형성하는 단계; 및
    상기 상부 층간절연층을 선택적으로 습식식각함으로써 상기 제1 콘택홀을 확장시키어 상기 배선패턴들의 측벽 상의 상기 캐핑 절연층을 노출시키는 제2 콘택홀을 형성하는 단계를 포함하는 자기정렬 콘택 구조체의 형성방법.
  2. 제 1 항에 있어서,
    상기 배선패턴들을 형성하는 단계 전에
    상기 기판 상에 하부 층간절연층을 형성하는 단계;
    상기 하부 층간절연층을 패터닝하여 상기 기판의 소정영역을 노출시키는 패드 콘택홀을 형성하는 단계; 및
    상기 패드 콘택홀 내에 패드 플러그를 형성하는 단계를 더 포함하되, 상기 제1 콘택홀을 형성하는 단계는 상기 상부 층간절연층 및 상기 캐핑절연층을 연속적으로 패터닝하여 상기 패드 플러그의 일 부분을 노출시키는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  3. 제 1 항에 있어서,
    상기 배선 패턴들을 형성하는 단계는
    상기 기판 상에 절연층, 도전층 및 보호층을 차례로 형성하는 단계; 및
    상기 보호층, 상기 도전층 및 상기 절연층을 연속적으로 패터닝하여 상기 기판의 소정영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  4. 제 3 항에 있어서,
    상기 도전층은 도우핑된 폴리실리콘층 및 금속 실리사이드층을 차례로 적층시키어 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  5. 제 3 항에 있어서,
    상기 보호층은 실리콘 산화층, 실리콘 질화층 또는 실리콘 옥시나이트라이드층으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  6. 제 1 항에 있어서,
    상기 캐핑절연층은 실리콘 질화층 또는 실리콘 옥시나이트라이드층으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  7. 제 1 항에 있어서,
    상기 상부 층간절연층은 실리콘 산화층으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  8. 제 1 항에 있어서,
    상기 제1 콘택홀을 형성하는 단계는
    상기 상부 층간절연층 상에 상기 상부 층간절연층의 소정영역을 노출시키는 예비 콘택홀을 갖는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 상부 층간절연층 및 상기 캐핑절연층을 연속적으로 건식식각하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  9. 제 8 항에 있어서,
    상기 포토레지트 패턴을 형성하는 단계 후에
    상기 포토레지스트 패턴을 플로우시키어 상기 예비 콘택홀의 직경을 감소시키는 단계를 더 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  10. 제 1 항에 있어서,
    상기 제1 콘택홀을 형성하는 단계는
    상기 상부 층간절연층 상에 상기 상부 층간절연층의 소정영역을 노출시키는 예비 콘택홀을 갖는 마스크 패턴을 형성하는 단계;
    상기 예비 콘택홀의 내측벽 상에 마스크 스페이서를 형성하는 단계; 및
    상기 마스크 패턴 및 상기 마스크 스페이서를 식각 마스크로 사용하여 상기 상부 층간절연층 및 상기 캐핑절연층을 연속적으로 건식식각하는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  11. 제 10 항에 있어서,
    상기 마스크 패턴 및 상기 마스크 스페이서는 실리콘 산화층으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  12. 제 1 항에 있어서,
    상기 제2 콘택홀을 형성하는 단계 후에
    상기 제2 콘택홀의 측벽에 산화층 스페이서를 형성하는 단계;
    상기 산화층 스페이서가 형성된 결과물의 상기 제2 콘택홀의 바닥에 노출되는 상기 캐핑절연층의 돌출부를 건식식각하여 상기 산화층 스페이서 아래에 상기 캐핑절연층의 연장부를 잔존시키는 단계; 및
    상기 산화층 스페이서에 의해 둘러싸여진 상기 제2 콘택홀 내부를 채우는 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  13. 제 12 항에 있어서,
    상기 산화층 스페이서는 고온산화층(HTO)으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  14. 제 12 항에 있어서,
    상기 콘택 플러그를 형성하는 단계 전에
    상기 산화층 스페이서의 내측벽 상에 식각저지 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  15. 제 14 항에 있어서,
    상기 식각저지 스페이서는 실리콘 질화층 또는 실리콘 옥시나이트라이드층으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  16. 반도체기판 상에 하부 층간절연층을 형성하는 단계;
    상기 하부 층간절연층의 소정영역을 관통하되, 상기 반도체기판의 소정영역과 접촉하는 패드 플러그를 형성하는 단계;
    상기 패드 플러그가 형성된 결과물 상에 서로 인접한 제1 및 제2 비트라인패턴들을 형성하는 단계;
    상기 패드 플러그의 표면 및 상기 제1 및 제2 비트라인 패턴들의 표면을 덮는 캐핑절연층을 형성하는 단계;
    상기 캐핑절연층 상에 상기 제1 및 제2 비트라인 패턴들 사이의 갭 영역을 채우는 상부 층간절연층을 형성하는 단계;
    상기 제1 및 제2 비트라인 패턴들 사이의 상기 상부 층간절연층 및 상기 캐핑절연층을 연속적으로 패터닝하여 상기 패드 플러그의 제1 부분을 노출시키는 제1 콘택홀을 형성하는 단계;
    상기 상부 층간절연층을 선택적으로 습식식각함으로써 상기 제1 콘택홀을 확장시키어 상기 제1 및 제2 비트라인 패턴들의 측벽 상의 상기 캐핑절연층을 노출시키는 제2 콘택홀을 형성하는 단계;
    상기 제2 콘택홀의 내측벽 상에 산화층 스페이서를 형성하는 단계; 및
    상기 산화층 스페이서에 의해 둘러싸여진 상기 제2 콘택홀의 바닥에 노출된 상기 캐핑절연층의 돌출부를 건식식각하여 상기 제1 부분보다 넓은 상기 패드 플러그의 제2 부분을 노출시킴과 동시에 상기 산화층 스페이서 아래에 상기 캐핑절연층의 연장부를 잔존시키는 단계를 포함하는 자기정렬 콘택 구조체의 형성방법.
  17. 제 16 항에 있어서,
    상기 하부 층간절연층 및 상기 상부 층간절연층은 BPSG층, PSG층, 언도우프트 산화층(USG) 또는 고온산화층(HTO)으로 형성하는 것을 특징으로 하는 자기정렬콘택 구조체의 형성방법.
  18. 제 16 항에 있어서,
    상기 제1 및 제2 비트라인 패턴들을 형성하는 단계는
    상기 패드 플러그가 형성된 결과물 전면에 실리콘 산화층, 도우핑된 폴리실리콘층, 텅스텐 실리사이드층 및 보호층을 차례로 형성하는 단계; 및
    상기 보호층, 상기 텅스텐 실리사이드층, 상기 도우핑된 폴리실리콘층 및 상기 실리콘 산화층을 연속적으로 패터닝하여 상기 패드 플러그의 양 옆에 차례로 적층된 실리콘 산화층 패턴, 폴리실리콘 패턴, 텅스텐 실리사이드 패턴 및 보호층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  19. 제 18 항에 있어서,
    상기 보호층은 실리콘 질화층, 실리콘 옥시나이트라이드층 또는 실리콘 산화층인 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  20. 제 16 항에 있어서,
    상기 캐핑절연층은 실리콘 질화층 또는 실리콘 옥시나이트라이드층으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  21. 제 16 항에 있어서,
    상기 제1 콘택홀을 형성하는 단계는
    상기 상부 층간절연층 상에 상기 상부 층간절연층의 소정영역을 노출시키는 예비 콘택홀을 갖는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 상부 층간절연층 및 상기 캐핑절연층을 연속적으로 건식식각하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  22. 제 21 항에 있어서,
    상기 포토레지트 패턴을 형성하는 단계 후에
    상기 포토레지스트 패턴을 플로우시키어 상기 예비 콘택홀의 직경을 감소시키는 단계를 더 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  23. 제 16 항에 있어서,
    상기 제1 콘택홀을 형성하는 단계는
    상기 상부 층간절연층 상에 상기 상부 층간절연층의 소정영역을 노출시키는 예비 콘택홀을 갖는 마스크 패턴을 형성하는 단계;
    상기 예비 콘택홀의 내측벽 상에 마스크 스페이서를 형성하는 단계; 및
    상기 마스크 패턴 및 상기 마스크 스페이서를 식각 마스크로 사용하여 상기상부 층간절연층 및 상기 캐핑절연층을 연속적으로 건식식각하는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  24. 제 23 항에 있어서,
    상기 마스크 패턴 및 상기 마스크 스페이서는 고온산화층(HTO)으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  25. 제 17 항에 있어서,
    상기 상부 층간절연층을 선택적으로 습식 식각하는 공정은 불산 용액(hydrofluoric acid; HF) 또는 완충 산화막 식각용액(buffered oxide etchant; BOE)을 사용하여 실시하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  26. 제 16 항에 있어서,
    상기 산화층 스페이서는 고온산화층(HTO)으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  27. 제 16 항에 있어서,
    상기 산화층 스페이서를 형성하는 단계 및 상기 캐핑층의 돌출부를 건식 식각하는 단계는 인시투 공정을 사용하여 실시하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  28. 제 27 항에 있어서,
    상기 인시투 공정은 CF4가스 또는 CHF3가스를 식각 가스로 사용하여 실시하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  29. 제 16 항에 있어서,
    상기 캐핑절연층의 돌출부를 건식식각하는 단계 후에
    상기 제2 콘택홀 내부를 채우는 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  30. 제 29 항에 있어서,
    상기 콘택 플러그를 형성하는 단계 전에
    상기 산화층 스페이서의 내측벽 상에 식각저지 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
  31. 제 30 항에 있어서,
    상기 식각저지 스페이서는 실리콘 질화층 또는 실리콘 옥시나이트라이드층으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체의 형성방법.
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