TWI690055B - 記憶體裝置與其製造方法 - Google Patents
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Abstract
本揭露提出一種記憶體裝置，記憶體裝置包含一基板、一非摻雜半導體層、複數接點部分以及一金屬堆疊層。基板包含複數字元線與複數隔離結構。非摻雜半導體層設置於基板上。接點部分與非摻雜半導體層相鄰並直接接觸基板。金屬堆疊層設置於基板上。金屬堆疊層的一部分設置於非摻雜半導體層上且與接點部分直接接觸。
Description
本揭露實施例係有關於一種記憶體裝置與其製造方法，且特別有關於一種具有非摻雜半導體層的記憶體裝置與其製造方法。
動態隨機存取記憶體(dynamic random access memory,DRAM)裝置被廣泛地用於消費電子產品，例如個人電腦、智慧型手機和平板電腦。一般來說，製造DRAM裝置的步驟可包含在基板上形成金屬氧化物半導體(metal oxide semiconductor,MOS)電晶體和接點，並隨後在接點上形成電容器。電容器可以通過接點電性連接至基板和MOS電晶體。
在大多數DRAM裝置中，摻雜的多晶矽/金屬堆疊可用以作為位元線結構。然而，由於位元線結構的高度較高，這種結構可能導致高寄生電容(parasitic capacitance)。
在一些示例中，摻雜的多晶矽/金屬堆疊位元線結構可以金屬位元線結構代替，以降低高寄生電容。然而，這種結構可
能增加DRAM裝置的單元區和周邊區之間的間隙(gap)。因此，增加了製造過程的難度。
根據本揭露的一些實施例，提出一種記憶體裝置的製造方法。記憶體裝置的製造方法包含提供一基板。基板包含複數字元線與複數隔離結構。記憶體裝置的製造方法也包含將一半導體層形成於基板上。記憶體裝置的製造方法更包含將半導體層與基板圖案化，以形成複數溝槽。溝槽暴露基板的部分。記憶體裝置的製造方法包含將一摻雜材料層形成於半導體層上並填充溝槽。記憶體裝置的製造方法也包含將摻雜材料層的一部分移除，以形成複數接點部分，使得每個接點部分的頂表面對齊或低於半導體層的頂表面。記憶體裝置的製造方法更包含將一金屬堆疊層形成於半導體層上。金屬堆疊層與接點部分直接接觸。
根據本揭露的一些實施例，提出一種記憶體裝置。記憶體裝置包含一基板、一非摻雜半導體層、複數接點部分以及一金屬堆疊層。基板包含複數字元線與複數隔離結構。非摻雜半導體層設置於基板上。接點部分與非摻雜半導體層相鄰並直接接觸基板。金屬堆疊層設置於基板上。金屬堆疊層的一部分設置於非摻雜半導體層上且與接點部分直接接觸。
100:記憶體裝置
10:基板
10-1:單元區
10-2:周邊區
12:隔離結構
14:氧化矽層
16:氮化矽層
21:光阻層
22:光阻層
23:光阻層
24:光阻層
25:光阻層
30:介電層
31:第一介電層
32:第二介電層
34:半導體層
34T:頂表面
36-1:第一摻雜半導體層
36-2:第二摻雜半導體層
38:遮罩層
40:溝槽
42:間隔層
44:摻雜材料層
46:接點部分
46T:頂表面
48:金屬堆疊層
48-1:二矽化鈦層
50:位元線
52:閘導線
54:電容器接點
A-A’:剖面線
WL:字元線
以下將配合所附圖式詳述本揭露實施例。應注意的是，各種特徵部件並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本揭露實施例的技術特徵。
第1圖至第15圖顯示根據本揭露實施例形成記憶體裝置的各階段的剖面圖。
第16圖為根據本揭露實施例之記憶體裝置的部分俯視圖。
第17圖為沿著第16圖中之線B-B’所切之記憶體裝置的部分剖面圖。
首先，如第1圖所示，提供一基板10。在一些實施例中，基板10的材料可包括(但不限於)元素半導體(例如可包括矽或鍺)、化合物半導體(例如可包括碳化鉭(TaC)、砷化鎵(GaAs)、砷化銦(InAs)或磷化銦(InP))、合金半導體(例如可包括矽鍺(SiGe)、碳化矽鍺(SiGeC)、磷化鎵砷(GaAsP)或磷化鎵銦(GaInP))、其他適當之半導體或前述之組合，但本揭露實施例並非以此為限。在一些實施例中，基板10可為絕緣層上半導體基板(semiconductor-on-insulator(SOI)substrate)。
在本實施例中，基板可包括複數字元線WL與複數隔離結構12。字元線WL與隔離結構12可被埋藏於基板10中，但本揭露實施例並非以此為限。舉例來說，如第1圖所示，一對相鄰的字元線WL可設置於兩個隔離結構12之間。
在一些實施例中，隔離結構12可為一淺溝槽隔離(shallow trench isolation,STI)，且隔離結構12的材料可包括絕緣材料，例如氧化矽、氮化矽、氮氧化矽等，但本揭露實施例並非以此為限。隔離結構12可透過蝕刻製程及沉積製程所形成。
在一些實施例中，字元線WL的材料可包括導電材料，例如非晶矽、多晶矽、金屬、金屬氮化物、導電金屬氧化物等，但本揭露實施例並非以此為限。字元線WL可透過蝕刻製程及沉積製程所形成。
在一些實施例中，如第1圖所示，可將一氧化矽層14與一氮化矽層16依序形成於基板10上。在此，氧化矽層14與氮化矽層16可透過沉積製程所形成。
在本實施例中，基板10可被區分為一單元區10-1及一周邊區10-2。如第2圖所示，可將一光阻層21形成於單元區10-1中的基板10(氮化矽層16)上，且可將周邊區10-2中的氧化矽層14與氮化矽層16移除。舉例來說，可透過圖案化製程將周邊區10-2中的氧化矽層14與氮化矽層16移除。在一些實施例中，前述圖案化製程可包括(但不限於)微影製程(例如，塗佈阻劑(coating the
resist)、軟烘烤(soft baking)、曝光(exposure)、曝光後烘烤(post-exposure baking)、顯影(developing)、其他適當的製程或前述製程之組合)、蝕刻製程(例如，濕蝕刻製程、乾蝕刻製程、其他適當的製程或前述製程之組合)、其他適當的製程或前述製程之組合。
如第3圖所示，將一介電層30形成於周邊區10-2中的基板10上。在一些實施例中，介電層30的材料可包括(但不限於)氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、氮氧化鉿矽(HfSiON)、其他適當的介電材料或前述材料之組合。在一些實施例中，可透過氧化、化學氣相沉積(chemical vapor deposition,CVD)、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition,PECVD)、其他適當的製程或前述製程之組合，將介電層30形成於周邊區10-2中的基板10上，但本揭露實施例並非以此為限。
如第4圖所示，在一些實施例中，可將介電層30的一部分移除。舉例來說，可將一光阻層22形成於基板10(氮化矽層16)上，且可將(周邊區10-2中的)介電層30的部分移除。類似地，可透過圖案化製程將介電層30的部分移除。在一些實施例中，前述圖案化製程可包括(但不限於)微影製程(例如，塗佈阻劑、軟烘烤、曝光、曝光後烘烤、顯影、其他適當的製程或前述製程之組合)、
蝕刻製程(例如，濕蝕刻製程、乾蝕刻製程、其他適當的製程或前述製程之組合)、其他適當的製程或前述製程之組合。
如第5圖所示，在一些實施例中，可將介電層30再次形成於周邊區10-2中的基板10上，以形成一第一介電層31與一第二介電層32。在此，第二介電層32較第一介電層31厚。舉例來說，第一介電層31的厚度可為大約2nm至3nm，而第二介電層32的厚度可為大約5nm至6nm，但本揭露實施例並非以此為限。在其他實施例中，可省略第4圖與第5圖中的步驟，使得第一介電層31與第二介電層32具有相同的厚度。
如第6圖所示，可將一半導體層34形成於基板10上。更詳細來說，半導體層34可設置於單元區10-1中的氮化矽層16上，且可設置於周邊區10-2中的介電層30(例如，第一介電層31與第二介電層32)上。在此，半導體層34可為一非摻雜半導體層，例如一非摻雜多晶矽層。亦即，氧化矽層14與氮化矽層16可設置於(單元區10-1中的)基板10與非摻雜半導體層34之間。然而，本揭露實施例並非以此為限。在一些實施例中，半導體層34可以是矽鍺(SiGe)層，其具有高電阻率。
如第7圖與第8圖所示，在一些實施例中，可將在周邊區10-2中的半導體層34摻雜。更詳細來說，可將一光阻層23形成於半導體層34上並暴露出半導體層34在第一介電層31上的部分(亦即，可透過光阻層23覆蓋在單元區10-1中的半導體層34及在第二介
電層32上的半導體層34)，接著，可透過離子植入(ion implantation)或電漿摻雜(plasma doping)將硼(B)離子摻雜到半導體層34在第一介電層31上的部分中，以形成第7圖所示的一第一摻雜半導體層36-1。接著，可將一光阻層24形成於半導體層34上並暴露出半導體層34在第二介電層32上的部分(亦即，可透過光阻層24覆蓋在單元區10-1中的半導體層34及在第一介電層31上的半導體層34)，接著，可透過離子植入或電漿摻雜將磷(P)離子摻雜到半導體層34在第二介電層32上的部分中，以形成第8圖所示的一第二摻雜半導體層36-2。
在此，第一摻雜半導體層36-1可設置於第一介電層34-1上且具有一第一導電類型(例如，P型)，而第二摻雜半導體層36-2可設置於第二介電層34-2上且具有一第二導電類型(例如，N型)，但本揭露實施例並非以此為限。
如第9圖所示，在一些實施例中，可將一遮罩層38形成於半導體層34上。更詳細來說，遮罩層38可形成於在單元區10-1中的非摻雜半導體層34上，且形成於周邊區10-2中的第一摻雜半導體層36-1與第二摻雜半導體層36-2上。在一些實施例中，遮罩層38的材料可包括氧化矽(SiO2)，且可透過原子層沉積(atomic layer deposition,ALD)、電漿增強化學氣相沉積(PECVD)、低壓化學氣相沉積(low-pressure chemical vapor deposition,
LPCVD)、其他適當的製程或前述製程之組合，將遮罩層38形成於半導體層34上，但本揭露實施例並非以此為限。
如第10圖所示，可將半導體層34與基板10圖案化，以形成複數溝槽40。更詳細來說，可將一光阻層25形成於在單元區10-1中的非摻雜半導體層34(遮罩層38)上，接著將遮罩層38、非摻雜半導體層34、氮化矽層16與氧化矽層14的一些部分蝕刻，以形成溝槽40。在本實施例中，溝槽40可暴露出部分基板10。
如第11圖所示，在一些實施例中，可將一間隔層42形成於溝槽40的側壁上。在一些實施例中，間隔層42的材料可包括(但不限於)氮化矽(SiN)或氧化矽(SiO2)。更詳細來說，可將氮化矽(SiN)(或氧化矽(SiO2))材料沉積於溝槽40中與遮罩層38上，接著，將氮化矽(SiN)(或氧化矽(SiO2))材料在遮罩層38上的部分及在溝槽40之底表面的部分移除(例如，蝕刻)，使得間隔層42可形成於溝槽40的側壁上。然而，本揭露實施例並非以此為限。在一些實施例中，可省略第11圖中的步驟。
如第12圖所示，可將一摻雜材料層44形成於半導體層34(遮罩層38)上，且溝槽40可被摻雜材料層44填充。更詳細來說，可透過沉積將半導體材料形成於遮罩層38上與溝槽40中，接著，將半導體材料摻雜。在一些實施例中，可透過離子植入將磷(P)離子摻雜到半導體材料中以形成摻雜材料層44，但本揭露實施例並非以此為限。在其他實施例中，摻雜材料層44可透過將摻雜磷的多
晶矽沉積於遮罩層38上與溝槽40中所形成。在此，摻雜材料層44可具有低電阻率以電性連接基板10。由於遮罩層38可設置於半導體材料與非摻雜半導體層34之間，非摻雜半導體層34在摻雜製程(例如，離子植入)期間可被遮罩層38所保護。
如第13圖所示，可將摻雜材料層44的一部分移除，以形成複數接點部分46。舉例來說，摻雜材料層44在遮罩層38上方的部分可透過乾蝕刻而回蝕，使得每個接點部分46的頂表面46T對齊或低於非摻雜半導體層34的頂表面34T。接著，可將遮罩層38移除，以暴露每個接點部分46的頂表面46T、非摻雜半導體層34的頂表面34T、第一摻雜半導體層36-1的頂表面以及第二摻雜半導體層36-2的頂表面。在本實施例中，如第13圖所示，接點部分46可與非摻雜半導體層34相鄰並直接接觸基板10。
如第14圖所示，可將一金屬堆疊層48形成於半導體層34上。更詳細來說，金屬堆疊層48可形成於單元區10-1中的非摻雜半導體層34上，且形成於周邊區10-2中的第一摻雜半導體層36-1與第二摻雜半導體層36-2上。在本實施例中，金屬堆疊層48可直接接觸接點部分46。在一些實施例中，金屬堆疊層48可形成為一多層結構，且金屬堆疊層48(多層結構)可包括鈦、氮化鈦、鎢、矽化鎢、氮化鎢、二矽化鈦(TiS2)或其他適當的材料，但本揭露實施例並非以此為限。舉例來說，金屬堆疊層48可包括一二矽化鈦(TiS2)層48-1。二矽化鈦(TiS2)層48-1可直接接觸接點部分
46，以降低接點部分46和金屬堆疊層48之間的界面電阻(interface resistance)。
如第15圖所示，可將金屬堆疊層48與半導體層34(第一摻雜半導體層36-1與第二摻雜半導體層36-2)圖案化，以形成記憶體裝置100。舉例來說，可將金屬堆疊層48蝕刻以在單元區10-1中形成複數位元線50，而可將金屬堆疊層48、第一摻雜半導體層36-1與第二摻雜半導體層36-2蝕刻以在周邊區10-2中形成複數閘導線(gate conductor)52。應注意的是，也可將在單元區10-1中的非摻雜半導體層34及在周邊區10-2中的第一摻雜半導體層36-1與第二摻雜半導體層36-2圖案化。此外，字元線WL可為埋藏閘極區，而基板10可包括圍繞此埋藏閘極區的源極/汲極區及通道區(未詳細繪示於第15圖中)。亦即，接點部分46可直接接觸基板10在單元區10-1中的源極/汲極區。
在一些實施例中，前述沉積製程可包括(但不限於)化學氣相沉積(CVD)、高密度電漿化學氣相沈積(high-density plasma chemical vapor deposition,HDCVD)、電漿增強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、其他適當的製程或前述製程之組合。在一些實施例中，前述蝕刻製程可包括(但不限於)濕蝕刻、乾蝕刻、其他適當的製程或前述製程之組合。
在此，第15圖可具有顯示沿著第16圖的線A-A’所切的記憶體裝置100的部分剖面圖，但一些部件並未顯示於第15圖中
(例如，電容器接點54及電容器)。應注意的是，為了簡便起見，並非所有記憶體裝置100的部件皆顯示於第16圖與第17圖中。
如第16圖與第17圖所示，由於非摻雜半導體層34可以具有高電阻率(例如，在室溫下約10E3Ωm)，其可更接近絕緣體，非摻雜半導體層34的電線力(electric line force)可小於摻雜半導體層。因此，可有效降低一位元線50與另一位元線50之間或一位元線50與電容器接點54之間的位元線寄生電容。
承上述說明，根據本揭露實施例之具有非摻雜半導體層34的記憶體裝置100可具有低寄生電容。再者，根據本揭露實施例之記憶體裝置100的製造方法可最小化記憶體裝置100的單元區10-1和周邊區10-2之間的間隙。
以上概述數個實施例的部件，以便在本揭露所屬技術領域中具有通常知識者可以更理解本揭露實施例的觀點。在本揭露所屬技術領域中具有通常知識者應該理解，他們能以本揭露實施例為基礎，設計或修改其他製程和結構以達到與在此介紹的實施例相同之目的及/或優勢。在本揭露所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍之下，做各式各樣的改變、取代和替換。因此，本揭露之保護範圍當視後附之申請專利範圍所界定者為準。另外，雖然本揭露已以數個較佳實施例揭露如上，然其並非用以限定本揭露。
100:記憶體裝置
34:半導體層
10:基板
46:接點部分
10-1:單元區
50:位元線
10-2:周邊區
52:閘導線
12:隔離結構
A-A’:剖面線
14:氧化矽層
WL:字元線
16:氮化矽層
Claims (13)
- 一種記憶體裝置的製造方法，包含：提供一基板，其中該基板包含複數字元線與複數隔離結構；將一半導體層形成於該基板上；將該半導體層與該基板圖案化，以形成複數溝槽，其中該等溝槽暴露該基板的部分；將一摻雜材料層形成於該半導體層上並填充該等溝槽；將該摻雜材料層的一部分移除，以形成複數接點部分，使得每該接點部分的頂表面對齊或低於該半導體層的頂表面；以及將一金屬堆疊層形成於該半導體層上，其中該金屬堆疊層與該等接點部分直接接觸。
- 如申請專利範圍第1項所述之記憶體裝置的製造方法，其中在將該摻雜材料層形成於該半導體層上並填充該等溝槽的步驟之前，該製造方法更包含：將一間隔層形成於該等溝槽的側壁上。
- 如申請專利範圍第1項所述之記憶體裝置的製造方法，其中該基板具有一單元區及一周邊區，且在將該半導體層形成於該基板上的步驟之前，該製造方法更包含：將一介電層形成於該周邊區中的該基板上，其中該介電層包含一第一介電層及一第二介電層，且該第二介電層較該第一介電層厚。
- 如申請專利範圍第3項所述之記憶體裝置的製造方法，更包含：將在該周邊區中的該半導體層摻雜；其中在該第一介電層上的該半導體層具有一第一導電類型而在該第二介電層上的該半導體層具有一第二導電類型，該第二導電類型與該第一導電類型不同。
- 如申請專利範圍第3項所述之記憶體裝置的製造方法，其中在將該介電層形成於該周邊區中的該基板上的步驟之前，該製造方法更包含：將一氧化矽層與一氮化矽層依序形成於該基板上；及將該周邊區中的該氧化矽層與該氮化矽層移除。
- 如申請專利範圍第1項所述之記憶體裝置的製造方法，其中在將該半導體層與該基板圖案化的步驟之前，該製造方法更包含：將一遮罩層形成於該半導體層上。
- 一種記憶體裝置，包含：一基板，包含複數字元線與複數隔離結構；一非摻雜半導體層，設置於該基板上；複數接點部分，與該非摻雜半導體層相鄰並直接接觸該基板；以及 一金屬堆疊層，設置於該基板上，其中該金屬堆疊層的一部分設置於該非摻雜半導體層上且與該等接點部分直接接觸。
- 如申請專利範圍第7項所述之記憶體裝置，更包含：一間隔層，設置於每該接點部分與該非摻雜半導體層之間。
- 如申請專利範圍第7項所述之記憶體裝置，其中該基板具有一單元區及一周邊區，且該記憶體裝置更包含：一介電層，設置於該周邊區中的該基板上；其中該非摻雜半導體層設置於該單元區中。
- 如申請專利範圍第9項所述之記憶體裝置，其中該介電層被區分為一第一介電層及一第二介電層，且該第二介電層較該第一介電層厚。
- 如申請專利範圍第10項所述之記憶體裝置，更包含：一第一摻雜半導體層，設置於該第一介電層上；及一第二摻雜半導體層，設置於該第二介電層上；其中該第一摻雜半導體層具有一第一導電類型而該第二摻雜半導體層具有一第二導電類型，該第二導電類型與該第一導電類型不同。
- 如申請專利範圍第11項所述之記憶體裝置，其中該金屬堆疊層的另一部分設置於該第一摻雜半導體層與該第二摻雜半導體層上。
- 如申請專利範圍第9項所述之記憶體裝置，更包含： 一氧化矽層，設置於該單元區中的該基板上；及一氮化矽層，設置於該氧化矽層上；其中該氧化矽層與該氮化矽層設置於該基板與該非摻雜半導體層之間。
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