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KR100310883B1 - 입력회로 - Google Patents

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KR100310883B1
KR100310883B1 KR1019980040247A KR19980040247A KR100310883B1 KR 100310883 B1 KR100310883 B1 KR 100310883B1 KR 1019980040247 A KR1019980040247 A KR 1019980040247A KR 19980040247 A KR19980040247 A KR 19980040247A KR 100310883 B1 KR100310883 B1 KR 100310883B1
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세이이찌 와따라이
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

LOW 레벨 신호를 받았을 때 입력 단자쪽으로 흐르는 전류가 최소로 억제될 수 있고, 입력 회로의 천이 성능의 저하없이 입력 역치 레벨이 적절하게 제어될 수 있는 IC 입력 회로를 제공하기 위하여, 제 2 노드 (N2) 에 공급되는 제 2 전류에 따라 제 1 노드 (N1) 에 공급되는 제 1 전류를 제어하기 위한 전류 제어 수단 (103, 104 및 108) 과, 외부 논리 신호의 논리를 전원 전압내에 억제되어 있는HIGH 레벨의 전위를 갖는 중간 신호로 전송하는 입력 레벨 전송 수단 (101) 과, LOW 레벨의 중간 신호를 실질적으로 동일한 레벨인 LOW 레벨의 외부 논리 신호로 변환시키는 레벨 변환 수단 (102) 과, 변환된 중간 신호를 반전시켜 낮은 출력 임피던스의 신호를 출력하는 인버터 (111 및 115) 그리고 외부 신호가 LOW 레벨에서 HIGH 레벨로 변할 때 고속으로 인버터를 작동시키기 위하여 충분한 과도 전류를 공급하도록 레벨 변환 수단을 제어하는 과도 전류 발생 수단 (105, 106, 109 및 110) 을 입력 회로가 구비한다.

Description

입력 회로{INPUT CIRCUIT}
본 발명은 IC 외부에서 데이터 신호들을 수신하는 IC (집적 회로) 입력 회로에 관한 것이다.
입력 회로는 예를 들면 버스 라인들을 통해서 상이한 IC 들간에 전송되는 데이터 신호들을 수신하기 위하여 사용되며, 논리 신호들이 IC 들간에 전송될 때 HIGH 레벨 신호 또는 LOW 레벨 신호를 수신한다. IC 입력 회로는 IC 외부에서데이터 신호들을 수신하는 입력 단자와 수신된 신호들을 IC 내부로 전송하는 출력 단자를 가지고 있다.
IC 들간의 논리 신호 전송에 관하여는, 신호의 HIGH 레벨 또는 LOW 레벨이 통상적으로 식별될 수 있도록 신호 레벨들이 규격화되어 있어, 모든 신호가 이 표준에 따라 전송된다. 예를 들면, 이른바 TTL (트랜지스터 트랜지스터 논리) 인터페이스 규격에 따라서, 전송 신호 HIGH 레벨의 최소 전압 (이하 VOHMIN 으로 칭함) 이 2.4V 로 정의되며, 전송 신호 LOW 레벨의 최대 전압 (이하 VOLMAX 으로 칭함) 이 0.4V 로 정의된다.
그런데, 전송 신호 HIGH 레벨의 최대 전압 (이하 VOHMAX 라 칭함) 또는 전송 신호 LOW 레벨의 최소 전압 (이하 VOLMIN 라 칭함) 은 TTL 인터페이스 규격에서는 정의되어 있지 않다. 따라서, 거의 모든 IC 에서는, 최대 전원 전압 근처의 전위 레벨이 HIGH 레벨 신호로 사용되고, 접지 전압 근처의 전위 레벨이 LOW 레벨 신호로 사용된다. 이런 상황은 종래 CMOS 인터페이스에 따라 디자인된 IC 들에 있어서도 동일한 것으로, 즉 그들의 VOHMAX 들과 VOLMIN 들은 그들의 전원 전압들과 접지 전압들에 따라 결정되어 왔다.
그런데, IC 들의 전원 전압은 집적회로의 미세화의 진화에 따라 더욱 낮아져서, 상이한 전원 전압들 (예를 들면, 5V 및 3V) 의 IC 들이 조합하여 사용되어야 하는 경우도 발생하였다. 이런 경우들에 있어서는, 더 낮은 전원 전압의 IC 내에 포함된 회로 소자들이 그들의 극한치보다 더 높은 전원 전압에 의해 파괴되지 않도록, 각 IC 에 대해 상이한 전원 전압들이 공급되어야 한다. 결과적으로, 상기 기술된 TTL 인터페이스에서 정의된 것같은 규격에 IC 들의 VOHMIN 들과 VOLMAX 들이 부합할 때 IC 들이 최저한 만족하도록 정의되어 있기 때문에, 두 개의 상이한 VOHMAX 들, 예를 들면, 하나는 5V 근처이고 다른 하나는 3V 근처인 데이터 신호들이 IC 들간에 전송될 수도 있다.
상기 설명된 것처럼, 3V 로 작동하도록 디자인된 IC 의 회로 소자들은 IC 에 전원으로 5V 가 공급될 때 파괴될 수도 있다. 동일한 방식으로, 약 5V 의 VOHMAX 의 데이터 신호들이 3V 의 IC 입력 회로에 의해 수신될 때, 대응조치가 취해지지 않는한, 입력 회로의 소자들이 파괴될 수도 있다.
따라서, 낮은 전원 전압, 예를 들면 3V 로 작동하도록 디자인된 IC 입력 회로는, 높은 전원 전압, 예를 들면 5V 로 작동하는 또다른 IC 에서 전달되는 신호들을 그 소자의 파괴없이 수신할 수 있도록 구성되어야 한다.
도 3 은 전원 전압보다 높은 VOHMAX 의 데이터 신호들을 수신하기 위한 종래 IC 입력 회로를 도시하는 회로도이다.
도 3 의 입력 회로에서, 입력 단자 IN 는 PNP 트랜지스터 (301) 의 베이스에 접속되어 있다. PNP 트랜지스터 (301) 의 이미터는 접지 단자 VSS 에 접속되어 있고 그 컬렉터는 저항 소자 (308) 를 통해 전원 VDD 에 접속되어 있다. PNP 트랜지스터 (301)의 컬렉터는 pMOS 트랜지스터 (311) 와 nMOS 트랜지스터 (312) 의 게이트들에 접속되어 있다. pMOS 트랜지스터 (311) 의 소스는 전원 VDD 에 접속되어 있고 그 드레인은 출력 단자 OUT 와 nMOS 트랜지스터 (312) 의 드레인과 접속되어 있으며, nMOS 트랜지스터 (312) 의 소스는 접지 단자 VSS 에 접속되어 있다.
예를 들면 3V 인 전원 전압이 전원 단자 VDD 와 접지 단자 VSS 간에 공급되고, 전원 전압보다 높은 예를 들면 5V 인 HIGH 레벨 신호가 5V 전원으로 작동하는 다른 IC 에서 입력 단자 IN 에 인가된다고 가정하자.
이 경우 PNP 트랜지스터 (301) 의 베이스-이미터 전압은 역바이어스되고, PNP 트랜지스터 (301) 는 OFF 로 된다. 그리하여, PNP 트랜지스터 (301) 의 이미터는 입력 단자 IN 의 전위에서 단락되고, CMOS 인버터를 구성하는 pMOS 트랜지스터 (311) 와 nMOS 트랜지스터 (312) 의 게이트들은 저항 소자 (308) 를 통해 3V 의 전원 전압을 공급받는다. 따라서, pMOS 트랜지스터 (311) 와 nMOS 트랜지스터 (312) 의 게이트들이 입력 단자 IN 에 직접 접속될 때 발생할 수도 있는 게이트 산화막의 파괴가 방지된다.
상기 경우에서는 CMOS 인버터에서 pMOS 트랜지스터 (311) 가 OFF 로 되고, nMOS 트랜지스터 (312) 가 ON 이 되어, 출력 단자 OUT 의 전위가 접지 전압으로 변환되므로, 입력 단자 IN 를 통해 수신된 신호의 반전 논리를 나타내는 LOW 레벨 신호로서 접지 전위가 IC 의 내부 회로들에 전송된다.
접지 전압 근처의 LOW 레벨 신호가 입력 단자 IN 에 인가될 때, 그것은 저항 소자 (308) 를 통해 3V 의 전원 전압을 공급받는 이미터를 구비한 PNP 트랜지스터 (301) 의 베이스에 공급된다. 따라서, 베이스-이미터 전압이 순바이어스가 되고, PNP 트랜지스터 (301) 는 ON 이 되며, 그리고 CMOS 인버터의 게이트 전위는 더 낮아져 접지 전압 근처로 된다. 상기 경우에서는 pMOS 트랜지스터 (311)가 ON 이 되고, nMOS 트랜지스터 (312) 가 OFF 로 되어, 출력 단자 OUT 의 전위가 3V 의 전원 전압으로 변환되므로, 입력 단자 IN 를 통해 수신된 신호의 반전 논리를 나타내는 HIGH 레벨 신호로서 전원 전압이 내부 회로들에 전송된다.
또한 상기 경우에서는, 접지 전압보다 너무 낮은 VOLMIN 이 CMOS 인버터의 게이트들에 직접 인가될 때 발생할 수도 있는 게이트 산화막의 파괴라는 문제점이 없다.
PNP 트랜지스터 (301) 에 관해서는, 래터럴(lateral)형 PNP 트랜지스터가 사용되는데, 이는 베이스-이미터 및 베이스-컬렉터 전압 차이에 대항하여 약 10 ∼ 20V 의 높은 내구 전압이 얻어질 수 있다. 래터럴형 PNP 트랜지스터는 또한 통상의 CMOS 또는 BiCMOS 제조 공정으로 IC 칩상에 용이하게 제조될 수 있다는 장점을 가지고 있다.
상기 설명된 것처럼, 도 3 의 종래 입력 회로에서는, 전원 전압보다 높은 HIGH 레벨 신호가 입력 단자 IN 에 공급될 때조차도, 입력 단자 IN 에 접속된 베이스와 저항 소자 (308) 를 통해 전원 전압이 공급되며 pMOS 트랜지스터 (311) 와 nMOS 트랜지스터 (312) 의 게이트들에 접속된 이미터를 구비한 PNP 트랜지스터 (301) 를 제공함으로써 pMOS 트랜지스터 (311) 와 nMOS 트랜지스터 (312) 의 게이트 산화막의 파괴라는 문제점이 방지된다.
그런데, 도 3 의 종래 입력 회로에서는, 다음 단락에서 설명하는 바와 같이, 전류가 PNP 트랜지스터 (301) 의 베이스를 경유하여 흐른다는 문제점이 있다.
접지 전압 근처의 LOW 레벨 신호가 입력 단자 IN 에 입력될 때는, PNP 트랜지스터 (301) 는 ON 이 된다. 저항 소자 (308) 의 저항값은 CMOS 인버터의 고속 스위칭을 확보하기 위하여 일반적으로 약 1 ∼ 10 ㏀ 으로 설정된다. 따라서, 전원 전압이 3V 일 때, PNP 트랜지스터 (301) 의 이미터 전류는 약 0.3 ∼ 3 ㎃ 이다.
이미터 전류의 일부분은 PNP 트랜지스터 (301) 의 베이스를 통하여 흘러 나가는데, 이때 베이스-이미터 전압은 거기에 LOW 레벨 신호가 인가될 때 순바이어스이다. 래터럴형 트랜지스터의 순방향 전류 이득은 일반적으로 작고, 10 배 보다 작은 값을 종종 나타내며, 제조 공정들이 충분히 제어되지 않을 때는 1 배를 나타내기도 한다. 순방향 전류 이득이 1 배인 경우는, 컬렉터를 흐르는 전류, 즉 PNP 트랜지스터 (301) 의 이미터 전류의 절반과 동일한 전류가 베이스를 통하여 흘러 나간다는 것을 의미한다.
외부 신호들을 수신하는 입력 회로에 있어서, 그 입력 단자가 개방되어 HIGH 레벨 신호 또는 LOW 레벨 신호 어느 쪽도 수신하지 않을 수도 있다. 입력 단자가 개방되어 있을 때, 입력 단자의 논리 레벨은 불안정하다. 따라서, 입력 단자의 논리 레벨을 HIGH 레벨 또는 LOW 레벨로 정의하기 위하여, 입력 단자와 전원 단자사이에 접속된 저항 소자(이하 풀업 저항이라 칭함) 또는 입력 단자와 접지 단자사이에 접속된 저항 소자 (이하 풀다운 저항이라 칭함) 가 일반적으로 제공된다. 전원 전압보다 높은 HIGH 레벨 신호를 수신하는 것이 가능한 입력 회로에서는, 풀업 저항이 공급되어 있는 경우에, 입력 신호의 높은 전압이 전원 단자를 통해 내부 회로로 누전될 수도 있다. 따라서, 입력 단자 IN 와 접지 단자 VSS 간에 접속된 도 3 의 입력 회로의 풀다운 저항 RPD 같은 풀다운 저항이 일반적으로 제공된다. 풀다운 저항에 관해서는, 충분한 입력 임피던스를 보유하기 위하여, 약 10 ∼ 50 ㏀ 의 비교적 높은 저항값이 선택된다.
입력 단자 IN 에 공급된 외부 LOW 레벨 신호의 출력 임피던스가 충분히 작지 않을 때는, 상기 설명된 베이스 전류는 풀다운 저항 RPD 을 통해서 흐르며, 이것은 베이스 전위, 결과적으로는 PNP 트랜지스터 (301) 의 이미터 전위를 CMOS 인버터의 역치 전압보다 높아질 때까지 상승시킬 수도 있고, LOW 레벨 신호가 입력 단자 IN 에 공급될 때라도 출력 단자 OUT 의 전위가 접지 전압으로 변환될 수도 있다. 이것은 도 3 의 종래 입력 회로의 문제점이다.
이 문제점은 도 3 의 저항 소자 (308) 의 저항값을 크게함으로써 방지될 수도 있다. 그런데, 저항 소자 (308) 의 저항값이 크게 될 때는, 충분히 짧은 천이 시간내에 CMOS 인버터를 작동하도록 기생 커패시턴스들에 대항하여 게이트 전극들을 충전시키기 위해, 입력 신호가 LOW 레벨에서 HIGH 레벨로 변환될 때, pMOS 트랜지스터 (311) 와 nMOS 트랜지스터 (312) 에 충분한 전류를 공급할 수 없다.
도 3 의 종래 입력 회로에서는, PNP 트랜지스터 (301) 의 베이스를 통해 전류가 흐르는 상기 문제점이외에도, HIGH 레벨과 LOW 레벨사이에 식별 레벨 또는 입력 역치 레벨의 문제점이 있다.
전원 전압의 변화에 대비하여 또는 외부 노이즈에 의한 신호 왜곡에 대비하여 최대 마진을 얻기 위하여, 입력 신호를 HIGH 레벨 또는 LOW 레벨로 식별하게 하는 입력 역치 레벨은 TTL 인터페이스 규격을 따라 IC 가 디자인될 때는 바람직하게는 VOHMIN (0.4V) 및 VOLMAX (2.4V) 의 중간점, 즉 1.4V 로 설정된다. 이 입력 역치 레벨은 pMOS 트랜지스터 (311) 와 nMOS 트랜지스터 (312) 의 게이트 폭 비율을 변경함으로써 제어될 수 있다. 예를 들면, pMOS 트랜지스터 (311) 와 nMOS 트랜지스터 (312) 가 동일 크기를 가질 때, 출력 단자 OUT 는 그들의 게이트 전위가 전원 전압의 절반(1.5V) 보다 작을 때는 HIGH 레벨로 되고, 그렇지 않으면 LOW 레벨로 된다. pMOS 트랜지스터 (311) 의 게이트 폭이 nMOS 트랜지스터 (312) 의 게이트 폭보다 넓으면, 게이트 전위는 1.5V 보다 높고 출력 단자 OUT 가 LOW 레벨로 변환된다. 반대로, nMOS 트랜지스터 (312) 의 게이트 폭이 pMOS 트랜지스터 (311) 의 게이트 폭보다 넓으면, 게이트 전위가 1.5V 보다 낮고 출력 단자 OUT 가 HIGH 레벨로 변환된다.
도 3 의 입력 회로로 되돌아 가서, pMOS 트랜지스터 (311) 및 nMOS 트랜지스터 (312) 의 게이트 전위는 PNP 트랜지스터 (301) 의 베이스-이미터 전압 차이(VEBP1)만큼 PNP 트랜지스터 (301) 의 베이스에 공급된 입력 신호의 전위보다 높게 된다. 따라서, pMOS 트랜지스터 (311) 및 nMOS 트랜지스터 (312) 가 동일 크기를 가질 때는, 입력 단자 IN 의 입력 역치 레벨은 1.5V(전원 전압의 절반) - VEBP1 이 된다.
이 입력 역치 레벨은 pMOS 트랜지스터 (311) 의 게이트 폭을 nMOS 트랜지스터 (312) 의 게이트 폭보다 적절하게 넓게 디자인함으로써 VOHMIN 및 VOLMAX 의 중간점 (1.4V) 으로 변환될 수 있다. 그런데, pMOS 트랜지스터 (311) 의 게이트 폭이 넓어지면, 그 기생 커패시터는 게이트 폭에 비례하여 커지게 되고, 이것은 충전시 더 많은 시간을 요하여, 천이 성능의 저하를 가져온다. 이것이 도 3 의 종래 입력 회로의 또다른 문제점이다.
따라서, 본 발명의 주요 목적은 LOW 레벨 신호를 수신할 때 입력 단자쪽으로 흐르는 전류가 최소한으로 억제될 수 있고, 입력 회로의 천이 성능의 저하없이 적절하게 입력 역치 레벨이 제어될 수 있는 IC 입력 회로를 제공하고자 함이다.
도 1 은 본 발명의 제 1 실시예에 따른 입력 회로를 도시하는 회로도.
도 2 는 본 발명의 제 2 실시예에 따른 입력 회로를 도시하는 회로도.
도 3 은 종래의 IC 입력 회로를 도시하는 회로도.
*도면의 주요 부분에 대한 부호의 설명*
101 : PNP 트랜지스터 102, 212 : NPN 트랜지스터
103, 104, 105, 110, 111, 214 : pMOS 트랜지스터
106, 112 : nMOS 트랜지스터
107, 108, 109, 213 : 저항 소자
상기 목적을 달성하기 위하여, 본 발명에 따른 IC 입력 회로는,
제 2 노드에 공급되는 제 2 전류에 따라 제 1 노드에 공급되는 제 1 전류를 제어하기 위하여 전원 단자에 접속된 전류 제어 수단;
외부 논리 신호의 논리를 전원 단자의 전위내에 억제된 HIGH 레벨의 전위를 갖는 중간 신호로서 제 1 노드로 전송하기 위하여 제 1 노드와 접지 단자간에 접속된 입력 레벨 전송 수단;
LOW 레벨의 중간 신호를 LOW 레벨의 외부 논리 신호와 실질적으로 동일한 레벨로 변환시킴으로써 중간 신호의 논리를 제 3 노드로 전송하기 위하여 제 2 노드와 제 3 노드간에 접속된 레벨 변환 수단;
제 2 전류의 전류값을 결정하기 위하여 제 3 노드와 접지 단자간에 접속된 기준 전류 발생 수단;
제 3 노드에 전송된 논리의 반전 논리를 가지며 낮은 출력 임피던스를 갖는신호를 출력하여 내부 회로들에 공급하는 인버터 회로; 및
외부 신호가 LOW 레벨에서 HIGH 레벨로 변환할 때 고속으로 인버터 회로를 작동시키기 위해 제 3 노드에 충분한 과도 전류를 공급하도록 레벨 변환 수단을 제어하는 과도 전류 발생 수단을 구비하고 있다.
따라서, 도 3 의 종래 입력 회로의 입력 역치 레벨의 변환의 문제점은 레벨 변환 수단에 의해 제거되고, 낮은 전류 이득의 래터럴 트랜지스터를 통해 베이스 전류가 흐르는 문제점은 과도 전류 발생 수단과 함께 전류 제어 수단으로 천이 성능의 저하없이 해결된다.
외부 논리 신호를 공급받는 입력 단자에 접속된 베이스와, 제 1 노드에 접속된 이미터 및 접지 단자에 접속된 컬렉터를 갖는 PNP 트랜지스터를 구비한다.
레벨 변환 수단은 제 1 노드에 접속된 베이스와, 제 2 노드에 접속된 컬렉터 및 제 3 노드에 접속된 이미터를 갖는 제 1 NPN 트랜지스터를 구비한다.
전류 제어 수단은 제 1 전류 억제 수단을 통해 전원 단자에 접속된 소스와, 제 1 노드에 접속된 드레인 및 제 2 노드에 접속된 게이트를 갖는 제 1 pMOS 트랜지스터와, 전원 단자에 접속된 소스, 제 2 노드에 접속된 게이트 및 드레인을 갖는 제 2 pMOS 트랜지스터를 구비한다.
과도 전류 발생 수단은 제 2 전류 억제 수단을 통해 전원 단자에 접속된 드레인, 접지 단자에 접속된 소스 및 제 3 노드에 접속된 게이트를 갖는 제 1 nMOS 트랜지스터와, 제 1 pMOS 트랜지스터의 소스에 접속된 소스, 제 1 노드에 접속된 드레인 및 제 1 nMOS 트랜지스터의 드레인에 접속된 게이트를 갖는 제 3 pMOS 트랜지스터 및, 전원 단자에 접속된 소스, 제 2 노드에 접속된 드레인 및 제 1 nMOS 트랜지스터의 드레인에 접속된 게이트를 갖는 제 4 pMOS 트랜지스터를 구비한다.
이제, 본 발명의 실시예들을 첨부 도면을 참조하여 설명한다.
도 1 은 본 발명의 제 1 실시예에 따른 입력 회로를 도시하는 회로도이다. 도 1 을 참조하면, 입력 회로는,
입력 단자에 접속된 베이스, 접지 단자 VSS 에 접속된 컬렉터 및 제 1 노드 N1 에 접속된 이미터를 갖는 PNP 트랜지스터 (101),
상기 제 1 노드 N1 에 접속된 베이스, 제 2 노드 N2 에 접속된 컬렉터 및 제 3 노드 N3 에 접속된 이미터를 갖는 NPN 트랜지스터 (102),
상기 제 2 pMOS 트랜지스터 (104) 의 드레인과 함께 상기 제 2 노드 N2 에 접속된 게이트들, 상기 제 1 노드 N1 에 접속된 상기 제 1 pMOS 트랜지스터 (103) 의 드레인, 제 1 저항 소자 (108) 를 통해 전원 단자 VDD 에 접속된 상기 제 1 pMOS 트랜지스터 (103) 의 소스 및 전원 단자 VDD 에 접속된 상기 제 2 pMOS 트랜지스터 (104) 의 소스를 갖는 제 1 및 제 2 pMOS 트랜지스터 (103 및 104),
상기 제 3 노드 N3 에 접속된 게이트, 접지 단자 VSS 에 접속된 소스 및 제 2 저항 소자 (109) 를 통해 전원 단자 VDD 에 접속된 드레인을 갖는 제 1 nMOS 트랜지스터 (106),
상기 제 1 nMOS 트랜지스터 (106) 의 드레인에 접속된 게이트, 상기 제 1 pMOS 트랜지스터 (103) 의 소스에 접속된 소스 및 상기 제 1 노드 N1 에 접속된 드레인을 갖는 제 3 pMOS 트랜지스터 (105),
상기 제 1 nMOS 트랜지스터 (106) 의 드레인에 접속된 게이트, 전원 단자 VDD 에 접속된 소스 및 상기 제 2 노드 N2 에 접속된 드레인을 갖는 제 4 pMOS 트랜지스터 (110),
상기 제 3 노드 N3 에 접속된 게이트들, 출력 단자 OUT 에 접속된 드레인들, 전원 단자 VDD 에 접속된 제 5 pMOS 트랜지스터 (111) 의 소스 및 접지 단자 VSS 에 접속된 제 2 nMOS 트랜지스터 (112) 의 소스를 갖는 직렬 접속의 상기 제 5 pMOS 트랜지스터 (111) 및 상기 제 2 nMOS 트랜지스터 (112),
상기 제 3 노드 N3 및 접지 단자 VSS 간에 접속된 제 3 저항 소자 (107), 및
입력 단자 IN 와 접지 단자 VSS 간에 접속된 풀다운 저항 RPD 을 구비하고 있다.
이제, 상기 실시예의 동작에 대해 설명한다.
제 1 PNP 트랜지스터 (101) 는 입력 단자 IN 에 공급된 입력 신호들의 논리를 제 1 노드 N1, 즉 제 1 NPN 트랜지스터 (102) 의 베이스에 전송하는 입력 레벨 전송 수단으로 동작한다.
예를 들면, 3V 의 전원 전압이 전원 단자 VDD 와 접지 단자 VSS 간에 공급되고 접지 전압 근처의 LOW 레벨 신호가 입력 단자 IN 에 공급될 때, PNP 트랜지스터 (101) 가 ON 이 된다. 이때, 직렬 접속의 제 1 저항 소자 (108) 와 제 1 pMOS 트랜지스터 (103) 는, 나중에 설명되는 것으로, 제 1 노드 N1 에 제어된 전류를 공급하기 위한 전류원으로 동작한다.
따라서, 제 1 PNP 트랜지스터 (101) 의 이미터에 접속되어 있는 제 1 노드N1 의 전위는 입력 단자 IN 의 전위 VIL (접지 전압) ＋ PNP 트랜지스터 (101) 의 베이스-이미터 전압 VEB1 이 된다.
제 1 노드 N1 의 전위는 PNP 트랜지스터 (101) 의 이미터 크기보다 크게 디자인된 이미터 크기를 갖는 NPN 트랜지스터 (102) 의 베이스에 공급된다. 따라서, 제 3 노드 N3 의 전위는 노드 N1 의 전위 － NPN 트랜지스터 (102) 의 베이스-이미터 전압 VEB2 의 전위, 즉 VIL ＋ VEB1 － VBE2 가 된다. 따라서, NPN 트랜지스터 (102) 는, 입력 레벨 전송 수단으로부터 전송된 논리 신호들을 나타내는 제 1 노드 N1 의 전위 레벨을 입력 단자 IN 의 전위 레벨과 실질적으로 동일한 전위 레벨로 변환하는 레벨 변환 수단으로 동작한다.
제 5 의 pMOS 트랜지스터 (111) 및 제 2 의 nMOS 트랜지스터 (112) 는 도 3 의 pMOS 트랜지스터 (311) 및 nMOS 트랜지스터 (312) 와 동일한 방식으로 CMOS 인버터로 동작한다. 제 3 노드 N3 의 전위에 의해 제 5 의 pMOS 트랜지스터 (111) 는 ON 이 되고, 제 2 의 nMOS 트랜지스터 (112) 는 OFF 가 되며, 전원 단자 VDD 와 동일한 전위를 갖는 HIGH 레벨 신호가 출력 단자 OUT 로부터 입력 단자 IN 를 통해 수신된 입력 신호의 반전 논리로서 내부 회로들에 전송된다.
여기에서는, 제 3 노드 N3 의 전위 레벨이 레벨 변환 수단에 의해 입력 단자 IN 의 전위 레벨과 실질적으로 동일한 것으로 변환되므로, 도 3 의 종래 입력 회로와 관련하여 앞서 설명된 입력 역치 레벨의 문제점이 도 1 의 입력 회로에서는 일어나지 않는다. 따라서, 예를 들면 외부 노이즈 또는 전원 전압의 변화에 대비하여 충분한 마진을 확보하기 위하여, pMOS 트랜지스터 (101) 의 게이트 폭을넓게 함으로써 입력 역치 레벨을 제어할 필요가 없다.
이제, 입력 단자 IN 와 풀다운 저항 RPD 쪽으로 전류가 흐르는 문제점에 대해 생각한다.
상기 설명된 것처럼, NPN 트랜지스터 (102) 의 이미터 크기는 PNP 트랜지스터 (101) 의 것보다 크도록 디자인되어 있다. 따라서 다음 식이 성립한다.
VEB1＞VBE2
따라서, 입력 단자의 전위 VIL 이 접지 전위 (0V) 와 동일할 때, NPN 트랜지스터 (102) 의 이미터의 전위 VE2 또는 제 3 노드 N3 는 다음과 같이 된다.
VE2=VEB1－VBE2
또한, 아래의 전류 IR7 는 제 3 저항 소자 (107) 를 흐르고, R7 은 제 3 저항 소자 (107) 의 저항값이다.
IR7=(VEB1－VBE2)/R7
NPN 트랜지스터 (102) 의 컬렉터 전류 IC'2 와 이미터 전류 IE2 간에는, 다음 식이 성립하고, 이때 β2 는 NPN 트랜지스터 (102) 의 전류 이득이다.
이미터 전류 IE2 는 제 3 저항 소자 (107) 를 흐르는 전류 IR7 와 동일하다.따라서, 전류 이득 β2 이 충분히 클때, 예를 들면 100 ∼ 200 일 때, 다음 식이 성립한다.
IC2
제 3 노드 N3 의 전위 VE2 가 충분히 낮으면, 제 1 nMOS 트랜지스터 (106), 결과적으로는 제 3 및 제 4 pMOS 트랜지스터 (105 및 110) 가 OFF 로 된다. 따라서, NPN 트랜지스터 (102) 의 컬렉터 전류 IC2 는 제 2 pMOS 트랜지스터 (104) 의 드레인 전류 IP4 와 동일하다.
이제, 제 1 pMOS 트랜지스터 (103) 의 드레인 전류 IP3 와 제 2 pMOS 트랜지스터 (104) 의 드레인 전류 IP4 간의 관계를 설명한다.
제 1 및 제 2 pMOS 트랜지스터 (103 및 104) 의 게이트들은 접속된다. 따라서, 다음 식이 성립한다.
VGSP4=VGSP3+IP3×R8
이때, VGSP3 및 VGSP4 는 각각 제 1 및 제 2 pMOS 트랜지스터 (103 및 104) 의 게이트-소스 전압들이고, R8 은 제 1 저항 소자 (108) 의 저항값이다.
게이트-소스 전압들 VGSP3 및 VGSP4 은 다음 식으로 주어진다.
VGSP3=(2×IP3/β3)1/2+VTP3
VGSP4=(2×IP4/β4)1/2+VTP4
이때, VTP3 및 VTP4 는 각각 제 1 및 제 2 pMOS 트랜지스터 (103 및 104) 의 역치 전압들이고, β3 는 μ×CO×(W3/L) 이고 β4 는 μ×CO×(W4/L) 인바, 이때 μ, CO, L 은 각각 이동도, 게이트 산화막의 단위 용량 및 제 1 및 제 2 pMOS 트랜지스터 (103 및 104) 의 게이트 길이이고, W3 및 W4 는 각각 제 1 및 제 2 pMOS 트랜지스터 (103 및 104) 의 게이트 폭들이다.
식 7 과 8 을 식 6 에 대입하면, 다음 식이 얻어진다.
(2×IP4/β4)1/2+VTP4=(2×IP3/β3)1/2+VTP3+IP3×R8
따라서, VTP4 ≒ VTP3 일 때, 제 1 및 제 2 pMOS 트랜지스터 (103 및 104) 의 드레인 전류 IP3 및 IP4 간의 관계식은 다음식으로 나타난다.
상기 식 10 은 제 2 pMOS 트랜지스터 (104) 의 드레인 전류 IP4 의 소정의 값에 대하여, 제 1 pMOS 트랜지스터 (103) 의 드레인 전류 IP3 의 전류값이 제 1 저항 소자 (108) 의 저항값 R8 과, 제 1 및 제 2 pMOS 트랜지스터 (103 및 104) 의 게이트 폭들인 β3 및 β4 를 변경함으로써 제어될 수 있다는 것을 보여준다.
따라서, 제 1 및 제 2 pMOS 트랜지스터 (103 및 104) 및 제 1 저항 소자 (108) 는 제어된 전류를 제 1 노드 N1, 즉 PNP 트랜지스터 (101) 의 이미터에 공급하기 위한 전류 제어 수단으로 동작한다.
따라서, 제 1 저항 소자 (108) 의 저항값과 제 1 및 제 2 pMOS 트랜지스터 (103 및 104) 의 게이트 폭들을 적절하게 준비함으로써, 실시예에 따른 입력 회로에서, PNP 트랜지스터 (101) 에 사용되는 래터럴 트랜지스터의 전류 이득이 낮다할 지라도, LOW 신호를 수신하는 입력 단자 IN 의 전위가 너무 높지 않도록 풀다운 저항 RPD 을 통해 흐르는 PNP 트랜지스터 (101) 의 베이스 전류가 억제될 수 있다.
이제, 전원 전압 (3V) 보다 높은 (예를 들면 5V) HIGH 레벨 신호가 입력 단자 IN 에 공급될 때의 도 1 의 입력 회로의 동작에 대해 설명한다.
이 경우, PNP 트랜지스터 (101) 의 베이스-이미터 전압은 역바이어스된다. 따라서, 제 1 노드 N1 의 전위, 결과적으로는, 제 3 노드 N3 의 전위가 전류 제어 수단, 즉 제 1 pMOS 트랜지스터 (103) 를 통해서 공급된 전류에 따라 상승된다. 제 3 노드 N3 의 전위가 제 1 nMOS 트랜지스터 (106) 의 역치 전압보다 높게 되면, 제 1 nMOS 트랜지스터 (106) 는 ON 이 되고, 제 2 저항 소자 (109) 를 통해 흐르는 전류에 의해 제 3 및 제 4 pMOS 트랜지스터 (105 및 110) 의 게이트 전위가 낮아져서, 제 3 및 제 4 pMOS 트랜지스터 (105 및 110) 가 ON 이 된다. 제 1 노드 N1 및 제 2 노드 N2, 즉 NPN 트랜지스터 (102) 의 베이스 및 컬렉터에 전원 전압이 공급되면, 제 3 노드 N3 의 전위는 전원 전압 － 베이스-이미터 전압VBE2 으로 변환되어, 게이트 산화막 파괴의 문제점없이, 충분히 짧은 천이 시간동안에 CMOS 인버터를 동작시킨다.
제 3 노드 N3 의 전위에 의해 제 5 pMOS 트랜지스터 (111) 는 OFF 로 되고, 제 2 nMOS 트랜지스터 (112) 는 ON 되어, 접지 단자 VSS 와 동일한 전위를 갖는 LOW 레벨 신호가 출력 단자 OUT 로부터 입력 단자 IN 를 통해 수신된 입력 신호의 반전 논리로서 내부 회로들에 전송된다.
따라서, 제 1 nMOS 트랜지스터 (106), 제 3 및 제 4 pMOS 트랜지스터 (105 및 110) 그리고 제 2 저항 소자 (109) 는 과도 전류 발생 수단으로 동작한다.
지금까지 설명한 것처럼, 본 실시예의 입력 회로에서는, 레벨 변환 수단을 제공하여, 도 3 의 종래 입력 회로의 입력 역치 레벨의 변환 문제가 제거되고, 전류 제어 수단과 과도 전류 발생 수단을 제공하여, 낮은 전류 이득의 래터럴 트랜지스터를 통해 베이스 전류가 흐르는 문제점이 천이 성능의 저하없이 해결된다.
그런데, 전류 제어 수단과 과도 전류 발생 수단은 제 2 pMOS 트랜지스터 (104) 에 전류가 흐르지 않을 때는 동작하지 않는다. IC 에서는 전원의 순간적 차단이 있을 수도 있다. 이런 경우에, 또는 IC 의 초기화에 있어서, 전원 전압의 상승 바로 뒤에, 제 3 저항 소자 (107) 를 흐르는 임의의 기준 전류가 없다면, NPN 트랜지스터 (102) 가 OFF 상태로 남아 있을 수도 있고, HIGH 레벨 신호가 입력 단자 IN 에 공급되더라도 제 2 노드의 전위가 접지 전압으로 남아 있을 수도 있다.
이런 문제점을 해결하기 위하여, 초기 전류 발생 수단이 또한 제공될 수도있다.
도 2 는 제 6 pMOS 트랜지스터 (214), 제 4 저항 소자 (213) 및 제 2 NPN 트랜지스터 (212) 를 구비한 초기 전류 발생 수단이 도 1 의 회로 구성에 더 제공되어 있는 본 발명의 제 2 실시예에 따른 입력 회로를 도시하는 회로도이다.
제 6 pMOS 트랜지스터 (214) 는 제 2 노드 N2 에 접속된 소스, 제 3 노드 N3 에 접속된 게이트 및 제 4 저항 소자 (213) 의 일단에 접속된 드레인을 갖는다. 제 2 NPN 트랜지스터 (212) 는 접지 단자 VSS 에 접속된 이미터와 제 4 저항 소자 (213) 의 타단에 접속된 베이스 및 컬렉터를 갖는다.
도 2 의 입력 회로의 다른 구성 부분들은 도 1 의 입력 회로와 동일하고, 전원 전압이 안정적으로 공급될 때 동일한 방식으로 동작한다. 따라서, 중복된 설명은 생략한다.
전원이 상승된 바로 직후에는, NPN 트랜지스터 (102) 는 OFF 로 남아 있고, 제 3 저항 소자 (107) 를 통해서 어떤 기준 전류도 흐르지 않는다. 따라서, 상기 설명된 것처럼, 제 3 노드 N3 의 전위는 접지 전압으로 남아 있게 된다. 그런데, 도 2 의 입력 회로에서는, 제 6 pMOS 트랜지스터 (214) 의 게이트에 접속된 제 3 노드 N3 의 접지 전압에 의해, 제 6 pMOS 트랜지스터 (214) 가 ON 으로 되면, 제 4 저항 소자 (213) 로 정의되는 소정의 전류가 제 2 pMOS 트랜지스터 (104) 를 통해 흘러, 전원 전압의 상승 직후에라도 전류 제어 수단이 동작하도록 하고, NPN 트랜지스터 (102) 를 ON 으로 만들기 위한 필요 전류가 제 1 pMOS 트랜지스터 (103) 를 통해 제 1 노드 N1 에 공급된다. 이때, 제 2 노드 N2 의 전위는, NPN 트랜지스터 (102) 가 포화되지 않도록, 제 2 NPN 트랜지스터 (212) 의 베이스-이미터 전압보다 높게 상승된다.
따라서, 본 발명의 제 2 실시예에 따른 도 2 의 입력 회로에서는, 전류 제어 수단이 전원 전압이 상승된 후조차도 정상적으로 동작할 수 있다.
지금까지 도 1 및 2 의 실시예를 참고하여 본 발명이 설명되었다. 그러나, 본 발명의 범위는 이런 실시예들에 국한되지 않는다. 예를 들면, 제 3 노드 N3 는 실시예들에서 제 5 pMOS 트랜지스터 (111) 및 제 2 nMOS 트랜지스터 (115) 로 이루어진 CMOS 인버터에 접속된다. 그런데, 이런 CMOS 인버터는 입력 단자 IN 에 공급되는 외부 신호들과 동일 논리를 갖는 내부 신호들을 출력하는 완충 회로로 대체될 수도 있다. 입력 회로는 10V 의 HIGH 레벨 신호를 수신하기 위하여 5V 의 전원 전압으로 작동하도록 디자인되거나, MOS 트랜지스터들이 제 1 에서 제 4 저항 소자들 (107 ∼ 109 및 213) 중의 하나로 사용될 수도 있다.
본 발명의 IC 입력 회로에 의하여 LOW 레벨 신호를 수신할 때 입력 단자쪽으로 흐르는 전류가 최소한으로 억제될 수 있고, 입력 회로의 천이 성능의 저하없이 적절하게 입력 역치 레벨이 제어될 수 있다.

Claims (19)

  1. 외부 논리 신호를 내부 회로들로 전송하는 입력 회로에 있어서,
    제 2 노드에 공급되는 제 2 전류에 따라 제 1 노드에 공급되는 제 1 전류를 제어하는, 전원 단자에 접속된 전류 제어 수단;
    상기 외부 논리 신호의 논리를 전원 단자의 전위내에 억제된 HIGH 레벨의 전위를 갖는 중간 신호로서 상기 제 1 노드로 전송하는, 상기 제 1 노드와 접지 단자간에 접속된 입력 레벨 전송 수단;
    상기 중간 신호의 LOW 레벨을 상기 외부 논리 신호의 LOW 레벨과 실질적으로 동일한 레벨로 변환시킴으로써 상기 중간 신호의 논리를 제 3 노드로 전송하는, 상기 제 2 노드와 상기 제 3 노드간에 접속된 레벨 변환 수단;
    상기 제 2 전류의 전류값을 결정하는, 상기 제 3 노드와 상기 접지 단자간에 접속된 기준 전류 발생 수단;
    상기 제 3 노드에 전송된 논리의 반전 논리를 가지며 낮은 출력 임피던스를 갖는 신호를 출력하여 내부 회로들에 공급하는 인버터 회로; 및
    상기 외부 신호가 LOW 레벨에서 HIGH 레벨로 변환할 때 고속으로 인버터 회로를 작동시키기 위해 상기 제 3 노드에 충분한 과도 전류를 공급하도록 레벨 변환 수단을 제어하는 과도 전류 발생 수단을 구비하는 것을 특징으로 하는 입력 회로.
  2. 외부 논리 신호를 내부 회로들로 전송하는 입력 회로에 있어서,
    제 2 노드에 공급되는 제 2 전류에 따라 제 1 노드에 공급되는 제 1 전류를 제어하는, 전원 단자에 접속된 전류 제어 수단;
    상기 외부 논리 신호의 논리를 전원 단자의 전위내에 억제된 HIGH 레벨의 전위를 갖는 중간 신호로서 상기 제 1 노드로 전송하는, 상기 제 1 노드와 접지 단자간에 접속된 입력 레벨 전송 수단;
    상기 중간 신호의 LOW 레벨을 상기 외부 논리 신호의 LOW 레벨과 실질적으로 동일한 레벨로 변환시킴으로써 상기 중간 신호의 논리를 제 3 노드로 전송하는, 상기 제 2 노드와 상기 제 3 노드간에 접속된 레벨 변환 수단;
    상기 제 2 전류의 전류값을 결정하는, 상기 제 3 노드와 상기 접지 단자간에 접속된 기준 전류 발생 수단;
    상기 제 3 노드에 전송된 논리와 동일 논리를 가지며 낮은 출력 임피던스를 갖는 신호를 출력하여 내부 회로들에 공급하는 완충 회로; 및
    상기 외부 신호가 LOW 레벨에서 HIGH 레벨로 변환할 때 고속으로 완충 회로를 작동시키기 위해 상기 제 3 노드에 충분한 과도 전류를 공급하도록 레벨 변환 수단을 제어하는 과도 전류 발생 수단을 구비하는 것을 특징으로 하는 입력 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 레벨 변환 수단에 의해 상기 기준 전류 발생 수단을 통해 흐르는 전류가 차단되더라도, 상기 전류 제어 수단을 작동시키기 위하여 상기 제 2 노드에서 상기 접지 단자로 흐르는 초기 전류를 발생하는 초기 전류 발생 수단을 더 구비하는 것을 특징으로 하는 입력 회로.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 입력 레벨 전송 수단은, 상기 외부 논리 신호를 공급받는 입력 단자에 접속된 베이스, 상기 제 1 노드에 접속된 이미터 및 상기 접지 단자에 접속된 컬렉터를 갖는 PNP 트랜지스터를 구비하는 것을 특징으로 하는 입력 회로.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 레벨 변환 수단은, 상기 제 1 노드에 접속된 베이스, 상기 제 2 노드에 접속된 컬렉터 및 상기 제 3 노드에 접속된 이미터를 갖는 제 1 NPN 트랜지스터를 구비하는 것을 특징으로 하는 입력 회로.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 전류 제어 수단은
    제 1 전류 억제 수단을 통해 상기 전원 단자에 접속된 소스, 상기 제 1 노드에 접속된 드레인 및 상기 제 2 노드에 접속된 게이트를 갖는 제 1 pMOS 트랜지스터; 및
    상기 전원 단자에 접속된 소스, 상기 제 2 노드에 접속된 드레인 및 게이트를 갖는 제 2 pMOS 트랜지스터를 구비하는 것을 특징으로 하는 입력 회로.
  7. 제 1 항에 있어서, 상기 과도 전류 발생 수단은
    제 2 전류 억제 수단을 통해 상기 전원 단자에 접속된 드레인, 상기 접지 단자에 접속된 소스 및 상기 제 3 노드에 접속된 게이트를 갖는 제 1 nMOS 트랜지스터;
    상기 제 1 pMOS 트랜지스터의 소스에 접속된 소스, 상기 제 1 노드에 접속된 드레인 및 상기 제 1 nMOS 트랜지스터의 드레인에 접속된 게이트를 갖는 제 3 pMOS 트랜지스터 및
    상기 전원 단자에 접속된 소스, 상기 제 2 노드에 접속된 드레인 및 상기 제 1 nMOS 트랜지스터의 드레인에 접속된 게이트를 갖는 제 4 pMOS 트랜지스터를 구비하는 것을 특징으로 하는 입력 회로.
  8. 제 2 항에 있어서, 상기 과도 전류 발생 수단은
    제 2 전류 억제 수단을 통해 상기 전원 단자에 접속된 드레인, 상기 접지 단자에 접속된 소스 및 상기 제 3 노드에 접속된 게이트를 갖는 제 1 nMOS 트랜지스터;
    상기 제 1 pMOS 트랜지스터의 소스에 접속된 소스, 상기 제 1 노드에 접속된 드레인 및 상기 제 1 nMOS 트랜지스터의 드레인에 접속된 게이트를 갖는 제 3 pMOS 트랜지스터; 및
    상기 전원 단자에 접속된 소스, 상기 제 2 노드에 접속된 드레인 및 상기 제 1 nMOS 트랜지스터의 드레인에 접속된 게이트를 갖는 제 4 pMOS 트랜지스터를 구비하는 것을 특징으로 하는 입력 회로.
  9. 제 3 항에 있어서, 상기 초기 전류 발생 수단은,
    상기 제 2 노드에 접속된 소스 및 상기 제 3 노드에 접속된 게이트를 갖는 제 5 pMOS 트랜지스터;
    상기 제 5 pMOS 트랜지스터의 드레인에 접속된 일단을 갖는 제 3 전류 억제 수단; 및
    상기 제 3 전류 억제 수단의 타단에 접속된 베이스 및 컬렉터와 상기 접지 단자에 접속된 이미터를 갖는 제 2 NPN 트랜지스터를 구비하는 것을 특징으로 하는 입력 회로.
  10. 제 1 항 또는 제 2 항에 있어서,
    저항은 상기 기준 전류 발생 수단용으로 사용되는 것을 특징으로 하는 입력 회로.
  11. 제 1 항 또는 제 2 항에 있어서,
    MOS 트랜지스터는 상기 기준 전류 발생 수단용으로 사용되는 것을 특징으로 하는 입력 회로.
  12. 제 6 항에 있어서,
    저항은 상기 제 1 전류 억제 수단용으로 사용되는 것을 특징으로 하는 입력회로.
  13. 제 6 항에 있어서,
    MOS 트랜지스터는 상기 제 1 전류 억제 수단용으로 사용되는 것을 특징으로 하는 입력 회로.
  14. 제 7 항에 있어서,
    저항은 상기 제 2 전류 억제 수단용으로 사용되는 것을 특징으로 하는 입력 회로.
  15. 제 7 항에 있어서,
    MOS 트랜지스터는 상기 제 2 전류 억제 수단용으로 사용되는 것을 특징으로 하는 입력 회로.
  16. 제 8 항에 있어서,
    저항은 상기 제 2 전류 억제 수단용으로 사용되는 것을 특징으로 하는 입력 회로.
  17. 제 8 항에 있어서,
    MOS 트랜지스터는 상기 제 2 전류 억제 수단용으로 사용되는 것을 특징으로하는 입력 회로.
  18. 제 9 항에 있어서,
    저항은 상기 제 3 전류 억제 수단용으로 사용되는 것을 특징으로 하는 입력 회로.
  19. 제 9 항에 있어서,
    MOS 트랜지스터는 상기 제 3 전류 억제 수단용으로 사용되는 것을 특징으로 하는 입력 회로.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100403350C (zh) * 2005-10-12 2008-07-16 台达电子工业股份有限公司 通用型程序输入电路
KR101694381B1 (ko) * 2011-01-26 2017-01-10 현대모비스 주식회사 외부 인터페이스 회로
CN103138737A (zh) * 2011-12-02 2013-06-05 大陆汽车电子(芜湖)有限公司 单通道多电平输入电路及方法
CN103368557B (zh) * 2013-07-12 2016-09-21 青岛歌尔声学科技有限公司 低静态电流电平转换电路及设有该电路的电子设备
CN103391090B (zh) * 2013-07-15 2016-05-11 上海华兴数字科技有限公司 一种实现输入信号三种状态识别的电路
CN103580672A (zh) * 2013-11-06 2014-02-12 航宇伟创科技(北京)有限公司 一种可控的输入/输出接口控制电路及其使用方法
CN104901267B (zh) * 2015-06-19 2019-05-14 许昌学院 一种以太网用电设备低损耗过流保护电路
JP6744604B2 (ja) * 2016-07-22 2020-08-19 ザインエレクトロニクス株式会社 入力装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01296815A (ja) * 1988-05-25 1989-11-30 Canon Inc 半導体集積回路
US5051623A (en) * 1990-06-16 1991-09-24 National Semiconductor Corporation TTL tristate circuit for output pulldown transistor
US5289056A (en) * 1992-06-12 1994-02-22 National Semiconductor Corporation BICMOS input buffer circuit with integral passgate
US5469080A (en) * 1994-07-29 1995-11-21 Sun Microsytems, Inc. Low-power, logic signal level converter
US5585764A (en) * 1995-06-13 1996-12-17 Advanced Micro Devices, Inc. High-speed voltage controlled oscillator which is insensitive to changes in power supply voltage
DE69525256T2 (de) * 1995-10-09 2002-10-17 Magneti Marelli Powertrain S.P.A., Turin/Torino Gleichrichtschaltung

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