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KR100301809B1 - 데이터 입출력 버퍼 제어회로_ - Google Patents

데이터 입출력 버퍼 제어회로_ Download PDF

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Abstract

본 발명은 SDRAM(Synchronous DRAM)에서 읽기 모드시에는 입력 버퍼를 디스에이블시켜 전력 소모를 줄이기 위한 데이터 입/출력 버퍼 제어회로에 관한 것으로, 데이터를 입력하거나 출력하기 위한 입/출력 패드와, 제어신호에 따라 상기 입/출력 패드를 통해 입력되는 데이터를 SDRAM에 입력시키기 위한 데이터 입력 버퍼와, 상기 SDRAM의 데이터를 상기 입/출력 패드를 통해 출력하는 데이터 출력 버퍼와, 리드 모드시 상기 데이터 입력 버퍼는 디스에이블되고 상기 데이터 출력 버퍼는 인에이블되도록 제어하는 데이터 입/출력 버퍼 제어부를 포함하여 구성된 것이다.

Description

데이터 입출력 버퍼 제어회로
본 발명은 SDRAM(Synchronous DRAM)의 데이터 입/출력 버퍼 제어회로에 관한 것으로, 특히 읽기 모드시에는 입력 버퍼를 디스에이블시켜 전력 소모를 줄이기 위한 데이터 입/출력 버퍼 제어회로에 관한 것이다.
일반적으로 DRAM은 커패시터와 트랜지스터의 조합으로 이루어진 것으로, 고집적 반도체 메모리 소자로 널리 이용되고 있다. 그러나 DRAM은 코멘드 신호(Command signal; RASB, CASB 등)의 딜레이에 의해 동작이 제어되고 Y-어드레스 신호에 따라 데이터가 리드(read)되기 때문에 데이터를 읽어내는 시간이 길고 더불어 속도가 늦다는 단점을 갖고 있다.
따라서, 최근에는 DRAM의 구성에서 읽고 쓰는 동작 속도를 빠르게 한 SDRAM이 개발되어 사용되고 있다.
이와 같은 SDRAM에서는 데이터 입력 패드와 데이터 출력 패드가 별도로 구비되지 않고, 하나의 패드에서 데이터의 입력과 출력이 이루어지도록 데이터 입/출력 패드가 구비되고, 데이터 입력 버퍼와 데이터 출력 버퍼가 모두 상기 입/출력 패드에 연결되어 있다.
종래 SDRAM의 데이터 입/출력 버퍼의 제어회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 SDRAM의 데이터 입/출력 버퍼 제어회로의 회로 구성도이다.
종래의 데이터 입/출력 버퍼 제어회로는, 도 1과 같이, 데이터를 입력하거나 출력하기 위한 입/출력 패드(I/O pad)(1)와, 제 1 PMOS(3)와 제 1 NMOS(4)로 구성되어 상기 입/출력 패드(1)를 통해 외부의 데이터를 SDRAM에 입력시키기 위한 데이터 입력 버퍼(2)와, 낸드 게이트(NAND gate)(6), 노아 게이트(NOR gate)(7), wp 2 PMOS(8), 제 2 NMOS(9) 등으로 이루어져 SDRAM의 데이터를 상기 입/출력 패드(1)를 통해 출력하는 데이터 출력 버퍼(5)와, 클럭신호(CLK) 및 리드 코멘드(read command; READE) 신호를 입력하여 상기 데이터 출력 버퍼(5)를 제어(DOEB)하는 데이터 출력 버퍼 제어부(10)로 구성된다.
이와 같이 구성되는 종래의 데이터 입/출력 버퍼 제어회로의 동작은 다음과 같다.
먼저, SDRAM에서 데이터를 리드(read)할 경우 리드 코멘드(read command)신호가 주어진다. 이 때 SDRAM내부에서는 이 리드 코멘드 신호를 해석하여 리드 인에이블 신호인 "READE"를 "로우"에서 "하이"로 활성화 한다.
상기 "READE" 신호가 활성화되면 "READE" 신호를 입력 받은 상기 데이터 출력 버퍼 제어부(10)는 외부 클럭 신호(CLK)에 동기되어 정해진 시간 간격 후에 데이터 출력 버퍼(5)가 인에이블 되도록 "DEOB"를 "하이"에서 "로우"로 천이한다.
상기 데이터 출력 버퍼 제어부(10)의 제어신호(DEOB)가 "로우"로 유지되는 동안 데이터 출력 버퍼(5)가 인에이블(enable)되어 SDRAM으로 부터 전달되는 데이터(DOUT)를 입/출력 패드(1)로 출력한다.
그리고, 외부 혹는 내부의 제어에 의해 리드 동작이 종료되면 "READE" 신호가 다시 "하이"에서 "로우"로 천이되므로 데이터 출력 버퍼 제어부(10)는 정해진 시간 간격 후에 제어신호(DEOB)를 "로우"에서 "하이"로 천이하여 데이터 출력 버퍼(5)를 디스에이블시킨다. 따라서 데이터 출력 버퍼(5)는 "하이 임피던스" 상태가 된다.
이상에서 설명한 종래의 데이터 입/출력 버퍼 제어회로에 있어서는 다음과 같은 문제점이 있었다.
종래의 데이터 입/출력 버퍼 제어회로는 리드 동작 수행 시에 데이터 출력 버퍼가 데이터를 입/출력 패드로 출력하는 동안 출력된 데이터가 데이터 입력 버퍼로 피드백되어 데이터 입력 버퍼에서 불필요한 스위칭 전류(switching current)를 유발시키게 되고, 복수의 데이터를 연속적으로 리드할 경우 상기 스위칭 전류는 더 커지게 된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 리드 동작 시에 데이터 입력 버퍼를 디스에이블 시켜 데이터 출력 버퍼로 부터 피드백되는 데이터에 의해 발생하는 스위칭 전류를 방지할 수 있는 데이터 입/출력 버퍼 제어회로를 제공하는데 그 목적이 있다.
도 1은 종래 SDRAM의 데이터 입/출력 버퍼 및 데이터 입/출력 버퍼 제어회로의 회로 구성도
도 2는 본 발명 일 실시예의 SDRAM의 데이터 입출력 버퍼 및 데이터 입출력 제어회로의 회로 구성도
도면의 주요 부분에 대한 부호의 설명
21 : 입/출력 패드 22 : 데이터 입력 버퍼
23 : 데이터 출력 버퍼 24 : 데이터 입/출력 버퍼 제어부
25 : SDRAM의 내부회로 31, 32, 37 : PMOS
33, 34, 38 : NMOS 35 : 낸드 게이트
36 : 노아 게이트
이와 같은 목적을 달성하기 위한 본 발명의 데이터 입/출력 버퍼 제어회로는 데이터를 입력하거나 출력하기 위한 입/출력 패드와, 제어신호에 따라 상기 입/출력 패드를 통해 입력되는 데이터를 SDRAM에 입력시키기 위한 데이터 입력 버퍼와, 상기 SDRAM의 데이터를 상기 입/출력 패드를 통해 출력하는 데이터 출력 버퍼와, 리드 모드시 상기 데이터 입력 버퍼는 디스에이블되고 상기 데이터 출력 버퍼는 인에이블되도록 제어하는 데이터 입/출력 버퍼 제어부를 포함하여 구성됨에 그 특징이 있다.
상기와 같은 본 발명의 데이터 입/출력 버퍼 제어회로를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명 일 실시예의 데이터 입/출력 버퍼 제어회로의 회로 구성도이다.
본 발명 일 실시예의 데이터 입/출력 버퍼 제어회로는, 도 2와 같이, 데이터를 입력하거나 출력하기 위한 입/출력 패드(I/O pad)(21)와, 제어신호에 따라 상기 입/출력 패드(21)를 통해 입력되는 데이터를 SDRAM의 내부회로(25)에 입력시키기 위한 데이터 입력 버퍼(22)와, 상기 SDRAM(25)의 데이터를 상기 입/출력 패드(21)를 통해 출력하는 데이터 출력 버퍼(23)와, 클럭신호(CLK) 및 리드 코멘드(read command; READE) 신호를 입력하여 리드 모드시 상기 데이터 입력 버퍼(22)는 디스에이블되고 상기 데이터 출력 버퍼(23)는 인에이블되도록 상기 데이터 입력 버퍼(22) 및 상기 데이터 출력 버퍼(23)를 제어(DOEB)하는 데이터 입/출력 버퍼 제어부(24)로 구성된다.
여기서, 데이터 입력 버퍼(22)의 구성은 다음과 같다.
정전압단에 드레인이 연결되고 소오스는 SDRAM의 내부회로(25)의 입력단에 연결되며 게이트는 입/출력 패드(21)에 연결되는 제 1 PMOS(31)와, 정전압단에 드레인이 연결되고 소오스는 상기 제 1 PMOS(31)의 소오스에 연결되며 게이트에는 상기 데이터 입/출력 버퍼 제어부(24)의 제어신호(DEOB)가 인가되는 제 2 PMOS(32)와, 소오스는 상기 제 1, 제 2 PMOS(31, 32)의 소오스와 연결되고 게이트에는 상기 데이터 입/출력 버퍼 제어부(24)의 제어신호(DEOB)가 인가되는 제 1 NMOS(33)와, 소오스가 상기 제 1 NMOS(33)의 드레인에 연결되고 드레인은 접지되며 게이트는 상기 입/출력 패드(21)에 연결되는 제 2 NMOS(34)로 구성된다.
또한, 데이터 출력 버퍼(23)은 다음과 같이 구성된다.
SDRAM에서 출력되는 데이터와 상기 데이터 입/출력 버퍼 제어부(24)에서 출력되는 제어신호(DEOB)의 반전된 신호를 논리 연산하는 낸드 게이트(NAND gate)(35)와, 상기 SDRAM에서 출력되는 데이터와 상기 데이터 입/출력 버퍼 제어부(24)에서 출력되는 제어신호(DEOB)를 논리 연산하는 노아 게이트(NOR gate)(36)와, 드레인은 정전압단에 연결되고 소오스는 상기 입/출력 패드(21)에 연결되며 게이트에는 상기 낸드 게이트(35)의 출력이 인가되는 PMOS(37)와, 소오스는 상기 PMOS(37)의 소오스에 연결되고 드레인은 접지되며 게이트에는 상기 노아 게이트(36)의 출력이 인가되는 NMOS(38)로 구성된다.
이와 같이 구성되는 본 발명의 데이터 입/출력 버퍼 제어회로의 동작은 다음과 같다.
먼저, 종래와 마찬가지로 SDRAM에서 데이터를 리드(read)할 경우 리드 코멘드(read command)신호가 주어진다. 이 때 SDRAM내부에서는 이 리드 코멘드 신호를 해석하여 리드 인에이블 신호인 "READE"를 "로우"에서 "하이"로 활성화 한다.
상기 "READE" 신호가 활성화되면 "READE" 신호를 입력 받은 상기 데이터 입/출력 버퍼 제어부(24)는 외부 클럭 신호(CLK)에 동기되어 정해진 시간 간격 후에 데이터 출력 버퍼(23)는 인에이블되고 데이터 입력 버퍼(22)는 디스에이블 되도록 "DEOB"를 "하이"에서 "로우"로 천이한다.
따라서, 데이터 출력 버퍼(23)는 상기 데이터 입/출력 버퍼 제어부(24)의 제어신호(DEOB)가 "로우"로 유지되는 동안 인에이블(enable)되어 SDRAM의 내부회로로 부터 전달받은 데이터(DOUT)를 입/출력 패드(21)로 출력한다.
즉, 데이터 입/출력 버퍼 제어부(24)에서 제어신호(DEOB)가 "로우"로 출력되면, 낸드 게이트(35)는 SDRAM의 데이터를 반전하여 출력한다. 그리고, 노아 게이트(36)도 SDRAM의 데이터를 반전하여 출력한다. 따라서 SDRAM의 데이터가 "하이"이면 PMOS(37)가 턴온되고 SDRAM의 데이터가 "로우"이면 NMOS(38)가 턴온되어 데이터를 출력한다.
반대로, 데이터 입력 버퍼(22)는 상기 데이터 입/출력 버퍼 제어부(24)의 제어 신호(DEOB)가 "로우"로 유지되는 동안 디스에이블되므로 상기 데이터 출력 버퍼(23)가 입/출력 패드(21)에 데이터를 출력하더라도 입/출력 패드(21)의 데이터가 피드백되지 못한다.
즉, DEOB신호에 따라 제 2 PMOS(32) 및 제 1 NMOS(33)가 입/출력 패드(21)의 신호에 관계없이 항상 "하이" 신호를 출력하도록 하므로 토글이 일어나지 않는다.
그리고, 외부 혹는 내부의 제어에 의해 리드 동작이 종료되면 "READE" 신호가 다시 "하이"에서 "로우"로 천이되므로 데이터 입/출력 버퍼 제어부(24)는 정해진 시간 간격 후에 제어신호(DEOB)를 "로우"에서 "하이"로 천이하여 데이터 출력 버퍼(23)를 디스에이블시키고 데이터 입력 버퍼(22)는 인에이블시킨다.
이상에서 설명한 바와 같은 본 발명의 데이터 입/출력 버퍼 제어회로에 있어서는 다음과 같은 효과가 있다.
본 발명에서는 데이터를 리드하기 위해 데이터 출력 버퍼가 인에이블될 때 데이터 입력 버퍼를 디스에이블 시키므로 리드한 데이터가 데이터 입력 버퍼로 피드백되어 발생하는 불필요한 스위칭 전류를 제거할 수 있으므로 리드 동작시의 동작 전류를 절감할 수 있다.

Claims (2)

  1. 데이터를 입력하거나 출력하기 위한 입/출력 패드와,
    제어신호에 따라 상기 입/출력 패드를 통해 입력되는 데이터를 SDRAM에 입력시키기 위한 데이터 입력 버퍼와,
    상기 SDRAM의 데이터를 상기 입/출력 패드를 통해 출력하는 데이터 출력 버퍼와,
    리드 모드시 상기 데이터 입력 버퍼는 디스에이블되고 상기 데이터 출력 버퍼는 인에이블되도록 제어하는 데이터 입/출력 버퍼 제어부를 포함하여 구성됨을 특징으로 하는 데이터 입/출력 버퍼 제어회로.
  2. 제 1 항에 있어서,
    상기 데이터 입력 버퍼는 정전압단에 드레인이 연결되고 소오스는 SDRAM의 내부회로의 입력에 연결되며 게이트는 상기 입/출력 패드에 연결되는 제 1 PMOS와,
    정전압단에 드레인이 연결되고 소오스는 상기 제 1 PMOS의 소오스에 연결되며 게이트에는 상기 데이터 입/출력 버퍼 제어부의 제어신호(DEOB)가 인가되는 제 2 PMOS와,
    소오스는 상기 제 1, 제 2 PMOS의 소오스와 연결되고 게이트에는 상기 데이터 입/출력 버퍼 제어부의 제어신호(DEOB)가 인가되는 제 1 NMOS와,
    소오스는 상기 제 1 NMOS의 드레인에 연결되고 드레인은 접지되며 게이트는 상기 입/출력 패드에 연결되는 제 2 NMOS를 구비하여 구성됨을 특징으로 하는 데이터 입/출력 버퍼 제어회로.
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