KR100292819B1 - 커패시터및그의제조방법 - Google Patents

Abstract

본 발명은 커패시터 및 그의 제조 방법에 관한 것으로, 반도체 기판상에 형성된 절연막상에 커패시터 하부 전극, 상부에 Zr 성분보다 상대적으로 Ti 성분을 더 많이 포함하는 다층 유전막, 그리고 커패시터 상부 전극이 차례로 형성되어 커패시터가 형성된다. 그리고, 상기 커패시터를 덮도록 그 상에, 상기 커패시터를 구성하는 물질이 확산되는 것을 방지하는 물질층이 형성된다. 이와 같은 커패시터 및 그의 제조 방법에 의해서, 커패시터를 구성하는 강유전체막의 각 부위에서, Zr 성분과 Ti 성분의 농도비를 균일하게 분포시킬 수 있어 강유전체의 결정성을 향상시킬 수 있다.

Description

커패시터 및 그의 제조 방법(A CAPACITOR AND A METHOD OF FABRICATING A CAPACITOR)

본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 FRAM 장치 및 그의 제조 방법에 관한 것이다.

FRAM 장치는 플래쉬 메모리와 같은 불 휘발성(nonvolatile) 특성을 갖으면서도, 플래쉬 메모리에 비해 상대적으로 월등히 빠른 동작 속도를 가지고 있다.(FLASH MEMORY : 수-msec, FRAM : 수십-nsec) 또한, 상당히 강한 내구성(endurance)을 갖으면서도, 상대적으로 낮은 라이팅 전압(Writing voltage)(FLASH MEMORY : 18 - 22V, FRAM : 5V 이하) 그리고, DRAM과 SRAM에 비해 낮은 소비 전력을 갖고 있다.(대기 전류(stanby current) : 1 uA 이하) 또한, DRAM 보다는 크지만 SRAM 보다는 상당히 작은 셀 크기를 가지고 있어, 고집적화가 가능하므로 최근 많은 연구와 관심이 집중되고 있다.

이러한 FRAM 장치를 고집적화, 불 휘발성, 매립형 응용 소자(embedded application) 등의 고부가가치를 갖는 메모리 제품으로 실현 시키기 위해서는 1T/1C(한 메모리 요소가 하나의 트렌지스터와 하나의 강유전 커패시터로 구성되는) 셀 구조, 다층 배선층의 구비 뿐만 아니라, 상기 FRAM 장치 제조 과정 중 발생되는 열화를 최소화 하는 것이 필수적이다.

예를 들면, 상기 FRAM 장치의 제조 공정에서 유전막으로 PZT 강유전체막이 사용되는 경우, 상기 강유전체막 PZT의 결정성은 상기 열화와 밀접한 관계를 갖고 있다. 상기 PZT 물질의 결정성은, PZT 물질의 결정성을 위한 공정후, 예컨대 열처리 공정 후, PZT 물질내의 페로보스키트(perovoskite) 구조의 형성 정도와 밀접한 관계가 있으며, 이 페로보스키트(perovoskite) 구조의 형성 정도는 PZT 물질내에 Zr과 Ti 조성비의 균일성과 Ti의 양과 매우 밀접한 관계가 있다.

도 1a는 종래 강유전체 물질내에서 각 부위에 따른 양이온 농도비를 나타내는 그래프이다.

도 1a를 참조하면, Pb의 하부전극으로부터 강유전체 물질, PZT의 깊이에 따른 양이온 농도비는 다음과 같다. 참조번호 "14" 라인은 PZT내에서 Ti 양이온의 농도비를 나타내고, 참조번호 "12"은 PZT내에서 Zr의 농도비를 나타낸다. 참조번호 "10"은 Pb의 농도비를 나타낸다. 상기 그래프를 도시된 바와 같이 Pb의 농도비는, 하부막으로부터 PZT의 깊이에 따라 변화가 거의 없는 반면에, Zr과 Ti의 농도비는 상당히 변화하는데, Zr의 농도비는 증가 하고, Ti의 농도비는 감소함을 알수 있다.

도 1b는 강유전체 물질내에서 각 부위에 따른 양이온 농도비의 상대비를 나타내는 그래프이다.

도 1b를 참조하면, 참조번호 "18"은 PZT 내에서, Zr 양이온과 Ti 양이온 합에 대한 Pb 양이온 상대적 농도비, 참조번호 "16"은 Ti 양이온에 대한 Zr 양이온의 상대적 농도비이다. 커패시터 상부 전극 근처에서 약간의 감소는 있지만, Ti에 대한 Zr의 양이온 농도비의 상대비는 급격히 증가하고 있음을 알 수 있다. 이와 같이, Zr과 Ti의 조성비가 PZT 부위에 따라 다르게 나타나는 이유는 상기 PZT 물질 자체가 헤테로제니어스(heterogeneous) 강유전체 물질이기 때문에 하부막에 의존성을 갖기 때문에 발생하게 된다.

이와 같은, Zr과 Ti 조성비의 불균일성은 상부 전극이 Pt로 사용될 경우, 더욱 증가하게 된다. Pt 물질의 촉매 작용(catalitic effect)으로 인한 환원 반응으로 인해, 상기 상부 전극, Pt 물질과 강유전체 물질, PZT 물질의 계면 영역에 결함, Ti 조성의 결핍을 발생시킴으로써 열화를 증가 시켜 더욱 상기 FRAM 장치의 신뢰성 문제를 발생시키게 된다.

본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 강유전체 물질의 결정성을 향상시킴으로써, 향상된 성능을 발휘할 수 있는 강유전체 커패시터 및 그의 제조 방법을 제공하는 데 그 목적이 있다.

제1a도는 종래 강유전체 물질내에서 각 부위에 따른 양이온 농도비를 나타내는 그래프;

제1b도는 강유전체 물질내에서 각 부위에 따른 양이온 농도비의 상대비를 나타내는 그래프; 그리고,

제2a도 내지 제2g도는 본 발명에 따른 커패시터의 제조 방법을 순차적으로 보여주는 흐름도.

〈도면의 주요부분에 대한 부호의 설명〉

100 : 반도체 기판 102 : 소자 격리 영역

104 : 게이트 106 : 층간 절연막

108 : 접합층 110 : 하부 전극

112, 113 : 다층 유전막 114 : 상부 전극

116 : 물질층 118 : 절연막

120 : 금속 배선

[구성]

상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 본 발명의 커패시터의 제조방법은, 반도체 기판상에 형성된 절연막상에 커패시텨 하부 전극, 상부에 Zr 성분보다 상대적으로 Ti 성분을 더 많이 포함하는 다층 유전막, 그리고 커패시터 상부 전극을 차례로 형성하여 커패시터를 형성하는 단계와; 그리고, 상기 커패시터를 덮도록 그상에 상기 커패시터를 구성하는 물질이 확산되는 것을 방지하는 물질층을 형성하는 단계를 포함한다.

상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 본 발명의 커패시터는, 반도체 기판상에 절연막을 사이에 두고 형성된 커패시터 하부 전극과; 상기 하부 전극상에 Zr 성분보다 상대적으로 Ti 성분을 더 많이 갖는 상부층을 포함하여 형성된 다층 유전막과; 상기 다층 유전막상에 형성된 커패시터 상부 전극과; 그리고 상기 커패시터 하부전극, 다층 유전막, 그리고 커패시터 상부 전극을 구성하는 성분의 확산을 방지하기 위해 그들의 측벽들과 상기 커패시터 상부 전극상에 형성된 물질층을 포함한다.

도 2d를 참조하면, 본 발명의 실시예에 따른 신규한 커패시터 및 그의 제조 방법은, Zr 성분보다 상대적으로 Ti 성분을 더 많이 갖는 상부층을 포함하여 다층 유전막이 형성되고, 커패시터를 구성하는 성분의 확산을 방지하기 위한 물질층이 형성된다. 이와 같은 커패시터 및 그의 제조 방법에 의해서, 커패시터 강유전체막의 각 부위에서 Zr 성분과 Ti 성분을 균일한 농도로 분포시킬 수 있어 강유전체의 결정성을 향상시킬 수 있다.

[실시예]

이하, 도 2a 내지 도2g를 참조하여 본 발명의 실시예를 상세히 설명한다.

도 2a 내지 도 2g는 본 발명에 따른 커패시터의 제조 방법을 순차적으로 보여주는 흐름도이다.

도 2a를 참조하면, 먼저 반도체 기판(100)상에 활성 영역과 비활성 영역을 정의하기 위해 소자 격리 영역(102)이 형성된다. 상기 활성 영역의 반도체 기판(100)상에 게이트 산화막(도면 미도시)을 사이에 두고 게이트 전극(104)이 형성된다. 상기 게이트 전극(104)의 양측의 반도체 기판(100)내에 소오스/드레인 영역(도면 미도시)이 형성된다. 상기 게이트 전극(104)을 포함하여 반도체 기판(100)상에 제 1 절연막(106)이 형성된다.

도 2b를 참조하면, 상기 제 1 절연막(106)상에 접합층(108)이 형성된다. 상기 접합층(108)은 상기 제 1 절연막(106)과 커패시터의 하부 전극과의 접합을 강화시켜주고, 또한 하부 물질과 후속 공정으로 형성되는 상부 물질이 확산되는 것을 방지한다. 예컨대 상기 접합층(108)은 TiO₂로 형성될 수 있다.

상기 접합층(108)상에 커패시터의 하부 전극(110)이 형성된다. 예컨대, 상기 하부 전극(110)은 백금으로 형성된다. 상기 백금막(110)은 약 2700Å의 두께를 갖도록 형성된다. 상기 백금막(110)은 후속 공정으로 형성되는 강유전체막의 결정화에 유리한 격자 구조를 제공하여 보다 안정적인 강유전체막이 형성될 수 있게 한다. 이러한 하부 전극 이외에도 하부 전극(110)은 Ir, Rh 및 Ru 등의 금속막으로 대치될 수도 있고, 또한 IrO₂막, ITO막, RhO₂막, RuO₂막 및 MoO₃막 중 어느 한 막과 Pt, Ir, Rh 및 Ru 중 어느 한막이 차례로 적층되어 형성될 수도 있다.

다음 상기 백금막(110)상에 다층 유전막(112, 113)이 형성된다. 상기 다층 유전막(112, 113)은 제 1 강유전체막(112)과 제 2 강유전체막(113)으로 구성된다. 상기 제 1 강유전체막(112)은 상기 백금막(110)상에 PZT로 형성된다. 상기 PZT(112)는 솔-겔(sol-gel) 공정을 통해 약 2500Å의 두께를 갖도록 형성 되는데, 도 1a에서의 그래프에 나타난 것처럼, PZT 내의 하부에서 상부로 갈수록 Ti의 Zr에 대한 상대비가 감소되어 상기 강유전체막의 결정성에 문제를 발생시키게 된다. 이같은 문제를 해결하기 본 실시예에서는 상기 제 1 강유전체막(112)상에 제 2 강유전체막(113)이 형성되어 다층 유전막(112, 113)이 형성된다. 상기 제 2 강유전체막(113)은 Zr보다 상대적으로 Ti 성분을 더 많이 포함하는 Ti-리치 PZT(112b)나, Ti 성분을 증가 시키고, 상기 제 1 강유전체막(112)으로부터 Ti 성분이 확산되는 것을 방지하기 위한 PTO(PbTiO₃)로 (113)으로 형성된다. 이 경우 상기 제 2 강유전체막(113)은 약 1000Å의 두께를 갖도록 형성된다. 상기 제 2 강유전체막(113)상에 상부 전극층(114)이 형성된다. 예컨대, 상기 상부 전극층(114)은 Ir, Rh 및 Ru 등의 금속막으로 형성될 수도 있고, IrO₂, ITO, RhO₂, RuO₂및 MoO₃중 어느 하나와 Pt, Ir, Rh 및 Ru 중 어느 하나가 차례로 적층되어 형성될 수도 있다.

도 2c 및 도 2d를 참조하면, RIE(reactive ion etch) 공정으로 상기 상부 전극층(114)이 건식 식각되어 커패시터 상부 전극이 형성되어, 상기 제 2 강유전체막(113)의 상부 표면이 노출된다. 다음 상기 제 2 강유전체막(113)이 사진 식각 공정으로 식각되고, 상기 식각 공정에서 발생된 식각 손상을 제거하기 위해 산소 분위기에서 약 450℃ 이상의 온도로 진행되는 열처리 공정이 수행된다. 그 후, 잘 알려진 사진 식각 공정으로 상기 하부 전극(110)과 접합층(108)이 차례로 식각되어, 상부 전극(114) 및 강유전체막(112)과 하부 전극(110)의 일부가 오버랩(overap)되는 커패시터가 형성된다.

다음, 상기 커패시터를 포함하여 상기 제 1 절연막(106)상에 물질층(116)이 형성된다. 상기 물질층(116)은 약 500Å - 1000Å 범위 내의 두께를 갖는 TiO₂로 형성되어 물질의 확산을 방지할 수도 있고, 상기 물질층이 Ti 성분을 Zr 보다 더 많이 포함하는 PZT막이나 PbTiO₃로 형성되어 상기 강유전체막들에서 Ti 성분이 감소하는 것을 방지할 수도 있다. 본 실시예에서는 상기 물질층(116)이 TiO₂막으로 형성된다. 상기 물질층이 TiO₂막으로 형성되고, 상기 TiO₂막의 확산 방지막으로서의 특성을 강화하기 위한 열처리 공정이 수행된다. 상기 열처리 공정은 산소 분위기에서 약 650℃ 이상의 온도로 수행된다. 다음 사진 식각 공정으로 상기 물질층(116)이 식각되어 도 2d와 같은 결과물이 형성된다.

도 2e 및 도 2f를 참조하면, 상기 도 2d와 같은 결과물과 상기 제 1 절연막(106)상에 제 2 절연막(118)이 형성된다. 상기 제 2 절연막(118)은 잘 알려진 CVD막으로 형성된다. 상기 제 2 절연막(118)과 물질층(116)이 부분적으로 식각되어, 상기 커패시터 하부 전극(110)을 노출시키는 제 1 오프닝과 상기 제 2 절연막과 제 1 절연막이 차례로 식각되어 상기 게이트 양측의 소오스/드레인 영역이 노출되는 2 오프닝이 형성된다. 제 1 금속 배선층의 형성을 위해 상기 제 1 오프닝과 제 2 오프닝을 포함하여 상기 제 2 절연막상에 Ti, 제 1 TiN, Al, 그리고 제 2 TiN 차례로 형성된다. 이 경우, 상기 Ti는 약 300Å의 두께, 상기 제 1 TiN은 약 900Å의 두께, 상기 Al은 약 6000Å의 두께, 그리고 상기 제 2 TiN은 250Å의 두께를 갖도록 형성된다. 상기 Ti, 제 1 TiN, Al, 그리고 제 2 TiN이 잘 알려진 사진 식각 공정으로 식가되어, 도 2f와 같은 결과물의 그 제 1 금속 배선(120)이 형성된다.

도 2g를 참조하면, 상기 제 1 금속 배선(120)을 포함하여 상기 제 2 절연막(118)상에 제 3 절연막(124)이 형성된다. 상기 제 3 절연막(124)은, 먼저 CVD 공정에 의한 ECR 타입의 산화막을 약 6500Å 형성하고, 상기 ECR 타입의 산화막이 RIE 방식의 에치백 공정으로 평탄화 식각된다. 그리고 약 6500Å 정도의 ECR 타입의 산화막을 추가로 형성하여 형성된다. 이 경우 추가로 형성되는 ECR 타입의 산화막은 TEOS 베이스 CVD 막으로 대체되어 형성될 수 있다.

상기 제 3 절연막(124)이 부분적으로 식각되어 커패시터의 상부 전극(114), 그리고 페리페럴(peripheral) 및 코어(core) 회로 영역의 제 1 금속 배선(도면 미도시)이 노출되도록 제 3 오프닝이 형성된다. 이어, 상기 제 1 금속 배선층(120)과 상기 소오스/드레인 영역이 접하도록 하는 Ti를 활성화 시키고, 상기 제 3 오프닝을 형성하기 위한 식각공정에서 발생된 식각 손상을 제거하기 위한 열처리 공정이 수행된다. 상기 열처리 공정은 질소 분위기에서 약 450℃ 이상의 온도로 수행된다. 다음, 상기 제 3 오프닝을 포함하여 상기 제 3 절연막(124)상에 제 2 금속배선층(126)이 형성된다. 상기 제 2 금속 배선층(126)은 A1 과 TiN이 차례로 적층되어 형성된다. 이 경우, 상기 A1은 약 6000Å의 두께로 형성되고, 상기 TiN은 약 250Å의 두께를 갖도록 형성된다. 이어 잘 알려진 사진 식각 공정으로 상기 제 2 금속 배선층(126)이 식각되어 제 2 금속 배선(126)이 형성된다.

다시, 도 2g를 참조하면, 본 발명에 따른 커패시터는, 반도체 기판(100)상에 제 1 절연막(106)이 형성되어 있고, 상기 제 1 절연막(106)상에 접합층(108)을 사이에 두고 커패시터 하부전극(110)이 형성되어 있다. 상기 접합층(108)은 제 1 절연막(106)과 하부 전극(110)의 접합 강화 및 물질의 확산을 방지하기 위해서이다. 상기 접합층(108)은 TiO₂로 형성되어 있다. 상기 하부 전극(110)은 백금으로 형성되고 Ir, Rh 및 Ru 등의 금속막으로 형성될 수도 있고, IrO₂, ITO, RhO₂, RuO₂및 MoO₃중 어느 하나와 Pt, Ir, Rh 및 Ru 중 어느 하나가 차례로 적층되어 형성될 수도 있다.

상기 커패시터 하부 전극(110)상에 제 1 강유전체막(112)과 제 2 강유전체막(113)이 차례로 적층되어 구성된 다층 유전막이 형성되어 있다. 상기 제 1 강유전체막(112)은 약 2500Å의 두께를 갖는 PZT막으로 형성되고, 상기 제 2 강유전체막(113)은 약 1000Å의 두께를 갖고, Zr에 대한 Ti의 조성비가 상대적으로 더 큰 PZT 및 PbTiO₃중 어느 하나로 형성된다.

상기 다층 유전막(112, 113)상에 커패시터 상부전극(114)이 형성되어 있고, 상기 커패시터 상부 전극(114)의 상부 표면, 상기 다층 유전막(112, 113)의 양측벽, 하부전극(110)의 양측벽 및 접합층(108)의 양측벽상에 이들을 구성하고 있는 성분의 확산을 방지하기 위해 물질층(116)이 형성되어 있다. 상기 상부 전극(114)은 Ir, Rh 및 Ru 등의 금속막으로 형성될 수도 있고, IrO₂, ITO, RhO₂, RuO₂및 MoO₃중 어느 하나와 Pt, Ir, Rh 및 Ru 중 어느 하나가 차례로 적층되어 형성될 수도 있다. 상기 물질층(116)은 Zr에 대한 Ti의 조성비가 상대적으로 더 큰 PZT 및 PbTiO₃, 그리고 TiO₂중 어느 하나가 차례로 적층되어 형성된다.

상기 물질층(116)과 상기 제 1 절연막(106)상에 제 2 절연막(118)이 형성되어 있고, 상기 제 2 절연막(118) 및 물질층을 뚫고 상기 하부전극(110)과 반도체 기판(100)을 전기적으로 연결시키는 제 1 금속 배선(120)이 형성되어 있다. 상기 제 1 금속 배선(120)과 제 2 절연막(118)상에 제 3 절연막이 형성되어 있고, 상기 제 3 절연막(124) 및 상기 물질층(116)을 뚫고 상기 상부전극(114)과 전기적으로 연결되는 제 2 금속 배선(126)이 형성되어 있다. 상기 제 1 금속 배선(120)은 Ti, TiN, Al, 그리고 TiN이 차례로 적층되어 형성된다. 제 2 금속 배선(126)은 Al과 TiN이 차례로 적층되어 형성된다.

본 발명은 종래 강유체전체막인 PZT막을 커패시터의 유전막으로 사용할 경우, 제조 공정상의 특성과 상기 강유전체막의 특성으로 인해, 상기 PZT막을 구성하는 성분의 구성비가 각 부위별로 불균일하게 된다. 이로 인해, 상기 PZT막의 결정성이 저하되어 커패시터의 성능이 나빠지는 문제점을 해결한 것으로써, 강유전체막의 각 부위별 성분비를 균일하게 유지시킬 수 있어, 상기 강유전체막의 결정성을 향상시킬 수 있고, 이로 인해 강유전체막의 유전특성을 향상시킬 수 있는 효과가 있다.

Claims (16)

1. 반도체 기판상에 형성된 절연막상에 커패시터 하부전극, 제 1 강유전체막, Zr 성분 보다 상대적으로 Ti 성분을 더 많이 포함하는 제 2 강유전체막, 그리고 커패시터 상부 전극을 차례로 형성하여 커패시터를 형성하는 단계와; 상기 커패시터를 덮도록 그 상에 상기 커패시터를 구성하는 물질이 확산되는 것을 방지하는 물질층을 형성하는 단계를 포함하는 커패시터의 제조 방법.
2. 제1항에 있어서, 상기 하부 전극은 Pt, Ir, Rh, 그리고 Ru 중 어느 하나로 형성되는 커패시터의 제조방법.
3. 제1항에 있어서, 상기 하부 전극은 IrO₂막, ITO막, RhO₂막, RuO₂막, 그리고 MoO₃막 중 어느 한 막과 Pt, Ir, Rh 및 Ru 중 어느 한 막이 차례로 적층된 다층막으로 형성되는 커패시터의 제조방법.
4. 제1항에 있어서, 상기 제 1 강유전체막은 PZT로 형성되는 커패시터의 제조방법.
5. 제1항에 있어서, 상기 제 1 강유전체막은 약 2500Å의 두께를 갖도록 형성되는 커패시터의 제조방법.
6. 제1항에 있어서, 상기 제 2 강유전체막은 Zr 성분 보다 상대적으로 Ti 성분을 더 많이 포함하는 PZT 및 PbTiO₃중 어느 하나로 형성되는 커패시터의 제조방법.
7. 제1항에 있어서, 상기 제 2 강유전체막은 약 1000Å의 두께를 갖도록 형성되는 커패시터의 제조방법.
8. 제1항에 있어서, 상기 상부 전극은 Pt, Ir, Rh, 그리고 Ru 중 어느 하나로 형성되는 커패시터의 제조방법.
9. 제1항에 있어서, 상기 상부 전극은 IrO₂, ITO, RhO₂, RuO₂, 그리고 MoO₃중 어느 하나와 Pt, Ir, Rh 및 Ru 중 어느 하나가 차례로 적층된 다층막으로 형성되는 커패시터의 제조방법.
10. 제1항에 있어서, 상기 물질층은 Ti 성분을 Zr 성분 보다 상대적으로 많이 포함하는 PZT 및 PbTiO₃, 및 TiO₂중 어느 하나로 형성되는 커패시터의 제조방법.
11. 반도체 기판상에 절연막을 사이에 두고 형성된 커패시터 하부 전극과; 상기 하부 전극상에 Zr 성분보다 상대적으로 Ti 성분을 더 많이 갖는 상부층을 포함하여 형성된 다층 유전막과; 상기 다층 유전막상에 형성된 커패시터 상부 전극과; 그리고 상기 커패시터 하부전극, 다층 유전막, 그리고 커패시터 상부 전극을 구성하는 성분의 확산을 방지하기 위해 그들의 측벽들과 상기 커패시터 상부 전극상에 형성된 물질층을 포함하는 커패시터.
12. 제11항에 있어서, 상기 다층 유전막은 제 1 강유전체막과 Zr 성분 보다 상대적으로 Ti 성분을 더 많이 포함하는 제 2 강유전체막이 차례로 적층되어 형성되는 커패시터의 제조방법.
13. 제12항에 있어서, 상기 제 1 강유전체막은 PZT로 형성되는 커패시터의 제조방법.
14. 제12항에 있어서, 상기 제 1 강유전체막은 약 2500Å의 두께를 갖도록 형성되는 커패시터의 제조방법.
15. 제12항에 있어서, 상기 제 2 강유전체막은 Zr 성분 보다 상대적으로 Ti 성분을 더 많이 포함하는 PZT 및 PbTiO₃중 어느 하나로 형성되는 커패시터의 제조방법.
16. 제12항에 있어서, 상기 제 2 강유전체막은 약 1000Å의 두께를 갖도록 형성되는 커패시터의 제조방법.