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KR0173111B1 - 트렌치 게이트 mos fet - Google Patents

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KR0173111B1
KR0173111B1 KR1019890007221A KR890007221A KR0173111B1 KR 0173111 B1 KR0173111 B1 KR 0173111B1 KR 1019890007221 A KR1019890007221 A KR 1019890007221A KR 890007221 A KR890007221 A KR 890007221A KR 0173111 B1 KR0173111 B1 KR 0173111B1
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trench
gate
mos fet
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trench gate
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세이이찌 이와마쯔
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야마무라 가쯔미
세이꼬 엡슨 가부시끼가이샤
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Priority claimed from JP63174126A external-priority patent/JP2780175B2/ja
Priority claimed from JP63174125A external-priority patent/JPH0223667A/ja
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Abstract

트렌치 게이트 MOS FET들은,
(1) 드레인 확산층 및/또는 소오스 확산층이 고 농도층 및 저 농도층으로 이루어진 2층 구조를 갖는 것과, (2) 적어도 하나의 드레인 확산층은 드레인 게이트의 반도체 표면에 인접한 저 농도층과 그 저 농도층에 인접한 고 농도층을 갖는 것으로 구성되는 것과, (3) 트렌치 게이트 MOS FET에서, 게이트 산화막은 확산층과 게이트 전극과의 겹치는 부분이 다른 게이트 산화막의 부분보다도 보다 두꺼운 두께를 갖도록 구성되는 것과, (4) 전계 효과 트랜지스터는 반도체 표면에 2개의 트렌치 게이트가 설치되어 그 트렌치 게이트들간의 채널 영역의 전도율을 제어하도록 구성되는 것과, (5) 반도체 기판에 트렌치 분리 영역이 설치되고, 그 트렌치 분리 영역과 접촉하여 트렌치 게이트가 설치되는 것을 특징으로 하고 있다.

Description

트렌치 게이트 MOS FET
제1도 내지 제6c도는 본 발명에 따른 부분적인 평면도를 구비하는 트렌치 게이트 MOS FETs의 실시예의 주요부에 대한 단면도.
제7도는 종래 기술의 MOS FET의 단면도.
제8도는 종래 기술의 트렌치 게이트 MOS FET 단면도.
제9도는 소위 X-MOS라고 불리는 종래 기술의 MOS FET단면도.
* 도면의 주요부분에 대한 부호의 설명
101, 201, 301, 401, 501, 601, 701, 801 : 반도체 기판
103, 203, 303, 403, 503, 503', 603', 703, 803, 903, 903' : 게이트 산화막
104, 204, 304, 404, 504, 504', 604, 704, 804, 904, 904' : 게이트전극
105, 205, 305, 405, 505, 605, 705, 805, 905' : 소오스 확산층
106, 206, 306, 406, 506, 606, 706, 806, 906 : n+층
107, 207, 307, 407, 507, 607, 807, 907 : n-층
S : 소오스 G : 게이트
D : 드레인 G1 : 제1 게이트
G2 : 제2 게이트
[발명의 배경]
[발명의 분야]
본 발명은 트렌치 게이트 MOS FET의 확산층, 게이트 산화막, 게이트 및 절연(a diffusion layer, a gate oxide film, a gate and an isolation)의 구조에 관한 것이다.
[종래 기술의 설명]
종래의 MOS FET는 제7도에 도시된 것과 같은 구조를 갖는다. 즉, 종래의 MOS FET는 Si 기판(701)상에 필드 SiO2막(702), 게이트 SiO2막(703) 및 게이트 전극(704), 소오스 불순물 확산층(이하, 소오스 확산층이라 한다)(705), 드레인 불순물 확산층(이하, 드레인 확산층이라 한다)(706)을 형성하고, 또한, 적어도 상기 드레인 확산층(706)과 접촉하는 저 농도 확산층(707)을 형성하고, 소오스(S), 게이트(G) 및 드레인(D)을 각각 제공하기 위해 상기 소오스 확산층(705), 게이트 전극(704) 및 드레인 확산층(706)으로부터 전극들을 꺼냄으로써 제조된다.
대조적으로, 제8도에 도시된 것과 같은 트렌치 게이트 MOS FET가 최근에 제안되어 왔다. 상기 MOS FET는 일반적으로 Si 기판(801)상에 필드 SiO2막(802) 및 트렌치 부를 제공하고, 상기 트랜치 부에 게이트 SiO2막(803), 게이트 전극(804), 소오스 확산층(805) 및 드레인 확산층(800)을 형성하고, 소오스(5), 게이트(G) 및 드레인(D)을 형성하기 위하여 소오스 확산층(805), 게이트 전극(804) 및 드레인 확산층(806)으로부터 전극들을 꺼냄으로써 제조된다.
하야시 유다까에 의해, 기가 비트(Giga Bit)급의 고집적도에 대한 야심 (일본의 과학과 기술, 27, 242, 페이지 46 내지 47(1986년)에 또 다른 제안이 제안되었다. 상기 MOS FET는 X-MOS라고 불리며, 제9도에 도시된 것과 같은 구조를 갖는다. 보다 상세히 설명하면, X-MOS는 유리 재질과 같은 기판(912)의 표면상에 층간 절연막(913), 제1게이트 전극(904), 제1게이트 SiO2막(903) 및 Si 기판(901)을 차례로 적층하고; 상기 Si 기판(901)상에 소오스 확산층(905) 및 드레인 확산층을 제공하고; 또한 제2게이트 SiO2막(903') 및 제2게이트 전극(904')을 제공함으로써 제조된다.
또한, 트렌치 분리에 의한 소자의 분리, 트렌치 게이트의 형성 등은 종래적으로 MOS FET와는 전혀 다르게 별도로 제안되어 왔다.
그러나, 종래의 기술에 있어서 , 이른바 트렌치 게이트 구조를 갖는 MOS FET의 열 전자(hot electrons)의 발생을 방지하기 위해서, 드레인 확산층에 인접한 저농도 확산층의 형성에 관해서는 결코 제안하고 있지 않다. 그 이유는 트렌치 구조에서는 트렌치의 깊이를 충분히 깊게 함으로써 트렌치의 채널 길이를 길게 취할 수 있으므로, 짧은 게이트 길이 일지라도 핫 전자(hot electrons)의 발생이 실질적으로 감소될 수 있다고 생각되고 있기 때문인 것으로 생각된다. 그러나, 이와 같은 트렌치 게이트 MOS FET에 있어서도, 트렌치의 깊이를 가능한 한 얕게 하려는 노력이 행하여져 왔다. 만약 트렌치의 깊이가 극히 얕게 되면, 드레인의 부근에서의 전계 강도의 증가로 인한 열 전자가 발생되며, 이는 임계치의 변동을 일으켜, 장시간 신뢰성을 저하시키는 단점으로 된다.
종래의 트렌치 게이트 MOS FET에 있어서, 게이트 SiO2막(803)과 게이트 전극(804)은 제8도에 도시된 바와 같이, Si 기판(801)의 표면상에 제공된 트렌치부에 형성되고, 게이트 SiO2막이 게이트 전극(804)과 겹치는 부분의 산화막 두께는 다른 부분의 산화막의 두께로서, 소오스 확산층(805)과 드레인 확산층(806)의 표면상에서와 일반적으로 동일한 두께이다. 이 구조는 게이트 전극과 확산층과의 겹치는 부분에서의 전기 용량(electric capacitance)이 증가하여, 트렌치 게이트 MOS FET소자의 스위칭 속도를 저하시킨다는 단점이 있다.
제9도에 도시된 종래의 기술에서는, 다층 막 구조를 채용하는 것이 필요하며, 소자 특성에서 누설 전류의 증가로 되는 결정 결함을 생성함이 없이 반도체 막을 형성하는 것은 곤란하다.
또한, 트렌치 게이트 구조를 가진 종래의 MOS FET에 있어서, 비록, 게이트의 세로 방향의 구조에서는 특별한 문제점이 없을 지라도, 게이트 폭은 분리 부와의 관계가 불확실하기 때문에 한정되지 않는다.
[발명의 개요]
따라서, 본 발명은 종래 기술에서 상술한 문제점을 제거하기 위한 것이다.
본 발명의 제1목적은 트렌치 게이트 MOS FET에서 최소한 드레인 확산층의 구조를 개선하는데 있다.
본 발명의 제2목적은 트렌치 게이트 MOS FET에서 새로운 게이트 산화막 구조를 제공하는데 있다.
본 발명의 제3목적은 단결정 반도체 기판을 이용하여 2개의 트렌치 게이트간의 채널층을 제어하는 전계 효과 트랜지스터 구조를 제공하는데 있다.
본 발명의 제4목적은 게이트 폭을 한정할 수 있는 트렌치 게이트 MOS FET의 새로운 구조를 제공하는데 있다.
상기의 목적을 성취하기 위하여, 본 발명은 후술하는 특징으로된 트렌치 게이트 MOS FET 들을 제공한다.
(1) 드레인 확산층 및 소오스 확산층은 고 농도층과 저 농도층으로된 2층 구조를 갖는다.
(2) 적어도 드레인 확산층은 트렌치 게이트의 반도체 표면에 인접한 저 농도층 및 그 저 농도층에 인접한 고 농도층을 갖도록 구성된다.
(3) 트렌치 게이트 MOS FET에서, 게이트 산화막은 다른 부분보다도 확산층과 게이트 전극과의 겹치는 부분에서 보다 두꺼운 두께를 갖도록 구성된다.
(4) 전계 효과 트랜지스터는 트렌치 게이트들간의 채널 영역의 전도성을 제어하도록 반도체 표면상에 제공된 2개의 트렌치 게이트를 구비한다.
(5) 트렌치 분리 영역은 반도체 기판상에 제공되고, 트렌치 게이트는 트렌치 분리 영역과 접촉해서 제공된다.
상기와 다른 목적, 특징 및 장점은 이하 첨부된 도면과 관련된 양호한 실시예의 다음 설명으로부터 명백하게 될 것이다.
[양호한 실시예에 대한 설명]
본 발명은 이하 실시예를 참조하여 후술한다.
제1도 내지 제6c도는 본 발명에 따른 부분적인 평면도를 구비하는 트렌치 게이트 MOS FETs의 실시예의 주요부에 대한 단면도이다. 먼저, 제1도를 참조하면, Si 기판(101)은 기판 표면으로부터 0.5㎛의 깊이까지 드라이 에칭하여 0.1㎛ 폭의 트렌치를 형성하도록 구멍을 파낸다. 게이트 SiO2막(103)은 트렌치의 측벽상에 50 내지 100Å의 두께로 형성되고, CVD 법에 의해 상기 게이트 SiO2막의 표면상에 다결정 Si 등으로 이루어진 게이트 전극(104)이 형성되어, 게이트를 생성한다. 그 후에, 소오스 및 드레인 영역상에 인 이온(phosphorus ions) 또는 비소 이온(arsenic ions)을 주입함으로써 0.2㎛의 두께로 저 농도를 가진 n-층(107 및 108)가 형성되고, 인 이온 또는 비소 이온을 주입함으로써 0.1㎛의 두께로 고 농도를 가진 n+층(105 및 106)이 형성되어, 각각, 소오스(S) 및 드레인(D)을 생성한다.
드레인 측면상에만 n-층(107)을 형성하는 경우, 이온을 주입하는 동안에 포토레지스터로 소스 영역이 마스크된다. 트렌치를 제공하기 전에 n+층(105 및 106)을 형성할 수도 있고, 트렌치의 형성에 의해 소오스와 드레인을 분리시킬 수도 있다.
이 경우에 있어서도, 트렌치의 형성 후, 게이트 SiO2막(103)과 게이트 전극(104)을 형성할 수도 있다.
상기 방법을 트렌치 분리와 조합하여 트렌치 분리와 트렌치 게이트간에 n+층 (105 및 106)과 n-층(107 및 108)을 형성할 수 있기 때문에, 본 방법은 소자의 치수를 감소시키는 장점이 있다.
상기 방법은 Si 반도체 뿐만 아니라, GaAs 및 InP 등의 화합물 반도체에도 적용할 수 있고, 게이트 막으로서 Si3N4 막, SiO2및 SiO3N4의 혼합막 및 그들의 다층막 뿐 아니라 SiO2막을 이용할 수 있다는 것은 말할 것도 없다. 소오스 영역과 드레인 영역상에 주입된 이온 성분은 기판 타입과 다른 타입의 성분이다. 예컨대, 기판(101)이 n-형의 Si로 이루어졌을 때, 소오스 및 드레인용의 이온 성분으로서 붕소(boron) 등이 사용된다. 트렌치 게이트의 저면상에는 소오스 및 드레인과 같은 타입의 불순물층을 형성할 수도 있다.
제2도를 참조하면, Si 기판(201)의 표면상에 트렌치가 형성되고, 그 트렌치내에 게이트 SiO2막(203) 및 게이트 전극(204)이 형성되어, 트렌치 게이트 영역이 형성되어 있다. Si 기판 표면상의 트렌치 게이트 영역에 인접한 저 농도 확산층(207 및 208)이 이온 주입 등으로 형성되고, 그 저 농도 확산층(207 및 208)에 인접하여, 소오스 및 드레인으로 되는 고 농도 확산층(205 및 206)은 저 농도 확산층(207 및 208)을 마스크하는 동안 이온을 주입함으로써 형성된다. 부가적으로, 저농도 확산층(207 및 208)의 양쪽은 드레인 영역용으로 필수적이지만, 소오스 영역은 저 농도 확산층 없이도 할 수 있다.
제3도에 도시된 트렌치 게이트 MOS FET는 다음 방법으로 제조된다. 소오스 확산층(305) 및 드레인 확산층(306)으로 되는 확산층은 이온 주입 등으로 Si 기판(301)의 표면상에 먼저 제공된다. 그 후에, 트렌치가 형성되어, 그 트렌치의 측벽상에 게이트 SiO2막(309)이 형성된다. 확산층(305 및 306)과 접촉하는 부분에서의 게이트 SiO2막(309)의 두께는 제3도에 도시된 바와 같이, 열 산화 때문에 다른 부분에서의 게이트 막(303)보다도 더 두껍다. 동시에, 확산층(305 및 306)의 표면상에는 두꺼운 산화막(도시되지 않음)이 또한 형성된다. 다결정 Si, TiN, N, W, WSi 등으로 이루어진 게이트 전극(304)이 트렌치내에 매립 형성됨으로써 MOS FET를 완성한다.
제4도를 참조하면, Si 기판(401)의 전면에 걸쳐 n+다결정 Si 로 이루어진 확산층(405 및 406)이 형성된 후, 확산층(405 및 406) 및 Si 기판(401)이 에칭되어, 트렌치의 폭이 확산층(405 및 406)의 부분에서 좀더 커지는 식으로 트렌치를 형성한다. 확산층(405 및 406)의 표면을 구비하는 트렌치의 측벽상에 SiO2산화막(409, 409')을 열산화에 의해 형성한 후, 게이트 전극(404)이 CVD 법에 의해 트렌치내에 매립 형성된다. 상기 산화막은 다른 부분(403)에서 보다도 확산층의 부분(409)에서 보다 두껍다.
제5도는 본 발명에 따른 MOS FET의 또다른 실시예이다. 본 실시예는 2개의 트렌치 게이트를 갖는다. Si 기판(501)의 표면상에서, 제1및 제2전극(504 및 504')과 게이트 SiO2막(503 및 503')으로 되는 트렌치 게이트들과, 유전체 재질로 이루어진 분리(isolation)가 형성된다. 상기 2개의 트렌치 게이트간의 채널(511)의 상하에, 드레인 확산층(505) 및 소오스로서 소오스 확산층(506)과 연결된 매립 확산층이 각각 형성된다. 본 실시예의 각 부분의 치수에 대하여, 예컨대, 채널(511)의 폭은 0.l㎛ 이하로 하고, 그 채널 길이(깊이 방향)는 약 0.02㎛로 하며, 게이트(504, 504')의 폭은 0.1㎛ 이하로 하고, 그 폭의 깊이는 0.3㎛ 이하로 하며, 게이트 SiO2막의 두께는 약 20Å로 하며, 확산층(505)의 깊이는 0.1㎛ 이하로 한다. 분리(502)는 트렌치 게이트의 크기와 유사한 크기, 즉, 그 깊이는 0.3㎛ 이하로 하고, 폭은 0.1㎛ 이하로 한다. 상기의 크기는 X선 리소그래피(X ray lithography), 드라이 에칭(dry etching), 확산 또는 산화 처리에 의해 얻을 수 있다.
제6a내지 6c도는 본 발명에 따른 트렌치 게이트 MOS FET의 지금까지와는 또 다른 실시예의 구조를 도시하는 것으로서, 제6a도는 상기 구조에 대한 평면도, 제6b도는 게이트의 세로 방향(A-A')으로 절단한 단면도, 제6c도는 게이트의 폭 방향(B-B')으로 절단한 단면도이다. 본 실시예는 트렌치 분리(trench isolation)와 트렌치 게이트(trench gate)를 갖는다. Si 기판(601)의 표면상에는, 트렌치 분리 영역(607)으로서 SiO2의 트렌치 분리가 형성된다. 트렌치 분리 영역(607)에는 트렌치 게이트의 게이트 SiO2막(603)이 형성되고, 그 트렌치 게이트 내를 채우는 Si 게이트 전극(604)이 필드 SiO2막(608)의 위까지 올라오도록 형성된다. 소오스 및 드레인으로 되는 확산층(605 및 606)은 게이트의 세로 방향(A-A')으로 트렌치 게이트와 함께 형성된다. 트렌치 게이트의 Si 게이트 전극(604)은 게이트의 폭 방향(B-B')으로 SiO2트렌치 분리와 접촉하여 형성한다.
본 발명은 다음과 같은 장점을 가져온다.
(1) 트렌치 게이트 MOS FET의 트렌치 깊이가 얕더라도, 열 전자의 트래핑(trapping)에 기인한 임계 전압의 변동이 장기간 동안 방지된다. 따라서, 본 발명은 MOS FET의 소형화에 유용하다.
(2) 트렌치 게이트 MOS FET의 게이트 전극과 특히 드레인 확산층간의 전기 용량의 감소에 의한 스위칭 속도와 전파 속도를 향상시킬 수 있다.
(3) 본 발명의 2개의 게이트(이중 게이트 MOS FET)를 구비한 MOS FET에 의하면, 이 MOS FET는 짧은 채널 길이 효과(short channel effect) 및 서브-임계 효과(sub-threshold effect)를 감소시키고, 한쪽의 게이트에 의한 시일드 효과(shield effect)와 채널 영역의 실리콘 폭을 감소시킴으로서 얻게되는 미세화 효과로 인해 약 0.02㎛까지 채널 길이를 감소시킬 수 있다. 단결정 Si의 사용은 결정 결함(crystal defects)을 없애고, 누설 전류(leakage current)를 감소시킨다.
본 발명의 양호한 실시예를 고려하여 기술하는 동안 당업자는 여러 변경이 행해질 수 있음을 알게 되며, 첨부된 청구항들은 본 발명의 진정한 사상 및 범주내에서 일탈함이 없이 그와 같은 모든 변경들을 보호 범위내로 하려는 것이 의도되어 있다.

Claims (5)

  1. 반도체 기판의 표면에 드라이 에칭에 의해 형성된 트렌치와, 상기 트렌치의 측벽에 형성된 유전체 막, 및 상기 유전체 막의 표면에 형성된 전극을 가진 트렌치 게이트 MOS FET에 있어서, 고 농도층과 저 농도층으로 이루어진 2층 구조를 갖는, 드레인 불순물 확산층 및 소오스 불순물 확산층 또는 그들 중 어느 하나의 불순물 확산층을 포함하는 트렌치 게이트 MOS FET.
  2. 반도체 기판의 표면에 드라이 에칭에 의해 형성된 트렌치와, 상기 트렌치의 측벽에 형성된 유전체 막, 및 상기 유전체 막 표면에 형성된 전극을 가진 트렌치 게이트 MOS FET에 있어서, 트렌치 게이트의 반도체 표면에 인접한 저 농도층 및 상기 저농도층에 인접한 고 농도층을 갖도록 구성된 적어도 하나의 드레인 불순물 확산층을 포함하는 트렌치 게이트 MOS FET.
  3. 반도체 기판의 표면에 드라이 에칭에 의해 형성된 트렌치와, 상기 트렌치의 측벽에 형성된 유전체 막, 및 상기 유전체 막 표면에 형성된 전극을 가진 트렌치 게이트 MOS FET에 있어서, 불순물 확산층과 게이트 전극과의 겹치는 부분이 다른 부분 보다도 보다 두꺼운 두께를 갖도록 구성된 게이트 산화막을 포함하는 트렌치 게이트 MOS FET.
  4. 반도체 기판의 표면에 드라이 에칭에 의해 형성된 트렌치와, 상기 트렌치의 측벽에 형성된 유전체 막, 및 상기 유전체 막 표면에 형성된 전극을 가진 트렌치 게이트 MOS FET에 있어서, 상기 FET는 반도체 표면에 2개의 트렌치 게이트가 설치되어, 상기 트렌치 게이트들간의 채널 영역의 도전율을 제어하도록 하는 전계 효과 트랜지스터로 구성되는 것을 포함하는 트렌치 게이트 MOS FET.
  5. 반도체 기판의 표면에 드라이 에칭에 의해 형성된 트렌치와, 상기 트렌치의 측벽에 형성된 유전체 막, 및 상기 유전체 막 표면에 형성된 전극을 가진 트렌치 게이트 MOS FET에 있어서, 상기 반도체 기판에는 트렌치 분리 영역 및 상기 트렌치 분리 영역에 접촉하는 트렌치 게이트가 설치되는 것을 포함하는 트렌치 게이트 MOS FET.
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