JPH0223667A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JPH0223667A JPH0223667A JP63174125A JP17412588A JPH0223667A JP H0223667 A JPH0223667 A JP H0223667A JP 63174125 A JP63174125 A JP 63174125A JP 17412588 A JP17412588 A JP 17412588A JP H0223667 A JPH0223667 A JP H0223667A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- trench
- source
- gate
- layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＭＯ３型ＦＥＴの１Ｔイ漬とその製造方法に関
し、とりわけトレンチ・ゲートＭＯＳ ＦＥＴの拡散
層構造とその製造方法に関する。
し、とりわけトレンチ・ゲートＭＯＳ ＦＥＴの拡散
層構造とその製造方法に関する。
［従来の技術］
従来のＭＯ８型Ｅ’ＢＴは半導体基板表面にゲート誌電
体膜とゲート電極をノー成し、該ゲート領域をはさんで
、その両端にソース及びドレイン拡散層を形成するに際
し、少ぐともドレイン拡散層のゲート領域側に、低濃度
拡散層を形成する、いわゆるＤ Ｄ Ｄ （Ｄｏｕｂｌ
ｅ Ｄｉｆｆｕｓｉｏｎ Ｄｒａｉｎ ）構造やＬ
Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
） ｉ７７造を採用し、ドレイン電界のゲート領域端
部での電界強度を分散し、ホット電子の発生を防ぐ等の
構造が用いられているのが通例である。
体膜とゲート電極をノー成し、該ゲート領域をはさんで
、その両端にソース及びドレイン拡散層を形成するに際
し、少ぐともドレイン拡散層のゲート領域側に、低濃度
拡散層を形成する、いわゆるＤ Ｄ Ｄ （Ｄｏｕｂｌ
ｅ Ｄｉｆｆｕｓｉｏｎ Ｄｒａｉｎ ）構造やＬ
Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
） ｉ７７造を採用し、ドレイン電界のゲート領域端
部での電界強度を分散し、ホット電子の発生を防ぐ等の
構造が用いられているのが通例である。
しかし、いわゆるトレンチ・ゲート＋ＭＭのＭＯＳ
ＦＥＴ：Ｔでは、前記の如きホット′諷子の発生を防ぐ
目的での具体的なドレイン拡散層構造の提案は未だなら
れた事はなく、その理由は、トレンチ・ゲート構造では
トレンチ（溝）の深さ方向を充分深くとることにより、
チャネル長を長くとることができ（ゲート長は充分小さ
くとも）、実質的にホット電子の発生は少なくすること
ができると考えられていたからと思われる。
ＦＥＴ：Ｔでは、前記の如きホット′諷子の発生を防ぐ
目的での具体的なドレイン拡散層構造の提案は未だなら
れた事はなく、その理由は、トレンチ・ゲート構造では
トレンチ（溝）の深さ方向を充分深くとることにより、
チャネル長を長くとることができ（ゲート長は充分小さ
くとも）、実質的にホット電子の発生は少なくすること
ができると考えられていたからと思われる。
［発明が解決しようとする課Ｍ］
しかし、上記の如き、トレンチ・ゲートＭＯ３ＦＦｉＴ
に於ても溝の深さは極力浅い方が製造もし易く、溝の深
さを極力浅くする努力が行なわれている訳であるが、溝
の深さを浅くすると、ドレイン近傍での電界強度の向上
によるホット・エレクトロンの発生があり、しきい値電
圧の変動による長期信頼度が低下すると云う課題が生じ
てきた。
に於ても溝の深さは極力浅い方が製造もし易く、溝の深
さを極力浅くする努力が行なわれている訳であるが、溝
の深さを浅くすると、ドレイン近傍での電界強度の向上
によるホット・エレクトロンの発生があり、しきい値電
圧の変動による長期信頼度が低下すると云う課題が生じ
てきた。
本発明は、かかる課題を解決する為に、トレンチ・ゲー
トＭＯＳ Ｆ］ｔＴに於て、少くともドレイン拡散層
構造を改善する事を目的とする。
トＭＯＳ Ｆ］ｔＴに於て、少くともドレイン拡散層
構造を改善する事を目的とする。
［課題を解決するための手段］
上記課題を解決するために、本発明は、トレンチ・ゲー
トＭＯ６ＦＥＴに関し、少くともドレイン拡散層構造を
高濃度層と低濃度層の２層構造となす手段をとる事を基
本とする。
トＭＯ６ＦＥＴに関し、少くともドレイン拡散層構造を
高濃度層と低濃度層の２層構造となす手段をとる事を基
本とする。
［実施例コ
以下、実施例により本発明を詳述する。
第１図は本発明の一実施例を示すトレンチ・ゲ−）ＭＯ
Ｓ ＰＥＴの要部の断面図である。
Ｓ ＰＥＴの要部の断面図である。
すなわち、Ｓｉ基板１の表面からドライエツチングによ
り０．５μｍ深さで０．１μｍ巾の溝（トレンチ）を堀
り、該溝の側壁に５ｉｎ２膜等から成るゲート膜２をｓ
ｏＸ〜１０ｏＸ形成し、該ゲート膜２の表面にＯＶＤ多
結晶Ｓｉ等から成るゲート電極３を形成しゲート７とな
し、次でソース及びドレイン領域に低濃度のルー層５，
５′をリン又は砒素のイオン、打込み等により０２μｍ
深さに形成後、高濃度のｎ＋層４，４′をリン又は砒素
のイオン、打込み等により０．１μｍ深さに形成しソー
ス６及びドレイン８となしたものである。
り０．５μｍ深さで０．１μｍ巾の溝（トレンチ）を堀
り、該溝の側壁に５ｉｎ２膜等から成るゲート膜２をｓ
ｏＸ〜１０ｏＸ形成し、該ゲート膜２の表面にＯＶＤ多
結晶Ｓｉ等から成るゲート電極３を形成しゲート７とな
し、次でソース及びドレイン領域に低濃度のルー層５，
５′をリン又は砒素のイオン、打込み等により０２μｍ
深さに形成後、高濃度のｎ＋層４，４′をリン又は砒素
のイオン、打込み等により０．１μｍ深さに形成しソー
ス６及びドレイン８となしたものである。
本例の場合、ドレイン側にのみｎ−層５′を形成する場
合には、ソース側は巾ト・レジストでマスクしてイオン
打込みを施せば良い。又、１１層４．４′やルー層５，
５′はトレンチを形成する前に形成し、トレンチ形成に
よりソースとドレインを分断すると云う方法をとる事も
出来、この場合にもトレンチ形成後にゲート膜２及びゲ
ート電極６を形成することができる。
合には、ソース側は巾ト・レジストでマスクしてイオン
打込みを施せば良い。又、１１層４．４′やルー層５，
５′はトレンチを形成する前に形成し、トレンチ形成に
よりソースとドレインを分断すると云う方法をとる事も
出来、この場合にもトレンチ形成後にゲート膜２及びゲ
ート電極６を形成することができる。
更に、拳法の利点は、トレンチ・アイソレーションと組
み合わせる事により、ｒＬ＋層４，４／及び７”Ｍ５ｔ
５’をトレンチ・アイソレーションとトレンチ・ゲート
の間に閉じ込めて形成する事が出来、素子寸法の減少に
役立てることができる事である。
み合わせる事により、ｒＬ＋層４，４／及び７”Ｍ５ｔ
５’をトレンチ・アイソレーションとトレンチ・ゲート
の間に閉じ込めて形成する事が出来、素子寸法の減少に
役立てることができる事である。
更に本発明は８１半導体のみならず、ＧａＡｓ、工ｎＰ
等の化合物半導体にも適用できると共にゲート膜はＳｉ
Ｏ２のみならずＳｉ３Ｎ４膜やそれらの混合膜あるいは
多層膜を用いても良いことは云うまでもない。又、ソー
ス及びドレインへのイオン打込み種は基板タイプを異に
するイオン種であれば良く、例えば基板１がル型Ｓ１の
場合にはソース及びドレインへのイオン打込み種はボロ
ン等が用いられることとなる。更にトレンチ・ゲート底
面にソース、ドレインと同型の不純物層を形成しても良
い。
等の化合物半導体にも適用できると共にゲート膜はＳｉ
Ｏ２のみならずＳｉ３Ｎ４膜やそれらの混合膜あるいは
多層膜を用いても良いことは云うまでもない。又、ソー
ス及びドレインへのイオン打込み種は基板タイプを異に
するイオン種であれば良く、例えば基板１がル型Ｓ１の
場合にはソース及びドレインへのイオン打込み種はボロ
ン等が用いられることとなる。更にトレンチ・ゲート底
面にソース、ドレインと同型の不純物層を形成しても良
い。
［発明の効果コ
本発明によりトレンチ−ゲートＭＯ３ＦＥＴのトレンチ
深さを浅くしてもホット電子のトラップによるしきい電
圧の長期変動がなくなり、ＭＯＳ １＋’ＥＴの小型
化に役立つ効果がある。
深さを浅くしてもホット電子のトラップによるしきい電
圧の長期変動がなくなり、ＭＯＳ １＋’ＥＴの小型
化に役立つ効果がある。
第１図は本発明の一実施例を示すトレンチ・ゲ−）ＭＯ
Ｓ ＦＫ’ｌ’の要部の断面図である。 １・・・・・・・・・Ｓ１基板 ２・・・・・・・・・ゲート膜 ３・・・・・・・・・ゲート電極 ４．４′・・・・・・ル＋層 ５．５′・・・・・・ルー層 ６・・・・・・・・・ソース ７・・・・・・・・・ゲート ８・・・・・・・・・ドレイン
Ｓ ＦＫ’ｌ’の要部の断面図である。 １・・・・・・・・・Ｓ１基板 ２・・・・・・・・・ゲート膜 ３・・・・・・・・・ゲート電極 ４．４′・・・・・・ル＋層 ５．５′・・・・・・ルー層 ６・・・・・・・・・ソース ７・・・・・・・・・ゲート ８・・・・・・・・・ドレイン
Claims (1)
- 半導体基板表面からドライエッチングによる溝が形成さ
れ、該溝内側壁に誘電体膜を形成し、該誘電体膜表面に
電極を形成するいわゆるトレンチ・ゲートＭＯＳＦＥＴ
に於て、ドレイン不純物拡散層またはソース及びドレイ
ン不純物拡散層を高濃度層と低濃度ノーの２層構造とな
す事を特徴とする半導体装置とその製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174125A JPH0223667A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置とその製造方法 |
| KR1019890007221A KR0173111B1 (ko) | 1988-06-02 | 1989-05-30 | 트렌치 게이트 mos fet |
| US07/360,486 US5142640A (en) | 1988-06-02 | 1989-06-02 | Trench gate metal oxide semiconductor field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174125A JPH0223667A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0223667A true JPH0223667A (ja) | 1990-01-25 |
Family
ID=15973093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63174125A Pending JPH0223667A (ja) | 1988-06-02 | 1988-07-12 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0223667A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100663359B1 (ko) * | 2005-03-31 | 2007-01-02 | 삼성전자주식회사 | 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터플로팅 바디 디램 셀 및 그 제조방법 |
-
1988
- 1988-07-12 JP JP63174125A patent/JPH0223667A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100663359B1 (ko) * | 2005-03-31 | 2007-01-02 | 삼성전자주식회사 | 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터플로팅 바디 디램 셀 및 그 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7326975B2 (en) | Buried channel type transistor having a trench gate and method of manufacturing the same | |
| US4021835A (en) | Semiconductor device and a method for fabricating the same | |
| JPH05299594A (ja) | 相補型ｍｉｓトランジスタ装置 | |
| JPH06275824A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH09270466A (ja) | 半導体装置及びその製造方法 | |
| US8120109B2 (en) | Low dose super deep source/drain implant | |
| WO2023095363A1 (ja) | 半導体装置とその製造方法 | |
| JPS6269562A (ja) | 電界効果トランジスタ装置およびその製造方法 | |
| JPH0482064B2 (ja) | ||
| JPH0237777A (ja) | 縦型電界効果トランジスタ | |
| JP3194162B2 (ja) | Ｍｏｓ ｆｅｔ製造方法 | |
| JPH01307266A (ja) | 半導体装置の製造方法 | |
| JPH0223667A (ja) | 半導体装置とその製造方法 | |
| JPH0346238A (ja) | 半導体装置の製造方法 | |
| JPH1012870A (ja) | 半導体装置及びその製造方法 | |
| JPH07326739A (ja) | 絶縁ゲート型電界効果トランジスタ | |
| JPH1012876A (ja) | 半導体装置 | |
| JPH0244734A (ja) | Ｍｉｓトランジスタの製造方法 | |
| JPS61256670A (ja) | 絶縁ゲ−ト型電界効果トランジスタ | |
| JPH01108774A (ja) | 半導体装置 | |
| US20090121286A1 (en) | Integrated Circuit Comprising a Field Effect Transistor and Method of Fabricating the Same | |
| KR100348302B1 (ko) | 반도체소자 및 그의 제조방법 | |
| JPS61239669A (ja) | 半導体集積回路 | |
| JPH10294454A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| JPH0485926A (ja) | 半導体装置の製造方法 |