KR0166061B1 - 반도체 기억장치 - Google Patents

Abstract

내용 없음.

Description

반도체 기억장치

제1도는 본 발명이 적용된 EPROM의 1실시예를 도시한 블록도.

제2도a는 본 발명의 자동검증 모드의 설정에서 제1도의 라이트 동작과 검증모드 까지를 설명하기 위한 타이밍도.

제2도b는 제2의 라이트 동작과 검증모드를 설명하기 위한 타이밍도.

제2도c는 추가라이트 동작과 종료 라이트 동작을 설명하기 위한 타이밍도.

제3도는 명령데이타 래치회로의 1실시예를 도시한 회로도.

제4도는 본 발명에 관한 EPROM이 사용되는 마이크로 컴퓨터 시스템의 1실시예의 개략적인 블록도.

제5도는 페이지 프로그램이 사용되는 데이터 래치회로의 1실시예를 도시한 회로도.

제6도는 고전압 검출회로의 1실시예를 도시한 회로도.

제7도는 본 발명의 다른 1실시예를 도시한 타이밍도.

제8도는 데이터 출력버퍼의 1실시예를 도시한 회로도.

제9도는 8비트 단위로 데이터의 입출력이 실행되는 EPROM의 1실시예를 도시한 블록도.

* 도면의 주요부분에 대한 부호의 설명

MARY : 메모리 어레이 ADB : 어드레스 버퍼

ADL : 어드레스 래치회로 LDC : 로우디코더 회로

CDC : 컬럼디코더 회로 CSG : 컬럼선택 게이트 회로

SA : 센스앰프 PMC : 프로그램 회로

DL : 데이터 래치회로 DOB : 데이터 출력버퍼

EOR : 데이터 비교회로 DIB : 데이터 입력버퍼

AVCNT : 자동검증 제어회로 RO : 링발진회로

PCTR : 분주카운터 회로 CCTR : 출력카운터회로

CONT : 제어회로

본 발명은 반도체 기억장치에 관한 것으로, 예를 들면 전기적으로 정보를 라이트할 수 있는 불휘발성 반도체 기억장치EPROM (Erasable Programmable Read Only Memory)에 이용해서 유효한 기술에 관한 것이다.

EPROM에 대한 데이타의 라이트 동작은 어드레스 지정, 라이트 해야할 데이타를 입력, 외부제어 신호에 의해 라이트 모드로 동작모드를 설정 및 메모리셀로 데이타를 라이트하는 것을 포함한다. 이 라이트 동작이 종료하면, 외부 제어신호에 의해 검증(리드)모드로 동작모드가 설정되어 상기 라이트한 어드레스의 메모리셀이 리드동작을 실행하고, 라이트 장치(EPROM 라이터)에 의해 상기 라이트 해야할 데이타와 리드된 데이타를 비교하는 라이트의 확인을 실행한다. 이와 같은 EPROM에 관해서는, 예를 들면 (주)히다찌세이사꾸쇼 소화 63년 6월 발행 히다찌 IC 메모리 데이타블럭 p.489∼603이 있다.

종래의 EPROM은 상기와 같이 외부제어 신호에 의해 동작모드가 지정된다. 그러므로, EPROM이 마이크로 컴퓨터 시스템에 조립된 상태(보드상태) 하에서 마이크로 프로세서 등에서 라이트 동작을 실행하고자 하면, 비교적 긴 시간을 필요로 하는 라이트 시간동안 마이크로 프로세서 자체가 상기 외부제어 신호를 계속해서 생성할 필요가 있다. 따라서, 이 동안 마이크로 프로세스 등의 동작이 실질적으로 실행되지 않으므로, 시스템 효율이 매우 나쁘게 된다는 문제점이 있는 것을 본 발명자들의 검토에 의해서 발견하였다.

본 발명의 목적은 라이트 동작후에 검증모드의 설정을 자동화한 반도체 기억장치를 제공하는 것이다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.

본 출원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 전기적인 라이트 정보에 따라서 그의 임계값 전압이 변화되는 불휘발성 기억소자가 매트릭스 형상으로 배치된 메모리 어레이에 대한 라이트 시간이 내부회로에 의해 발생된 시간신호에 따라 설정됨과 동시에 상기 라이트 동작이 종료한 후에 동작모드를 자동적으로 검증모드로 전환하도록 한다.

상기한 수단에 의하면, 라이트 시간을 불휘발성 기억소자의 내부회로에서 관리하고, 라이트 동작이 종료한 후에 동작모드를 자동적으로 검증보드로 전환하므로, 라이트 확인에 따르는 라이트 동작의 제어를 간단하게 할 수 있다.

이하, 본 발명의 실시예를 도면을 참조해서 설명한다.

제1도에는 본 발명이 적용된 EPROM의 1실시예의 블럭도가 도시되어 있다. 동일도면에서 1점쇄선으로 둘러싸인 각 회로블럭은 공지의 반도체 집적회로의 제조기술에 의해서 단결정 실리콘과 같은 1개의 반도체 기판상에 형성된다. 또, 동일도면에서, 0표는 외부단자를 나타내고, 도면을 간단하게 하기 위해 여러개의 신호(또는 여러개의 배선)이라도 1개의 신호(또는 1개의 선)으로 나타내고 있다.

동일도면의 메모리 어레이 MARY는 공지의 EPROM과 마찬가지로 워드선과 데이타선의 교차점에 콘트롤 게이트와 플로팅 게이트를 갖는 스택게이트 구조의 불휘발성 기억소자가 배치되어 있으며, 상기 기억소자의 콘트롤 게이트는 워드선에, 드레인은 데이타선에, 소스는 회로의 접지전위점 Vss에 각각 결합되어 있다. 동일도면에서는 상기의 메모리 어레이 MARY와 이것에 관련된 입출력 회로의 1비트 뿐만이 도시되어 있다. 따라서, EPROM 전체로서 8비트와 같은 여러 비트의 단위로 리드동작을 실행하는 경우, 동일도면과 같은 메모리 어레이 MARY와 입출력 회로가 8조와 같이 여러조 마련되는 것이다.

제9도에는 8비트 단위로 데이타의 리드동작이 이루어지는 EPROM의 1실시예가 도시되어 있다. 동일도면에서 1점쇄선으로 둘러싸인 각 회로블럭은 1개의 반도체 기판상에 형성되어 있으며, 0표는 외부단자를 나타내고 있다. 또, 도면을 간단하게 하기 위하여 여러개의 신호라도 1개의 신호로 도시되어 있다. I/O₁∼I/O₈은 8비트 단위로 데이타를 리드 또는 라이트하기 위한 외부입출력 단자이다. MARY-1∼MARY-8은 메모리 어레이로써 서로 동일한 구조로 되어 있다. 또, CC1∼CC8은 입출력 회로(주변회로)로써, 서로 동일한 구조로 되어 있다. CT는 제어유니트로써, 특히 제한되지 않지만 메모리 어레이 MARY-1∼MARY-8과 입출력회로 CC1∼CC8에 대해서 공통으로 사용된다. 제1도는 상기 제9도중, 제어유니트 CT, 입출력회로 CC1, 메모리 어레이 MARY-1을 도시한 것이다. 이 경우, 특히 제한되지 않지만 상기 제어유니트 CT는 다음에 기술하는 ADB, ADL, LDC, CDC, CONT, CCTR, PCTR, RO 및 AVCNT를 가지며, 상기 메모리 어레이 MARY-1은 상기 메모리 어레이 MARY를 가지며, 입출력 회로는 다음에 기술하는 CSG, PMC, SA, DL, DIB, EOR 및 DOB를 갖는다. 또, 외부입출력 단자 I/O₁은 입출력단자 I/O에 대응하고 있다고 간주된다.

8비트 단위로 데이타를 리드하는 EPROM은 미국특허 No.4788665에 기재되어 있다. 상기 불휘발성 기억소자에 대해서도 상기 미국특허에 기재되어 있으므로 참조하기 바란다. 또, 상기 미국특허에는 다음에 기술하는 페이지 프로그램 기능에 대해서 상세하게 기재되어 있으므로 참조하기 바란다.

어드레스 버퍼 ADB는 외부단자에서 공급된 어드레스 신호를 받아서 내부어드레스 신호를 발생한다. 이 실시예에서 특히 제한되지 않지만 다음에 기술하는 자동검증 모드등을 위한 상기 내부어드레스 신호는 일단 어드레스 래치회로 ADL로 래치된다.

내부어드레스 신호중, X계(로우계) 어드레스 신호는 로우디코더회로 LDC에 공급되어 그곳에서 해독된다. 로우디코더회로 LDC는 어드레스 신호를 해독해서 메모리 어레이 MARY 내의 여러개의 워드선중 어드레스 신호에 따른 1개의 워드선을 선택한다. 내부어드레스 신호중 Y계(컬럼계) 어드레스 신호는 컬럼디코더 회로 CDC에 공급되어 그곳에서 해독된다. 컬럼디코더 회로 CDC는 어드레스 신호를 해독해서 데이타선 선택신호를 형성한다. 컬럼선택 게이트 회로 CSG는 상기 데이타선 선택신호에 의해 스위치 제어되는 스위치 MOSFET로 구성되고, 선택된 1개의 데이타선, 즉 상기 메모리 어레이 MARY 내의 여러데이타선중, 상기 Y계의 어드레스 신호에 따라서 지시된 1개의 데이타선을 공통 데이타선에 접속시킨다. 상기 기억소자의 라이트 동작에서는 그 드레인과 콘트롤 게이트에 비교적 높은 전압을 공급할 필요가 있다. 그러므로, 상기 각 디코더 회로 LDC와 CDC는 라이트 동작을 위하여 5V 계의 비교적 낮은 레벨의 디코더 출력을 받아서 약 12V계의 높은 레벨로 변환하는 레벨변환 기능을 갖는다.

또한, 다음에 기술하는 바와 같이 동시에 N 바이트를 라이트하는 페이지 프로그램 기능이 마련되는 경우, 상기 컬럼선택 게이트 회로 CSG는 여러개의 데이타선을 여러개의 공통 데이타선에 접속시키는 구성을 갖는다. 그리고, 상기 여러개의 공통데이타선에는 데이타 래치회로가 마련되고, 각각에 직렬로 라이트 데이타를 페치한 후에 상기 컬럼선택 게이트 회로 CSG를 통해서 여러개의 데이타선에 병렬로 라이트 신호가 전달되도록 한다. 이와 같은 어드레스 구성에서 상술한 미국특허에 기재되어 있는 바와 같이 상기 컬럼디코더 회로 CDC는 제1과 제2의 컬럼디코더 회로로 분할되어 제1의 컬럼디코더 회로에 의해 컬럼선택 게이트 회로 CSG의 선택신호를 발생하고, 라이트 동작에서 제2의 컬럼디코더 회로에 의해 여러개의 데이타 래치회로의 선택신호가 발생하고, 리드동작에서 여러개의 공통데이타선중에서 1개의 공통데이타선을 선택하기 위한 리드 게이트 회로의 선택신호를 발생한다.

데이타 래치회로 DL은 공통 데이타선상에 배치된다. 이 데이타 래치회로 DL은 상기와 같은 페이지 프로그램 모드를 위한 것은 아니고, 자동검증 모드를 위해서만 이용되는 경우, 데이타 래치회로 DL은 라이트 데이타의 기억용으로 배치된다. 따라서 상기와 같은 페이지 프로그램 기능을 마련하지 않는 경우에는 적어도 1개의 메모리 어레이 MARY에 대해서, 즉 적어도 1개의 외부단자에 대해서 1개의 데이타 래치회로가 구성된다. 이것에 대해서 상기와 같은 페이지 프로그램 모드가 부가되는 경우에는 1개의 메모리 어레이(1개의 외부단자)에 대해서 여러개의 데이타 래치회로가 배치된다.

데이타 입력버퍼 DIB는 외부단자 I/O에서 공급되는 라이트 데이타의 입력과 다음에 기술하는 자동검증 모드시의 명령데이타의 입력에 사용된다. 따라서, 데이타 입력버퍼 DIB의 출력신호는 상기 데이타 래치회로 DL 이외에 자동검증 제어회로 AVCNT에도 공급된다.

상기 데이타 래치회로 DL의 출력신호인 라이트 데이타 Di와 자동검증 모드에서의 리드신호인 센스앰프 SA의 출력신호 DO은 데이타 비교회로 EOR에 공급된다. 이 데이타 비교회로 EOR은 배타적 논리합 회로등과 같은 일치/불일치 회로로 구성되어 상기 라이트 데이타와 리드데이타를 비교하고, 일치/불일치 신호를 형성한다. 즉, 데이타 비교회로 EOR은 자동검증 모드일 때 상기 데이타를 비교하여 그들의 일치/불일치를 판단한다.

링발진회로 RO는 기준시간 신호를 발생해서 라이트 시간의 설정이나 라이트 동작에서 검증모드로의 이행등과 같은 순차적인 동작타이밍 신호를 형성한다.

분주카운터 회로 PCTR은 상기 링발진회로 RO에 의해 형성된 기준펄스를 분주해서 설정된 라이트 조건에 따른 라이트 시간으로 된 단위의 라이트 펄스의 생성, 내부회로를 검증모드로 전환하는 검증펄스등을 형성한다. 출력카운터 회로 CCTR은 상기 라이트 펄스를 계수해서 실질적인 라이트 시간의 설정에 이용된다.

제어회로 CONT는 특히 제한되지 않지만, 외부단자를 거쳐서 다음에 기술하는 신호를 입력한다. 즉, 라이트용 고전압 Vpp와 칩인에이블 신호

및 출력 인에이블 신호

를 받아서 내부의 동작에 필요한 각종의 제어신호나 타이밍 신호를 발생한다.

이 실시예에서는 특히 제한되지 않지만, 외부단자

에 고전압 검출기능을 갖는 회로가 마련되고, 단자

에서 고전압을 포함하는 3진입력신호가 공급된다. 이 단자

에서의 고전압은 자동검증 모드를 설정하는 데 사용된다.

동일도면에서, Vcc는 회로의 전원전압 Vcc(약, 5V)를 각 블럭에 공급하기 위해 마련된 외부단자이고, Vss는 회로의 접지전위 Vss를 각 블럭에 공급하기 위해 마련된 외부단자이다.

제1도에서, 각 블럭에 의해 형성되는 내부신호중, 대표적인 신호에는 기호가 붙어져 있다. 또, 다음의 제2도a ∼ 제2도c에 도시한 신호와 같은 내부신호에 대해서는 같은 기호가 사용되고 있다.

제2도a ∼ 제2도c에는 상기 EPROM의 자동검증 모드를 설명하기 위한 타이밍도가 도시되어 있다.

상기 외부단자 Vpp에 약 12V와 같은 고전압 Vpp를 인가하여 외부칩 인에이블 신호

를 고전압으로 한 상태에서 외부출력 인에이블 신호

를 저레벨로 하는 것에 의해 제어회로 CONT는 자동검증이라고 인식한다. 이것에 의해 제어회로 CONT는 자동검증 명령페치 신호 ACD와 자동검증 신호 APM을 고레벨로 어서트한다. 또한, 이 때 다음에 기술하는 내부신호

도 저레벨로 어서트된다. 따라서, 외부입출력단자 I/O에서 명령 CD가 EPROM 내부에 입력되고, 다음에 설명하는 명령래치 회로에 페치된다.

제3도에는 상기 명령래치회로(명령레지스터)의 1실시예의 회로도가 도시되어 있다. 동일도면에는 8비트 단위로 데이타를 리드하는 EPROM이 도시되어 있다. 즉, 8개의 외부단자 I/O₁∼I/O₈을 갖는 EPROM의 경우가 도시되어 있다.

명령래치 회로는 제1도에 도시된 자동검증 제어회로 AVCNT 내에 마련되어 있으며, 상기와 같은 8개의 입출력단자 I/O₁∼I/O₈에서 공급된 8비트로 구성되는 명령데이타 D0∼D7에 대응한 8개의 래치회로 FF0∼FF7로 구성된다. 즉, 각 입출력 단자 I/O₁∼I/O₈에서 각각 1비트 데이타가 명령래치 회로에 공급된다. 동일도면에는 그중, 자동검증 신호 AP,

를 생성하는 래치회로 FF7의 구체적 회로가 대표로써 예시적으로 도시되고, 마찬가지인 구성으로 되는 것 이외의 래치회로 FF0∼FF4 등은 점선에 의한 블랙박스로 나타내고 있다.

상기 래치회로 FF7은 상기 데이타 D7을 받는 입력용 클럭인버터 회로 CN1과 유지정보(귀환)용 클럭인버터 회로 CN2 및 상기 클럭인버터 회로 CN2의 입력과 출력에 그 출력과 한쪽의 입력이 각각 결합된 NAND 게이트 회로 G1로 구성되고, 그 출력에는 인버터 회로 N1과 N2가 직렬형태로 접속되어 상기 신호 AP,

를 출력한다. 상기 클럭인버터 회로 CN1과 CN2는 상기 자동검증 모드설정시에 상기 제어회로 CONT에 의해서 발생되는 자동검증 명령페치신호 ACD와

에 의해 상보적으로 동작상태로 된다. 즉, ACD가 고레벨(논리 1)일 때, 입력용 클럭인버터 회로 CN1이 동작상태로 되고, 귀환용 클럭인버터 회로 CN2가 출력고임피던스의 비동작 상태로 된다. 그리고, 상기 페치신호 ACD가 고레벨에서 저레벨(논리 0)으로 되면, 입력용 클럭인버터 회로 CN1이 출력고임피던스의 비동작 상태로 되고, 그 반전신호

가 고레벨로 되어 귀환용 클럭인버터 회로 CN2가 동작상태로 된다. 이것에 의해 자동검증 모드일 때 논리 0으로 되는 명령데이타 D7의 유지동작이 실행된다. 또한 NAND게이트 회로 G1에는 상기 외부단자 Vpp가 라이트용의 고전압으로 되었을 때 이것에 응답해서 고레벨로 되는 신호 VP가 공급되어 있다. 이 때문에 상기 자동검증 모드의 설정에는 상기 외부단자 Vpp가 고전압 Vpp인 것이 조건이 된다.

따라서, 전압 Vpp가 5V 또는 0V로 되는 라이트 동작 이외의 동작일 때에는 신호 VP의 저레벨에 의해 상기 래치회로 FF7은 리세트 상태로 된다. 또한, 상기 신호 VP는, 예를 들면 상기 외부단자 Vpp에 공급된 검출회로에 의해서 형성할 수가 있다.

나머지 명령데이타 D4와 D3은 단위라이트 시간을 설정하기 위해 사용된다. 즉, 래치회로 FF3과 FF4에 의해 유지된 상기 2비트의 신호 D3과 D4가 NAND 게이트회로와 인버터 회로로 되는 디코더 회로에 입력되고, T100, T025, T050, T200의 4종류의 단위 라이트 펄스시간을 설정한다.

나머지 명령데이타 D2∼D0은 단위라이트 횟수를 설정하기 위해 사용된다. 즉, 래치회로 FF0∼FF2에 의해 유지된 상기 3비트의 신호 D0∼D2가 NOR 게이트 회로로 되는 디코더 회로에 입력되어 N01∼N15 등과 같은 실질적으로 5종류의 최대 라이트 횟수를 설정한다.

도시하지 않은 나머지 2비트의 명령데이타 D5와 D6 중, 1비트는 특히 제한되지 않지만 다음에 기술하는 내부 동작상태의 출력을 허가하는 가의 여부를 나타내는 정보로써 사용된다.

제6도에는 상기 자동검증 모드의 설정에 이용되는 고전압 검출회로의 1실시예의 회로도가 도시되어 있다.

외부단자

는 한쪽에서 입력버퍼 IB의 입력단자에 결합되고, 그 입력버퍼를 통해서 내부신호 ce가 형성된다.

상기 단자

는 다른쪽에서 3진 입력을 가능하게 하기 위하여 다음과 같은 고전압 검출회로의 입력단자에 결합된다. 즉, 상기 단자

에서 공급되는 전압신호는 다이오드 형태의 MOSFET Q10과 Q11을 통해서 레벨시프트되고, P채널 MOSFET Q12와 N채널 MOSFET Q13으로 되는 CMOS 인버터 회로의 동작전압으로 된다. 상기 CMOS 인버터회로를 구성하는 MOSFET Q12와 Q13의 게이트에는 특히 제한되지 않지만 정상적으로 전원전압 Vcc가 공급된다. N채널 MOSFET Q13의 콘덕턴스는 비교적 작게 설정된다. 따라서, 단자

가 전원전압 Vcc와 같은 비교적 낮은 레벨일 때 P채널 MOSFET Q12가 OFF상태로 되는 것등에 따라서 출력신호 HCE는 회로의 접지전위와 같은 저레벨로 된다. 이것에 대해서 상기 단자

에 전원전압 Vcc 이상의 소정의 고전압이 공급된 상태에서는 MOSFET Q10, Q11 및 상기 MOSFET Q10과 Q11을 통한 동작전압이 그 임계값 전압이상으로 되는 것에 따라서 P채널 MOSFET Q12가 ON상태로 되고, 그 합성 콘덕턴스와 상기 게이트에 공급되는 전원전압에 의해 ON 상태로 되는 N채널 MOSFET Q13의 콘덕턴스비에 따라서 출력신호 HCE가 고레벨로 된다. 이 신호 HCE는 P채널 MOSFET Q14, Q15와 N채널 MOSFET Q16과 Q17로 되는 NAND 게이트 회로의 한쪽의 입력인 MOSFET Q14와 Q16의 게이트에 공급된다. 상기 NAND 게이트 회로의 다른쪽의 입력인 MOSFET Q15와 Q17의 게이트에는 상기와 같이 외부단자 Vpp에서의 전압 Vpp가 라이트용의 고전압 Vpp이었던 경우에 그것을 나타내는 제어신호 VP가 공급된다. 이것에 의해 상기 외부단자 Vpp에 고전압 Vpp가 공급된 라이트 가능한 상태일 때 상기 외부단자

에 마련된 고전압 검출회로의 출력신호가 유효하게 된다.

이와 같은 고전압 검출회로는 상기와 같은 제어신호 단자이외에 동일도면에 괄호로 표시한 바와 같이 특정한 어드레스 단자 Ai에 마련해서 어드레스 신호로써 3진 전위의 입력을 실행하고, 각종 모드의 설정에 이용하는 것으로 하여도 좋다.

제2도a에서 상기와 같은 자동검증 모드에 부가해서 라이트 시간의 단축화를 위하여 페이지 프로그램 모드가 설정되면, 다음과 같이 해서 라이트 데이타가 직렬로 입력된다. 상기 페이지 프로그램 모드의 설정은 상기 나머지 1비트의 명령데이타를 사용하던가, 상기 외부단자

와

의 각각에서의 전위의 조합으로 실행된다.

상기와 같이 페이지 프로그램 모드가 설정되어 있으면, 외부출력 인에이블 신호

의 저레벨을 클럭으로써 외부 어드레스 단자로 어드레스 신호가 공급됨과 동시에 입출력 단자 I/O로 라이트 데이타 D1∼D4가 직렬로 공급된다. 즉, 상기 외부신호

의 저레벨에 동기해서 페이지 프로그램 데이타 래치제어 신호 PDLC가 상기 제어회로 CONT에 의해서 생성되고, 이것을 기본으로 상기 어드레스 Aj에 따라서 데이타 래치신호 DL1∼DL4가 발생된다. 즉, 상위비트의 어드레스 신호 Ai(H)는 일정한 어드레스 신호로 되고, 예를 들면 하위 2비트의 어드레스 신호 Aj(L)에 의해 지시된 어드레스 A1∼A4에 대응해서 데이타 래치신호 DL1∼DL4가 생성된다. 이 데이타 래치신호에 의해서 데이타 래치회로가 지정되고, 지정된 데이타 래치회로에 라이트 데이타가 페치된다. 그 결과로써 라이트 데이타 D1∼D4는 각 데이타 래치회로에 직렬로 페치된다.

제5도에는 상기 데이타 입력버퍼 DIB 및 상기 페이지 프로그램모드에서 사용되는 데이타 래치회로 DF1∼DF4와 라이트 앰프 WB의 1실시예의 회로도가 도시되어 있다.

1비트의 외부단자 I/O는 한쪽에서 데이타 입력버퍼 DIB를 구성하는 NOR 게이트회로 G4의 한쪽의 입력에 결합된다. 이 NOR 게이트 회로 G4의 다른쪽의 입력에는 제어신호

가 공급된다. 따라서, 제어신호

가 저레벨(논리 0)일 때 상기 NOR 게이트 회로 G4로 되는 데이타 입력버퍼 DIB의 동작이 유효하게 되어 그 출력신호가 인버터회로 N4를 통해서 다음의 데이타 래치회로 DF1∼DF4의 입력단자에 공통으로 공급된다. 상기 외부단자 I/O는 다른쪽에서 데이타 출력버터 DOB의 출력단자에 결합되어 있다.

페이지 프로그램을 가능하게 하기 위해서 상기 미국특허에 기재되어 있는 바와 같이 메모리 어레이 MARY는 여러개의 메모리 블럭(본 실시예에서는 4개의 메모리 블럭)으로 분할되어 있다.

상기 각 데이타 래치회로 DF1∼DF4는 각각 분할된 메모리 블록에 대응해서 마련된다. 하나의 메모리 블록에 대응한 데이터 래치회로 DF1은 입력용 클럭인버터 회로 CN3과 정보유지(귀환)용 클럭인버터 회로 CN4 및 상기 클럭인버터 회로 CN3의 입력과 출력에 그 출력과 한쪽의 입력이 각각 결합된 NAND 게이트회로 G2로 구성되고, 그 출력부에는 NOR 게이트회로 G3으로 되는 출력회로가 마련된다. 상기 클럭인버터 회로 CN3과 CN4는 페이지 프로그램모드일 때 상기 어드레스 신호 Aj에 따라서 시계열적으로 발생되는 데이터 래치신호 DL1에 의해 상보적으로 동작상태로 된다. 즉, 데이터 래치신호 DL1이 고레벨일 때 입력용 클럭인버터 회로 CN3이 동작상태로 되고, 귀환용 클럭인버터 회로 CN4가 출력고임피던스의 비동작 상태로 된다. 그리고, 데이터 래치신호 DL1이 고레벨에서 저레벨로 되면 입력용 클럭인버터 회로 CN3이 출력고임피던스의 비동작상태로 되고, 귀환용 클럭인버터 회로 CN4가 동작상태로 되어 상기 페치된 데이터의 유지동작을 실행한다. 다른 메모리 블록에 대응한 데이터 래치회로 DF2∼DF4는 상기와 마찬가지인 회로에 의해 구성된다. 단, 그 제어신호로써는 데이터 래치신호 DL2∼DL4로 된다.

상기 래치회로 DF1∼DF4를 구성하는 NAND 게이트회로 G2 등의 다른쪽의 입력에는 데이터 래치리세트 신호

가 공급된다. 즉, 이 신호

가 저레벨로 되면, NAND 게이트회로 G2 등의 출력이 유지정보에 관계 없이 고레벨로 되고, 각 래치회로 DF1∼DF4가 모두 리세트된다.

각 래치회로 DF1∼DF4의 출력부에 마련되는 NOR 게이트회로 G3 등의 다른쪽의 입력에는 정상 프로그램모드일 때에 형성되는 데이터 라이트 제어신호

∼

가 공급된다. 상기 NOR 게이트회로 G3 등의 또 다른 입력에는 라이트 인에이블 신호

가 공급된다. 따라서, 각 래치회로 DF1∼DF4의 출력부에 마련되는 NOR 게이트 회로 G3 등은 라이트 인에이블 신호

가 저레벨로 되는 라이트 모드일 때 실질적으로 동작상태로 된다.

상기 데이터 라이트 제어신호

∼

는 상기 제어회로 CONT에 의해서 형성되어 페이지 프로그램 모드인 경우에는 모두 저레벨로 되고, 정상 프로그램 모드인 경우에는, 예를 들면 상술한 하위 2비트의 어드레스 신호 Aj(L)에 따라서 선택적으로 저레벨로 된다. 즉, 하위 2비트의 어드레스 신호에 의해서 지시된 데이터 라이트 제어신호가 저레벨로 되고, 다른 것은 고레벨로 된다.

또한, 정상 프로그램모드인가, 페이지 프로그램모드인가는 상기 제어회로 CONT에 의해서 식별된다.

페이지 프로그램모드이면, 상기 신호

∼

가 모두 저레벨로 된다. 그 때문에 래치회로 DF1∼DF4에 유지된 데이터가 라이트 앰프 WB를 거쳐서 대응하는 데이타선에 전달되고, 4비트(제9도에 도시된 EPROM에서는 4바이트) 단위에서의 일괄라이트(페이지 프로그램)이 실행된다. 또, 정상 프로그램모드이면 상기 신호 DL1∼DL4가 모두 고레벨로 된다. 그 때문에 각 래치부를 라이트 데이터가 통과하여 어드레스 지정정보에 따라서 저레벨로 되는 1개의 데이터 라이트 제어신호

(i = 1∼4)에 대응한 NOR 게이트회로만이 게이트를 열므로 라이트 앰프 WB를 통해서 대응하는 데이타선에 전달되고 1비트(제9도의 EPROM 전체에서는 1바이트) 단위에서의 정상 라이트가 실행된다.

특히 제한되지 않지만, 라이트 앰프WB는 다음의 회로로 구성된다. 상기 NOR 게이트 회로 G3 등에서 출력되는 데이터 래치회로의 출력신호는 입력인버터 회로 N3에 공급된다. 이 인버터 회로 N3 등의 출력신호는 그 게이트에 정상적으로 전원전압 Vcc가 공급되는 공핍형N 채널MOSFET Q1 등을 거쳐서 고레벨의 라이트 신호를 전달하는 스위치 제어신호 YW1∼YW4를 형성하는 출력앰프의 입력에 전달된다. 출력앰프는 전원전압Vcc와 같은 비교적 낮은 레벨의 신호진폭을 고전압 Vpp와 같은 고레벨의 신호진폭으로 변환하는 레벨변환 기능을 갖는다. 이들의 스위치 제어신호 YW1 등은 그것에 대응하는 공통데이타선에 전달하는 라이트 MOSFET의 스위치 제어신호로 된다.

예를 들면, 데이터 래치회로 DF1에서의 출력신호가 고레벨이면 입력인버터 회로 N3의 출력신호가 저레벨로 되어 출력앰프를 거쳐서 고전압 Vpp와 같은 고레벨의 출력신호를 형성한다. 이것에 의해 그것에 대응한 데이타선에는 고레벨의 라이트 신호가 공급되게 된다. 이것에 대해서 상기 래치회로 DF1에서의 출력신호가 저레벨이면, 입력 인버터 회로 N3의 출력신호가 고레벨로 되어 공핍형 MOSFET Q1 등을 OFF 상태로 한다. 이것에 의해 출력앰프의 입력신호가 고전압 Vpp까지 상승해서 회로의 접지전위와 같은 저레벨의 출력신호를 형성한다.

검증동작일 때, 사전에 라이트된 데이터가 상기 데이터 비교회로EOR에 공급되도록 하기 위하여 데이터 래치회로 DF1∼DF4에 유지되어 있는 라이트 데이터를 인출하여 상기 데이터 비교회로 EOR에 공급한다. 라이트 데이터 DW1∼DW4의 인출은 특히 제한되지 않지만, 상기 NAND 게이트 회로 G2 등의 출력노드에서 실행된다. 특히 제한되지 않지만, 라이트 데이터 DW1∼DW4는 상기 데이터 비교회로EOR에서 1/4로 선택되어 선택된 라이트 데이터와 센스앰프 SA에서 리드된 1개의 리드데이타가 비교된다. 이 1/4의 선택을 실행하기 위하여 데이터 비교회로 EOR에는 컬럼디코더 CDC에서의 출력에 따라서 1/4의 선택을 실행하는 스위치 회로(도시하지 않음)이 마련되어 있다.

명령레지스터의 데이터는 특히 제한되지 않지만, 인버터 N4의 출력노드에서 인출되어 명령레지스터에 공급된다. 특히 제한되지 않지만, 외부입출력 단자 I/O₁에 공급된 명령데이타는 상기 명령데이타 D0으로써 래치회로 FF0에 공급된다. 이하 마찬가지로 해서 각 외부입출력 단자 I/O₂∼I/O₈에 공급된 명령데이타가 상기 명령데이타 D1∼D7로써 명령레지스터에 공급된다.

제2도a에서 특히 제한되지 않지만, 어드레스 신호가 어드레스 래치회로 ADL에 유지되고, 라이트 데이터가 데이터 래치회로 DF1∼DF4에 유지된 후, 외부단자

를 저레벨로 하면 자동프로그램 모드로 되어 제1의 라이트 동작이 실행된다.

또한, 어드레스 래치회로 ADL에는 특히 제한되지 않지만, 상술한 하위2비트의 어드레스 신호 Aj(L)을 제외한 어드레스 신호, 즉 페이지 프로그램을 위한 데이터 래치회로를 지시하는 어드레스 신호를 제외한 어드레스 신호가 유지되도록 하여도 좋다.

즉, 외부신호

의 저레벨에 따라서 링발진기 RO의 동작이 유효하게 되어 클럭펄스 CLK가 발생된다. 분주카운터회로 PCRT은 상기 클럭펄스CLK를 받아서, 예를 들면 4비트로 되는 계수출력 TP1∼TP4를 형성하고, 제어회로 CONT에 전달한다. 제어회로 CONT는 상기 명령래치회로에 의해 설정된 라이트 시간신호와 상기 계수출력 TP1∼TP4에서 자동검증 라이트 신호

를 발생시킨다.

특히 제한되지 않지만, 명령래치 회로에 설정된 값에 따라서 상기 계수출력 TP1∼TP4 중의 1개가 선택되고, 선택된 계수출력의 저레벨 기간에 따른 저레벨 기간을 갖는 자동검증 라이트 신호

가 형성된다. 예를 들면 제3도의 신호 T025가 고레벨인 경우, 상기 TP1의 1회의 저레벨 기간에 대응한 저레벨 기간을 갖는 신호

가 형성된다. 이하, 마찬가지로 신호 T050, T100, T200에 대응해서 TP2, TP3, TP4의 1회의 저레벨 기간에 대응한 저레벨 기간을 갖는 신호

가 형성된다.

이 실시예에서는 클럭펄스 CLK의 8주기분에 대응하는 시간이 라이트 시간으로써 설정되어 있는 예가 도시되어 있다. 즉, 신호 T200이 고레벨로 되는 명령데이타가 설정되어 있는 예가 도시되어 있다. 내부의 라이트 인에이블 신호

도 상기 신호

에 대응해서 저레벨로 된다. 즉, 상기 내부신호

는 신호

에 실질적으로 동기하고 있다.

자동검증 라이트 신호

는 상기 제어회로 CONT가 아니고, 자동검증 제어신호 AVCNT에 의해서 발생되어도 좋다.

이것에 의해 상기 페치된 데이터 D1∼D4가 동시에 라이트된다는 자동프로그램 N1이 실행된다.

상기 라이트 시간, 즉 상기 자동검증 라이트 제어신호

의 저레벨 기간에 의해 결정되는 소정의 라이트 시간이 경과하면, 상기 제어회로 CONT는 펄스 Ø_DD를 형성한다. 이것에 의해 라이트를 위해 고전위로 된 데이터선의 전위가 상기 라이트 데이터선 전위추출 펄스 Ø_DD에 의해 고속으로 인출되어 리드동작을 위한 준비로 들어간다. 그리고, 상기 전위 인출후에 자동검증 리드신호

가 저레벨로 어서트된다.

이 자동검증 리드신호

는 카운터 회로에 입력되어 상기 페이지 프로그램 모드의 하위 2비트의 어드레스 신호 Aj에 대응한 2비트로 되는 자동검증 어드레스 신호 AVA0과 AVA1이 형성된다. 상기 자동검증 리드신호

와 상기 클럭펄스 CLK에서 자동검증 비교데이타 페치클럭 AVER이 형성된다. 그리고, 상기 어드레스 신호 AVA0, AVA1이 도시하지 않은 디코더 회로에 의해 해독되어 상기 클럭 AVER에 동기한 데이터 래치 선택신호 DRF1∼DRF4가 시계열적으로 발생된다. 이것에 의해 데이터 래치회로 DF1∼DF4에 유지되어 있는 데이타 DW1∼DW4가 선택된다. 이 선택은 상술한 바와 같이 상기 데이타 비교회로 EOR에서 실행된다. 그러나, 물론 데이타 래치회로 DL(DF1∼DF4를 포함)에서 상술한 선택이 실행되도록 하여도 좋다.

상기 자동검증 리드신호에 동기해서 센스앰프의 활성화 펄스

가 형성되고, 상기 어드레스 래치회로 ADL에 유지되어 있는 어드레스 신호 Ai에 의해 지정되어 있는 4비트로 되는 리드신호중, 상기 어드레스신호 AVA0과 AVA1의 디코드 출력에 따라 1비트가 지정되고, 이 지정된 리드데이타와 상기 데이타 래치회로 DF1∼DF4에서의 출력 DW1∼DW4중, 어드레스 신호 AVA0, AVA1에 의해 지시된 출력이 데이타 비교회로 EOR에서 비교된다. 데이타 비교회로 EOR은 그것이 일치하였으면, 즉 메모리셀로의 바라는 데이타의 라이트가 확인되었으면, 자동검증 경로신호

를 저레벨로 한다.

또한, 자동검증 어드레스 신호 AVA0, AVA1을 어드레스 버퍼 ADB 및 어드레스 래치회로 ADL을 거쳐서 컬럼디코더 CDC에 공급하고, 이들 어드레스 신호를 컬럼디코더 CDC에서 해독하고, 이 해독에 따라서 얻어진 선택신호를 데이타 래치 선택신호 DRF1∼DRF4로써 사용하여도 좋다. 이 경우, 이 선택신호는 제1도에 점선으로 나타낸 바와 같이 컬럼디코더 CDC에서 데이타 비교회로 EOR에 공급하도록 하여도 좋다. 물론, 이 경우, 어드레스 신호 Aj에 따라서 지시된 4비트로 되는 리드신호중, 상기 어드레스 신호 AVA0, AVA1에 의해서 지시된 리드신호가 센스앰프 SA에 공급되도록 상기 컬럼디코더 CDC의 출력은 컬럼선택 게이트회로 CSG에 공급되게 해 둔다.

제2도a에서는 라이트 데이타와 리드데이타가 일치하지 않은 예가 도시되어 있다. 제2도a에서 적당한 타이밍으로 신호

를 저레벨로 하면, 그 사이 내부상태 SC가 단자 I/O에서 출력된다. 이 내부상태 SC에서 상기 설정된 명령 CD나 동작시퀀스의 내용등이 출력되도록 할 수 있다. 이것에 의해 다음에 기술하는 마이크로 프로세서 MPU는 적당한 타이밍에서 EPROM의 동작상태를 리드해서 감시할 수가 있다. 또한, 내부상태 SC의 리드에 대해서는 다음에 제8도를 사용해서 상세하게 기술한다.

상기와 같이 내부의 자동검증 경로신호

가 고레벨이면, 이것에 응답해서 제2도b에 도시한 바와 같이 제2의(N2)의 라이트 동작이 실행된다.

제2도b에서 상기 자동검증 후에 재차 자동검증 라이트 인에이블 신호

(

)가 저레벨로 되어 상기 제2도a와 마찬가지로 명령데이타 D3과 D4에 의해 설정된 시간만큼 라이트 동작이 실행되고, 그 라이트 동작의 종료와 함께 고전위로 된 데이타선의 전위가 라이트 데이타선 전위 추출펄스 Ø_DD에 의해 고속으로 인출되어 리드동작으로 들어간다. 그리고, 상기 인출 후에 재차 자동검증 리드신호

가 저레벨로 어서트되고, 상기와 마찬가지인 자동검증모드가 실행된다.

이 자동검증 모드에 의해 상기 경로신호

가 저레벨로 어서트되면, 메모리셀로의 라이트가 확인되므로 이 경로신호

의 어서트에 응답해서 계속해서 제2도c에 도시한 바와 같은 오버프로그램 모드가 실행된다.

이 실시예의 오버프로그램(계속 라이트)은 상기 라이트에 요하는 것과 같은 시간만큼 라이트하도록 한다. 그 때문에 상기와 같이 2회에서 라이트가 확인된 경우에는 2회분의 오버프로그램(계속 라이트) N1과 N2가 실행된다. 또한, 1회의 오버프로그램으로 실행되는 라이트는 명령데이타 D3, D4가 변경되어 있지 않으므로 자동프로그램일 때의 라이트 시간과 시간만큼 실행된다. 이 오버프로그램 동작의 종료에 응답해서 자동프로그램 종료신호 APE가 출력되어 단위자동 검증모드가 종료한다. 상기와 같은 자동검증 모드의 종료의 타이밍으로 외부출력 인에이블 신호 OE를 저레벨로 해서 내부상태의 리드를 실행하면, 상기 종료타이밍에서 출력되는 상태정보가 SC에서 SC'와 같이 변화하게 된다.

또한, 상기 명령데이타 D0∼D2에 의해 설정한 최대 라이트 횟수를 한정해서 상기 자동검증 경로신호

가 출력될 때까지 상기와 마찬가지인 단위라이트 동작과 검증 동작이 반복해서 이루어진다. 그리고, 라이트의 확인이 이루어지면, 그 횟수분만큼의 단위라이트에 대응한 계속라이트가 실행되게 된다. 카운터 회로 CCTR에 의해 라이트 횟수가 계수되고, 계수된 라이트 회로가 상기 명령 래치회로에 사전에 설정된 라이트 횟수를 넘으면, 제어회로 CONT는 라이트 동작불능으로써 판단하고, 그 판단결과가 포함되는 메모리 종료신호 ME를 데이타 출력버퍼 DOB를 통해서 출력시킨다. 상기 카운터 회로 CCTR은, 예를 들면 상기 자동검증 경로신호

가 고레벨로 네게이트되어 있는 기간에서 상기 자동검증 라이트 신호

의 발생횟수를 계수하는 것에 의해 라이트 동작횟수를 계수할 수 있다. 또, 제어회로 CONT 또는 AVCNT에서 상기 카운터 회로 CCTR의 계수값과 명령래치 회로에 설정된 라이트 동작횟수가, 예를 들면 비교회로(도시하지 않음)에 의해서 비교되고, 이 비교결과를 포함하는 신호가 메모리 종료신호 ME로써 출력된다. 이 메모리 종료신호 ME는 상기와 같이 정상적으로 라이트 동작이 실행되어 종료한 경우도 그 내용을 포함하도록 출력된다.

또한, 상기 내부상태 SC를 출력시키는 경우도 상기 제어회로 CONT 또는 AVCNT에서 데이타 출력버퍼 DOB를 통해서 출력되게 된다. 따라서, 데이타 출력버퍼 DOB의 입력부에는 제9도에 도시되어 있는 바와 같이 실질적인 멀티플렉서 회로가 마련된다. 이 동작모드에 따라서 센스앰프 SA에서의 리드신호, 상기 내부상태의 출력, 자동검증 종료신호등을 선택적으로 출력한다.

제9도에서는 상기 외부입출력단자 I/O₁, I/O₂에서 자동검증 모드일 때 상기 자동프로그램 종료신호 APE, 자동검증 경로신호

를 출력할 수 있도록 되어 있다. 즉, 자동검증 모드로 설정되는 것에 의해 고레벨로 되는 내부신호 APM에 따른 신호 APM'에 의해서 클럭인버터 CV2가 동작상태로 되고, 상기 신호 APE,

가 출력버퍼 OB₁, OB₂에 전달된다. 출력버퍼 OB₁, OB₂는 외부신호

에 따른 내부 인에이블 신호

가 저레벨로 되는 것에 의해 상기 신호 APE,

에 따른 신호를 입출력단자 I/O₁, I/O₂로 출력한다. 한편, 자동검증 모드로 설정되어 있지 않을 때에는 상기 APM'가 저레벨로 되므로 클럭인버터 CV1이 유효하게 되어 센스앰프 SA₁, SA₂의 출력이 출력버퍼 OB₁, OB₂를 거쳐서 입출력단자 I/O₁, I/O₂로 출력된다. 상기 메모리 종료신호 ME도 상기 클럭인버터 CV1, CV2와 마찬가지의 클럭인버터를 마련하고, 외부 입출력단자 I/O₃에서 출력된다. 물론, 이 3종류의 신호를 모두 출력가능하게 할 필요는 없고, 3종류 이상의 신호가 출력가능하게 되도록 하여도 좋다. 또, 상기 신호 APM' 대신에 상기 신호 AP를 이용하여도 좋다. 또, 동일도면에서 I/O₃∼I/O₈은 상술한 외부입출력 단자를 나타내고 있으며, DIB₁∼DIB₈은 입력버퍼를 나타내고, OB₁∼OB₈은 데이타 출력버퍼 DOB₁∼DOB₈내의 출력버퍼를 나타내고 있다.

이와 같이 자동검증 모드일 때 상기 신호 APE,

, (ME)에 따른 신호가 외부입출력 단자 I/O₁, I/O₂(I/O₃)으로 출력되도록 하는 것에 의해 EPROM의 그때의 내부상태 SC, SC'를 외부에서 알 수가 있다. 즉, EPROM이 라이트 동작중, 라이트 종료, 라이트 불가능 등의 것을 외부로 출력시킨 신호(내부상태)에서 판단할 수가 있다.

제4도에는 상기 실시예와 같은 EPROM이 내장되는 마이크로 컴퓨터 시스템의 1실시예의 개략적인 블럭도가 도시되어 있다.

마이크로 프로세서 MPU를 중심으로 해서 버스BUS를 거쳐서 RAM(Random Access Memory), ROM(Read Only Memory) 및 EPROM이 접속된다. 상기 버스BUS에는 마이크로 프로세스 MPU에 의해 생성된 어드레스 신호를 전달하는 어드레스 버스와 각 장치사이에서 데이타를 수수하기 위해 이용되는 데이타 버스 및 각종 제어신호를 전달하는 제어버스로 된다. 이 실시예의 EPROM은 상기와 같은 자동검증 기능을 갖추고 있으며, 라이트하지 않는 기억영역을 갖는 것이다.

예를 들면, 마이크로 컴퓨터 시스템이 보드구성으로 되는 경우, 마이크로 프로세서 MPU, RAM, ROM 및 EPROM의 각각이 프린트 기판등의 내장기판에 탑재된다. 따라서, EPROM이 내장되는 내장기판에는 라이트용의 고전압Vpp를 발생시키는 전원회로가 탑재되는 것이다. 이 전원회로로써는 차지펌프 회로등을 이용해서 5V와 같은 비교적 낮은 전원전압에서 약 12V와 같은 높은 전압을 발생시키는 회로를 사용하는 것으로 하여도 좋다. 또, 상기 EPROM의 내장기판에는 특히 제한되지 않지만, 라이트 제어회로가 마련된다. 이 라이트 제어회로는 마이크로 프로세서 MPU에서의 라이트 동작이 지시되면, 상기와 같은 자동검증 설정을 위한 제어 신호

와

를 발생한다. 마이크로 프로세서 MPU가 EPROM의 연속된 어드레스로의 라이트 동작을 실행할 때에는 라이트 시간의 단축화를 위하여 페이지 프로그램 모드가 지시된다. 따라서, 상기 라이트 제어회로는 상기 MPU의 지시에 따라서 그것에 따른 페이지 프로그램 모드의 설정을 EPROM에 대해서 실행한다.

그리고, 마이크로 프로세서 MPU에서 공급되는 어드레스 신호중, 상위 어드레스 신호 Ai는 상기와 같이 래치회로에 유지함과 동시에 하위 어드레스 신호에 따라서 4바이트의 데이타가 직렬로 입력된다. 이와 같은 데이타의 입력은 마이크로 프로세서 MPU에서 보면 RAM에 대한 라이트와 마찬가지인 동작으로 실행된다. 상기와 같은 데이타 입력후에 라이트 제어신호가 상기 칩인에이블 신호

를 저레벨로 유지하므로, EPROM에서는 상기와 같은 자동검증 모드가 실행된다.

따라서, 마이크로 프로세서 MPU는 그 동안 RAM이나 ROM을 액세스해서 다른 데이타 처리를 위한 동작을 실행할 수가 있다. 예를 들면, 상기와 같은 EPROM 내부에서 자동프로그램 종료신호 APE가 형성되고, 단위의 자동검증 모드가 종료하면, 마이크로 프로세서 MPU에 인터럽트를 걸어서 마이크로 프로세서 MPU에 대해서 EPROM으로의 액세스를 촉진하여 라이트 종료 또는 라이트 불능을 알린다. 이것에 의해 시스템의 효율을 크게 향상할 수가 있다. 또, EPROM의 내장기판에 RAM등으로 되는 버퍼메모리를 마련하고, 그것에 마이크로 프로세서 MPU에서 일련의 데이타를 라이트해 놓고, 그것을 EPROM에 연속해서 라이트하도록 하여도 좋다.

상기와 같이 EPROM이 자동검증 모드에 있을 때, 마이크로 프로세서 MPU는 출력인에이블 신호

를 저레벨로 하는 것에 의해 EPROM의 내부동작 상태를 언제라도 리드해서 알 수 있는 것이다. 그 때문에 MPU는 EPROM의 상태를 폴링처리에 의해서 알도록 하여도 좋다.

이 실시예와 같은 자동검증 기능의 부가된 EPROM에서는 상기와 같이 마이크로 프로세서 MPU에서의 라이트가 간단하게 실행된다. 따라서, 시스템에 내장되기 전에 EPROM 라이터에 의해 라이트가 실행되는 종래의 EPROM에 비해서 그 용도의 확대를 도모할 수 있게 된다. 예를 들면, EPROM의 특징인 데이타의 불휘발성을 살려서 마이크로 프로세서 MPU가 처리하여 불휘발성화 하고자 하는 데이타는 간단하게 확보된다.

제7도에는 본 발명의 다른 1실시예의 타이밍도가 도시되어 있다. 이 실시예에서는 자동검증 모드의 설정이 칩인에이블 신호

와 출력인에이블 신호

의 타이밍으로 실행된다. 즉, 제1도에 도시되어 있는 제어회로 CONT는 제7도에 도시되어 있는 바와 같이 출력인에이블 신호

가 저레벨로 되어 있는 기간에 칩인에이블 신호

가 고레벨에서 저레벨로 변화되고, 그 후 재차 고레벨로 변화되는 것에 의해서 자동검증 모드라고 인식한다. 이 인식을 하면, 제어회로 CONT는, 예를 들면 제3도에 도시되어 있는 래치회로 FF7에 대해서 자동검증 모드를 나타내는 데이타를 설정하고, 자동검증 모드로 들어가도록 한다. 또, 이 실시예에서는 자동검증 모드로 설정된 것이 외부에서 판별할 수 있도록 하기 위하여 데이타 입출력단자 I/O에 데이타

를 출력하도록 되어 있다. 이 데이타

는 칩인에이블 신호

가 고레벨로 유지되고, 출력인에이블 신호

가 고레벨에서 저레벨로 되는 것에 의해서 출력버퍼 DOB에서 출력되는 메모리셀의 데이타, 즉 이 검증모드에 의해서 리드되는 데이타 Dout에 관련된 데이타이다. 즉, 이 검증모드에 의해서 리드된 데이타 Dout가 자동검증 모드로 설정되면, 출력버퍼 DOB에 의해서 위상반전 되고, 출력버퍼 DOB에서 재차 데이타

로써 출력된다. 이와 같이 하기 위해서는, 예를 들면 상술한 신호 AP가 발생할 때, 센스앰프 SA에서 데이타 출력버퍼 DOB의 신호를 금지하고, 센스앰프 SA의 출력을 위상반전하여 그것을 유지해서 상기 데이타 출력버퍼 DOB로 전달하는 논리회로를 마련하면 좋다.

본 실시예에 의하면, 자동검증 모드를 지정하는 명령을 EPROM의 외부에서 부여할 필요가 없게 되어 잘못해서 명령의 지정을 하는 것을 방지할 수가 있다. 또, 특히 명령데이타의 설정을 실행하는 경우에는, 예를 들면 제7도에 1점 쇄선으로 표시되어 있는 바와 같이 소정의 외부 어드레스 단자 Apd에 고전압 Vpp를 인가하고, 그 때의 입출력단자 I/O에서의 데이타가 명령데이타로써 상기 명령래치 회로 FF0∼FF6으로 설정되도록 하면 좋다. 이를 위해서는 상기 어드레스 단자 Apd에 제6도에 도시된 바와 같은 검출회로를 접속하고, 제6도에 도시되어 있는 신호

와 그 위상반전신호HAi를 상술한 제3도의 신호

, ACD로써 사용하면 좋다. 단, 이 경우 명령래치 회로 FF7에는 입출력단자 I/O에서 데이타가 공급되지 않도록 하여도 좋다.

상술한 실시예에서 얻어지는 작용효과는 다음과 같다.

(1). 전기적인 라이트 정보에 따라서 임계값 전압이 변화하는 불휘발성 기억소자가 매트릭스 형상으로 배치되는 메모리 어레이에 대한 라이트 시간이 내부회로에 의해 형성된 시간신호에 따라 설정됨과 동시에 그 라이트 종료후에 동작모드를 자동적으로 검증모드로 전환되도록 하는 것에 의해 라이트 시간을 메모리 자체가 내부회로에서 관리하고, 그 라이트 동작 종료후에 자동적으로 검증모드로 전환되므로 라이트 확인에 따르는 라이트 동작제어가 간단하게 된다는 효과가 얻어진다.

(2). 상기 (1)에 의해 EPROM이 시스템에 조립된 상태에서 마이크로 프로세스등에서의 라이트가 가능하게 된다는 효과가 얻어진다.

(3). 상기 검증모드에 있어서 내부에서 데이타를 비교하여 일치/불일치 신호를 출력하는 구성으로 하는 것에 의해서, 소위 고속알고리듬에 의한 라이트가 가능하게 되어 과잉한 라이트에 의한 소자특성의 열화등을 방지할 수 있다는 효과가 얻어진다.

(4). 상기 (3)에 의해 마이크로 프로세스등에서의 검증모드에서 데이타를 비교하는 것을 생략할 수 있으므로, 완전하게 라이트가 종료할 때까지 마이크로 프로세서를 다른 데이타 처리로 할당할 수 있으므로 시스템 효율을 향상시킬 수 있다는 효과를 얻을 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경 가능한 것은 물론이다. 예를 들면, EPROM으로써는 검증모드일 때 리드신호를 외부로 출력하는 구성으로 하여도 좋다. 이 경우에는 외부의 마이크로 프로세서 또는 라이트 장치에 의해 라이트 데이타와의 일치/불일치를 판정하게 된다. 이 구성에서도 적어도 비교적 긴 시간으로 되는 라이트 시간의 설정이 내부에서 실행되므로 마이크로 프로세서에 의한 라이트가 가능하게 되는 것이다.

자동검증 모드의 설정은 상기와 같은 칩인에이블 신호

의 고전압을 이용하는 것 이외에 출력인에이블 신호

나 어드레스 단자의 고전압을 이용하는 것이다. 칩인에이블신호

와 출력인에이블 신호

의 타이밍, 예를 들면

의 저레벨로의 변화타이밍으로 신호

의 고레벨 또는 저레벨을 판정하는 등과 같이 신호의 타이밍을 이용하는 것, 또는 단순히 제어단자를 추가하는 것등 여러가지 실시예 형태를 취할 수가 있다. 상기와 같이 3진 입력기능이나 신호의 타이밍을 이용하는 경우에는 동작모드의 다양화에 따른 제어단자수의 증가를 방지할 수 있다. 페이지 프로그램 모드는 보다 많은 데이타의 일괄라이트를 실행하는 것이어도 좋고, 반대로 생략되어도 좋다.

메모리 어레이 MARY의 워드선 및 데이타선에 용장 워드선 또는 데이타선을 마련해서 불량이 있었던 워드선 또는 데이타선을 구제하도록 한 것이어도 좋다. 또, 상술한 각종 내부신호를 형성하는 구성은 상술한 실시예에 한정되지 않고 여러가지의 실시형태를 취할 수가 있다.

또, 상기 제1도 및 제7도의 실시예에서 명령데이타 CD로써는 사전에 결정된 데이타가 EPROM 내에 마련되도록 하고, 명령데이타를 변경할 필요가 있었던 경우에만, 외부에서 공급하도록 하여도 좋다.

본 발명은 전기적으로 라이트되는 EPROM 이외에 전기적으로 소거도 실행되는 각종 EPROM에 대해서도 마찬가지로 적용할 수 있는 것이다. 이들 반도체 기억장치는 1칩의 마이크로 컴퓨터등과 같은 반도체 집적회로 장치에 내장되는 것이어도 좋다.

본 출원에서 개시된 발명중 대표적인 것에 의해 얻을수 있는 효과를 간단히 설명하면 다음과 같다. 즉, 전기적인 라이트정보에 따라서 임계값 전압이 변화되는 불휘발성 기억소자가 매트릭스 형상으로 배치되는 메모리 어레이에 대한 라이트 시간이 내부회로에 의해 형성된 시간신호에 따라 설정됨과 동시에 그 라이트 종료후에 동작모드를 자동적으로 검증모드로 전환하도록 하는 것에 의해 라이트 시간을 메모리자체가 내부회로에서 관리하고, 그 라이트 동작종료 후에 자동적으로 검증보드로 전환되므로 라이트의 확인에 따르는 라이트동작제어가 간단하게 된다는 효과를 얻을 수 있다.

Claims (45)

1개의 반도체칩상에 형성되고, 여러개의 전기적으로 라이트가능한 리드온리 메모리셀과 여러개의 데이타선을 갖는 여러개의 메모리어레이, 상기 여러개의 메모리어레이내의 선택될 몇개의 메모리셀을 나타내는 여러개의 어드레스신호를 받는 여러개의 외부 어드레스단자, 상기 여러개의 어드레스신호에 따라서 선택된 몇개의 메모리셀에 전기적으로 라이트될 데이타를 받는 여러개의 외부 데이타단자, 외부 제어신호가 공급되는 적어도 1개의 제어단자, 상기 여러개의 외부 데이타단자로부터의 명령데이타를 저장하는 레지스터수단, 상기 레지스터수단에 저장된 명령데이타가 상기 적어도 1개의 제어단자에 공급된 상기 외부제어신호에 응답하여 상기 선택된 몇개의 메모리셀에 대하여 라이트동작과 검증동작을 실행하기 위한 여러개의 제어신호를 공급하는 제어수단, 상기 여러개의 데이타선에 결합되고, 라이트데이타를 래치하며, 상기 여러개의 제어신호에 따라서 상기 여러개의 메모리어레이중의 적어도 1개에 포함되는 상기 여러개의 데이타선에 상기 라이트 데이타를 공급하는 데이타 래치수단, 상기 선택된 몇개의 메모리셀에 대하여 상기 라이트동작을 실행한 후, 상기 선택된 몇개의 메모리셀로부터 데이타를 리드하는 데이타출력수단과 상기 데이타래치수단과 상기 데이타출력수단에 결합되고, 상기 검증 동작에 있어서 상기 선택된 몇개의 메모리셀내의 데이타와 상기 데이타 래치수단으로부터의 상기 라이트데이타를 비교하고, 비교결과를 나타내는 결과신호를 공급하는 비교수단을 포함하며, 상기 데이타출력수단은 상기 외부제어신호의 변화에 응답하여 상기 여러개의 외부 데이타단자중의 적어도 1개의 단자에 상기 결과신호에 응답한 상태신호를 출력하는 반도체기억장치.

제1항에 있어서, 상기 라이트동작에 있어서의 라이트시간은 상기 여러개의 외부 데이타단자로부터 공급된 명령데이타에 의해 설정되는 반도체기억장치.

제1항에 있어서, 상기 상태신호는 상기 기억장치의 상기 라이트동작이 완료한 것을 나타내는 반도체기억장치.

제1항에 있어서, 상기 라이트동작의 라이트횟수는 상기 여러개의 외부 데이타단자로부터 공급된 명령데이타에 의해 설정되는 반도체기억장치.

제1항에 있어서, 상기 상태신호는 명령데이타에 의해 설정된 실행될 상기 라이트동작의 횟수가 완료하고 있지 않으면, 상기 라이트동작은 미완료인 것을 나타내는 반도체기억장치.

제1항에 있어서, 상기 상태신호는 상기 반도체기억장치의 상기 라이트동작이 실행중인 것을 나타내는 반도체기억장치.

제2항에 있어서, 상기 여러개의 외부 어드레스단자로부터의 상기 여러개의 어드레스신호를 래치하는 어드레스래치수단을 또 포함하는 반도체기억장치.

제3항에 있어서, 상기 여러개의 외부 어드레스단자로부터의 상기 여러개의 어드레스 신호를 래치하는 어드레스래치수단을 또 포함하는 반도체기억장치.

제5항에 있어서, 상기 여러개의 외부 어드레스단자로부터의 상기 여러개의 어드레스 신호를 래치하는 어드레스래치수단을 또 포함하는 반도체기억장치.

제6항에 있어서, 상기 여러개의 외부 어드레스단자로부터의 상기 여러개의 어드레스 신호를 래치하는 어드레스래치수단을 또 포함하는 반도체기억장치.

제9항에 있어서, 상기 제어수단은 라이트동작의 실행횟수를 제한하기 위한 정보를 갖는 반도체기억장치.

제7항에 있어서, 상기 제어수단은 상기 비교수단으로부터의 상기 결과신호를 받고, 또한, 상기 결과신호가 상기 리드데이타와 상기 라이트데이타가 일치하지 않은 것을 나타내면, 상기 선택된 몇개의 메모리셀에 상기 라이트동작과 상기 검증동작을 실행하기 위한 상기 제어신호를 공급하는 반도체기억장치.

제8항에 있어서, 상기 제어수단은 상기 비교수단으로부터의 상기 결과신호를 받고, 또한, 상기 결과신호가 상기 리드데이타와 상기 라이트데이타가 일치하지 않은 것을 나타내면, 상기 선택된 몇개의 메모리셀에 상기 라이트동작과 상기 검증동작을 실행하기 위한 상기 제어신호를 공급하는 반도체기억장치.

제10항에 있어서, 상기 제어수단은 상기 비교수단으로부터의 상기 결과신호를 받고, 또한, 상기 결과신호가 상기 리드데이타와 상기 라이트데이타가 일치하지 않은 것을 나타내면, 상기 선택된 몇개의 메모리셀에 상기 라이트동작과 상기 검증동작을 실행하기 위한 상기 제어신호를 공급하는 반도체기억장치.

제11항에 있어서, 상기 제어수단은 상기 비교수단으로부터의 상기 결과신호를 받고, 또한, 상기 결과신호가 상기 리드데이타와 상기 라이트데이타가 일치하지 않은 것을 나타내면, 상기 선택된 몇개의 메모리셀에 상기 라이트동작과 상기 검증동작을 실행하기 위한 상기 제어신호를 공급하는 반도체기억장치.

1개의 반도체칩상에 형성되고, 여러개의 전기적으로 라이트가능한 리드온리 메모리셀과 여러개의 데이타선을 갖는 여러개의 메모리어레이, 상기 여러개의 메모리어레이내의 선택될 몇개의 메모리셀을 나타내는 여러개의 어드레스신호를 받는 여러개의 외부 어드레스단자, 상기 여러개의 어드레스신호에 따라서 선택된 몇개의 메모리셀에 전기적으로 라이트될 데이타를 받는 여러개의 외부 데이타단자, 외부 제어신호가 공급되는 적어도 1개의 제어단자, 상기 여러개의 외부 데이타단자로부터의 명령데이타를 저장하는 레지스터, 상기 레지스터에 저장된 명령데이타와 상기 적어도 1개의 제어단자에 공급된 상기 외부제어신호에 응답하여 상기 선택된 몇개의 메모리셀에 대하여 라이트동작과 검증동작을 실행하기 위한 여러개의 제어신호를 공급하는 제어부, 상기 여러개의 데이타선에 결합되고, 라이트데이타를 래치하며, 상기 여러개의 제어신호에 따라서 상기 여러개의 메모리어레이중의 적어도 1개에 포함되는 상기 여러개의 데이타선에 상기 라이트 데이타를 공급하는 데이터 래치, 상기 선택된 몇개의 메모리셀에 대하여 상기 라이트동작을 실행한 후, 상기 선택된 몇개의 메모리셀로부터 데이타를 리드하는 데이타출력부와 상기 데이타래치와 데이타출력부에 결합되고, 상기 검증동작에 있어서 상기 선택된 몇개의 메모리셀내의 데이타와 상기 데이타 래치로부터의 상기 라이트데이타를 비교하고, 비교결과를 나타내는 결과신호를 공급하는 비교부를 포함하며, 상기 레지스터에 저장된 명령데이타에 따라서, 상기 라이트 및 검증동작중의 한쪽을 실행하고 있는 동안에, 상기 데이타출력부는 상기 외부 제어신호의 변화에 응답하여 상기 여러개의 외부 데이타단자중의 적어도 1개의 단자에 상기 결과신호에 응답한 상태신호를 출력하는 반도체기억장치.

제16항에 있어서, 상기 라이트동작에 있어서의 라이트시간은 상기 여러개의 외부 데이타단자로부터 공급된 명령데이타에 의해 설정되는 반도체기억장치.

제16항에 있어서, 상기 상태신호는 상기 기억장치의 상기 라이트동작이 완료한 것을 나타내는 반도체기억장치.

제16항에 있어서, 상기 라이트동작의 라이트횟수는 상기 여러개의 외부 데이타단자로 부터 공급된 명령데이타에 의해 설정되는 반도체기억장치.

제19항에 있어서, 상기 상태신호는 명령데이타에 의해 설정된 실행될 상기 라이트동작의 횟수가 완료하고 있지 않으면, 상기 라이트동작은 미완료인 것을 나타내는 반도체기억장치.

제16항에 있어서, 상기 상태신호는 상기 반도체기억장치의 상기 라이트동작이 실행중인 것을 나타내는 반도체기억장치.

제17항에 있어서, 상기 여러개의 외부 어드레스단자로부터의 상기 여러개의 어드레스 신호를 래치하는 어드레스래치를 또 포함하는 반도체기억장치.

제18항에 있어서, 상기 여러개의 외부 어드레스단자로부터의 상기 여러개의 어드레스 신호를 래치하는 어드레스래치를 또 포함하는 반도체기억장치.

제20항에 있어서, 상기 여러개의 외부 어드레스단자로부터의 상기 여러개의 어드레스 신호를 래치하는 어드레스래치를 또 포함하는 반도체기억장치.

제21항에 있어서, 상기 여러개의 외부 어드레스단자로부터의 상기 여러개의 어드레스 신호를 래치하는 어드레스래치를 또 포함하는 반도체기억장치.

제24항에 있어서, 상기 제어부는 라이트동작의 실행횟수를 제한하기 위한 정보를 갖는 반도체기억장치.

제22항에 있어서, 상기 제어부는 상기 비교부로부터의 상기 결과신호를 받고, 또한, 상기 결과신호가 상기 리드데이타와 상기 라이트데이타가 일치하지 않은 것을 나타내면, 상기 선택된 몇개의 메모리셀에 상기 라이트동작과 상기 검증동작을 실행하기 위한 상기 제어신호를 공급하는 반도체기억장치.

제23항에 있어서, 상기 제어부는 상기 비교부로부터의 상기 결과신호를 받고, 또한, 상기 결과신호가 상기 리드데이타와 상기 라이트데이타가 일치하지 않은 것을 나타내면, 상기 선택된 몇개의 메모리셀에 상기 라이트동작과 상기 검증동작을 실행하기 위한 상기 제어신호를 공급하는 반도체기억장치.

제26항에 있어서, 상기 제어부는 상기 비교부로부터의 상기 결과신호를 받고, 또한, 상기 결과신호가 상기 리드데이타와 상기 라이트데이타가 일치하지 않은 것을 나타내면, 상기 선택된 몇개의 메모리셀에 상기 라이트동작과 상기 검증동작을 실행하기 위한 상기 제어신호를 공급하는 반도체기억장치.

제25항에 있어서, 상기 제어부는 상기 비교부로부터의 상기 결과신호를 받고, 또한, 상기 결과신호가 상기 리드데이타와 상기 라이트데이타가 일치하지 않은 것을 나타내면, 상기 선택된 몇개의 메모리셀에 상기 라이트동작과 상기 검증동작을 실행하기 위한 상기 제어신호를 공급하는 반도체기억장치.

1개의 반도체칩상에 형성되고, 여러개의 전기적으로 라이트가능한 리드온리 메모리셀과 여러개의 데이타선을 갖는 여러개의 메모리어레이, 상기 여러개의 메모리어레이내의 선택될 몇개의 메모리셀을 나타내는 여러개의 어드레스신호를 받는 여러개의 외부 어드레스단자, 상기 여러개의 어드레스신호에 따라서 선택된 몇개의 메모리셀에 전기적으로 라이트될 데이타를 받는 여러개의 외부 데이타단자, 여러개의 어드레스신호에 의해 선택된 여러개의 메모리셀내에 저장된 데이타의 출력을 허가하기 위한 출력인에이블신호가 공급되는 제어단자, 상기 여러개의 외부 데이타단자로부터의 명령데이타를 저장하는 레지스터, 상기 레지스터에 저장된 명령데이타와 상기 출력인에이블신호에 응답하여 상기 선택된 몇 개의 메모리셀에 대하며 라이트동작과 검증동작을 실행하기 위한 여러개의 제어신호를 공급하는 제어부, 상기 여러개의 데이타선에 결합되고, 라이트데이타를 래치하며, 상기 여러개의 제어신호에 따라서 상기 여러개의 메모리어레이중의 적어도 1개에 포함되는 상기 여러개의 데이타선에 상기 라이트 데이타를 공급하는 데이타 래치, 상기 선택된 몇개의 메모리셀에 대하여 상기 라이트동작을 실행한 후, 상기 선택된 몇개의 메모리셀로부터 데이타를 리드하는 데이타출력부와 상기 데이타래치와 상기 데이타출력부에 결합되고, 상기 검증동작에 있어서 상기 선택된 몇개의 메모리셀내의 데이타와 상기 데이타 래치로부터의 상기 라이트데이타를 비교하고, 비교결과를 나타내는 결과신호를 공급하는 비교부를 포함하며, 상기 레지스터에 저장된 명령데이타에 따라서, 상기 라이트 및 검증동작중의 한쪽을 실행하고 있는 동안에, 상기 데이타출력부는 상기 출력인에이블신호의 변화에 응답하여 상기 여러개의 외부 데이타단자중의 적어도 1개의 단자에 상기 결과신호에 응답한 상태신호를 출력하는 반도체기억장치.

제31항에 있어서, 상기 라이트동작에 있어서의 라이트시간은 상기 여러개의 외부 데이타단자로부터 공급된 명령데이타에 의해 설정되는 반도체기억장치.

제31항에 있어서, 상기 상태신호는 상기 기억장치의 상기 라이트동작이 완료한 것을 나타내는 반도체기억장치.

제32항에 있어서, 상기 라이트동작의 라이트횟수는 상기 여러개의 외부 데이타단자로 부터 공급된 명령데이타에 의해 설정되는 반도체기억장치.

제34항에 있어서, 상기 상태신호는 명령데이타에 의해 설정된 실행될 상기 라이트동작의 횟수가 완료하고 있지 않으면, 상기 라이트동작은 미완료인 것을 나타내는 반도체기억장치.

제32항에 있어서, 상기 상태신호는 상기 반도체기억장치의 상기 라이트동작이 실행중인 것을 나타내는 반도체기억장치.

제32항에 있어서, 상기 여러개의 외부 어드레스단자로부터의 상기 여러개의 어드레스 신호를 래치하는 어드레스래치를 또 포함하는 반도체기억장치.

제33항에 있어서, 상기 여러개의 외부 어드레스단자로부터의 상기 여러개의 어드레스 신호를 래치하는 어드레스래치를 또 포함하는 반도체기억장치.

제35항에 있어서, 상기 여러개의 외부 어드레스단자로부터의 상기 여러개의 어드레스 신호를 래치하는 어드레스래치를 또 포함하는 반도체기억장치.

제36항에 있어서, 상기 여러개의 외부 어드레스단자로부터의 상기 여러개의 어드레스 신호를 래치하는 어드레스래치를 또 포함하는 반도체기억장치.

제39항에 있어서, 상기 제어부는 라이트동작의 실행횟수를 제한하기 위한 정보를 갖는 반도체기억장치.

제37항에 있어서, 상기 제어부는 상기 비교부로부터의 상기 결과신호를 받고, 또한, 상기 결과신호가 상기 리드데이타와 상기 라이트데이타가 일치하지 않은 것을 나타내면, 상기 선택된 몇개의 메모리셀에 상기 라이트동작과 상기 검증동작을 실행하기 위한 상기 제어신호를 공급하는 반도체기억장치.

제38항에 있어서, 상기 제어부는 상기 비교부로부터의 상기 결과신호를 받고, 또한, 상기 결과신호가 상기 리드데이타와 상기 라이트데이타가 일치하지 않은 것을 나타내면, 상기 선택된 몇개의 메모리셀에 상기 라이트동작과 상기 검증동작을 실행하기 위한 상기 제어신호를 공급하는 반도체기억장치.

제41항에 있어서, 상기 제어부는 상기 비교부로부터의 상기 결과신호를 받고, 또한, 상기 결과신호가 상기 리드데이타와 상기 라이트데이타가 일치하지 않은 것을 나타내면, 상기 선택된 몇개의 메모리셀에 상기 라이트동작과 상기 검증동작을 실행하기 위한 상기 제어신호를 공급하는 반도체기억장치.

제40항에 있어서, 상기 제어부는 상기 비교부로부터의 상기 결과신호를 받고, 또한, 상기 결과신호가 상기 리드데이타와 상기 라이트데이타가 일치하지 않은 것을 나타내면, 상기 선택된 몇개의 메모리셀에 상기 라이트동작과 상기 검증동작을 실행하기 위한 상기 제어신호를 공급하는 반도체기억장치.

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