[go: up one dir, main page]

KR0151261B1 - 펄스폭 변조 회로 - Google Patents

펄스폭 변조 회로 Download PDF

Info

Publication number
KR0151261B1
KR0151261B1 KR1019950020840A KR19950020840A KR0151261B1 KR 0151261 B1 KR0151261 B1 KR 0151261B1 KR 1019950020840 A KR1019950020840 A KR 1019950020840A KR 19950020840 A KR19950020840 A KR 19950020840A KR 0151261 B1 KR0151261 B1 KR 0151261B1
Authority
KR
South Korea
Prior art keywords
signal
delay
pulse width
outputting
clock signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
KR1019950020840A
Other languages
English (en)
Other versions
KR970008876A (ko
Inventor
김호현
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019950020840A priority Critical patent/KR0151261B1/ko
Priority to JP7300511A priority patent/JP2777982B2/ja
Priority to US08/551,784 priority patent/US5638017A/en
Priority to DE19546805A priority patent/DE19546805C2/de
Publication of KR970008876A publication Critical patent/KR970008876A/ko
Application granted granted Critical
Publication of KR0151261B1 publication Critical patent/KR0151261B1/ko
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation

Landscapes

  • Pulse Circuits (AREA)

Abstract

본 발명은 펄스폭변조(pulse width modulation)회로에 관한 것으로써, 특히 조절 가능한 지연소자를 이용하여 펄스폭을 원활하게 조절함으로서 고밀도의 펄스폭이 형성되도록 한 펄스폭 변조에 관한 것이다.
이상과 같은 본 발명의 PWM회로는 데이타펄스신호를 제1선택신호와 제2선택신호를 분리 출력하는 데이타 레지스터부, 상기 제1선택신호와 클럭신호를 처리하여 지연신호를 발생시키는 지연신호발생부, 상기 제2선택신호 및 상기 클럭신호, 상기 지연신호발생부로 부터 입력되는 지연된 클럭신호를 처리하여 펄스폭 변조신호를 출력하는 논리게이트부를 출력하는 논리게이트부로 이루어진다.

Description

펄스폭 변조(pulse width modulation)회로
제1도는 종래의 펄스폭 변조회로에 대한 구성도.
제2도는 본 발명의 펄스폭 변조회로에 대한 구성도.
제3도는 본 발명의 지연(delay)신호발생부의 상세블럭도.
제4도는 본 발명의 논리게이트회로부의 상세블럭도.
제5도는 본 발명의 펄스폭변조회로의 동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
11 : 데이타 레지스터 12 : 지연신호발생부
13 : 논리게이트부 14 : 단위지연회로
15 : n+1입력 멀티플렉서 16 : 넨드게이트
17 : 엔드게이트 18 : 2입력 멀티플렉서
a : 펄스폭신호 b : 지연선택신호
c : 게이트선택신호 d : 지연된 클럭신호
e : 순수클럭신호
본 발명은 펄스폭변조(Pulse Width Modulation)회로에 관한 것으로써, 특히 조절 가능한 지연(delay)소자를 이용하여 펄스폭을 원활하게 조절함으로써 고밀도의 펄스폭이 형성되도록 한 펄스폭 변조(이하, PWM)에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 펄스폭 변조회로를 설명하면 다음과 같다.
제1도에 도시한 바와같이 일정한 클락을 받아서 카운트값(X)을 내보내는 카운트부(1)와, 카운트값(X)의 0(Zeor)값에 의해서 동작되는 검출부(2)와, 정해진 데이타값에 대응되는 펄스폭신호(Y)를 발생시키는 데이타 레지스터부(3)와, 펄스폭신호(Y)와 카운터값(X)을 비교하는 비교기(4)와, 비교기(4)의 출력과 검출부(2)의 출력을 받아서 펄스폭을 변조하는 RS 플립플롭(5)으로 구성된다.
상기와 같이 구성된 종래의 PWM회로의 동작은 다음과 같다.
제1도와 같이 입력신호인 순수클럭신호(Z)를 카운터부(1)에서 셈(count)을 하여 그 값이 '0'이면 검출부(2)로 전달되고, 그 값이 '1'이상이면 비교기(4)로 전달된다.
그리고 전달된 '0'의 값이 검출부(2)를 거쳐 하이(high)신호가 발생하면 RS플립플롭(5)의 리셋트단자(R)에 하이가 입력되고, 전달된 '1'이상의 카운터값(X)과 데이타 레지스터(3)에서 발생하는 펄스폭값(Y)을 비교기(4)에서 비교하여 같으면 RS플립플롭(5)의 셋트단자(S)에 하이가 입력되므로 RS플립플롭(5)의 연속적인 스위칭(switching)동작이 PWM신호를 발생시킨다.
이때, RS플립플롭(5)의 셋트신호(S)가 하이(high)로 입력되면 리셋트신호가 입력되기전까지 출력신호(Q)가 하이(high)로 발생되고, 리셋트신호(R)가 인가되면 즉시 출력신호(Q)는 로우(Low)로 발생된다.
이와같은 종래 기술의 PWM회로는 입력되는 고정 클락주파수에 의해 펄스폭이 변조되기 때문에 펄스폭을 유동적으로 조절할 수 없었다.
그러므로, 회로적인 한계로 인해 고밀도의 펄스를 발생하는것이 불가능하였다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로써, 조절 가능한 지연(delay)소자를 이용하여 생성되는 펄스폭을 원활하게 조절하므로서 고밀도를 갖는 펄스가 생성되도록 한 펄스폭변조(PWM)회로를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 PWM 회로는 데이타펄스 신호를 제1선택신호와 제2선택신호로 분리 출력하는 데이타 레지스터부, 상기 제1선택신호와 클럭신호를 처리하여 지연신호를 발생시키는 지연신호발생부, 상기 제2선택신호 및 상기 클럭신호, 상기 지연신호발생부로 부터 입력되는 지연된 클럭신호를 처리하여 펄스폭 변조신호를 출력하는 논리게이트부를 출력하는 논리게이트부를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 PWM 회로를 상세히 설명하면 다음과 같다.
제2도는 본 발명의 펄스폭 변조회로에 대한 구성도이고, 제3도는 본 발명의 지연신호발생회로부의 상세블럭도이고, 제4도는 본 발명의 논리게이트부의 상세블럭도이다.
먼저, 제2도에서와 같이, 최상위 일비트로 형성되는 게이트선택신호(c)와 나머지 하위비트들로 형성되는 지연선택신호(b)가 합성된 펄스폭신호(a)가 저장되는 데이타 레지스터부(11)와, 지연선택신호(b)의 값에 따라서 순수클럭신호(e)를 지연시키는 지연신호발생부(12)와, 순수클럭신호(e)와 지연된 클럭신호(d)를 두입력으로 하고, 게이트선택신호(c)에 의해 PWM 출력을 선택하는 논리게이트부(13)로 이루어진다.
상기와 같이 구성된 본 발명의 PWM회로에 있어서 지연신호발생부(12)는 제3도에서와 같이 클럭신호를 순착적으로 n배 지연시켜 n+1개의 지연신호(dØ-dn)를 지연신호선택부로 출력하는 단위지연회로(14)와, 상기 단위지연회로부로 부터 출력되는 n+1의 지연신호(dØ-dn)와 제1선택신호를 처리하여 지연된 클럭신호를 출력하는 n+1입력 멀티플렉서(15)로 구성된다.
그리고 논리게이트부(13)는 제4도에서와 같이, 반전된 클럭신호와 지연된 클럭신호를 처리하는 내드게이트(16)와, 클럭신호와 지연된 클럭신호를 처리하는 앤드게이트(17)와, 상기 내드게이트(16)와 앤드게이트(17)의 출력과 게이트 선택신호(c)를 PWM신호로 처리하는 2입력 멀티플렉서(18)로 구성한다.
이상과 같이 구성된 본 발명의 PWM 회로에 대한 동작을 상세히 설명하면 다음과 같다.
본 발명의 펄스폭 변조회로의 동작 파형도인 제5도에서와 같이, 먼저 데이타 레지스터부(11)에서 발생한 펄스폭신호(a)가 지연선택신호(b)와 게이트 선택신호(c)로 분리되어 각각 지연신호발생부(12)와 논리게이트부(13)에 입력된다.
그리고 순수클럭신호(e)가 단위지연회로(14)에 의해서 n배(n = 0, 1, … n)만큼 지연되어 발생된 n+1개의 지연신호(dØ-dn)가 n+1입력 멀티플렉서(15)의 입력단자로 입력된다.
그리고, 상기 n+1 입력멀티플렉서(15)에서 지연선택신호(b)에 의해 n+1개의 지연신호(dØ-dn)중 하나만 선택하여 지연된 클럭신호(d)를 결정하게 된다.
이때,
지연된 클럭신호의 딜레이값(d) = 기본 딜레이회로(14)의 딜레이값
× 지연선택신호(b)값
Ø ≤ 지연된 클럭신호(d) ≤ 순수클럭신호(e)의 ½ 주기이다.
그리고 논리게이트부(13)로 입력되는 게이트선택신호(c)가 로우(Low)이면 순수클럭신호의 반전신호(e)와 지연된 클럭신호(d)의 내드(NAND)게이트(16) 출력신호(PØ)가 2입력 멀티플렉서(18)에 입력되어 PWM 출력이 발생되고, 하이(high)이면 순수클럭신호(e)와 지연된 클럭신호(d)의 엔드(AND)게이트(17) 출력신호(P1)가 2입력 멀티플렉서(18)에 입력되어, PWM출력이 발생되므로 게이트선택신호(c)는 논리게이트부(13)에서 순수클럭신호(e)의 ½주기 만큼 펄스폭을 더할것인지를 결정한다.
이상과 같은 본 발명은 클락주파수와 상관없이 고밀도의 펄스폭을 생성시킬수 있고, 카운터부와 비교기가 필요없어 간단한 회로구성을 이룰수 있는 효과가 있다.

Claims (3)

  1. 지연 시간을 선택하기 위한 제1선택신호와 최종 펄스신호를 선택하기 위한 제2선택신호를 출력하는 데이타 레지스터와, 외부에서 입력되는 클럭신호를 다단계(N단계)의 지연 시간으로 지연하여 상기 제1선택신호에 따라 하나의 지연된 클럭신호를 출력하는 지연신호발생부와, 상기 외부에서 입력되는 신호와 상기 지연신호발생부의 출력신호를 서로 다른 연산으로 논리 연산하여 2N개의 펄스신호를 생성하고 상기 제2선택신호에 의해 2N개의 펄스신호 중 일 신호를 선택하여 출력하는 논리게이트부를 포함하여 구성됨을 특징으로 하는 펄스폭 변조회로.
  2. 제1항에 있어서, 상기 지연신호발생부는 상기 외부에서 입력되는 클럭신호를 순차적으로 N배 지연시켜 출력하는 단위 지연회로부와, 상기 단위 지연회로부에서 출력되는 N개의 지연신호 중 상기 제1선택신호에 따라 하나의 신호를 선택하여 출력하는 지연신호 선택부를 포함하여 구성됨을 특징으로 하는 펄스폭 변조회로.
  3. 제1항에 있어서, 상기 논리 게이트부는 상기 외부에서 입력되는 클럭신호를 반전시키는 인버터와, 상기 인버터에서 반전된 클럭신호와 상기 지연신호발생부에서 출력되는 지연신호를 논리 연산하는 제1논리 게이트와, 상기 외부에서 입력되는 클럭신호와 상기 지연신호발생부에서 출력되는 지연신호를 논리 연산하는 제2논리 게이트와, 상기 제2선택신호에 의해 상기 제1, 제2 논리 게이트의 출력신호중 하나를 PWM 신호를 출력하는 게이트 선택부를 포함하여 구성됨을 특징으로 하는 펄스폭 변조회로.
KR1019950020840A 1995-07-14 1995-07-14 펄스폭 변조 회로 Expired - Lifetime KR0151261B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019950020840A KR0151261B1 (ko) 1995-07-14 1995-07-14 펄스폭 변조 회로
JP7300511A JP2777982B2 (ja) 1995-07-14 1995-10-26 パルス幅変調回路
US08/551,784 US5638017A (en) 1995-07-14 1995-11-07 Pulse width modulation circuit
DE19546805A DE19546805C2 (de) 1995-07-14 1995-12-14 Impulsbreitenmodulationsschaltung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950020840A KR0151261B1 (ko) 1995-07-14 1995-07-14 펄스폭 변조 회로

Publications (2)

Publication Number Publication Date
KR970008876A KR970008876A (ko) 1997-02-24
KR0151261B1 true KR0151261B1 (ko) 1998-12-15

Family

ID=19420686

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950020840A Expired - Lifetime KR0151261B1 (ko) 1995-07-14 1995-07-14 펄스폭 변조 회로

Country Status (4)

Country Link
US (1) US5638017A (ko)
JP (1) JP2777982B2 (ko)
KR (1) KR0151261B1 (ko)
DE (1) DE19546805C2 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400712B1 (ko) * 2000-05-30 2003-10-08 엔이씨 일렉트로닉스 코포레이션 반도체 장치
US9344072B2 (en) 2012-08-29 2016-05-17 Abov Semiconductor Co., Ltd. High-resolution pulse width modulation signal generation circuit and method

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09223952A (ja) * 1996-02-15 1997-08-26 Mitsubishi Electric Corp 可変遅延回路とこれを用いたリング発振器及びパルス幅可変回路
US5933050A (en) * 1996-05-22 1999-08-03 Matsushita Electric Industrial Co., Ltd. Semiconductor circuit
US5841305A (en) * 1997-03-20 1998-11-24 Cypress Semiconductor Corp. Circuit and method for adjusting duty cycles
JPH1155084A (ja) * 1997-07-29 1999-02-26 Matsushita Electric Works Ltd 出力遅延回路
DE19933115A1 (de) * 1999-07-19 2001-01-25 Mannesmann Vdo Ag Verfahren zur Modulation eines Grundtaktes für digitale Schaltungen und Taktmodulator zur Ausführung des Verfahrens
US6856373B2 (en) 2000-08-29 2005-02-15 Fujitsu Display Technologies Corporation Liquid crystal display apparatus and reduction of electromagnetic interference
GB0100935D0 (en) * 2001-01-13 2001-02-28 Riverwood Int Corp A paperboard carton
DE10337418A1 (de) * 2003-08-14 2004-09-23 Infineon Technologies Ag Integrierte Digitalschaltung
DE10351116B4 (de) * 2003-11-03 2007-11-29 Infineon Technologies Ag Frequenzgenerator
DE10355320B3 (de) * 2003-11-27 2005-04-14 Infineon Technologies Ag Hochauflösender digitaler Pulsweitenmodulator und Verfahren zum Erzeugen eines hochaufgelösten pulsweitenmodulierten Signals
US8411716B2 (en) 2011-01-26 2013-04-02 Institut National D'optique Circuit assembly for controlling an optical system to generate optical pulses and pulse bursts
KR101422961B1 (ko) 2012-12-27 2014-07-23 삼성전기주식회사 역률 보상 회로 구동 장치
US10463933B2 (en) 2015-02-19 2019-11-05 Acushnet Company Weighted iron set
US10357697B2 (en) 2015-02-19 2019-07-23 Acushnet Company Weighted iron set
US11451233B2 (en) 2020-11-20 2022-09-20 Stmicroelectronics International N.V. Pulse width modulator with reduced pulse width

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2037959A1 (de) * 1970-07-30 1972-02-10 Licentia Gmbh Verfahren und Schaltungsanordnung zum Dar stellen oder Aufzeichnen einer Folge binarer Bits
DE3625843A1 (de) * 1986-07-30 1988-02-11 Siemens Ag Schirmgitterelektronenroehre, insbesondere sendetetrode hoher leistung und hoher frequenzen
US4755704A (en) * 1987-06-30 1988-07-05 Unisys Corporation Automatic clock de-skewing apparatus
GB8818665D0 (en) * 1988-08-05 1988-09-07 Crosfield Electronics Ltd Methods & apparatus for synchronising clock signals
JP2949349B2 (ja) * 1989-06-22 1999-09-13 コニカ株式会社 パルス幅変調回路
JPH0736515B2 (ja) * 1989-09-14 1995-04-19 株式会社東芝 位相比較器
US5177481A (en) * 1990-08-01 1993-01-05 Mita Industrial Co., Ltd. Data generator for controlling pulse width
US5065042A (en) * 1990-08-01 1991-11-12 Vlsi Technology, Inc. Self-configuring clock interface circuit
US5124573A (en) * 1990-12-20 1992-06-23 International Business Machines Adjustable clock chopper/expander circuit
US5204559A (en) * 1991-01-23 1993-04-20 Vitesse Semiconductor Corporation Method and apparatus for controlling clock skew
KR940005785B1 (ko) * 1991-12-31 1994-06-23 현대전자산업 주식회사 어드레스 전이 검출회로
WO1993014412A1 (fr) * 1992-01-21 1993-07-22 Advantest Corporation Circuit de mise en forme de forme d'onde pour dispositif d'essai a semi-conducteur
US5208559A (en) * 1992-05-29 1993-05-04 Analog Devices, Inc. Pulse shaping system for a pulse width modulation system
US5438303A (en) * 1992-07-14 1995-08-01 Sony Corporation Pulse with modulation apparatus with plural independably controllable variable delay devices
KR950004855B1 (ko) * 1992-10-30 1995-05-15 현대전자산업 주식회사 반도체 메모리 소자의 어드레스 전이 검출 회로
EP0603851B1 (en) * 1992-12-22 1998-08-26 Kabushiki Kaisha Toshiba Duty cycle discriminating circuit
JPH06278320A (ja) * 1993-03-25 1994-10-04 Matsushita Electric Ind Co Ltd 電子写真装置
US5475322A (en) * 1993-10-12 1995-12-12 Wang Laboratories, Inc. Clock frequency multiplying and squaring circuit and method
JP2959372B2 (ja) * 1993-12-03 1999-10-06 日本電気株式会社 クロック生成回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400712B1 (ko) * 2000-05-30 2003-10-08 엔이씨 일렉트로닉스 코포레이션 반도체 장치
US9344072B2 (en) 2012-08-29 2016-05-17 Abov Semiconductor Co., Ltd. High-resolution pulse width modulation signal generation circuit and method

Also Published As

Publication number Publication date
JPH0936714A (ja) 1997-02-07
DE19546805A1 (de) 1997-01-16
US5638017A (en) 1997-06-10
JP2777982B2 (ja) 1998-07-23
DE19546805C2 (de) 1998-01-29
KR970008876A (ko) 1997-02-24

Similar Documents

Publication Publication Date Title
KR0151261B1 (ko) 펄스폭 변조 회로
JP2539600B2 (ja) タイミング発生装置
KR970704264A (ko) 집적된 테스트 및 컨트롤을 갖는 디지탈 펄스폭 변조기
US6396312B1 (en) Gate transition counter
US5448597A (en) Clock signal switching circuit
KR960042733A (ko) 반도체 기억장치의 데이터 입력회로
KR960025082A (ko) 데이타 전송장치
EP0511423A1 (en) Electrical circuit for generating pulse strings
KR920003658A (ko) 논리비교회로
US5854755A (en) Clock frequency multiplication device
KR100629538B1 (ko) 제 1 디지털 신호의 에지와 제 2 디지털 신호의 에지 사이의 시간차를 검출하는 회로
KR0144051B1 (ko) 인버터에서의 데드 타임 발생회로
KR930006657B1 (ko) 엣지 검출 기능을 갖는 펄스 발생회로
KR200222679Y1 (ko) 입력신호의 상승에지 및 하강에지의 선택적 검출장치
US5668983A (en) Precise stopping of a high speed microprocessor clock
JP5055016B2 (ja) 位相差計測回路
KR950004638B1 (ko) 노이즈 펄스 제거 회로
SU1133666A1 (ru) Делитель частоты импульсной последовательности
SU1185601A1 (ru) Реверсивный счетчик
SU1658391A1 (ru) Преобразователь последовательного кода в параллельный
SU1443745A1 (ru) Многоканальное устройство дл формировани импульсных последовательностей
SU839066A1 (ru) Делитель частоты следовани иМпульСОВ
SU1100721A1 (ru) Устройство задержки пр моугольных импульсов
KR930003905Y1 (ko) 넌-오버랩핑 2-위상 클럭 발생회로
KR0127477B1 (ko) 인버터 제어장치

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19950714

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19950714

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19980126

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19980506

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19980618

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19980618

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20010525

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20020517

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20030520

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20040331

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20050524

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20060523

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20070518

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20080519

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20090519

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20100520

Start annual number: 13

End annual number: 13

PR1001 Payment of annual fee

Payment date: 20110520

Start annual number: 14

End annual number: 14

PR1001 Payment of annual fee

Payment date: 20120524

Start annual number: 15

End annual number: 15

FPAY Annual fee payment

Payment date: 20130524

Year of fee payment: 16

PR1001 Payment of annual fee

Payment date: 20130524

Start annual number: 16

End annual number: 16

FPAY Annual fee payment

Payment date: 20140519

Year of fee payment: 17

PR1001 Payment of annual fee

Payment date: 20140519

Start annual number: 17

End annual number: 17

FPAY Annual fee payment

Payment date: 20150518

Year of fee payment: 18

PR1001 Payment of annual fee

Payment date: 20150518

Start annual number: 18

End annual number: 18

PC1801 Expiration of term