KR0144051B1 - 인버터에서의 데드 타임 발생회로 - Google Patents

Abstract

본 발명은 인버터에서의 데드타임(Dead time)발생회로에 관한 것으로서, 종래기술에서의 데드타임 발생회로는 PWM신호를 만들고 ,데드 타임을 전력소자와 시스템의 사용 주파수에 따라 가변할수 있도록 회로를 집적화하는 경우에 데드타임에 따라 쉬프트 레지스터의 구성을 재구성해야 하는 문제점을 해결하기 위해 카운트 수단과, 입력된 데드타임 데이터와 카운트수단의 카운트값의 크기를 비교하는 비교수단과, 비교수단의 출력에 따라 자기 자신 출력과 PWM신호중 하나를 선택하는 다중화수단과, 다중화수단의 출력과 PWM신호를 입력으로 하여 카운트수단의 클리어 신호를 발생하는 카운터구동수단과, 다중화수단의 출력과 PWM신호를 입력으로해서 한쌍의 게이트 신호를 발생하는 게이트 신호 발생수단으로 구성된 데드타임 발생회로를 제공하므로써 회로구성의 변경없이 입력데이터에 따라 여러 가지 형의 인버터에서 데드타임을 임의로 변경할 수가 있는 것이다.

Description

인버터에서의 데드(Dead)타임 발생 회로

제1도는 일반적인 인버터(Inverter)의 전력 공급 회로 구성도.

제2도는 (a)와 (b)는 데드타임(Dead time)이 없는 경우의 게이트 신호 파형도.

제3도는 종래 인버터에서의 데드타임 발생 회로 구성도

제4도는 제3도에 구성된 쉬프트 레지스터의 내부회로 구성도.

제5도는 제3도에서의 파형도로서, (a)는 클록, (b)는 PWM신호,(c)는 쉬프트 레지스터의 출력신호, (d)는 PWM신호를 인버팅한 신호, (e)는 (c)의 신호를 인버팅한 신호, (f)와 (g)는 게이트의 출력신호의 파형을 나타낸다.

제6도는 본 발명의 제 1 실시예인 인버터에서의 데드 타임 발생회로 구성도.

제7도는 본 발명의 제 2실시예인 인버터에서의 데드 타임 발생회로 구성도,

제8도는 제 6도 및 제 7도에서의 각 부 신호 파형도로서, (a)는 PWM신호, (b)는 제 7도에서 데드 타임 지연부의 출력 신호, (c)는 카운터 클리어(Clear)신호, (d)는 비교부의 출력신호, (f)와(g)는 게이트의 출력 신호를 나타낸다.

제9도는 제7도에 따른 상세 회로 구성도.

*도면의 주요부분에 대한 부호의 설명

10,11:제1,2카운터 20,,21:제1,2비교부

30,31:제1,2다중화부 40,41:재1,2카운터구동부

50,51:제1,2게이트 신호 발생부 61:시스템 클록 지연부

71:데드 타임 래치부

본 발명은 인버터(Inverter)에 관한 것으로, 특히 각 종의 인버터에서 사용되는 전력소비자의 게이트 신호를 발생함에 있어 인버터에서 발생할 수 있는 아암 쇼트(Arm short)현상을 방지하기 위해 회로의 디지털 구현시 회로구성의 변경없이 입력 데이터의 값에 따라 임의의 데드타임을 발생하기 위한 인버터에서의 데드타임 발생회로에 관한 것이다.

일반적으로 인버터의 전력 공급 회로는 제 1도에 도시된 바와 같이 , 평활용 콘덴서(C)의 양단에는 직류전압이 인가되고, 상기 평활용 콘덴서(C)에 인가된 전압은 외부에서 각 전력 소자(PA,,PB,,PC,)를 온(ON) 시킴으로써 필요로 하는 출력 전압(AA,BB,CC)을 얻기위한 것이다.

상기한 전력 소자로는 파워 트랜지스터, MOS FET, IGBT등을 사용하고 있다.

이러한 전력 소자는 내부에 기생 캐패시터가 존재하기 때문에 게이트(Gate) 신호가 온상태에서 오프(0FF) 상태로 되어도 즉시 온 상태에서 오프 상태로 변환되지 않고 일정시간이 경과된 후에야 오프상태가 된다.

따라서, 전력 소자의 게이트 신호를 온 상태에서 오프상태로 변환함과 동시에 쌍을 이루고 있는 전력소자의 게이트 신호를 오프상태에서 온상태로 변환시키면 두 개의 전력소자가 모두 온상태로 되어 단락 상태가 되므로써 전력소자가 파괴되는데, 이러한 현상을 아암쇼트(Arm short)라한다.

그러므로, 쌍을 이루는 전력소자의 게이트 신호는 한 신호가 온 상태에서 오프상태로 변환된후, 일정시간 경과후에 쌍을 이루고 있는 다른 신호가 오프상태에서 온 상태로 되어야 한다.

이와같이 쌍을 이루는 전력소자의 게이트 신호가 모두 오프상태가 되는 동안의 시간을 데드타임(Dead time)이라하며, 이는 전술한 아암 쇼트 현상을 방지하기 위한 시간이다.

이러한 데드타임을 고려하지 않은 경우의 게이트 신호는(A,A)는 각각 제2도의(a)와 (b)에 도시된 파형과 같다.

한편, 종래 기술에서 상기 데드타임이 고려된 경우에 전력소자의 게이트 신호를 발생하기 위한 데드 타임 발생회로의 구성은 제3도에 도시된 바와 같이, 일정 클록(clork)에 동기되어 입력된 각종 펄스폭 변조(이하.'PWM'라 칭함)신호 발생 방법에 의해 발생된 PWM신호에 의해 소정의 데드 타임 동안 신호를 지연시키는 쉬프트 레지스터(1)와, 상기 입력된 PWM신호와 상기 쉬프트 레지스터(1)를 통해 지연되어 출력된 신호를 각각의 낫트게이트(2,3)를 통해 인버팅하여 출력된 각 신호를 논리곱하여 게이트 신호(A)를 출력하는 앤드게이트(4)와 ,상기쉬프트 레지스터(1)에서 출력된 신호와 입력되는 PWM신호를 논리곱하여 게이트 신호를 출력하는 앤드게이트(5)로 구성되어져 있다.

또한, 상기 쉬프트레지스터(1)의 내부회로 구성은 제4도에 도시된 바와 같이, 다수개의 D-플립플롭(1a,1b...1n)으로 구성되어, 필요한 데드 타임동안의 시간을 지연시키는 것이다.

이와 같이 구성된 종래 기술에서의 데드타임 발생을 위한 동작을 제5도의 각 파형도를 참조하여 설명하면 다음과 같다.

입력되는 클록(제5도의(a))에 동기되는 PWM신호(제5도의(b))는 쉬프트 레지스터(1)를 통해 소정의 데드 타임(dt)동안 신호가 지연되어 'a'부분의 파형인 제5도의(c)와 같이 나타난다.

이 출력된 신호를 원래의 PWM신호와 앤드게이트(5)를 통해 논리곱 시켜주면 이것이 상기 제1도의 전력소자(PA)의 게이트 신호(A)로 되고, 그 파형은 제5도의 (g)와 같이 나타나며, 또한 상기쉬프트 레지스터(1)를 통해 출력된 신호를 낫트게이트(3)에 의해 인버팅한 신호(a')(제5도의 (e))와 낫트게이트(2)를 통해 인버팅된 PWM신호(제5도의 (d))를 앤드게이트(4)로 논리곱을하게 되면 제 4도의 (f)와 같은 게이트 신호()의 파형이 되는데 이는 상기 제 1도의 전력소자()를 구동시키는 게이트 신호로 된다.

물론, 상기 제 1 도의 나머지 전력소자(PB,,PC,)도 상기와 마찬가지로 구동한다.

그리고 상기 제5도에 도시된 (f) 와 (g)의 파형과 두 개의 파형중 하나의 파형이 온 상태에서 오프상태로 변환되면 다른 신호가 dt(Dead time)동안의 시간이 경과된 후에 오프 상태에서 온 상태로 되는 파형으로 되어 있다.

이러한 데드타임(dt)동안의 시간 지연은 쉬프트 레지스터(1)에서 지연시키는 시간에 해당하는 것으로 , 쉬프트 레지스터(1)는 제 4도에 도시된 바와 같이 D-플립플롭(1a,1b,...1n)이 직렬로 다단 연결된 구성에 따라 상기 데드 타임은 쉬프트 레지스터(1)를 구성하는 플립플롭 갯수와 쉬프트 레지스터를 동작시키는 클록에 의해 결정된다.

그러나 이와 같은 종래기술의 데드타임 발생 회로는 데드타임동안의 지연 시간을 쉬프트 레지스터에 의해 발생함으로써 시스템이 일정한 경우에는 관계가 없지만 PWM신호를 만들고, 데드 타임도 전력소자와 시스템의 사용 주파수에 따라서 가변할수 있도록 회로를 접적화하는 경우는 데드타임에 따라 쉬프트 레지스터의 구성을 재구성해야 하는 문제점이 있다.

또한, 쉬프트 레지스터의 클록을 가변할 수도 있지만 이는 회로 구성이 복잡해지고 정확한 데드타임을 발생할수 없는 문제점을 발생시킬수 있다.

즉, 데드타임이 지나치게 길면 전압에 고주파가 많아져 효율이 저하되고, 반면에 데드타임이 지나치게 짧으면 쇼트가 발생할수 있는 문제점이 있다.

따라서, 본 발명은 상기 문제점을 해결하기 위해 인버터에서 발생 할 수 있는 아암 쇼트현상을 방지하기 위해 입력데이터의 값에 따라 임의의 데드타임을 변경하기 위한 인버터에서의 데드타임 발생회로를 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 기술적 수단은, PWM신호와 다중화된 출력신호를 비교한 클리어 제어신호에 따라 시스템 클록을 카운트하는 제 1카운트수단과, 입력선택신호를 출력하기 위해 상기 제 1카운트수단에서 출력된 카운트값의 데이터와 입력되는 데드타임 데이터의 크기를 비교하는 제 1비교수단과, 상기 제 1비교수단을 통해 출력된 입력선택 신호에 따라 입력되는 이전의 자기자신 출력과 PWM신호중 하나를 선택하는 제 1다중화수단과, 데드타임을 발생하기 위해 상기 제 1다중화 수단에서 선택된 신호와 PWM신호를 조합하여 한 쌍의 게이트 신호를 발생하는 제 1게이트 신호 발생수단과, 상기 제 1다중화수단의 출력과 PWM신호를 논리연산하여 얻어진 구동신호에 따라 상기 제 1카운트수단을 구동하는 제 1카운터 구동수단으로 구성된 것이다.

또한, 본 발명의 다른 실시예에 따른 기술적 수단은, PWM신호와 데드 타임이 래칭된 출력 신호를 비교한 클리어 제어신호에 따라 시스템 클록을 카운트하는 제2카운트수단과 , 입력선택 신호를 출력하기 위해 상기 제 2카운트수단에서 출력된 카운터 값의 데이터와 입력된 데드 타임 데이터의 크기를 비교하는 제 2 비교 수단과, 상기 제 2 비교수단을 통해 출력된 입력 선택 신호에 따라 입력되는 이전의 자기자신 출력과 PWM신호중 하나를 선택하는 제 2 다중화 수단과, 입력되는 시스템 클록을 지연시키는 시스템 클록지연수단과, 시스템 클록의 1/2클록만큼의 데드타임을 갖도록 상기 제 2 다중화 수단에서 출력된 선택된 데드타임신호를 상기 시스템 클록 지연수단을 통해 지연된 시스템 클록에 의해 래칭하는 데드타임 래치수단과, 데드타임을 발생하기 위해 상기 데드타임 래치수단을 통해 래치되어 출력된 신호와 PWM신호를 조합하여 한쌍의 게이트 신호를 발생하는 제 2게이트의 신호 발생 수단과, 상기 데드타임 래치수단의 출력과 PWM신호를 논리연산하여 얻어진 신호에 따라 상기 제 2카운트 수단을 구동하는 제2카운터 구동수단으로 구성된 것이다.

이하, 본 발명을 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.

본 발명에서의 제 1실시예 구성은 제 6도에 도시된 바와 같이, PWM신호와 다중화된 출력신호를 비교한 클리어(clear) 제어신호에 따라 시스템 클록(System clock)을 카운트하는 제 1카운터(10)와, 입력 선택신호(S)를 출력하기 위해 상기 제1카운터(10)에서 출력된 카운트값의 데이터와 입력되는 데드 타임 데이터의 크기를 비교하는 제 1비교부(20)와, 상기 제1비교부(20)를 통해 출력된 입력 선택 신호에 따라 입력되는 이전의 자기자신 출력과 PWM신호중 하나를 선택하는 제 1다중화부(30)와, 데드타임을 발생하기 위해 상기 제1다중화부(30)에서 선택된 신호와 PWM신호를 조합하여 한 쌍의 게이트 신호(A,A)를 발생하는 제1게이트 신호 발생부(50)와 상기 제1다중화부(30)의 출력과 PWM신호를 논리연산하여 얻어진 클리어 신호에 따라 상기 제 1카운터(10)를 구동하는 제1카운터 구동부(40)로 구성된 것이다.

상기한 제 1카운터 구동부(40)는 배타적 논리합 게이트(EX-OR)로 구성할 수가 있고, 상기한 제 1게이트 신호 발생부(50)는 부 논리합 게이트(50a)와 앤드게이트(50b)로 구성할수 있다.

그리고 본 발명에 의한 제 2실시예의 구성은 제 7도에 도시된 바와 같이, PWM신호와 데드타임이 래칭된 출력신호를 비교한 클리어(clear) 제어신호에 따라 시스템클록(System clock)을 카운트하는 제2카운터(11)와, 입력 선택신호(S)를 출력하기 위해 상기 제 2카운터(11)에서 출력된 카운트값의 데이터와 입력된 데드타임 데이터의 크기를 비교하는 제 2비교부(21)와, 상기 제2 비교부 (21)를 통해 출력된 입력선택신호에 따라 입력되는 이전의 자기자신 출력과 PWM신호중 하나를 선택하는 제 2다중화부(31)와, 입력되는 시스템 클록을 지연시키는 시스템 클록 지연부(61)와, 시스템 클록의 1/2클록 만큼의 데드 타임을 갖도록 상기 제 2 다중화부에서 선택된 데드타임신호를 상기 시스템 클록 지연부(61)를 통해 지연된 시스템 클록에 의해 래칭(Latching)하는 데드 타임 래치부(71)와, 데드타임을 발생하기 위해 상기 데드타임 래치부(71)를 통해 래치되어 출력된 신호와 PWM신호를 조합하여 한 쌍의 게이트 신호(A,A)를 발생하는 제2게이트 신호 발생부(51)와, 상기데드 타임 래치부(71) 출력과 PWM신호를 논리연산하여 얻어진 클리어 신호에 따라 상기 제 2카운터(11)를 구동하는 제 2카운터 구동부(41)로 구성된 것이다.

상기한 제 2카운터 구동부(41)는 배타적 논리합 게이트로 구성할 수가 있고, 제 2게이트 신호 발생부(51)는 부논리합 게이트(51a)와 앤드게이트(51b)로 구성할 수가 있으며, 또한 상기 데드 타임 래치부(71)는 D-플립플롭으로 상기 시스템 클록 지연부(61)는 낫트(NOT) 게이트로 각각 구성할 수가 있다.

상기 제 2 실시예에 대한 보다 구체적인 구성은 제 9도에 도시된 바와 같이, TTL소자를 사용한 구성으로 되어 있다.

이와 같이 구성된 본 발명의 동작을 제 8도를 참조하여 설명하면 다음과 같다.

먼저 , 본 발명의 제 1실시예에서 제 1카운터(10)는 업(UP)카운터이면서 클리어 단자의 신호(제8도의(c)참조)가 로우(Low)일 때 클리어되어 입력되는 시스템 클록을 카운트하고, 이 카운트된 값의 데이터(K) 와 데드타임의 데이터(M)를 제 제1비교부(20)를 통해 비교한 결과가 K=M 또는 K≤ 또는 KM 경우일때에는 로우신호를, 나머지의 경우 일때에는 하이 신호를 각각 출력단자C(0)를 통해 제 8도의 (d)의 파형과 같이 출력한다.

따라서 상기 제 1비교부(20)를 통한 입력선택신호(S)가 하이일 때 제 1다중화부(30)는 이전의 제1다중화부(30)에서 출력되어 '1'의 단자로 입력되는 자기자신의 출력신호를 제1다중화부(30)에 의해 선택하면, 그 결과는 제 8도의(b)와 같은 파형을 얻을수 있다.

그리고 데드 타임 데이터가 '0'보다 큰 경우에 우선 PWM신호가 계속 로우상태이고 제 1다중화부(30)의 출력(OUT)신호가 로우상태이면 배타적 논리합 게이트로 구성된 제1카운터구동부(40)의 출력은 로우상태가 되고, 제1카운터(10)는 클리어되어서 제1카운터(10)의 카운트값은 '0'이 되므로써 제 1비교부(20)의 출력은 하이가 된다.

이때, 상기 제1다중화부(30)는 자신의 출력을 입력으로 받아 다시 출력하므로 출력 상태는 로우를 유지하여 제 1게이트의 신호 발생부(50)의 부논리합 게이트(50a)로부터 발생되는 게이트 신호(A)는 하이상태가 되고, 앤드게이트(50b)로부터 발생되는 게이트 신호(A)는 로우상태가 된다.

또한, t1에 PWM신호가 하이가 되었을때는 상기 제1다중화부(30)의 입력선택신호(S)는 변하지 않았으므로 그의 출력(OUT)값이 로우상태가 된다.

따라서, 제1카운터 구동부(40)의 출력값은 하이가 되고, 제1카운터(10)는 클리어 상태에서 변하여 시스템 클록을 카운트하기 시작한다.

그리고 제 1카운터(10)의 카운트 값이 데드 타임 데이터 값보다 작은(KM) 시간동안에는 제1비교부(20)의 출력은 하이상태를 유지하고 그에 따라 제 1다중화부(30)의 출력은 로우 상태를 유지한다.

이때, 제 1다중화부(30)의 출력은 로우, PWM신호는 하이이므로 상기 부논리합게이트(50a) 및 앤드게이트(50b)의 출력 신호는 모두 로우상태가 된다.

이와같이 로우상태가 되는 구간은 제 8도의 (d)와(f)에 도시된 파형과 같이 t1∼t2의 구간이다.

한편, 제1카운터(10)의 카운트값이 증가하여 데드 타임 데이터의 값보다 크거나 같을 경우(k≥m)가 되면, 제1비교부(20)의 출력(CO)은 로우가 되고, 제 1다중화부(30)의 입력선택신호(S)는 로우가 되어 PWM신호를 제 1다중화부의 출력(OUT)신호로 한다.

즉, 이 시점에서 제 1다중화부(30)의 출력신호는 하이상태가 된다.

따라서, PWM신호가 하이이고, 제 1다중화부(30)의 출력신호가 하이이므로 앤드게이트(50b)의 출력신호(A)는 하이, 부논리합 게이트(50a)의 출력신호(A)는 로우의 상태가 되는데, 이는 제 8도의 파형에서의 같이 그 시점이 t2의 시점이 된다.

또한, PWM신호가 계속 하이상태로 유지되는 t2∼t3의 구간에서는 제 1다중화부(30)의 출력이 하이, PWM 신호가 하이이므로 제 1카운터 구동부(40)의 출력이 로우가 되어 제1카운터(10)의 카운트값은 '0'가 되고, 제 1비교부(20)의 출력(CO)은 하이가 되어 다시 제1다중화부(30)는자기자신의 출력값을 입력으로 받아 다시 출력하므로 제 1다중화부(30)의 출력은 하이가 된다.

즉, 제 1 게이트 신호 발생부(50)의 부논리합 게이트(50a)는 로우, 앤드게이트(50b)는 하이상태를 유지한다.

그리고 제 8도의 파형에서 t3의 시점에 PWM신호가 로우가 되면 제 1다중화부(30)의 출력신호는 하이이므로 제 1카운터 구동부(40)의 출력이 하이가 되어 상기 제1카운터(10)가 입력되는 시스템 클록을 카운트하기 시작하고, 그 카운트한 값이 데드 타임 데이터의 값과 같아지거나(K=M) 데드타임데이터의 값보다 커질때까지는 제 1게이트 신호발생부(50)의 출력은 로우신호값을 갖게 된다.

또한, t4의 시점이 되어 제 1카운터(10)의 카운트값과 데드 타임 데이터의 값이 같거나 카운트값이 큰 경우는 다시 제1비교부(20)의 출력(CO)이 로우가 되고, 제 1다중화부(30)는 이 신호를 입력선택신호로 받아 PWM신호를 출력시킨다.

이때, 제 1다중화부(30)의 출력은 로우가 되므로 부논리합 게이트(50a)의 출력신호(A)는 하이가 되고, 앤드게이트의 출력신호(A)는 로우가 된다.

이와같이, 제1다중화부(30)의 출력이 로우가 되면, PWM신호가 로우가 되는 경우는 그 상태를 유지하게 된다(t4∼t5)

이와 같은 동작중에서 t1∼t2, t3∼t4 구간은 제 1카운터(10)가 클리어 상태에서 변하여 카운트하는 값이 데드타임 데이터와 같아질 때(K=M) 까지의 시간으로서 제 1게이트 신호 발생부(50)의 게이트 신호(A,A)모두가 로우상태가 되는 경우이다.

즉, 상기 구간 (t1∼t2,t3∼t4) 이 데드타임 구간이 된다.

이 구간의 시작은 제 1카운터(10)의 카운트 값이 데드 타임 데이터 만큼일 때 까지 이므로 데드타임 데이터의 값이 크면 이 구간은 길어지고, 데드타임 데이터의 값이 작아지면 이 구간이 작아져서 데드타임 데이터의 값에 의해 데드타임이 변하게 된다.

그러나 데드타임 데이터의 값이 '0'인 경우는 항상 제 1비교부(20)의 출력(CO)신호가 로우가 되므로, 제 1다중화부(30)는 항상 PWM신호를 출력(OUT)단자를 통해 출력시킨다.

이에따라. 상기 제 1다중화부(30)의 출력값과 PWM신호는 같은 값을 갖게되므로 부논리합 게이트(50a)의 최종출력(A)은 지연시간 없이 PWM신호의 인버팅된 값을 출력하고, 앤드게이트(50b)의 최종출력(A)은 지연시간 없이 PWM신호의 값을 출력한다.

이러한 상기 제 1실시예의 경우에서는 데드타임 데이터의 값이 '0'인 경우 데드타임이 없이 한 쌍의 게이트 신호(A,A)를 출력한다.

다음으로, 본 발명의 제 2실시예에 따른 동작을 제 8도를 참조하여 설명하면 다음과 같다.

제2카운터(11)는 업(UP)카운터 이면서 클리어 단자의 신호(제8도의 (c)참조)가 로우(Low)일 때 클리어 되어 입력되는 시스템 클록을 카운팅하고, 이 카운트된 값의 데이터(K)와 데드타임의 데이터(M)를 제 2비교부(21)를 통해 비교한 결과가 K=M 또는 K≤M 또는KM 경우일 때 로우신호를, 나머지의 경우일 때는 하이(High) 신호를 출력단자(CO)를 통해 제 8도의 (d)의 파형과 같이 출력한다.

따라서, 상기 제 2비교부(21)를 통한 입력선택신호(S)가 하이일 때 제 2다중화부(31)는 이전의 데드타임 래치(31)부에서 출력되어 '1'의 단자로 입력되는 신호를 제2다중화부(31)에 의해 선택하면, 그 결과는 제 8도의 (b)와 같은 파형을 얻을 수 있다.

그리고 데드타임 데이터가 '0'보다 큰 경우에는 우선 PWM신호가 계속 로우상태이고, 제 2다중화부(31)의 출력신호가 로우상태이면 데드타임 래치부(71)는 입력되는 시스템 클록을 시스템 클록 지연부(61)를 통해 1/2클록만큼의 데드타임을 갇도록 지연함에 따라 이 데드다임 래치부(71)에 입력되는 상기 제2다중화부(31)에서의 출력신호를 소정의 데드타임(dt)만큼 지연시켜 제 8도의 (b)와 같은 파형을 출력한다.

이에따라, 상기 데드 타임 래치부(71)에서 출력된 신호와 로우상태의 PWM신호는 배타적 논리합 게이트로 구성된 제 2카운터 구동부(41)에 의해 로우신호가 출력되고, 제 2카운터(11)는 클리어되어서 제 2카운터(11)의 카운트 값은 '0'이 되므로써 제 2비교부(21)의 출력은 하이가 된다.

이때, 상기 제2다중화부(31)는 자신의 출력을 데드타임 래치부(71)를 통해입력으로 받아 다시 출력하므로 출력상태는 데드타임 래치부(71)를 통해 지연되어 로우를 유지하여 제 2게이트 신호발생부(51)의 부논리합 게이트(51a)로부터 발생되는 게이트 신호(A)는 하이상태가 되고, 앤드게이트(51b)로부터 발생되는 게이트 신호(A)는 로우상태가 된다.

또한, t1에 PWM신호가 하이가 되었을 때는 상기 제2다중화부(31)의 입력선택신호(S)는 변하지 않았으므로 그 출력(OUT)값이 로우상태가 된다.

따라서, 제 2카운터 구동부(41)의 출력값은 하이가 되고, 제 2카운터(11)는 클리어 상태에서 변하여 시스템 클록을 카운트하기 시작한다.

그리고, 제 2카운터(11)의 카운트 값이 데드 타임 데이터의 값보다 작은 (KM)시간 동안에 제 2비교부(21)의 출력은 하이를 유지하고, 그에 따라 제 2다중화부(31)의 출력은 데드 타임 래치부(71)를 통해 지연되어 로우 상태를 유지한다.

이때, 데드타임 래치부(71)의 출력은 로우, PWM신호는 하이이므로 상기 부논리합 게이트(51a) 및 앤드게이트(51b)의 출력 신호는 모두 로우 상태가 된다.

이와 같이 로우상태가 되는 구간은 제 8도의 (d)와 (f)에 도시된 파형과 같이 t1∼t2의 구간이다.

상기와는 달리 제 카운터(11)의 카운트 값이 증가하여 데드 타임 데이터의 값보다 크거나 같을 경우(K≥M)가 되면 제 2비교(21)의 출력은 로우가 되고, 제 2 다중화부(31)의 입력선택신호(S)는 로우가 되어 PWM신호를 제 2다중화부(31)의 출력신호로 한다.

즉, 이시점에서 제2다중화부(31)의 출력신호는 데드 타임 래치부(71)를 통해 하이상태가 된다.

따라서, PWM신호가 하이이고, 상기 데드 타임 래치부(71)를 통한 출력 신호가 하이이므로 앤드게이트 (51b)의 출력 신호(A)는 하이, 부논리합 게이트(51a)의 출력 신호(A)는 로우의 상태가 되는데, 이는 제 8도의 파형에서의 값이 그 시점이 t2의 시점이 된다.

또한, PWM신호가 계속 하이 상태로 유지되는 t2∼t3의 구간에서는 제 2다중화부(31)의 출력이 하이, PWM신호가 하이이므로 제 2카운터 구동부(41)의 출력이 로우가 되어 제 2카운터(11)의 카운트 값은'0'가 되고, 제2비교부(21)의 출력은 하이가 되어 다시 제 2다중화부(31)는 자기 자신의 출력값을 입력으로 받아 다시 출력하므로 제 2다중화부(31)의 출력은 하이가 되고 데드타임 래치부(71)의 출력도 하이가 된다.

즉, 제 2게이트 신호 발생부(51)의 부논리합 게이트(51a)는 로우 , 앤드게이트(51b)는 하이상태를 유지한다.

그리고 제 8도의 파형에서 t3의 시점에 PWM신호가 로우가 되면 데드 차임 래치부(71)의 출력 신호는 하이이므로 제 2카운터 구동부(41)의 출력이 하이가 되어 상기 제 2카운터 (11)는 입력되는 시스템 클록을 카운트 하기 시작하고 그 카운트한 값이 데드 타임 데이터의 값과 같아지거나(K=M) 데드 타임 데이타의 값보다 커질 때까지는(K＞M) 제2게이트 신호 발생부(51)의 출력은 모두 로우신호 값을 갖게 된다.

또한, t4의 시점이 되어 제 2카운터(11)의 카운트 값과 데드 타임 데이터값이 같거나 카운트 값이 큰 경우는(K≥M) 다시 제2비교부(21)의 출력(CO)이 로우가 되고, 제2다중화부(31)는 이 신호를 입력선택신호로 받아 PWM신호를 출력시킨다.

이때, 제 2다중화부(31)의 출력은 데드 타임래치부(71)를 통해 로우가 되므로 부논리합 게이트(51a)의 출력신호(A)는 하이가 되고, 앤드게이트 (51b)의 출력신호(A)는 로우가 된다.

이와 같이 , 제 2다중화부 (31)의 출력이 로우가 되면, PWM신호가 로우가 되는 경우는 그 상태를 유지하게 된다(t4∼t5).

이와 같은 동작중에서 t1∼t2, t3∼t4구간은 제 2카운터(11)가 클리어 상태에서 변하여 카운트하는 값이 데드 타임 데이터와 같아질 때 (K=M)까지의 시간으로서 제2게이트 신호 발생부(51)의 게이트 신호 (A,A) 모두가 로우상태가 되는 경우이다.

즉, 상기 구간(t1∼t2, t3∼t4)이 데드 타임 구간이 된다.

이 구간의 시작은 제 2카운터(11)의 카운트 값이 데이터 만큼일 때 까지 이므로 데드 타임 데이터의 값이 크면 이 구간이 길어지고, 데드 차임 데이터의 값이 작아지면 이 구간이 작아져서 데드 타임 데이터의 값에 의해 데드 타임이 변하게 된다.

그러나 , 데드 타임 테이타의 값이'0'인 경우는 항상 제 2비교부(21)의 출력(CO) 신호가 로우가 되므로, 데드타임 래치부(71)는 시스템 클럭 지연부에 의해 반클럭 정도 지연을 갖고 PWM신호를 출력한다.

이에따라, 상기 데드타임 래치부(71)의 출력과 PWM신호는 반 클럭의 지연을갖게 되고 부논리합 게이트(51a)의 최종출력(A)과 앤드게이트(51b)의 최종출력(A)은 반클럭의 지연시간을 갖는 PWM신호의 값을 출력한다.

이와같이 상기 제 2실시예는 적어도 시스템 클록의 1/2클록만큼의 데드 타임을 갖도록 하고, 또한 회로의 동작은 비슷하되 데드타임 래치부에서 지연되는 시간이 적어도 반클럭이 있으므로 Dead time이 적어도 반 클럭이 되는 회로임.

이러한 제 7도에 대한 대한 상세 구성은 제 9도에 도시된 바와 같이 TTL소자를 집적한 TTL IC로 구성할 수가 있다.

이상과 같이 본 발명은 데드타임 데이터의 값만을 변경함으로써 하드웨어의 변경없이 데드 타임을 임으로 변경할 수가 있는 것이어서 여러가지 형의 인버터에 적용될수 있도록 회로 또는 집적소자를 개발하는 경우에 사용하면 임의의 데드 타임을 발생시킬수 있으므로 매우 유용한 효과가 있다.

Claims (14)

1. PWM신호와 다중화된 출력신호를 비교하여 얻어진 클리어 제어신호에 따라 시스템 클록을 카운트하는 제 1카운트수단과, 입력선택신호를 출력하기 위해 상기 제 1카운트수단에서 출력된 카운트값의 데이터와 입력된 데드타임 데이타의 크기를 비교하는 제 1비교수단과, 상기 제1비교수단을 통해 출력된 입력선택신호에 따라 입력되는 이전의 자기자신출력과 PWM 신호중 하나를 선택하는 제1다중화수단과, 데드 타임을 발생하기 위해 상기 제1다중화수단에서 선택된 신호와 PWM 신호를 조합하여 한쌍의 게이트 신호를 발생하는 제 1게이트 신호 발생수단과, 상기 제 1다중화수단의 출력과 PWM신호를 논리연산하여 얻어진 구동신호에 따라 상기 제 1카운트수단을 구동하는 제 1카운터 구동수단으로 구성된 것을 특징으로 하는 인버터에서의 데드타임 발생회로.
2. 제 1항에 있어서, 상기 제 1카운트 수단은 상기 제 1다중화수단의 출력값과 PWM신호의 값이 같을때 클리어 되고, 그 값이 다르면 카운트 동작되도록 구성된 것을 특징으로 하는 인버터에서의 데드 타임발생회로.
3. 제 1항에 있어서, 상기 제 1비교수단은 상기 제 1카운트수단의 카운트 값과 데드 타임 데이터의 값이 같을 때 상기 제 1다중화수단에서 PWM신호가 출력되도록 출력신호를 발생하는 것을 특징으로 하는 인버터에서의 데드 타임 발생회로.
4. 제 1항에 있어서, 상기 제 1비교수단은 상기 제 1카운트 수단의 카운트 값이 데드 타임 데이터의 값보다 클 때 상기 제1다중화수단에서 PWM신호가 출력되도록 출력신호를 발생하는 것을 특징으로 하는 인버터에서의 데드타임 발생회로.
5. 제 1항에 있어서, 상기 제 1비교수단은 상기 제 1카운트수단의 카운트 값이 데드 타임 데이터의 값보다 크거나 같을 때 상기 제 1다중화수단에서 PWM신호가 출력되도록 출력신호를 발생하는 것을 특징으로 하는 인버터에서의 데드 타임 발생회로.
6. 제 1항에 있어서, 상기 제 1카운터 구동수단은 상기 제 1카운트 수단에 클리어 신호를 공급하기 위한 배타적 논리합 게이트로 구성된 것을 특징으로 하는 인버터에서의 데드타임 발생회로.
7. 제 1항에 있어서, 상기 제 1게이트 신호 발생 수단은 게이트 신호()를 출력하기 위한 부논리합 게이트와 , 게이트 신호(A)를 출력하기 위한 앤드게이트로 구성된 것을 특징으로 하는 인버터에서의 데드타임 발생회로.
8. PWM신호와 데드타임이 래칭된 출력신호를 비교한 클리어 제어 신호에 따라 시스템 클록을 카운트하는 제 2카운트 수단과, 입력 선택 신호를 출력하기 위해 상기 제2 카운트수단에서 출력된 카운트값의 데이터와 입력된 데드타임 데이터의 크기를 비교하는 제 2비교수단과, 상기 제 2비교수단을 통해 출력된 입력선택신호에 따라 입력되는 이전의 자기 자신 출력과 PWM신호중 하나를 선택하는 제 2다중화수단과, 입력되는 시스템 클록을 일정시간 동안 지연시키는 시스템 클록 지연수단과, 시스템 클록의 1/2클록만큼의 데드타임을 갖도록 상기 제 2다중화수단에서 출력된 선택된 데드 타임신호를 상기 시스템 클록 지연수단을 통해 지연된 시스템 클록에 의해 래칭하는 데드타임 래치수단과, 데드 타임을 발생하기 위해 상기 데드타임 래치수단을 통해 래치되어 출력된 신호와 PWM 신호를 조합하여 한쌍의 게이트 신호를 발생하는 제 2게이트의 신호 발생수단과, 상기 데드타임 래치수단의 출력과 PWM신호를 논리연산하여 얻어진 신호에 따라 상기 제 2카운트 수단을 구동하는 제 2카운터 구동수단으로 구성된 것을 특징으로 하는 인버터에서의 데드타임 발생회로.
9. 제 8항에 있어서, 상기 제2카운트 수단은 상기 제 2다중화수단의 출력값과 PWM신호의 값이 같을 때 클리어 되고, 그 값이 다르면 카운트 동작되도록 구성된 것을 특징으로 하는 인버터에서의 데드타임발생회로.
10. 제 8항에 있어서, 상기 제 2비교수단은 상기 제2카운트 수단의 카운트 값과 데드 타임 데이터 값이 같을 때 상기 제 2다중화수단에서 PWM신호가 출력되도록 출력신호를 발생하는 것을 특징으로 하는 인버터에서의 데드타임 발생회로.
11. 제 8항에 있어서, 상기 제 2비교수단은 상기 제2카운트 수단의 카운트값이 데드타임 데이터의 값보다 클 때 상기 제2다중화수단에서 PWM신호가 출력되도록 출력신호를 발생하는 것을 특징으로 하는 인버터에서의 데드타임 발생회로.
12. 제 8항에 있어서, 상기 제2비교수단은 상기 제2카운트 수단의 카운트 값이 데드타임 테이터의 값보다 크거나 같을 때 상기 제 2다중화 수단에서 PWM신호가 출력되도록 출력신호를 발생하는 것을 특징으로 하는 인버터에서의 데드타임 발생회로.
13. 제 8항에 있어서, 상기 시스템 클록 지연수단은 낫트(NOT)게이트로 구성된 것을 특징으로 하는 인버터에서의 데드 타임 발생회로.
14. 제 8항에 있어서, 상기 데드타임 래치수단은 디(D)-플립플롭으로 구성된 것을 특징으로 하는 인버터에서의 데드타임 발생회로.