JPH1197990A - 可変遅延回路 - Google Patents
可変遅延回路Info
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- JPH1197990A JPH1197990A JP9258340A JP25834097A JPH1197990A JP H1197990 A JPH1197990 A JP H1197990A JP 9258340 A JP9258340 A JP 9258340A JP 25834097 A JP25834097 A JP 25834097A JP H1197990 A JPH1197990 A JP H1197990A
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- 239000000872 buffer Substances 0.000 abstract description 19
- 230000001934 delay Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】アナログ回路要素を使用することなく論理回路
素子の伝播遅延量未満の微少な遅延付与が可能な可変遅
延回路を提供する。 【解決手段】異なる伝播遅延量の第１論理回路素子と第
２論理回路素子の各入力端へ同一の入力パルス信号を印
加し、一方の第１論理回路素子には入力パルス信号の通
過を阻止する開閉ゲートを設け、両論理回路素子を通過
した異なる伝播遅延量の出力パルス信号を論理和して出
力。
素子の伝播遅延量未満の微少な遅延付与が可能な可変遅
延回路を提供する。 【解決手段】異なる伝播遅延量の第１論理回路素子と第
２論理回路素子の各入力端へ同一の入力パルス信号を印
加し、一方の第１論理回路素子には入力パルス信号の通
過を阻止する開閉ゲートを設け、両論理回路素子を通過
した異なる伝播遅延量の出力パルス信号を論理和して出
力。
Description
【０００１】
【発明の属する技術分野】この発明は、遅延分解能が論
理回路素子の伝播遅延量未満の微小な遅延付与が可能な
可変遅延回路に関する。
理回路素子の伝播遅延量未満の微小な遅延付与が可能な
可変遅延回路に関する。
【０００２】
【従来の技術】一般に可変遅延回路は、１組の可変遅延
回路を多数組直列接続して所望可変量の可変遅延回路を
実現する。この可変遅延回路は、通常ＬＳＩに集積化し
て実用に供される。従来技術における１組の可変遅延回
路の第１例は、図５に示すように３個の直列接続された
遅延用バッファと、経路を切替える遅延セレクタ部とで
成る。これについて図６のタイミング図と共に説明す
る。ここで遅延用バッファの各遅延量をＴpd1とし、Ａ
ＮＤゲートの遅延量をＴpd2とし、ＯＲゲートの各遅延
量をＴpd3とする。
回路を多数組直列接続して所望可変量の可変遅延回路を
実現する。この可変遅延回路は、通常ＬＳＩに集積化し
て実用に供される。従来技術における１組の可変遅延回
路の第１例は、図５に示すように３個の直列接続された
遅延用バッファと、経路を切替える遅延セレクタ部とで
成る。これについて図６のタイミング図と共に説明す
る。ここで遅延用バッファの各遅延量をＴpd1とし、Ａ
ＮＤゲートの遅延量をＴpd2とし、ＯＲゲートの各遅延
量をＴpd3とする。
【０００３】遅延セレクタ部は、レジスタ１０と２個の
ＡＮＤゲートとＯＲゲートの構成例で成る。レジスタ１
０は外部から遅延量を設定可変とする為の１つのフリッ
プ・フロップであり、この正負出力端を両ＡＮＤゲート
の一端に各々接続し、何れか一方のＡＮＤゲートのパル
ス信号のみを通過出力させる。両ＡＮＤゲートの他端は
経路１では入力パルスをそのまま入力として受け、経路
２では入力パルスを３個の直列接続された遅延用バッフ
ァで遅延された遅延パルスを入力として受ける。この両
経路における何れかのパルス信号が選択されてＯＲゲー
トの出力端から出力される。
ＡＮＤゲートとＯＲゲートの構成例で成る。レジスタ１
０は外部から遅延量を設定可変とする為の１つのフリッ
プ・フロップであり、この正負出力端を両ＡＮＤゲート
の一端に各々接続し、何れか一方のＡＮＤゲートのパル
ス信号のみを通過出力させる。両ＡＮＤゲートの他端は
経路１では入力パルスをそのまま入力として受け、経路
２では入力パルスを３個の直列接続された遅延用バッフ
ァで遅延された遅延パルスを入力として受ける。この両
経路における何れかのパルス信号が選択されてＯＲゲー
トの出力端から出力される。
【０００４】これについて図６のタイミング図を参照し
て説明する。図６Ａに示す入力パルスの印加により、経
路１による出力パルス（図６Ｂ）の遅延量はＴpd2＋Ｔp
d3であり、経路２による出力パルス（図６Ｃ）の遅延量
は３×Ｔpd1＋Ｔpd2＋Ｔpd3である。ここで図６の遅延
量を規定する位置はパルスの後縁位置とする。この結
果、レジスタの設定により得られる可変遅延量は３個の
遅延用バッファによる遅延量である３×Ｔpd1として得
られ、これが外部から可変可能な遅延量である。上記構
成による可変遅延量は、論理回路素子の伝播遅延量を単
位とする場合に適用される可変遅延回路例である。とこ
ろでＬＳＩに集積する基本的な論理回路素子の伝播遅延
は、ものにもよるが例えば数十ｐ秒オーダである。この
為これ未満の可変遅延量は、他の構成手段で実現する必
要がある。
て説明する。図６Ａに示す入力パルスの印加により、経
路１による出力パルス（図６Ｂ）の遅延量はＴpd2＋Ｔp
d3であり、経路２による出力パルス（図６Ｃ）の遅延量
は３×Ｔpd1＋Ｔpd2＋Ｔpd3である。ここで図６の遅延
量を規定する位置はパルスの後縁位置とする。この結
果、レジスタの設定により得られる可変遅延量は３個の
遅延用バッファによる遅延量である３×Ｔpd1として得
られ、これが外部から可変可能な遅延量である。上記構
成による可変遅延量は、論理回路素子の伝播遅延量を単
位とする場合に適用される可変遅延回路例である。とこ
ろでＬＳＩに集積する基本的な論理回路素子の伝播遅延
は、ものにもよるが例えば数十ｐ秒オーダである。この
為これ未満の可変遅延量は、他の構成手段で実現する必
要がある。
【０００５】次に論理回路素子の伝播遅延量未満の微少
な可変遅延回路の一例を図７を参照して説明する。従来
技術における１組の可変遅延回路例の第２例は、図７に
示すようにインバータを２個直列接続し、初段のインバ
ータの出力端に制御スイッチを直列接続したコンデンサ
を複数個３個設け、これを外部から制御可能な３ビット
のレジスタ１１で選択的にスイッチ制御する。これによ
り所望の微少遅延量で出力可能とする例である。これに
ついて図８のタイミング図と共に説明する。この回路で
は初段のインバータの出力インピーダンス及び制御スイ
ッチのＯＮ抵抗とこれに接続されるコンデンサにより積
分時定数が形成され、接続されるコンデンサの容量値を
制御スイッチで切替えることにより次段のインバータ入
力端のスレッショルド電圧に至るまでの遷移にかかる積
分時間を利用する手法としている。これにより微少な遅
延量を可変可能な可変遅延回路としている。
な可変遅延回路の一例を図７を参照して説明する。従来
技術における１組の可変遅延回路例の第２例は、図７に
示すようにインバータを２個直列接続し、初段のインバ
ータの出力端に制御スイッチを直列接続したコンデンサ
を複数個３個設け、これを外部から制御可能な３ビット
のレジスタ１１で選択的にスイッチ制御する。これによ
り所望の微少遅延量で出力可能とする例である。これに
ついて図８のタイミング図と共に説明する。この回路で
は初段のインバータの出力インピーダンス及び制御スイ
ッチのＯＮ抵抗とこれに接続されるコンデンサにより積
分時定数が形成され、接続されるコンデンサの容量値を
制御スイッチで切替えることにより次段のインバータ入
力端のスレッショルド電圧に至るまでの遷移にかかる積
分時間を利用する手法としている。これにより微少な遅
延量を可変可能な可変遅延回路としている。
【０００６】しかしながら上記図７に示すコンデンサと
スイッチを使用する回路は、ＬＳＩ集積化において難点
がある。即ち、制御スイッチのＯＮ抵抗が温度により大
きく変動するという難点があり、またＣＲ積分回路であ
る為電源電圧や隣接パルスの干渉影響を受けジッタを生
じ易いという難点もある。これらの点から遅延量設定の
安定性が要求されたり、低ジッタが要求されたり、高精
度が要求される装置においては好ましくない。
スイッチを使用する回路は、ＬＳＩ集積化において難点
がある。即ち、制御スイッチのＯＮ抵抗が温度により大
きく変動するという難点があり、またＣＲ積分回路であ
る為電源電圧や隣接パルスの干渉影響を受けジッタを生
じ易いという難点もある。これらの点から遅延量設定の
安定性が要求されたり、低ジッタが要求されたり、高精
度が要求される装置においては好ましくない。
【０００７】
【発明が解決しようとする課題】上記説明のように、微
少な遅延量の可変遅延回路をＬＳＩに集積化しようとし
た場合に従来技術においては温度変化、ジッタ、電源変
動等の観点から好ましくなく実用上の難点がある。そこ
で、本発明が解決しようとする課題は、アナログ回路要
素を使用することなく論理回路素子の伝播遅延量未満の
微少な遅延付与が可能な可変遅延回路を提供することで
ある。
少な遅延量の可変遅延回路をＬＳＩに集積化しようとし
た場合に従来技術においては温度変化、ジッタ、電源変
動等の観点から好ましくなく実用上の難点がある。そこ
で、本発明が解決しようとする課題は、アナログ回路要
素を使用することなく論理回路素子の伝播遅延量未満の
微少な遅延付与が可能な可変遅延回路を提供することで
ある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
の発明構成は、入出力間の伝播遅延量が異なる第１論理
回路素子と第２論理回路素子の両入力端へ同一の入力パ
ルス信号を印加し、一方の第２論理回路素子には入力パ
ルス信号の通過を阻止する開閉ゲート（例えばＡＮＤゲ
ート）を備え、両論理回路素子を通過した異なる伝播遅
延量の両遅延パルス信号を論理和して出力する構成手段
である。上記発明によれば、アナログ回路要素を使用す
ることなく論理回路素子の伝播遅延量未満の微少な遅延
付与が可能な可変遅延回路が実現できる。
の発明構成は、入出力間の伝播遅延量が異なる第１論理
回路素子と第２論理回路素子の両入力端へ同一の入力パ
ルス信号を印加し、一方の第２論理回路素子には入力パ
ルス信号の通過を阻止する開閉ゲート（例えばＡＮＤゲ
ート）を備え、両論理回路素子を通過した異なる伝播遅
延量の両遅延パルス信号を論理和して出力する構成手段
である。上記発明によれば、アナログ回路要素を使用す
ることなく論理回路素子の伝播遅延量未満の微少な遅延
付与が可能な可変遅延回路が実現できる。
【０００９】第１図と第２図は、本発明に係る解決手段
を示している。上記課題を解決するための発明構成は、
入出力間における伝播遅延量が異なる第１遅延手段と第
２遅延手段（例えばバッファ、ＡＮＤゲート、インバー
タ、ＮＡＮＤゲート、ＬＳＩ上のセル形成条件を変える
高速・中速・低速セル等の回路素子）の両入力端へ同一
の入力パルス信号を印加し、一方の第１遅延手段側の経
路に入力された上記入力パルス信号は第１遅延手段の遅
延量を通過させて出力する第１遅延手段（例えばバッフ
ァ３）を具備し、上記入力パルス信号の通過を設定用の
レジスタ１０によりゲート開閉制御する制御端子を備
え、他方の第２遅延手段側の経路に入力された上記入力
パルス信号は前記制御端子により通過阻止あるいはその
まま通過出力する第２遅延手段（例えばＡＮＤゲート
４）を具備し、上記第１遅延手段と第２遅延手段の両経
路を通過して遅延された両遅延パルス信号を受けて、両
信号を論理和して出力する手段（例えばＯＲゲート６）
を具備する可変遅延回路の構成手段がある。これにより
出力パルスの後縁位置あるいは前縁位置に対して微少な
遅延量を可変して出力できる。上記発明によれば、論理
回路素子の伝播遅延量未満の微少な遅延量の可変遅延回
路が実現できる。
を示している。上記課題を解決するための発明構成は、
入出力間における伝播遅延量が異なる第１遅延手段と第
２遅延手段（例えばバッファ、ＡＮＤゲート、インバー
タ、ＮＡＮＤゲート、ＬＳＩ上のセル形成条件を変える
高速・中速・低速セル等の回路素子）の両入力端へ同一
の入力パルス信号を印加し、一方の第１遅延手段側の経
路に入力された上記入力パルス信号は第１遅延手段の遅
延量を通過させて出力する第１遅延手段（例えばバッフ
ァ３）を具備し、上記入力パルス信号の通過を設定用の
レジスタ１０によりゲート開閉制御する制御端子を備
え、他方の第２遅延手段側の経路に入力された上記入力
パルス信号は前記制御端子により通過阻止あるいはその
まま通過出力する第２遅延手段（例えばＡＮＤゲート
４）を具備し、上記第１遅延手段と第２遅延手段の両経
路を通過して遅延された両遅延パルス信号を受けて、両
信号を論理和して出力する手段（例えばＯＲゲート６）
を具備する可変遅延回路の構成手段がある。これにより
出力パルスの後縁位置あるいは前縁位置に対して微少な
遅延量を可変して出力できる。上記発明によれば、論理
回路素子の伝播遅延量未満の微少な遅延量の可変遅延回
路が実現できる。
【００１０】また、入力パルス信号は正のパルス信号あ
るいは負のパルス信号で動作する上述可変遅延回路があ
る。また、上述可変遅延回路の構成を複数段の直列接続
構成とする可変遅延回路がある。また、入出力間におけ
る伝播遅延量が異なる第１遅延手段と第２遅延手段の一
方若しくは両方としては、単一回路素子の伝播遅延量若
しくは複数回路素子を直列接続構成の伝播遅延量である
遅延手段がある。
るいは負のパルス信号で動作する上述可変遅延回路があ
る。また、上述可変遅延回路の構成を複数段の直列接続
構成とする可変遅延回路がある。また、入出力間におけ
る伝播遅延量が異なる第１遅延手段と第２遅延手段の一
方若しくは両方としては、単一回路素子の伝播遅延量若
しくは複数回路素子を直列接続構成の伝播遅延量である
遅延手段がある。
【００１１】
【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。
例と共に図面を参照して詳細に説明する。
【００１２】本発明について、図１の１組の可変遅延回
路の構成例と、図２のタイミング図を参照して説明す
る。可変遅延回路の一構成例は、図１に示すようにバッ
ファ３と、ＡＮＤゲート４と、ＯＲゲート６と、レジス
タ１０とで成る。ここで論理回路素子であるＡＮＤゲー
ト４側の伝播遅延量Ｔpd2はバッファ３側の伝播遅延量
Ｔpd1より大きいものと仮定する。また、遅延量を規定
する位置はパルスの後縁位置とする。ここで論理回路素
子としては例えばバッファ、インバータ、ＡＮＤゲー
ト、ＮＡＮＤゲート、ＯＲゲート、ＮＯＲゲート等があ
り、また同一の論理回路素子でもセルサイズやドライブ
能力を変えることで伝播遅延の異なるマクロセルが可能
であり、これをＬＳＩチップ上に形成する。
路の構成例と、図２のタイミング図を参照して説明す
る。可変遅延回路の一構成例は、図１に示すようにバッ
ファ３と、ＡＮＤゲート４と、ＯＲゲート６と、レジス
タ１０とで成る。ここで論理回路素子であるＡＮＤゲー
ト４側の伝播遅延量Ｔpd2はバッファ３側の伝播遅延量
Ｔpd1より大きいものと仮定する。また、遅延量を規定
する位置はパルスの後縁位置とする。ここで論理回路素
子としては例えばバッファ、インバータ、ＡＮＤゲー
ト、ＮＡＮＤゲート、ＯＲゲート、ＮＯＲゲート等があ
り、また同一の論理回路素子でもセルサイズやドライブ
能力を変えることで伝播遅延の異なるマクロセルが可能
であり、これをＬＳＩチップ上に形成する。
【００１３】一方のバッファ３は、入力されたパルス信
号をそのまま通過し、伝播遅延量Ｔpd1が付与された遅
延パルス信号として出力される。他方のＡＮＤゲート４
は、レジスタ１０の設定条件によりゲート開閉され、ゲ
ート開の場合には伝播遅延量Ｔpd2が付与された遅延パ
ルス信号が出力される。ＯＲゲート６は、上記両遅延パ
ルス信号を論理和して出力する。
号をそのまま通過し、伝播遅延量Ｔpd1が付与された遅
延パルス信号として出力される。他方のＡＮＤゲート４
は、レジスタ１０の設定条件によりゲート開閉され、ゲ
ート開の場合には伝播遅延量Ｔpd2が付与された遅延パ
ルス信号が出力される。ＯＲゲート６は、上記両遅延パ
ルス信号を論理和して出力する。
【００１４】図２を参照してこれを説明する。図２Ａに
示す入力パルスの印加により出力される出力パルスは、
第１に、ＡＮＤゲート４が閉じている場合には、経路１
側のみのパルスが出力され、バッファ３とＯＲゲート６
による遅延量Ｔpd1＋Ｔpd3の出力パルス（図２Ｃ参照）
が出力される。第２に、ＡＮＤゲート４のゲートが開い
ている場合には、経路１側と経路２側の両方のパルスが
出力され、バッファ３による遅延量Ｔpd1とＡＮＤゲー
ト４による遅延量Ｔpd2の両パルス信号をＯＲゲート６
でＯＲ加算した出力パルス（図２Ｅ参照）となる。この
結果、出力パルスはパルス幅が広くなり、パルスの後縁
位置は図２Ｅに示す遅延量Ｔpd2−Ｔpd1の分遅延増加し
た出力パルスとなる。これから、両回路素子の差分の遅
延量Ｔpd2−Ｔpd1とした微少な遅延量が可変制御できる
ことが判る。
示す入力パルスの印加により出力される出力パルスは、
第１に、ＡＮＤゲート４が閉じている場合には、経路１
側のみのパルスが出力され、バッファ３とＯＲゲート６
による遅延量Ｔpd1＋Ｔpd3の出力パルス（図２Ｃ参照）
が出力される。第２に、ＡＮＤゲート４のゲートが開い
ている場合には、経路１側と経路２側の両方のパルスが
出力され、バッファ３による遅延量Ｔpd1とＡＮＤゲー
ト４による遅延量Ｔpd2の両パルス信号をＯＲゲート６
でＯＲ加算した出力パルス（図２Ｅ参照）となる。この
結果、出力パルスはパルス幅が広くなり、パルスの後縁
位置は図２Ｅに示す遅延量Ｔpd2−Ｔpd1の分遅延増加し
た出力パルスとなる。これから、両回路素子の差分の遅
延量Ｔpd2−Ｔpd1とした微少な遅延量が可変制御できる
ことが判る。
【００１５】上述した発明構成によれば、２系統の異な
る伝播遅延量の経路へ入力パルスを印加し、この一方の
経路に印加パルスの通過を阻止する開閉ゲートを設け、
この両経路の信号を論理和して出力する手段を具備する
構成としたことにより、両経路の差分の遅延量Ｔpd2−
Ｔpd1とした微少な遅延差の可変制御が可能となる。従
って従来のようにアナログ回路要素を使用することなく
微少な遅延量の可変遅延回路が実現できる大きな利点が
得られる。
る伝播遅延量の経路へ入力パルスを印加し、この一方の
経路に印加パルスの通過を阻止する開閉ゲートを設け、
この両経路の信号を論理和して出力する手段を具備する
構成としたことにより、両経路の差分の遅延量Ｔpd2−
Ｔpd1とした微少な遅延差の可変制御が可能となる。従
って従来のようにアナログ回路要素を使用することなく
微少な遅延量の可変遅延回路が実現できる大きな利点が
得られる。
【００１６】尚、上述実施例の説明では、図１に示すＡ
ＮＤゲート４の伝播遅延量Ｔpd2はバッファ３の伝播遅
延量Ｔpd1より大きいものと仮定したが、両遅延量が同
一でなければどちらでも差し支えない。但し、両遅延量
間の大小の違いによって遅延を規定する位置は、出力パ
ルスの後縁位置となるか、前縁位置となるかが変わる。
また、図３（ａ、ｂ）に示すように一方の経路に２個〜
Ｎ個のバッファ３を直列接続し、他方の経路に１個〜Ｎ
個のＡＮＤゲート４を含む伝播遅延量の異なる回路要素
を直列接続して、両経路間で所定の遅延量差が得られる
ようにしても良い。前記のように両経路間の遅延量にお
いて所望の遅延差が得られるように異なる伝播遅延量の
回路素子を組合わせて挿入することで図１とは異なる微
少な可変遅延量、あるいは単一回路素子の伝播遅延量以
上の多種の伝播遅延量が実現できる。このとき使用する
回路素子としてはバッファやＡＮＤゲートに限らず、パ
ルスが通過可能な伝播遅延量の異なる他の回路要素を組
合わせ構成しても良い。
ＮＤゲート４の伝播遅延量Ｔpd2はバッファ３の伝播遅
延量Ｔpd1より大きいものと仮定したが、両遅延量が同
一でなければどちらでも差し支えない。但し、両遅延量
間の大小の違いによって遅延を規定する位置は、出力パ
ルスの後縁位置となるか、前縁位置となるかが変わる。
また、図３（ａ、ｂ）に示すように一方の経路に２個〜
Ｎ個のバッファ３を直列接続し、他方の経路に１個〜Ｎ
個のＡＮＤゲート４を含む伝播遅延量の異なる回路要素
を直列接続して、両経路間で所定の遅延量差が得られる
ようにしても良い。前記のように両経路間の遅延量にお
いて所望の遅延差が得られるように異なる伝播遅延量の
回路素子を組合わせて挿入することで図１とは異なる微
少な可変遅延量、あるいは単一回路素子の伝播遅延量以
上の多種の伝播遅延量が実現できる。このとき使用する
回路素子としてはバッファやＡＮＤゲートに限らず、パ
ルスが通過可能な伝播遅延量の異なる他の回路要素を組
合わせ構成しても良い。
【００１７】また、上述実施例の図１の回路の代わりに
図４に示す反転ゲートを用いた回路構成としても良く、
同様にして実施できることは明らかである。また、上述
実施例では遅延量を規定する位置として出力パルスの後
縁位置とした具体例で説明していたが、無論出力パルス
の前縁位置で遅延量を規定しても良い。尚、上述実施例
では正の入力パルスを印加する具体例の場合で説明して
たが、負の入力パルスの場合は、図９に示すように、こ
れに対応した負論理回路構成とすれば良く、上述説明か
ら同様にして実施できることは明らかである。
図４に示す反転ゲートを用いた回路構成としても良く、
同様にして実施できることは明らかである。また、上述
実施例では遅延量を規定する位置として出力パルスの後
縁位置とした具体例で説明していたが、無論出力パルス
の前縁位置で遅延量を規定しても良い。尚、上述実施例
では正の入力パルスを印加する具体例の場合で説明して
たが、負の入力パルスの場合は、図９に示すように、こ
れに対応した負論理回路構成とすれば良く、上述説明か
ら同様にして実施できることは明らかである。
【００１８】
【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述発明の構成によれば、２
系統の異なる伝播遅延量の経路へ入力パルスを印加し、
この一方の経路に印加パルスの通過を阻止する開閉ゲー
トを設け、この両経路の信号を論理和して出力する手段
を具備する構成としたことにより、両経路の差分の遅延
量Ｔpd2−Ｔpd1とした微少な遅延差の可変制御が可能と
なる。従って従来のようにアナログ回路要素を使用する
ことなく微少な遅延量の可変遅延回路が実現できる為温
度変化、ジッタ、電源変動に伴う従来の難点を大幅に改
善でき、ＬＳＩへの高密度、高集積化が容易となる大き
な利点が得られる。
記載される効果を奏する。上述発明の構成によれば、２
系統の異なる伝播遅延量の経路へ入力パルスを印加し、
この一方の経路に印加パルスの通過を阻止する開閉ゲー
トを設け、この両経路の信号を論理和して出力する手段
を具備する構成としたことにより、両経路の差分の遅延
量Ｔpd2−Ｔpd1とした微少な遅延差の可変制御が可能と
なる。従って従来のようにアナログ回路要素を使用する
ことなく微少な遅延量の可変遅延回路が実現できる為温
度変化、ジッタ、電源変動に伴う従来の難点を大幅に改
善でき、ＬＳＩへの高密度、高集積化が容易となる大き
な利点が得られる。
【図１】本発明の、可変遅延回路の構成例である。
【図２】本発明の、図１構成のタイミング図である。
【図３】本発明の、他の可変遅延回路の構成例である。
【図４】本発明の、他の可変遅延回路の構成例である。
【図５】従来の、可変遅延回路の構成例である。
【図６】従来の、図５構成のタイミング図である。
【図７】従来の、微少遅延の可変遅延回路の構成例であ
る。
る。
【図８】従来の、図７構成のタイミング図である。
【図９】本発明の、他の可変遅延回路の構成例である。
１，２ 経路 Ｔpd1〜Ｔpd3 伝播遅延量 ３ バッファ ４ ＡＮＤゲート ６ ＯＲゲート １０，１１ レジスタ
Claims (5)
- 【請求項１】 入出力間の伝播遅延量が異なる第１論理
回路素子と第２論理回路素子の両入力端へ同一の入力パ
ルス信号を印加し、一方の第２論理回路素子には該入力
パルス信号の通過を阻止する開閉ゲートを備え、両論理
回路素子を通過した両遅延パルス信号を論理和して出力
する手段を具備することを特徴とする可変遅延回路。 - 【請求項２】 入出力間における伝播遅延量が異なる第
１遅延手段と第２遅延手段の両入力端へ同一の入力パル
ス信号を印加し、 一方の経路に入力された該入力パルス信号は第１遅延手
段の遅延量を通過させて出力する第１遅延手段と、 該入力パルス信号の通過をゲート開閉制御する制御端子
を備え、他方の経路に入力された該入力パルス信号は該
制御端子により通過阻止あるいはそのまま通過出力する
第２遅延手段と、 上記両経路を通過して遅延された両遅延パルス信号を受
けて、両信号を論理和して出力する手段と、 を具備することを特徴とする可変遅延回路。 - 【請求項３】 入力パルス信号は正のパルス信号あるい
は負のパルス信号の印加で動作する請求項１又は２記載
の可変遅延回路。 - 【請求項４】 入出力間における伝播遅延量が異なる第
１遅延手段と第２遅延手段の一方若しくは両方は、単一
回路素子の伝播遅延量若しくは複数回路素子を直列接続
構成の伝播遅延量である遅延手段とする請求項１又は２
記載の可変遅延回路。 - 【請求項５】 可変遅延回路の構成を複数段の直列接続
構成とすることを特徴とする請求項１又は２記載の可変
遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9258340A JPH1197990A (ja) | 1997-09-24 | 1997-09-24 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9258340A JPH1197990A (ja) | 1997-09-24 | 1997-09-24 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1197990A true JPH1197990A (ja) | 1999-04-09 |
Family
ID=17318890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9258340A Withdrawn JPH1197990A (ja) | 1997-09-24 | 1997-09-24 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1197990A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008114307A1 (ja) * | 2007-03-16 | 2008-09-25 | Fujitsu Limited | 遅延回路及び該回路の試験方法 |
| JP2015186035A (ja) * | 2014-03-24 | 2015-10-22 | 株式会社オートネットワーク技術研究所 | 信号生成装置及び周波数変調方法 |
| CN110309588A (zh) * | 2019-06-28 | 2019-10-08 | 西安紫光国芯半导体有限公司 | 一种信号眼图变化模拟装置 |
-
1997
- 1997-09-24 JP JP9258340A patent/JPH1197990A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008114307A1 (ja) * | 2007-03-16 | 2008-09-25 | Fujitsu Limited | 遅延回路及び該回路の試験方法 |
| JP2015186035A (ja) * | 2014-03-24 | 2015-10-22 | 株式会社オートネットワーク技術研究所 | 信号生成装置及び周波数変調方法 |
| CN110309588A (zh) * | 2019-06-28 | 2019-10-08 | 西安紫光国芯半导体有限公司 | 一种信号眼图变化模拟装置 |
| CN110309588B (zh) * | 2019-06-28 | 2023-05-12 | 西安紫光国芯半导体有限公司 | 一种信号眼图变化模拟装置 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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