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JPH1197706A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法

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Publication number
JPH1197706A
JPH1197706A JP9276576A JP27657697A JPH1197706A JP H1197706 A JPH1197706 A JP H1197706A JP 9276576 A JP9276576 A JP 9276576A JP 27657697 A JP27657697 A JP 27657697A JP H1197706 A JPH1197706 A JP H1197706A
Authority
JP
Japan
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region
conductive layer
layer
semiconductor device
semiconductor
Prior art date
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Withdrawn
Application number
JP9276576A
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English (en)
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JPH1197706A5 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Jun Koyama
潤 小山
Kenji Fukunaga
健司 福永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP9276576A priority Critical patent/JPH1197706A/ja
Priority to US09/157,939 priority patent/US6121660A/en
Priority to KR1019980040090A priority patent/KR100567145B1/ko
Publication of JPH1197706A publication Critical patent/JPH1197706A/ja
Priority to US09/645,578 priority patent/US6680223B1/en
Priority to US10/428,092 priority patent/US6924528B2/en
Publication of JPH1197706A5 publication Critical patent/JPH1197706A5/ja
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Abstract

(57)【要約】 【課題】 簡易な製造工程によって、量産性が高く、且
つ、信頼性及び再現性の高い半導体装置を提供する。 【解決手段】結晶構造を有する半導体層で形成されたボ
トムゲイト型の半導体装置の構成において、ソース／ド
レイン領域を、第１の導電層（ｎ+ 層）、それより高抵
抗な第２の導電層（ｎ- 層）及び真性または実質的に真
性な半導体層（ｉ層）からなる積層構造で構成する。こ
の時、ｎ- 層はＬＤＤ領域として機能し、ｉ層は膜厚方
向のオフセット領域として機能する。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本願発明は結晶構造を有する
半導体薄膜を利用した半導体装置およびその作製方法に
関する。特に、逆スタガ構造の薄膜トランジスタ（以
下、ＴＦＴと略記する）の構成に関する。
【０００２】
【従来の技術】従来より、アクティブマトリクス型液晶
表示装置（以下、ＡＭＬＣＤと略記する）のスイッチン
グ素子としてＴＦＴが利用されている。現在では非晶質
珪素膜（アモルファスシリコン膜）を活性層として利用
したＴＦＴで回路構成を行う製品が市場を占めている。
特に、ＴＦＴ構造としては製造工程の簡単な逆スタガ構
造が多く採用されている。
【０００３】しかし、年々ＡＭＬＣＤの高性能化が進
み、ＴＦＴに求められる動作性能（特に動作速度）は厳
しくなる傾向にある。そのため、非晶質珪素膜を用いた
ＴＦＴの動作速度では十分な性能を有する素子を得るこ
とが困難となった。
【０００４】そこで、非晶質珪素膜に代わって多結晶珪
素膜（ポリシリコン膜）を利用したＴＦＴが脚光を浴
び、多結晶珪素膜を活性層とするＴＦＴの開発が著しい
勢いで進んできている。現在では、その一部で製品化も
行われている。
【０００５】活性層として多結晶珪素膜を利用した逆ス
タガ型ＴＦＴの構造については既に多くの発表がなされ
ている。例えば、「Fabrication of Low-Temperature B
ottom-Gate Poly-Si TFTs on Large-Area Substrate by
Linear-Beam Excimer LaserCrystallization and Ion
Doping Method：H.Hayashi et.al.,IEDM95,PP829-832,1
995」などの報告がある。
【０００６】同報告書では多結晶珪素膜を利用した逆ス
タガ構造の典型的な例（Fig.4 ）を説明しているが、こ
の様な構造の逆スタガ構造（いわゆるチャネルストップ
型）では様々な問題も抱えている。
【０００７】まず、活性層全体が50nm程度と極めて薄い
のでチャネル形成領域とドレイン領域との接合部におい
て衝突電離（Impact Ionization ）が発生し、ホットキ
ャリア注入などの劣化現象が顕著に現れてしまう。その
ため、大きなＬＤＤ領域（Light Doped Drain region）
を形成する必要性が生じる。
【０００８】そして、このＬＤＤ領域の制御性が最も重
大な問題となる。ＬＤＤ領域は不純物濃度と領域の長さ
の制御が非常に微妙であり、特に長さ制御が問題とな
る。現状ではマスクパターンによってＬＤＤ領域の長さ
を規定する方式が採られているが、微細化が進めば僅か
なパターニング誤差が大きなＴＦＴ特性の差を生む。
【０００９】活性層の膜厚のバラツキによるＬＤＤ領域
のシート抵抗のバラツキも深刻な問題となる。さらに、
ゲイト電極のテーパー角度等のバラツキもＬＤＤ領域の
効果のバラツキを招く要因となりうる。
【００１０】また、ＬＤＤ領域を形成するためにはパタ
ーニング工程が必要であり、それはそのまま製造工程の
増加、スループットの低下を招く。上記報告書に記載さ
れた逆スタガ構造では最低でもマスク６枚（ソース／ド
レイン電極形成まで）が必要であると予想される。
【００１１】以上の様に、チャネルストップ型の逆スタ
ガ構造ではチャネル形成領の両側に横方向の平面内でＬ
ＤＤ領域を形成しなくてはならず、再現性のあるＬＤＤ
領域を形成することは非常に困難である。
【００１２】
【本発明が解決しようとする課題】本願発明では、非常
に簡易な製造工程によって、量産性が高く、且つ、信頼
性及び再現性の高い半導体装置を作製する技術を提供す
ることを課題とする。
【００１３】
【課題を解決するための手段】本明細書で開示する発明
の構成は、結晶構造を有する半導体層で構成されたソー
ス領域、ドレイン領域及びチャネル形成領域を有するボ
トムゲイト型の半導体装置であって、前記ソース領域及
びドレイン領域は、ゲイト絶縁膜に向かって少なくとも
第１の導電層、当該第１の導電層よりも高抵抗な第２の
導電層及び前記チャネル形成領域と同一導電型の半導体
層からなる積層構造を有することを特徴とする。
【００１４】また、他の発明の構成は、結晶構造を有す
る半導体層で構成されたソース領域、ドレイン領域及び
チャネル形成領域を有するボトムゲイト型の半導体装置
であって、前記ソース領域及びドレイン領域は、少なく
ともゲイト絶縁膜に向かって第１の導電層、当該第１の
導電層よりも高抵抗な第２の導電層及び前記チャネル形
成領域と同一導電型の半導体層からなる積層構造を有
し、前記第１の導電層から前記第２の導電層にかけて当
該第１及び第２の導電層を構成する不純物の濃度プロフ
ァイルが連続的に変化していることを特徴とする。
【００１５】また、他の発明の構成は、結晶構造を有す
る半導体層で構成されたソース領域、ドレイン領域及び
チャネル形成領域を有するボトムゲイト型の半導体装置
であって、前記ソース領域及びドレイン領域は、少なく
ともゲイト絶縁膜に向かって第１の導電層、当該第１の
導電層よりも高抵抗な第２の導電層及び前記チャネル形
成領域と同一導電型の半導体層からなる積層構造を有
し、前記第２の導電層は 5×1017〜 1×1019atoms/cm3
の範囲内で連続的に変化する不純物によって形成されて
いることを特徴とする。
【００１６】また、他の発明の構成は、結晶構造を有す
る半導体層で構成されたソース領域、ドレイン領域及び
チャネル形成領域を有するボトムゲイト型の半導体装置
であって、前記ソース領域及びドレイン領域は、少なく
ともゲイト絶縁膜に向かって第１の導電層、当該第１の
導電層よりも高抵抗な第２の導電層及び前記チャネル形
成領域と同一導電型の半導体層からなる積層構造を有
し、前記チャネル形成領域と前記第２の導電層との間に
は、膜厚の異なる二つのオフセット領域が存在すること
を特徴とする。
【００１７】また、他の発明の構成は、結晶構造を有す
る半導体層で構成されたソース領域、ドレイン領域及び
チャネル形成領域を有するボトムゲイト型の半導体装置
であって、前記ソース領域及びドレイン領域は、少なく
ともゲイト絶縁膜に向かって第１の導電層、当該第１の
導電層よりも高抵抗な第２の導電層及び前記チャネル形
成領域と同一導電型の半導体層からなる積層構造を有
し、前記チャネル形成領域と前記第２の導電層との間に
は、前記チャネル形成領域よりも膜厚の厚いオフセット
領域が存在することを特徴とする。
【００１８】また、他の発明の構成は、絶縁表面を有す
る基板上に形成されたゲイト電極と、結晶構造を有する
半導体層で構成されたソース領域、ドレイン領域及びチ
ャネル形成領域と、前記ソース領域及びドレイン領域上
のそれぞれに形成されたソース電極及びドレイン電極
と、を有するボトムゲイト型の半導体装置であって、前
記ソース領域及びドレイン領域は、少なくともゲイト絶
縁膜に向かって第１の導電層、当該第１の導電層よりも
高抵抗な第２の導電層及び前記チャネル形成領域と同一
導電型の半導体層からなる積層構造を有し、前記ソース
電極及び／又はドレイン電極は前記ゲイト電極に、前記
チャネル形成領域上でオーバーラップしていることを特
徴とする。
【００１９】また、他の発明の構成は、結晶構造を有す
る半導体層で構成されたソース領域、ドレイン領域及び
チャネル形成領域を有するボトムゲイト型の半導体装置
であって、前記ソース領域及びドレイン領域は、少なく
ともゲイト絶縁膜に向かって第１の導電層、当該第１の
導電層よりも高抵抗な第２の導電層及び前記チャネル形
成領域と同一導電型の半導体層からなる積層構造を有
し、前記チャネル形成領域と前記第１の導電層との間に
は、膜厚の異なる二つのオフセット領域と前記第２の導
電層からなるＨＲＤ構造が存在することを特徴とする。
【００２０】なお、前記膜厚の異なる二つのオフセット
領域は、一方は前記チャネル形成領域と同一導電型かつ
同一膜厚の半導体層からなる膜面方向のオフセットであ
り、他方は前記チャネルと同一導電型かつ前記チャネル
形成領域よりも膜厚の厚い半導体層からなる膜厚方向の
オフセットであることを特徴とする。
【００２１】また、作製方法に関する他の発明の構成
は、絶縁表面を有する基板上にゲイト電極、ゲイト絶縁
層、非晶質半導体膜を形成する工程と、前記非晶質半導
体膜に対して結晶化を助長する触媒元素を添加し、加熱
処理により結晶構造を有する半導体膜を得る工程と、前
記結晶構造を有する半導体膜に対して１５族のみ或いは
１３族及び１５族から選ばれた不純物を添加する工程
と、加熱処理により前記不純物を含む導電層に対して前
記触媒元素をゲッタリングさせる工程と、前記導電層上
にソース電極及びドレイン電極を形成する工程と、前記
ソース電極及びドレイン電極をマスクとして前記結晶構
造を有する半導体膜をエッチングすることでチャネル形
成領域を形成する工程と、を有することを特徴とする。
【００２２】また、他の発明の構成は、絶縁表面を有す
る基板上にゲイト電極、ゲイト絶縁層、非晶質半導体膜
を形成する工程と、前記非晶質半導体膜に対して結晶化
を助長する触媒元素を添加し、加熱処理により結晶構造
を有する半導体膜を得る工程と、前記結晶構造を有する
半導体膜に対して１５族のみ或いは１３族及び１５族か
ら選ばれた不純物を添加する工程と、加熱処理により前
記不純物を含む導電層に対して前記触媒元素をゲッタリ
ングさせる工程と、前記導電層上にソース電極及びドレ
イン電極を形成する工程と、前記ソース電極及びドレイ
ン電極をマスクとして前記結晶構造を有する半導体膜を
エッチングすることでチャネル形成領域を形成する工程
と、前記ソース電極及びドレイン電極をマスクとして前
記チャネル形成領域のみに対してしきい値電圧制御用の
不純物を添加する工程と、を有することを特徴とする。
【００２３】
【発明の実施の形態】以上の構成からなる本願発明の実
施の形態について、以下に記載する実施例でもって詳細
な説明を行うこととする。
【００２４】
【実施例】
〔実施例１〕本願発明の代表的な実施例について、図１
〜３を用いて説明する。まず、図１を用いて本願発明の
半導体装置の作製方法を説明する。
【００２５】ガラス基板（または石英、シリコン基板）
１０１上に珪素を主成分とする絶縁膜でなる下地膜１０
２を形成する。その上に導電性膜でなるゲイト電極（第
１配線）１０３を形成する。
【００２６】ゲイト電極１０３の線幅は１〜１０μｍ
（代表的には３〜５μｍ）とする。また、膜厚は 200〜
500 nm（代表的には 250〜300 nm）とする。本実施例で
は 250nm厚のＴａ／ＴａＮ（タンタル／窒化タンタル）
積層膜を用いて線幅３μｍのゲイト電極を形成する。
【００２７】また、ゲイト電極１０３としては、少なく
とも 600℃（好ましくは 800℃）の温度に耐えうる耐熱
性を有する材料（タンタル、タングステン、チタン、ク
ロム、モリブデン、導電性シリコン等）を用いる。その
理由は後述する。ここで１回目のパターニング工程（ゲ
イト電極形成）が行われる。
【００２８】次に、窒化珪素膜１０４（膜厚は０〜200
nm、代表的には25〜100 nm、好ましくは50nm）、ＳｉＯ
x Ｎy で示される酸化窒化珪素膜又は酸化珪素膜（膜厚
は 150〜300 nm、代表的には200 nm）１０５からなるゲ
イト絶縁層を形成し、その上に珪素を主成分とする非晶
質半導体膜１０６を形成する。本実施例では非晶質珪素
膜を例とするが他の化合物半導体膜（ゲルマニウムを含
有する非晶質珪素膜等）を用いても良い。
【００２９】また、本願発明はチャネルエッチ型のボト
ムゲイト構造であるので、非晶質珪素膜１０６の膜厚は
厚く形成しておく。膜厚範囲は 100〜600 nm（典型的に
は 200〜300 nm、好ましくは250 nm）とする。本実施例
では200 nmとする。また、後述するが、最適な膜厚は本
願発明のＴＦＴにどの様なオフセット領域、ＬＤＤ領域
を設けるかによって適宜決定する必要がある。
【００３０】なお、本実施例では減圧熱ＣＶＤ法により
非晶質珪素膜１０６を成膜するが、成膜の際に炭素、酸
素、窒素といった不純物の濃度を徹底的に管理すること
が望ましい。これらの不純物が多いと後の結晶化を阻害
する恐れがある。
【００３１】本実施例では成膜した非晶質珪素膜中にお
ける各不純物の濃度が、炭素及び窒素が 5×1018atoms/
cm3 未満（代表的には 5×1017atoms/cm3 以下）、酸素
が 1.5×1019atoms/cm3 未満（代表的には 1×1018atom
s/cm3 以下）となる様に制御する。この様な管理を行っ
ておけば最終的にＴＦＴのチャネル形成領域中に含まれ
る不純物濃度は上記範囲内に収まる。
【００３２】こうして図１（Ａ）の状態が得られる。そ
の次に、珪素の結晶化を助長する触媒元素（代表的には
ニッケル）を含んだ溶液をスピンコート法により塗布
し、Ｎｉ（ニッケル）含有層１０７を形成する。詳細な
条件は本発明者らによる特開平7-130652号公報記載の技
術（ここでは同公報の実施例１）を参照すると良い。な
お、同公報の実施例２に記載された技術を用いても良
い。（図１（Ｂ））
【００３３】なお、同公報ではＮｉを含んだ水溶液を塗
布する手段を示しているが、以下の添加手段を用いるこ
とも可能である。 （１）イオン注入法又はイオンドーピング法による直接
的添加。 （２）Ｎｉ電極を用いたプラズマ処理による添加。 （３）ＣＶＤ法、スパッタ法または蒸着法によるＮｉ膜
またはＮｉx Ｓｉy （ニッケルシリサイド）膜の形成。
【００３４】また、珪素の結晶化を助長する触媒元素と
しては、Ｎｉ以外にもＧｅ（ゲルマニウム）、Ｃｏ（コ
バルト）、白金（Ｐｔ）、パラジウム（Ｐｄ）、鉄（Ｆ
ｅ）、銅（Ｃｕ）、金（Ａｕ）、鉛（Ｐｂ）等を用いる
ことができる。
【００３５】Ｎｉ含有層１０７を形成したら、 450〜50
0 ℃２時間程の加熱処理（水素出し工程）の後、 500〜
700 ℃（代表的には 550〜600 ℃）の温度で 2〜12時間
（代表的には 4〜8 時間）の加熱処理を行い、結晶構造
を有する半導体膜（本実施例の場合には結晶性珪素膜
（ポリシリコン膜））１０８を得る。本実施例の場合、
結晶化は非晶質珪素膜１０６の表面近傍から始まり、概
略矢印の方向に向かって進行する。（図１（Ｃ））
【００３６】次に、レーザー光またはそれと同等の強度
を持つ強光を照射することにより結晶性珪素膜１０８の
結晶性の改善工程を行う。ここでは粒内欠陥の低減、不
整合粒界の低減及び非晶質成分の結晶化などが行われ、
非常に結晶性に優れた結晶性珪素膜１０９が得られる。
（図１（Ｄ））
【００３７】次に、１５族から選ばれた元素（代表的に
はリン、砒素またはアンチモン）をイオン注入法（質量
分離あり）またはイオンドーピング法（質量分離なし）
により添加する。本実施例では結晶性珪素膜１０９の表
面から深さ30〜100nm （代表的には30〜50nm）の範囲に
おいて、リン濃度が 1×1019〜 1×1021atoms/cm3 （代
表的には 1×1020atoms/cm3 ）となる様に調節する。
【００３８】本実施例ではこの様にして形成された高濃
度のリンを含む領域１１０をｎ+ 層（または第１の導電
層）と呼ぶ。この層の厚さは30〜100nm （代表的には30
〜50nm）の範囲で決定する。この場合、ｎ+ 層１１０は
後にソース／ドレイン電極の一部として機能する。本実
施例では30nm厚のｎ+ 層を形成する。
【００３９】また、ｎ+ 層１１０の下に形成される低濃
度にリンを含む領域１１１をｎ- 層（または第２の導電
層）と呼ぶ。この場合、ｎ- 層１１１はｎ+ 層１１０よ
りも高抵抗となり、後に電界緩和のためのＬＤＤ領域と
して機能する。本実施例では30nm厚のｎ- 層を形成す
る。（図１（Ｅ））
【００４０】また、この時、リンを添加する際の深さ方
向の濃度プロファイルが非常に重要である。この事につ
いて図４を用いて説明する。なお、図４に示す濃度プロ
ファイルは加速電圧を80keV 、ＲＦ電力を２０Ｗとして
イオンドーピング法によりフォスフィン（ＰＨ3 ）を添
加した場合の例である。
【００４１】図４において、４０１は結晶性珪素膜、４
０２は添加されたリンの濃度プロファイルを示してい
る。この濃度プロファイルはＲＦ電力、添加イオン種、
加速電圧等の設定条件によって決定される。
【００４２】この時、濃度プロファイル４０２のピーク
値はｎ+ 層４０３内部又は界面近傍にあり、結晶性珪素
膜４０１の深くにいく程（ゲイト絶縁膜に向かうほ
ど）、リン濃度は低下する。この時、リン濃度は膜内部
全域に渡って連続的に変化するためｎ+ 層４０３の下に
は必ずｎ- 層４０４が形成される。
【００４３】そして、このｎ- 層４０４の内部において
もリン濃度は連続的に低下していく。本実施例では、リ
ン濃度が 1×1019atoms/cm3 を超える領域をｎ+ 層４０
３として考え、 5×1017〜 1×1019atoms/cm3 の濃度範
囲にある領域をｎ- 層４０４として考えている。ただ
し、明確な境界は存在しないため、目安として考えてい
る程度である。
【００４４】また、リン濃度が極端に低下した領域及び
そのさらに下層は真性または実質的に真性な領域（ｉ
層）４０５となる。なお、真性な領域とは意図的に不純
物が添加されない領域を言う。また、実質的に真性な領
域とは、不純物濃度（ここではリン濃度）が珪素膜のス
ピン密度以下である領域又は不純物濃度が 1×1014〜 1
×1017atoms/cm3 の範囲で一導電性を示す領域を指す。
【００４５】この様な真性または実質的に真性な領域は
ｎ- 層４０４の下に形成される。ただし、ｉ層４０５は
基本的にチャネル形成領域と同一導電型の半導体層から
構成される。即ち、チャネル形成領域が弱いｎ型又はｐ
型を示す様な場合には、同様の導電型を示す。
【００４６】この様に、ｎ+ 層の形成にイオン注入法ま
たはイオンドーピング法を用いることによりｎ+ 層の下
にｎ- 層を形成することができる。従来の様にｎ+ 層を
成膜で設けた場合にはこの様な構成は実現できない。ま
た、イオン添加時の条件を適切に設定することでｎ+ 層
とｎ- 層の厚さ制御を容易に行うことができる。
【００４７】特に、ｎ- 層１１１の厚さは後にＬＤＤ領
域の厚さとなるため、非常に精密な制御が必要である。
イオンドーピング法等では添加条件の設定によって深さ
方向の濃度プロファイルが精密に制御できるので、ＬＤ
Ｄ領域の厚さ制御が容易に行える。本願発明ではｎ- 層
１１１の厚さを30〜200 nm（代表的には50〜150 nm）の
範囲で調節すれば良い。
【００４８】次に、図１（Ｅ）の状態が得られたら、 5
00〜700 ℃（代表的には 600〜650℃）の温度で 0.5〜8
時間（代表的には 1〜4 時間）の加熱処理（ファーネ
スアニール）を行い、結晶性珪素膜中のＮｉをｎ+ 層１
１０へと移動させる。この時、Ｎｉは概略矢印の方向に
向かってゲッタリングされる。（図２（Ａ））
【００４９】この様に、本実施例はｎ+ 層１１０、ｎ-
層１１１に含まれたリンをＮｉをゲッタリングするため
に利用し、ｎ+ ／ｎ- 層をゲッタリング領域として活用
する点に大きな特徴がある。また、Ｎｉをゲッタリング
したｎ+ ／ｎ- 層の一部はそのままソース／ドレイン領
域を構成する第１及び第２の導電層として残るが、ゲッ
タリング後は不活性なリン化ニッケルとなるので問題は
ない。
【００５０】また、この場合、Ｎｉが移動すべき距離は
結晶性珪素膜の膜厚分に相当する距離でしかないので非
常に速やか（短時間のうち）にゲッタリングが終了す
る。そのため、（１）添加するリン濃度の低減、（２）
加熱処理温度の低下、（３）加熱処理時間の短縮化を実
現しうる。
【００５１】なお、本実施例ではガラス基板上にＴＦＴ
を作製するのでガラスの耐熱性でプロセス最高温度が決
定されてしまう。しかしながら、基板として石英基板な
ど耐熱性の高い基板を用いれば、ゲッタリングのための
加熱処理の最高温度を 1000℃（好ましくは 800℃）に
まで上げることができる。温度が 800℃を超えるとゲッ
タリング領域から被ゲッタリング領域へのリンの逆拡散
が起こり始めるので好ましくない。
【００５２】また、ゲイト電極１０３の耐熱性を少なく
とも 600℃（好ましくは 800℃）の温度に耐えうる様に
したのは、このゲッタリング工程を考慮しての事であ
る。勿論、ゲッタリング工程をファーネスアニールによ
らず、ランプアニール等で行う場合にはゲイト電極の許
容範囲も広がる。
【００５３】こうして触媒元素をｎ+ ／ｎ- 層へとゲッ
タリングしたら、結晶性珪素膜のパターニングを行い、
島状半導体層１１２を形成する。この時、最終的にＴＦ
Ｔが完成した時にキャリアの移動方向に対して垂直な方
向の長さ（チャネル幅（Ｗ））が１〜30μｍ（代表的に
は10〜20μｍ）となる様に調節する。ここで２回目のパ
ターニング工程が行われる。（図２（Ｂ））
【００５４】ここで図面上には図示されないが、露出し
たゲイト絶縁層の一部をエッチングし、ゲイト電極（第
１配線）と次に形成する電極（第２配線）との電気的接
続をとるためのコンタクトホール（図２（Ｄ）の１１９
で示される領域）を開口する。ここで３回目のパターニ
ング工程が行われる。
【００５５】次に、導電性を有する金属膜（図示せず）
を成膜し、パターニングによりソース電極１１３、ドレ
イン電極１１４を形成する。本実施例ではＴｉ（50nm）
／Ａｌ（ 200〜300 nm）／Ｔｉ（50nm）の３層構造から
なる積層膜を用いる。また、上述の様にゲイト電極と電
気的に接続するための配線も同時に形成されている。こ
こで４回目のパターニング工程が行われる。（図２
（Ｃ））
【００５６】また、後述するが、ゲイト電極１０３の真
上の領域、即ちソース電極１１３とドレイン電極１１４
とで挟まれた領域（以下、チャネルエッチ領域と呼ぶ）
１１５の長さ（Ｃ1 で示される）が後にチャネル形成領
域とオフセット領域の長さを決定する。Ｃ1 は２〜20μ
ｍ（代表的には５〜10μｍ）の範囲から選べるが、本実
施例ではＣ1 ＝４μｍとする。
【００５７】次に、ソース電極１１３及びドレイン電極
１１４をマスクとしてドライエッチングを行い、自己整
合的に島状半導体層１１２をエッチングする。そのた
め、チャネルエッチ領域１１５のみでエッチングが進行
する。（図２（Ｄ））
【００５８】この時、ｎ+ 層１１０は完全にエッチング
され、真性または実質的に真性な領域（ｉ層）のみが残
された形でエッチングを止める。本願発明では最終的に
10〜100 nm（代表的には10〜75nm、好ましくは15〜45n
m）の半導体層のみを残す。本実施例では30nm厚の半導
体層を残すことにする。
【００５９】こうして島状半導体層１１２のエッチング
（チャネルエッチ工程）が終了したら、保護膜１１６と
して酸化珪素膜また窒化珪素膜を形成して、図２（Ｄ）
に示す様な構造の逆スタガ型ＴＦＴを得る。
【００６０】この状態において、チャネルエッチされた
島状半導体層１１２のうち、ゲイト電極１１３の真上に
位置する領域はチャネル形成領域１１７となる。本実施
例の構成ではゲイト電極幅がチャネル形成領域の長さに
対応し、Ｌ1 で示される長さをチャネル長と呼ぶ。ま
た、ゲイト電極１１３の端部よりも外側に位置する領域
１１８は、ゲイト電極１１３からの電界が及ばず、オフ
セット領域となる。この長さはＸ1 で示される。
【００６１】本実施例の場合、ゲイト電極１１３の線幅
（Ｌ1 に相当する）が３μｍであり、チャネルエッチ領
域１１５の長さ（Ｃ1 ）が４μｍであるので、オフセッ
ト領域の長さ（Ｘ1 ）は 0.5μｍとなる。
【００６２】ここで、ドレイン領域（ドレイン電極１１
４と接する半導体層）を拡大したものを図３に示す。図
３において、１０３はゲイト電極、３０１はチャネル形
成領域、３０２はｎ+ 層（ソースまたはドレイン電
極）、３０３、３０４は膜厚の異なるオフセット領域、
３０５はｎ- 層（ＬＤＤ領域）である。
【００６３】なお、ここでは説明しないがソース領域
（ソース電極１１３と接する半導体層）も同様の構造を
有している。
【００６４】また、図３に示す構造は模式的に記されて
いるが、各領域の膜厚関係には注意が必要である。本願
発明を構成するにあたって最も好ましい構成は、膜厚の
厚さがｎ+ 層３０２＜ｎ- 層３０５＜オフセット領域
（ｉ層）３０４の関係にある場合である。
【００６５】なぜならばｎ+ 層３０２は電極として機能
するだけなので薄くで十分である。一方、ｎ- 層３０５
及びオフセット領域３０４は電界緩和を効果的に行うた
めに適切な厚さが必要である。
【００６６】本実施例の構成では、チャネル形成領域３
０１からｎ+ 領域３０２に至るまでに膜厚の異なる二つ
のオフセット領域３０３、３０４及びＬＤＤ領域３０５
が存在する。なお、３０３はマスク合わせにより形成さ
れる膜面方向のオフセット領域であり、マスクオフセッ
ト領域と呼ぶ。
【００６７】また、３０４はｉ層の膜厚分に相当する膜
厚方向のオフセット領域であり、厚さオフセット領域と
呼ぶ。厚さオフセット領域３０４の厚さは100 〜300 nm
（代表的には 150〜200nm ）の範囲で決定すれば良い。
ただし、チャネル形成領域の膜厚よりも膜厚をが厚くす
る必要がある。チャネル形成領域よりも膜厚が薄いと良
好なオフセット効果を望めない。
【００６８】この様なオフセット＋ＬＤＤからなる構造
を本発明者らはＨＲＤ（High Resistance Drain ）構造
と呼び、通常のＬＤＤ構造とは区別して考えている。本
実施例の場合、ＨＲＤ構造はマスクオフセット＋厚さオ
フセット＋ＬＤＤの３段構造で構成されることになる。
【００６９】この時、ＬＤＤ領域３０３はＬＤＤ領域の
膜厚及び不純物濃度によって制御されるため、非常に再
現性が高く、特性バラツキが小さいという利点を有す
る。パターニングによって形成されたＬＤＤ領域ではパ
ターニング誤差による特性バラツキが問題となることは
従来例で述べた通りである。
【００７０】なお、マスクオフセット領域３０３の長さ
（Ｘ1 ）はパターニングによって制御されるため、パタ
ーニングやガラスの縮み等による誤差の影響を受ける。
しかしながら、その後に厚さオフセット領域３０４とＬ
ＤＤ領域３０５とが存在するので誤差による影響は緩和
され、特性バラツキを小さくすることができる。
【００７１】なお、マスクオフセットの長さ（Ｘ1 ）は
チャネル長（Ｌ1 ）とチャネルエッチ領域の長さ（Ｃ
1 ）を用いて（Ｃ1 −Ｌ1 ）／２で表される。従って、
ソース／ドレイン電極形成時のパターニング工程によっ
て所望のオフセット長（Ｘ1 ）を設定することが可能で
ある。本実施例の構成ではオフセット長（Ｘ1 ）は 0.3
〜３μｍ（代表的には１〜２μｍ）とすることができ
る。
【００７２】なお、図２（Ｄ）に示す様な構造の逆スタ
ガ型ＴＦＴは、従来の非晶質珪素膜を活性層（島状半導
体層）として利用したＴＦＴでは実現できない。なぜな
らば、非晶質珪素膜を用いる場合、ソース／ドレイン電
極とゲイト電極とがオーバーラップする様な構造にしな
いとキャリア（電子または正孔）の移動度が極めて遅く
なってしまうからである。
【００７３】ソース／ドレイン電極とゲイト電極とがオ
ーバーラップする様な構造にしたとしても非晶質珪素膜
を用いたＴＦＴのモビリティ（電界効果移動度）はせい
ぜい１〜10cm2/Vs程度である。それに対して本実施例の
様な構造を採用してしまってはモビリティが低すぎてス
イッチング素子として機能しない。
【００７４】ところが、本願発明では活性層として結晶
性珪素膜を利用しているのでキャリア移動度が十分に速
い。従って、本実施例の様な構造としても十分なモビリ
ティを得ることが可能である。即ち、本実施例の構造は
半導体層として結晶構造を有する半導体膜を用いたから
こそ実現できるのである。
【００７５】また、本実施例の逆スタガ型ＴＦＴは、Ｈ
ＲＤ構造を有しているので衝突電離によるホットキャリ
ア注入などの劣化現象に対して非常に強く、高い信頼性
を有している。しかも、ＬＤＤ領域の効果が支配的な
上、そのＬＤＤ領域が非常に制御性よく形成されている
ので特性バラツキが非常に小さい。
【００７６】そのため、本実施例の様な構造は高耐圧を
必要とし、高い動作速度はそれほど必要としない様な回
路を構成するＴＦＴに好適である。
【００７７】また、本実施例の作製工程に示した様に、
図２（Ｄ）に示した構造の逆スタガ型ＴＦＴを得るのに
４枚のマスクしか必要としていない。これは従来のチャ
ネルストップ型ＴＦＴが６枚マスクを必要としていた事
を考えると、スループット及び歩留りが飛躍的に向上す
ることを意味している。
【００７８】以上の様に、本実施例の構成によれば量産
性の高い作製工程によって、高い信頼性と再現性を有す
るボトムゲイト型ＴＦＴを作製することが可能である。
【００７９】なお、本実施例の作製工程に従って作製し
たボトムゲイト型ＴＦＴ（Ｎチャネル型ＴＦＴ）のモビ
リティは30〜250cm2/Vs （代表的には10〜150cm2/Vs
）、しきい値電圧は０〜３Ｖを実現しうる。
【００８０】〔実施例２〕本実施例では本願発明の構成
において、実施例１とは異なる構成例を示す。ＴＦＴの
作製工程は基本的には実施例１に従えば良いので、本実
施例では必要な部分のみを説明することにする。
【００８１】まず、実施例１の作製工程に従って図５
（Ａ）の状態を得る。ここで実施例１と異なる点は、ソ
ース電極５０１、ドレイン電極５０２を形成する際にチ
ャネルエッチ領域５００の長さをＣ2 とする点にある。
この時、Ｃ2 はゲイト電極幅よりも狭く、２〜９μｍ
（代表的には２〜４μｍ）の範囲で選ばれる。即ち、ゲ
イト電極とソース／ドレイン電極とがオーバーラップす
る様に設けることが本実施例の特徴となる。
【００８２】この状態で実施例１に示した様にチャネル
エッチ工程を行い、保護膜を設けると図５（Ｂ）の状態
を得る。この時、５０３で示される領域がチャネル形成
領域となり、そのチャネル長はＬ2 （＝Ｃ2 ）で表され
る。また、マスク設計によりオーバーラップさせた領域
（マスクオーバーラップ領域と呼ぶ）５０４の長さ（Ｙ
2 ）はゲイト電極幅をＥとすると、（Ｅ−Ｌ2 ）／２で
表される。
【００８３】図５（Ｃ）はドレイン領域の拡大図である
が、ＴＦＴ動作時のキャリアは、チャネル形成領域５０
３（厚さ50nm）、マスクオーバーラップ領域５０４（厚
さ160 nm）、ＬＤＤ領域５０５（厚さ50nm）を通ってｎ
+ 層５０６（厚さ40nm）、ドレイン電極５０２へと到達
する。
【００８４】なお、この場合、マスクオーバーラップ領
域５０４にもゲイト電極からの電界が形成されるが、Ｌ
ＤＤ領域５０５に近づくにつれて電界は弱まるので、そ
の様な領域は実質的にＬＤＤ領域と同様の機能を持つ。
勿論、さらにＬＤＤ領域５０５に近づけば完全に電界が
形成されなくなり、オフセット（厚さオフセット）領域
としても機能しうる。
【００８５】この様に本実施例の構造ではＨＲＤ構造
が、オーバーラップによる実質的なＬＤＤ＋厚さオフセ
ット＋低濃度不純物によるＬＤＤで構成される。また、
オーバーラップ領域５０４の膜厚が薄い場合には、オー
バーラップによる実質的なＬＤＤ＋低濃度不純物による
ＬＤＤのみからなるＬＤＤ構造もとりうる。
【００８６】本実施例の構成においても、オーバーラッ
プ領域５０４、ＬＤＤ領域５０５がそれぞれの膜厚で制
御されるので非常に特性バラツキが小さい。また、オー
バーラップ領域の長さ（Ｙ2 ）はパターニング等による
誤差を含むが、オーバーラップによるＬＤＤ、厚さ方向
のオフセット及び低濃度不純物によるＬＤＤはその様な
誤差の影響を受けないのでＹ2 の誤差による特性バラツ
キは緩和される。
【００８７】なお、本実施例の様な構造はオフセット成
分が少なく、高い動作速度を必要とする様な回路を構成
するＴＦＴに好適である。
【００８８】また、本実施例の構造では衝突電離によっ
てチャネル形成領域内に蓄積した少数キャリアが速やか
にソース電極へと引き抜かれるので基板浮遊効果を起こ
しにくいという利点を有する。そのため、動作速度が速
い上に非常に耐圧特性の高いＴＦＴを実現することが可
能である。
【００８９】〔実施例３〕本実施例では本願発明の構成
において、実施例１、２とは異なる構成例を示す。ＴＦ
Ｔの作製工程は基本的には実施例１に従えば良いので、
本実施例では必要な部分のみを説明することにする。
【００９０】まず、実施例１の作製工程に従って図６
（Ａ）の状態を得る。ここで実施例１と異なる点は、ソ
ース電極６０１、ドレイン電極６０２を形成する際にチ
ャネルエッチ領域６００の長さをＣ3 とする点にある。
この時、Ｃ3 はゲイト電極幅と一致させるため、１〜10
μｍ（代表的には３〜５μｍ）となる。
【００９１】この状態で実施例１に示した様にチャネル
エッチ工程を行い、保護膜を設けると図６（Ｂ）の状態
を得る。この時、６０３で示される領域がチャネル形成
領域となり、そのチャネル長はＬ3 （＝Ｃ3 ）で表され
る。
【００９２】図６（Ｃ）はドレイン領域の拡大図である
が、ＴＦＴ動作時のキャリアは、チャネル形成領域６０
３（厚さ100 nm）、厚さオフセット領域６０４（厚さ15
0 nm）、ＬＤＤ領域６０５（厚さ100 nm）を通ってｎ+
層６０６（厚さ50nm）、ドレイン電極６０２へと到達す
る。即ち、本実施例の構造ではＨＲＤ構造が厚さオフセ
ット＋ＬＤＤの２段構造で構成される。
【００９３】本実施例の構成においても、厚さオフセッ
ト領域６０４、ＬＤＤ領域６０５がそれぞれの膜厚で制
御されるので非常に特性バラツキが小さい。また、十分
な耐圧特性を得ることが可能である。
【００９４】〔実施例４〕本実施例では本願発明の構成
において、実施例１〜３とは異なる構成例を示す。ＴＦ
Ｔの作製工程は基本的には実施例１に従えば良いので、
本実施例では必要な部分のみを説明することにする。
【００９５】まず、実施例１の作製工程に従って図７
（Ａ）の状態を得る。ここで実施例１と異なる点は、ソ
ース電極７０１、ドレイン電極７０２を形成する際にソ
ース電極またはドレイン電極のいずれか一方をゲイト電
極にオーバーラップさせ、他方はオーバーラップさせな
い構成とする点にある。
【００９６】なお、本実施例ではチャネルエッチ領域７
００の長さをＣ4 とする。この時、Ｃ4 は１〜１０μｍ
（代表的には３〜６μｍ）の範囲で選ばれる。
【００９７】この状態で実施例１に示した様にチャネル
エッチ工程を行い、保護膜を設けると図７（Ｂ）の状態
を得る。この時、７０３で示される領域がチャネル形成
領域となり、そのチャネル長はＬ4 （＝Ｃ4 −Ｘ4 ）で
表される。
【００９８】ここで、Ｘ4 はマスクオフセット領域７０
４の長さである。Ｘ4 の数値範囲については実施例１を
参考にすれば良い。また、マスクオーバーラップ領域７
０５の長さの数値範囲は実施例２を参考にすれば良い。
【００９９】本実施例は、実施例１で説明したＨＲＤ構
造と実施例２で説明したＨＲＤ構造（またはＬＤＤ構
造）とを組み合わせた構成である。構造的な説明は実施
例１及び実施例２で既に説明したのでここでの説明は省
略する。
【０１００】本実施例の様な構造を採用する場合、特に
ソース領域に実施例２に示したＨＲＤ構造（またはＬＤ
Ｄ構造）を用い、ドレイン領域に実施例１で説明したＨ
ＲＤ構造を用いることが好ましい。
【０１０１】例えば、ドレイン領域側のチャネル端部
（接合部）では特に電界集中が激しく、実施例１に示し
た様な抵抗成分の多いＨＲＤ構造が望ましい。逆に、ソ
ース側ではそこまでの高耐圧対策は必要ないので、実施
例２に示した様な抵抗成分の少ないＨＲＤ（またはＬＤ
Ｄ）構造が適している。
【０１０２】なお、本実施例において、ソース／ドレイ
ン領域側のいずれか一方に実施例２の構成を組み合わせ
ることも可能である。この様に、実施例１〜３に示した
ＨＲＤ構造またはＬＤＤ構造を実施者が適宜選択してソ
ース／ドレイン領域に採用し、回路設計を鑑みて最適な
構造を設計すれば良い。この場合、３2 ＝９通りの組み
合わせパターンが可能である。
【０１０３】〔実施例５〕本実施例では実施例１〜４に
示した構成のボトムゲイト型ＴＦＴを用いてＣＭＯＳ回
路（インバータ回路）を構成する場合の例について図８
を用いて説明する。なお、ＣＭＯＳ回路は同一基板上に
形成されたＮチャネル型ＴＦＴとＰチャネル型ＴＦＴと
を相補的に組み合わせて構成する。
【０１０４】図８は実施例４に示した構成を利用したＣ
ＭＯＳ回路であり、８０１はＰチャネル型ＴＦＴのソー
ス電極、８０２はＮチャネル型ＴＦＴのソース電極、８
０３はＮ／Ｐ共通のドレイン電極である。
【０１０５】また、Ｎチャネル型ＴＦＴは実施例１で説
明した作製工程によってｎ+ 層８０４、８０５、ｎ- 層
８０６、８０７が形成されている。一方、Ｐチャネル型
ＴＦＴの方にはｐ++層８０８、８０９、ｐ- 層８１０、
８１１が形成されている。
【０１０６】なお、同一基板上にＣＭＯＳ回路を作製す
ることは非常に容易である。本願発明の場合、まず、実
施例１の工程に従って図２（Ｂ）の状態を得る。
【０１０７】この状態ではＮ型／Ｐ型関係なく１５族か
ら選ばれた元素が全面に添加されているが、Ｐチャネル
型ＴＦＴを作製する場合にはＮチャネル型ＴＦＴとする
領域をレジストマスク等で隠して１３族から選ばれた元
素（代表的にはボロン、インジウムまたはガリウム）を
添加すれば良い。
【０１０８】本実施例ではボロンを例にとるが、この
時、ボロンはリンの濃度以上に添加して導電性を反転さ
せなければならない。また、ｎ+ 層及びｎ- 層全てを完
全にｐ++層及びｐ- 層に反転させるためには、ボロン添
加時の濃度プロファイルを調節してリンの添加深さより
も深く添加することが重要である。
【０１０９】従って、ボロンの膜中における濃度プロフ
ァイルは図９の様になる。図９において、９００は半導
体層、９０１はボロン添加前のリンの濃度プロファイ
ル、９０２はボロン添加後のボロンの濃度プロファイ
ル、９０３はｐ++層、９０４はｐ- 層、９０５はｉ層で
ある。
【０１１０】この時、ｐ++層９０３の厚さは10〜150 nm
（代表的には50〜100 nm）とし、Ｐ- 層９０４の厚さは
30〜300 nm（代表的には 100〜200 nm）とする。ただ
し、Ｐチャネル型ＴＦＴは元来劣化に強いのでｐ- 層を
ＬＤＤ領域として利用する必要性は必ずしもない。わざ
わざｐ- 層９０４の膜厚について言及したのは、イオン
注入法等の添加手段を用いる限り、連続的に変化する濃
度勾配によって必ずｐ-層が形成されるからである。
【０１１１】ところで、本実施例ではＮチャネル型ＴＦ
ＴとＰチャネル型ＴＦＴのどちらもソース領域側には実
施例２に示した構成のＨＲＤ構造（オーバーラップ領域
を利用したタイプ）を用い、ドレイン領域側には実施例
１に示した構成のＨＲＤ構造（マスクオフセットを利用
したタイプ）を設けている。
【０１１２】そのため、上面図で明らかな様にＰチャネ
ル型ＴＦＴのソース領域側にはＹｉの長さを持つオーバ
ーラップ領域を有し、ドレイン領域側にはＸｉの長さを
持つマスクオフセット領域を有している。また、Ｎチャ
ネル型ＴＦＴのソース領域側にはＹj の長さを持つオー
バーラップ領域を有し、ドレイン領域側にはＸj の長さ
を持つマスクオフセット領域を有している。
【０１１３】この時、ＸｉとＸj 、ＹｉとＹj の長さは
それぞれマスク設計によって自由に調節できる。従っ
て、それぞれの長さは回路構成の必要に応じて適宜決定
すれば良く、Ｎチャネル型とＰチャネル型とで揃える必
要はない。
【０１１４】また、この様な構造ではＣＭＯＳ回路の共
通ドレインとなる領域の耐圧特性を高くすることができ
るので、動作電圧の高い回路を構成する場合において、
非常に有効な構成である。
【０１１５】なお、実施例１〜４に示した構成のＴＦＴ
を用いたＣＭＯＳ回路の構成を図８に示したが、これ以
外の全ての組み合わせも可能であることは言うまでもな
い。可能な構成パターンとしては、一つのＴＦＴについ
て９通りあるので、ＣＭＯＳ回路では９2 ＝８１通りが
ある。これらの複数の組み合わせの中から、回路が必要
する性能に応じて最適な組み合わせを採用していけば良
い。
【０１１６】また、本実施例に示した様に本願発明はＰ
チャネル型ＴＦＴにも容易に適用することができる。そ
の場合、本願発明のボトムゲイト型ＴＦＴ（Ｐチャネル
型ＴＦＴ）のモビリティは30〜150cm2/Vs （代表的には
10〜100cm2/Vs ）、しきい値電圧は−１〜−３Ｖを実現
しうる。
【０１１７】〔実施例６〕本実施例では、珪素の結晶化
を助長する触媒元素としてＧｅ（ゲルマニウム）を利用
した場合の例をついて説明する。Ｇｅを利用する場合、
汎用性の高さからイオン注入法、イオンドーピング法ま
たはプラズマ処理による添加を行うことが好ましい。ま
た、Ｇｅを含む雰囲気中で熱処理を行うことで気相から
添加することも可能である。
【０１１８】ＧｅはＳｉ（シリコン）と同じ１４族に属
する元素であるため、Ｓｉとの相性が非常に良い。Ｇｅ
とＳｉとの化合物（Six Ge1-x で示される。ただし０＜
Ｘ＜１）は本願発明の半導体層として活用することもで
きることは既に述べた。
【０１１９】そのため、本実施例の様にＧｅを用いた非
晶質珪素膜の結晶化を行った場合、結晶化後に触媒元素
をゲッタリングする必要性がない。勿論、ゲッタリング
工程を行っても構わないが、ＴＦＴ特性に影響はない。
【０１２０】従って、ゲッタリング工程の加熱処理を省
略することができるので製造工程のスループットが大幅
に向上する。また、Six Ge1-x 膜を用いたＴＦＴは高い
モビリティを示すことが知られているので、珪素膜中に
おけるＧｅの含有量が適切であれば動作速度の向上も期
待しうる。
【０１２１】なお、本実施例の構成は実施例１〜５のい
ずれの構成に対しても適用することが可能である。
【０１２２】〔実施例７〕本実施例では、本願発明のＴ
ＦＴに対してしきい値電圧を制御するための工夫を施し
た場合の例について説明する。
【０１２３】しきい値電圧を制御するために１３族（代
表的にはボロン、インジウム、ガリウム）または１５族
（代表的にはリン、砒素、アンチモン）から選ばれた元
素をチャネル形成領域に対して添加する技術はチャネル
ドープと呼ばれている。
【０１２４】本願発明に対してチャネルドープを行うこ
とは有効であり、以下に示す２通りの方法が簡易で良
い。
【０１２５】まず、非晶質珪素膜を成膜する時点におい
て成膜ガスにしきい値電圧を制御するための不純物を含
むガス（例えばジボラン、フォスフィン等）を混在さ
せ、成膜と同時に所定量を含有させる方式がある。この
場合、工程数を全く増やす必要がないが、Ｎ型及びＰ型
の両ＴＦＴに対して同濃度が添加されるため、両者で濃
度を異ならせるといった要求には対応できない。
【０１２６】次に、図２（Ｄ）で説明した様なチャネル
エッチ工程（チャネル形成領域の形成工程）が終了した
後で、ソース／ドレイン電極をマスクとしてチャネル形
成領域（またはチャネル形成領域とマスクオフセット領
域）に対して選択的に不純物添加を行う方式がある。
【０１２７】添加方法はイオン注入法、イオンドーピン
グ法、プラズマ処理法、気相法（雰囲気からの拡散）、
固相法（膜中からの拡散）など様々な方法を用いること
ができるが、チャネル形成領域が薄いので、気相法や固
相法等の様にダメージをあたえない方法が好ましい。
【０１２８】なお、イオン注入法等を用いる場合には、
ＴＦＴ全体を覆う保護膜を設けてから行えばチャネル形
成領域のダメージを減らすことができる。
【０１２９】また、不純物を添加した後はレーザーアニ
ール、ランプアニール、ファーネスアニールまたはそれ
らを組み合わせて不純物の活性化工程を行う。この時、
チャネル形成領域が受けたダメージも殆ど回復する。
【０１３０】本実施例を実施する場合、チャネル形成領
域には 1×1015〜 5×1018atoms/cm3 （代表的には 1×
1015〜 5×1017atoms/cm3 ）の濃度でしきい値電圧を制
御するための不純物を添加すれば良い。
【０１３１】そして、本実施例を本願発明のＴＦＴに実
施した場合、Ｎチャネル型ＴＦＴのしきい値電圧を 0.5
〜2.5 Ｖの範囲に収めることができる。また、Ｐチャネ
ル型ＴＦＴに適用した場合にはしきい値電圧を-0.1〜-
2.0Ｖの範囲に収めることが可能である。
【０１３２】なお、本実施例の構成は実施例１〜６のい
ずれの構成との組み合わせも可能である。また、実施例
５のＣＭＯＳ回路に適用する場合、Ｎ型ＴＦＴとＰ型Ｔ
ＦＴとで添加濃度や添加する不純物の種類を異なるもの
とすることもできる。
【０１３３】〔実施例８〕図２（Ｄ）に示した構造で
は、島状半導体層を完全に囲む様にしてソース電極１１
３とドレイン電極１１４とが形成されている。本実施例
ではこれとは別の構成について説明する。
【０１３４】図１０（Ａ）に示す構造は、基本的には図
２（Ｄ）と似ているが、ソース電極１１及びドレイン電
極１２の形状が異なる点に特徴がある。即ち、一部にお
いて島状半導体層（厳密にはソース／ドレイン領域）よ
りもａで示される距離だけ内側にソース電極１１及びド
レイン電極１２が形成されている。
【０１３５】また、１３で示される領域は、チャネル形
成領域１４と同じ膜厚を有する領域であり、距離ａの幅
を持つ。図面上では模式的に表しているが、距離ａは１
〜300 μｍ（代表的には10〜200 μｍ）である。
【０１３６】ここで作製工程と照らし合わせて本実施例
の特徴を説明する。本実施例では図１０（Ｂ）に示す様
にソース電極１１及びドレイン電極１２を形成する。こ
こで１５は島状半導体層であり、端部１６が露出する。
【０１３７】この状態でチャネルエッチ工程を行うと、
ソース電極１１及びドレイン電極１２がマスクとなって
自己整合的に島状半導体層１５がエッチングされる。こ
の場合、端部１６も同時にエッチングされる。
【０１３８】この様にして図１０（Ａ）の様な構造が得
られる。従って、端部１６がチャネル形成領域１４と同
じ膜厚を有することは明らかである。
【０１３９】この島状半導体層の突出部１３を形成する
理由は以下の２つがある。 （１）チャネルエッチ工程におけるエッチングモニタと
して利用する。 （２）後工程で保護膜や層間絶縁膜を形成する際に、島
状半導体層の段差によるカバレッジ不良を低減する。
【０１４０】エッチングモニタとしては、製造過程にお
ける抜き取り検査によってチャネル形成領域が適切な膜
厚となっているかどうかを検査する場合に用いる。
【０１４１】なお、本実施例の構成は実施例１〜７のい
ずれの構成とも組み合わせることが可能である。
【０１４２】〔実施例９〕本実施例では実施例５に示し
たＣＭＯＳ回路（インバータ回路）の回路構成の例につ
いて図１１を用いて説明する。
【０１４３】図１１（Ａ）に示すのは、図８に示したも
のと同一構造のＣＭＯＳ回路である。この場合、回路構
成はゲイト電極２０、Ｎ型ＴＦＴの半導体層２１、Ｐ型
ＴＦＴの半導体層２２、Ｎ型ＴＦＴのソース電極２３、
Ｐ型ＴＦＴのソース電極２４、共通ドレイン電極２５か
ら構成される。
【０１４４】なお、各端子部ａ、ｂ、ｃ、ｄはそれぞれ
図１１（Ｃ）に示したインバータ回路の端子部ａ、ｂ、
ｃ、ｄに対応している。
【０１４５】次に、図１１（Ｂ）に示すのは、Ｎ型ＴＦ
ＴとＰ型ＴＦＴとでドレイン領域となる半導体層を共通
化した場合の例である。各符号は図１１（Ａ）で説明し
た符号に対応している。
【０１４６】図１１（Ｂ）の構造ではＴＦＴ同士を非常
に高い密度で形成することができるため、回路を高集積
化する場合などに非常に有効である。共通化した半導体
層はＰＮ接合を形成するが問題とはならない。
【０１４７】〔実施例１０〕本実施例では、実施例１〜
５の構成のＴＦＴ及びＣＭＯＳ回路を作製する過程にお
いて、加熱処理の手段としてランプアニールを用いる場
合の例を示す。
【０１４８】ランプアニールとしてはＲＴＡ（Rapid Th
ermal Anneal）による熱処理が知られている。これは赤
外ランプからの強光を照射することにより短時間（数秒
から数十秒）で高温の加熱処理を行う技術であり、スル
ープットが非常に良い。また、赤外光以外に補助的に紫
外光を用いる場合もある。
【０１４９】本願発明においては、非晶質半導体膜の結
晶化工程、結晶性半導体膜の結晶性改善工程、触媒元素
のゲッタリング工程、しきい値制御のための不純物の活
性化工程等に加熱処理を行う。この様な時に本実施例を
利用することができる。
【０１５０】なお、本実施例の構成と他の実施例の構成
とは自由に組み合わせることが可能である。
【０１５１】〔実施例１１〕本実施例では実施例１とは
異なる手段で触媒元素のゲッタリングを行う場合につい
て説明する。
【０１５２】実施例１では１５族から選ばれた元素のみ
を利用してゲッタリング工程を行っているが、触媒元素
のゲッタリング工程は１３族及び１５族から選ばれた元
素が添加された状態でも実施することができる。
【０１５３】その場合、まず図１（Ｅ）に示す状態を得
たら、Ｎチャネル型ＴＦＴとなる領域のみをレジストマ
スクで隠して次にボロンを添加する。即ち、Ｎチャネル
型ＴＦＴとなる領域にはリンのみが存在し、Ｐチャネル
型ＴＦＴとなる領域にはボロンのみが存在する。
【０１５４】そして、その状態で加熱処理を行い、触媒
元素のゲッタリング工程を実施すれば良い。本発明者ら
の実験ではリンのみによるゲッタリング効果よりもリン
＋ボロンによるゲッタリング効果の方が効果が高いこと
が確かめられている。ただし、ボロンのみではゲッタリ
ング効果はなく、リン＋リンよりも高濃度のボロンとい
う組み合わせの時に高いゲッタリング効果を示した。
【０１５５】なお、本実施例の構成と他の実施例の構成
とは自由に組み合わせることが可能である。
【０１５６】〔実施例１２〕基板として耐熱性の高い石
英基板やシリコン基板を用いている場合、ｎ+ 導電層及
びｎ- 導電層を形成する前にハロゲン元素を含む酸化性
雰囲気中で700 〜1100℃程度の加熱処理を行うことも有
効である。これはハロゲン元素による金属元素のゲッタ
リング効果を利用する技術である。
【０１５７】また、この技術と実施例１１に示した様な
ゲッタリング工程とを併用することでさらに徹底的に非
晶質半導体膜の結晶化に利用した触媒元素を除去するこ
とができる。こうして、触媒元素を少なくともチャネル
形成領域から徹底的に除去しておけば信頼性の高い半導
体装置を得ることができる。
【０１５８】
【発明の効果】本願発明を実施することで、非常に少な
いマスク数（典型的には４枚）で量産性の高い半導体装
置を作製することができる。
【０１５９】また、チャネル形成領域とソース／ドレイ
ン電極間に、特性バラツキの小さい電界緩和層（ＬＤＤ
領域、マスクオフセット領域、厚さオフセット領域等）
が形成できるので、信頼性が高く且つ再現性の高い半導
体装置を実現することが可能である。
【図面の簡単な説明】
【図１】 薄膜トランジスタの作製工程を示す図。
【図２】 薄膜トランジスタの作製工程を示す図。
【図３】 薄膜トランジスタの構成を示す拡大図。
【図４】 膜中の濃度プロファイルを示す図。
【図５】 薄膜トランジスタの構成を示す図。
【図６】 薄膜トランジスタの構成を示す図。
【図７】 薄膜トランジスタの構成を示す図。
【図８】 ＣＭＯＳ回路の構成を示す図。
【図９】 膜中の濃度プロファイルを示す図。
【図１０】 薄膜トランジスタの構成を示す図。
【図１１】 ＣＭＯＳ回路の構成を示す図。
【符号の説明】
１０１ 基板 １０２ 下地膜 １０３ ゲイト電極 １０４ 窒化珪素膜 １０５ 酸化窒化珪素膜 １０６ 非晶質半導体膜 １０７ ニッケル含有層 １０８ 結晶性半導体膜 １０９ 結晶性半導体膜 １１０ ｎ+ 層（第１導電層） １１１ ｎ- 層（第２導電層） １１２ 島状半導体層 １１３ ソース電極 １１４ ドレイン電極 １１５ チャネルエッチ領域 １１６ 保護膜 １１７ チャネル形成領域 １１８ マスクオフセット領域 １１９ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１８Ｆ ６１８Ｇ ６２７Ｇ

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】結晶構造を有する半導体層で構成されたソ
    ース領域、ドレイン領域及びチャネル形成領域を有する
    ボトムゲイト型の半導体装置であって、 前記ソース領域及びドレイン領域は、ゲイト絶縁膜に向
    かって少なくとも第１の導電層、当該第１の導電層より
    も高抵抗な第２の導電層及び前記チャネル形成領域と同
    一導電型の半導体層からなる積層構造を有することを特
    徴とする半導体装置。
  2. 【請求項２】結晶構造を有する半導体層で構成されたソ
    ース領域、ドレイン領域及びチャネル形成領域を有する
    ボトムゲイト型の半導体装置であって、 前記ソース領域及びドレイン領域は、少なくともゲイト
    絶縁膜に向かって第１の導電層、当該第１の導電層より
    も高抵抗な第２の導電層及び前記チャネル形成領域と同
    一導電型の半導体層からなる積層構造を有し、 前記第１の導電層から前記第２の導電層にかけて当該第
    １及び第２の導電層を構成する不純物の濃度プロファイ
    ルが連続的に変化していることを特徴とする半導体装
    置。
  3. 【請求項３】結晶構造を有する半導体層で構成されたソ
    ース領域、ドレイン領域及びチャネル形成領域を有する
    ボトムゲイト型の半導体装置であって、 前記ソース領域及びドレイン領域は、少なくともゲイト
    絶縁膜に向かって第１の導電層、当該第１の導電層より
    も高抵抗な第２の導電層及び前記チャネル形成領域と同
    一導電型の半導体層からなる積層構造を有し、 前記第２の導電層は 5×1017〜 1×1019atoms/cm3 の範
    囲内で連続的に変化する不純物によって形成されている
    ことを特徴とする半導体装置。
  4. 【請求項４】結晶構造を有する半導体層で構成されたソ
    ース領域、ドレイン領域及びチャネル形成領域を有する
    ボトムゲイト型の半導体装置であって、 前記ソース領域及びドレイン領域は、少なくともゲイト
    絶縁膜に向かって第１の導電層、当該第１の導電層より
    も高抵抗な第２の導電層及び前記チャネル形成領域と同
    一導電型の半導体層からなる積層構造を有し、 前記チャネル形成領域と前記第２の導電層との間には、
    膜厚の異なる二つのオフセット領域が存在することを特
    徴とする半導体装置。
  5. 【請求項５】結晶構造を有する半導体層で構成されたソ
    ース領域、ドレイン領域及びチャネル形成領域を有する
    ボトムゲイト型の半導体装置であって、 前記ソース領域及びドレイン領域は、少なくともゲイト
    絶縁膜に向かって第１の導電層、当該第１の導電層より
    も高抵抗な第２の導電層及び前記チャネル形成領域と同
    一導電型の半導体層からなる積層構造を有し、 前記チャネル形成領域と前記第２の導電層との間には、
    前記チャネル形成領域よりも膜厚の厚いオフセット領域
    が存在することを特徴とする半導体装置。
  6. 【請求項６】絶縁表面を有する基板上に形成されたゲイ
    ト電極と、 結晶構造を有する半導体層で構成されたソース領域、ド
    レイン領域及びチャネル形成領域と、 前記ソース領域及びドレイン領域上のそれぞれに形成さ
    れたソース電極及びドレイン電極と、 を有するボトムゲイト型の半導体装置であって、 前記ソース領域及びドレイン領域は、少なくともゲイト
    絶縁膜に向かって第１の導電層、当該第１の導電層より
    も高抵抗な第２の導電層及び前記チャネル形成領域と同
    一導電型の半導体層からなる積層構造を有し、 前記ソース電極及び／又はドレイン電極は前記ゲイト電
    極に、前記チャネル形成領域上でオーバーラップしてい
    ることを特徴とする半導体装置。
  7. 【請求項７】結晶構造を有する半導体層で構成されたソ
    ース領域、ドレイン領域及びチャネル形成領域を有する
    ボトムゲイト型の半導体装置であって、 前記ソース領域及びドレイン領域は、少なくともゲイト
    絶縁膜に向かって第１の導電層、当該第１の導電層より
    も高抵抗な第２の導電層及び前記チャネル形成領域と同
    一導電型の半導体層からなる積層構造を有し、 前記チャネル形成領域と前記第１の導電層との間には、
    膜厚の異なる二つのオフセット領域と前記第２の導電層
    からなるＨＲＤ構造が存在することを特徴とする半導体
    装置。
  8. 【請求項８】請求項７において、前記膜厚の異なる二つ
    のオフセット領域は、一方は前記チャネル形成領域と同
    一導電型かつ同一膜厚の半導体層からなる膜面方向のオ
    フセットであり、他方は前記チャネル形成領域と同一導
    電型かつ前記チャネル形成領域よりも膜厚の厚い半導体
    層からなる膜厚方向のオフセットであることを特徴とす
    る半導体装置。
  9. 【請求項９】請求項１乃至請求項７において、前記第１
    の導電層の膜厚は30〜100nm であり、前記第２の導電層
    の膜厚は30〜200 nmであり、前記チャネル形成領域と同
    一導電型の半導体層の膜厚は100 〜300 nmであり、前記
    チャネル形成領域の膜厚は10〜100 nmであることを特徴
    とする半導体装置。
  10. 【請求項１０】請求項９において、前記第１の導電層、
    前記第２の導電層、前記チャネル形成領域と同一導電型
    の半導体層の順に膜厚が厚くなっていることを特徴とす
    る半導体装置。
  11. 【請求項１１】請求項１乃至請求項７において、前記チ
    ャネル形成領域と同一導電型の半導体層は、前記第２の
    導電層の下に存在する真性または実質的に真性な半導体
    層（ｉ層）であり、前記チャネル形成領域よりも膜厚が
    厚いことを特徴とする半導体装置。
  12. 【請求項１２】請求項１乃至請求項７において、前記第
    １の導電層及び前記第２の導電層は１３族または１５族
    から選ばれた元素によって導電性を与えられた半導体層
    であることを特徴とする半導体装置。
  13. 【請求項１３】請求項１乃至請求項７において、少なく
    とも前記チャネル形成領域にはしきい値電圧制御用の不
    純物が 1×1015〜 5×1017atoms/cm3 の濃度で添加され
    ていることを特徴とする半導体装置。
  14. 【請求項１４】請求項１乃至請求項７において、前記チ
    ャネル形成領域及び当該チャネル形成領域と同一導電型
    の半導体層にしきい値電圧制御用の不純物が 1×1015〜
    5×1017atoms/cm3 の濃度で添加されていることを特徴
    とする半導体装置。
  15. 【請求項１５】請求項１３または請求項１４において、
    前記しきい値電圧制御用の不純物とはボロン、インジウ
    ムまたはガリウムであることを特徴とする半導体装置。
  16. 【請求項１６】請求項１乃至請求項７において、前記第
    １の導電層にはＮｉ、Ｇｅ、Ｐｔ、Ｃｏ、Ｆｅ、Ａｕ、
    Ｐｄ、Ｐｂ、Ｃｕから選ばれた一種または複数種の元素
    が含まれていることを特徴とする半導体装置。
  17. 【請求項１７】絶縁表面を有する基板上にゲイト電極、
    ゲイト絶縁層、非晶質半導体膜を形成する工程と、 前記非晶質半導体膜に対して結晶化を助長する触媒元素
    を添加し、加熱処理により結晶構造を有する半導体膜を
    得る工程と、 前記結晶構造を有する半導体膜に対して１５族のみ或い
    は１３族及び１５族から選ばれた不純物を添加する工程
    と、 加熱処理により前記不純物を含む導電層に対して前記触
    媒元素をゲッタリングさせる工程と、 前記導電層上にソース電極及びドレイン電極を形成する
    工程と、 前記ソース電極及びドレイン電極をマスクとして前記結
    晶構造を有する半導体膜をエッチングすることでチャネ
    ル形成領域を形成する工程と、 を有することを特徴とする半導体装置の作製方法。
  18. 【請求項１８】絶縁表面を有する基板上にゲイト電極、
    ゲイト絶縁層、非晶質半導体膜を形成する工程と、 前記非晶質半導体膜に対して結晶化を助長する触媒元素
    を添加し、加熱処理により結晶構造を有する半導体膜を
    得る工程と、 前記結晶構造を有する半導体膜に対して１５族のみ或い
    は１３族及び１５族から選ばれた不純物を添加する工程
    と、 加熱処理により前記不純物を含む導電層に対して前記触
    媒元素をゲッタリングさせる工程と、 前記導電層上にソース電極及びドレイン電極を形成する
    工程と、 前記ソース電極及びドレイン電極をマスクとして前記結
    晶構造を有する半導体膜をエッチングすることでチャネ
    ル形成領域を形成する工程と、 前記ソース電極及びドレイン電極をマスクとしてしきい
    値電圧制御用の不純物を添加する工程と、 を有することを特徴とする半導体装置の作製方法。
  19. 【請求項１９】請求項１７または請求項１８において、
    前記触媒元素とはＮｉ、Ｇｅ、Ｐｔ、Ｃｏ、Ｆｅ、Ａ
    ｕ、Ｐｄ、Ｐｂ、Ｃｕから選ばれた一種または複数種の
    元素であることを特徴とする半導体装置の作製方法。
  20. 【請求項２０】請求項１７または請求項１８において、
    前記１５族のみから選ばれた不純物とはリンであり、前
    記１３族及び１５族から選ばれた不純物とはボロンとリ
    ンであることを特徴とする半導体装置の作製方法。
  21. 【請求項２１】請求項２０において、前記不純物の添加
    工程はイオン注入法またはイオンドーピング法により行
    われることを特徴とする半導体装置の作製方法。
  22. 【請求項２２】請求項１７または請求項１８において、
    前記加熱処理はファーネスアニールまたはランプアニー
    ルにより行われることを特徴とする半導体装置の作製方
    法。
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KR1019980040090A KR100567145B1 (ko) 1997-09-23 1998-09-23 반도체장치및그제조방법
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001007342A (ja) * 1999-04-20 2001-01-12 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2002176001A (ja) 2000-12-05 2002-06-21 Semiconductor Energy Lab Co Ltd 熱処理装置
JP2002246395A (ja) * 2001-02-16 2002-08-30 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2002246394A (ja) * 2001-02-16 2002-08-30 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2005051211A (ja) * 2003-07-14 2005-02-24 Semiconductor Energy Lab Co Ltd 発光装置
KR100500068B1 (ko) * 2000-11-07 2005-07-18 산요덴키가부시키가이샤 보텀 게이트형 박막 트랜지스터 및 그 제조 방법
JP2005254450A (ja) * 2004-03-11 2005-09-22 Palo Alto Research Center Inc 高電圧薄膜トランジスタを使用するｍｅｍｓ装置のための集積化ドライバ電子工学
JP2008010889A (ja) * 2003-07-14 2008-01-17 Semiconductor Energy Lab Co Ltd 発光装置、電子機器
US7416928B2 (en) 2004-09-08 2008-08-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2008123088A1 (ja) * 2007-04-04 2008-10-16 Sony Corporation 薄膜トランジスタおよびその製造方法ならびに表示装置
US7575985B2 (en) 2000-12-05 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device
JP2010225780A (ja) * 2009-03-23 2010-10-07 Casio Computer Co Ltd 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP2011199300A (ja) * 2003-07-14 2011-10-06 Semiconductor Energy Lab Co Ltd 発光装置

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001007342A (ja) * 1999-04-20 2001-01-12 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR100500068B1 (ko) * 2000-11-07 2005-07-18 산요덴키가부시키가이샤 보텀 게이트형 박막 트랜지스터 및 그 제조 방법
US7575985B2 (en) 2000-12-05 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device
JP2002176001A (ja) 2000-12-05 2002-06-21 Semiconductor Energy Lab Co Ltd 熱処理装置
KR101017861B1 (ko) * 2000-12-05 2011-03-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR100962054B1 (ko) * 2000-12-05 2010-06-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
JP2002246395A (ja) * 2001-02-16 2002-08-30 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2002246394A (ja) * 2001-02-16 2002-08-30 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2011199300A (ja) * 2003-07-14 2011-10-06 Semiconductor Energy Lab Co Ltd 発光装置
JP2008010889A (ja) * 2003-07-14 2008-01-17 Semiconductor Energy Lab Co Ltd 発光装置、電子機器
JP2005051211A (ja) * 2003-07-14 2005-02-24 Semiconductor Energy Lab Co Ltd 発光装置
US8319219B2 (en) 2003-07-14 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
US8373166B2 (en) 2003-07-14 2013-02-12 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
US8735896B2 (en) 2003-07-14 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
JP2005254450A (ja) * 2004-03-11 2005-09-22 Palo Alto Research Center Inc 高電圧薄膜トランジスタを使用するｍｅｍｓ装置のための集積化ドライバ電子工学
US7416928B2 (en) 2004-09-08 2008-08-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR101110765B1 (ko) 2004-09-08 2012-04-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
WO2008123088A1 (ja) * 2007-04-04 2008-10-16 Sony Corporation 薄膜トランジスタおよびその製造方法ならびに表示装置
JP2008258345A (ja) * 2007-04-04 2008-10-23 Sony Corp 薄膜トランジスタおよびその製造方法ならびに表示装置
KR101450043B1 (ko) * 2007-04-04 2014-10-13 소니 주식회사 박막 트랜지스터 및 그 제조 방법 및 표시 장치
JP2010225780A (ja) * 2009-03-23 2010-10-07 Casio Computer Co Ltd 薄膜トランジスタ及び薄膜トランジスタの製造方法

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