JPH1187401A

JPH1187401A - 半導体装置

Info

Publication number: JPH1187401A
Application number: JP9281038A
Authority: JP
Inventors: Haruki Yokono; 春樹横野
Original assignee: Individual
Current assignee: Individual
Priority date: 1997-09-05
Filing date: 1997-09-05
Publication date: 1999-03-30

Abstract

(57)【要約】【目的】半導体集積回路素子の多ピン化、小型化、高機
能化などの進歩に対応できる半導体集積回路素子および
半導体集積回路素子パッケージの電極端子と電子回路の
端子との接続構造を、信頼性の高い方法で実現するこ
と。【構成】半導体集積回路素子および半導体集積回路素子
パッケージの各電極端子と、少なくとも銅、銅合金およ
びそれらの酸化物からなる銅はくを用いて製造された電
子回路上の端子を半田などを介して接続した半導体装置
で、その銅はくは、接着基材との接着面に金属、合金、
酸化物、水酸化物、および水和物から選ばれる一層以上
の被覆層を有し、その上にシラザン系化合物の加熱加湿
分解により生成したシリカ層がある。接着基材は高強
度、高伸び性もつ合成樹脂層で、銅はくと積層基材を接
着する。半導体側の端子から数えて半田などの接続層、
銅はく層、金属被覆層、シリカ層、接着基材層および積
層基材層からなる少なくとも六乃至七層の接続層構成を
持つ半導体装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路素子お
よび半導体集積回路素子パッケージと電子回路の接続構
造に関する。

【０００２】

【従来の技術】半導体集積回路素子および半導体集積回
路素子パッケージの各電極端子は、所望の目的および用
途に適合するように設計された電子回路の端子にボンデ
ングワイア、半田あるいは異方導電性接着フイルムなど
によって接続された半導体装置として使用される。

【０００３】現在までの半導体集積回路素子は、パッケ
ージと称して素子をプラスチックで封止したり、セラミ
ック配線板に実装されたモジュールのかたちで使われて
きた。この代表的なものがＱＦＰである。ＱＦＰの場合
は、素子の各電極はリードフレームを介して電子回路に
接続される。現在でも、電子機器に使用される半導体集
積回路素子は、このＱＦＰが主流となっているが、ＱＦ
Ｐに対する素子の面積比率は１５〜５０％にすぎず、電
子機器の小型化や高機能化のながれの中で、この面積比
率を大幅に改善し実装密度の向上を図るとともに、さら
に高集積化の実現をはかる技術開発が活発に行われてい
る。これにともなって端子の数も飛躍的に増加し、多ピ
ン化、狭ピッチ化が図られてきたが、電子回路として主
流となっているプリント配線板の細線化、高密度化技術
に限界があることから、半導体集積回路素子パッケージ
と素子の面積比率の向上と実装密度の向上を目的として
ＴＡＢ、ＭＣＭ、ＢＧＡ、ＣＳＰあるいはＩＣベアチッ
プ実装と称される新しい実装法による半導体装置が生ま
れてきている。（日経エレクトロニクス１９９５．１．
１６号ｐ７９参照）

【０００４】ここに云う電子回路は、銅はくと積層基材
が積層接着された銅張り積層体の銅はくを、所望の回路
にプリント回路技術によって加工したプリント配線板
（“プリント回路技術便覧”１９９３年２月２４日日
刊工業新聞社刊参照）で、回路機能を満たしているも
のをいう。ここに使用される銅はくは、製造方法により
電解銅はくと圧延銅はくに分けられる。その厚さは、３
５および１８μｍのものが主である。このほか厚さの大
きいものでは７０および１０５μｍ、薄いものでは１２
および９μｍのものが実用されている。

【０００５】この銅張り積層体に使用される銅はくは、
電子回路に加工後も端子が安定的に固定されるよう積層
基材との接着を強固なものとするため、粗化と称して銅
はく表面に銅、銅合金およびそれらの酸化物からなる粗
化微粒子が付着して凹凸状となっている。その凹凸の度
合い、すなわち粗さは、ＪＩＳ−Ｂ−０６０１に規定さ
れた中心線平均粗さで０．５から３．０μｍ程度であ
る。この粗化微粒子による凹凸は、銅はくが積層基材に
加熱圧着され積層体を造るとき、投錨効果による物理的
な接着力を発現させるためのもので、プリント配線板が
初めて実用されるようになった時から、この方法によっ
て全てのプリント配線板が造られて今日に至った。この
ように従来のプリント配線板は、物理的な接着を主原理
として銅はくと積層基材が積層された銅張り積層体から
造られている。従って、半導体集積回路素子およびその
パッケージの各電極端子が、ボンデングワイア、半田ま
たは異方導電性接着フイルムなどを介して電子回路の端
子と接続した構造の半導体装置は、この銅、銅合金およ
びそれらの酸化物からなる粗化微粒子が付着して凹凸状
となった面を積層基材との接着面とし、その反対面は電
解銅はくにあっては電解用の電極面、圧延銅はくにあっ
ては圧延ロール面が転写されて出来た銅はく面が半導体
集積回路素子およびそのパッケージの各電極端子と接続
された構造となっている。その接続面の粗さは、通常
０．３５μｍ以下である。銅はくの表面は電子回路の上
下の導通回路であるスルーホールやバイヤホールの電導
性付与のために銅めっきを行う時、同時に銅めっきされ
ることが多く、このような場合には半導体集積回路素子
およびそのパッケージの各電極端子は、この銅めっきさ
れた電子回路の端子上に接続されることになる。また電
子回路の端子は、接続信頼性を高めるために半田めっき
や金めっきなどがなされ、その上に半導体集積回路を接
続することもある。

【０００６】半導体集積回路素子およびそのパッケージ
の各電極端子とボンデングワイア、半田または異方導電
性接着フイルムなどを介して接続された電子回路上の端
子は接着基材層を介して積層基材と積層体を構成してい
る。銅はくと積層基材との接着基材は、エポキシ樹脂な
どの合成樹脂積層基材自体が接着基材の役割をはたすも
のと、フエノール樹脂、ポリイミド樹脂フイルムやポリ
エステル樹脂フイルムなどそれぞれに適した接着剤を用
いるものがある。フエノール樹脂は、ポリビニルブチラ
ールとフエノール樹脂、メラミン樹脂、エポキシ樹脂な
どの熱硬化性樹脂との複合物を主成分とする接着剤（例
えば日本特許第７１３．７８０号）、ポリイミド樹脂フ
イルムおよびポリエステル樹脂フイルムでは、例えばア
クリル系やイソシヤネート系の接着剤などが通常用いら
れる。接着基材層の厚さは、通常２０〜５０μｍであ
る。この接着基材層と銅はくの界面には、シランカップ
リング剤を使用することも常識的に行われている。

【０００７】銅はくと積層体を構成する積層基材には、
フエノール樹脂、エポキシ樹脂、ポリイミド樹脂、ポリ
エステル樹脂、ＢＴレジン、ＰＰＯなどが使用されてい
る。フエノール樹脂の場合は紙、エポキシ樹脂の場合は
ガラス繊維布や不織布、ポリイミド樹脂およびＢＴレジ
ンの場合はガラス繊維布を補強基材として銅はくと積層
体を造っている。最近では、アラミド繊維布や不織布も
エポキシ樹脂、ポリイミド樹脂およびＢＴレジンの補強
基材として用いられている。またポリイミド樹脂および
ポリエステル樹脂の場合は、紙やガラス繊維布などの補
強基材を含まないフイルム状の物が用いられることも多
い。これを用いた配線板は、フレキシブルプリント配線
板と称して、立体的な屈曲した状態で使用されたり、Ｔ
ＡＢと称する半導体集積回路素子のテープキャリアとし
て使用されている。合成樹脂積層基材の厚さは、通常
０．０５〜１．６ｍｍとなっている。このほか最近で
は、厚さ２．０ｍｍ以下の鉄板、ステンレス板やアルミ
ニウム板などの金属板も積層基材として使用されてい
る。

【０００８】以上に述べたように、半導体集積回路素子
および半導体集積回路素子のパッケージの各電極端子
は、ボンデングワイア、半田や異方導電性接着フイルム
などの接合剤によって電子回路上の銅はくから造られた
端子に接続されて、電子回路上で半導体装置となる。そ
の銅はくから出来た端子は、接着基材層を介し、あるい
は直接積層基材と積層接着された層構成となっている。
このとき銅はくの積層基材との接着面は、銅、銅合金お
よびそれらの酸化物からなる粗化微粒子による凹凸状の
面を持っていることが、半導体集積回路素子およびその
パッケージおよびプリント配線板が開発された時から行
われてきた半導体装置の接続構造となっている。

【０００９】

【発明が解決しようとする課題】前述のように、従来の
半導体集積回路素子およびそのパッケージの各電極端子
は、銅、銅合金およびそれらの酸化物からなる粗化微粒
子の存在する銅はくを用いた電子回路上の端子と接合さ
れて、半導体装置を構成していた。しかしながら半導体
集積回路素子の実装密度の向上と高集積化、それに伴う
電極端子の多ピン化、狭ピッチ化のながれの中で、電子
回路の微細加工の向上が、この半導体側の進歩に追随出
来ず下記の問題点を生じ、その解決が課題となってい
た。

【００１０】（１）電子回路形成のために、銅張り積層
体の表面の銅はくは化学薬品によるエッチング加工によ
って不必要な銅はくが除去される。このとき銅はくと接
着基材との接着面にある銅、銅合金およびそれらの酸化
物からなる粗化微粒子を除去する時間は、粒子が接着基
材層に理没しているために粗化微粒子の無い場合のエッ
チングに要する時間の１．５倍以上かかる。このために
図７に示すように銅はくの端面がえぐられて接着面の実
質的な幅は、極端な場合には設計値の約６０％となり、
さらに微粒子状の銅、銅合金およびそれらの酸化物層と
接着基材との接着面に沿ってエッチング液が染み込み、
エッチングされた銅はくの端部周辺の接着力が著しく低
下する現象がある。このために微細加工幅の限界は、厚
さ３５μｍの銅はくで導体幅１００μｍ、配線ピッチは
３００μｍ（ＴＡＢでは、１００μｍ）までとされてい
る。現在、携帯用電子機器はじめ電子計算機などの電子
機器の小型化、高機能化のながれのなかで、前述のとお
り半導体集積回路の高集積化が急速に進展し、半導体集
積回路素子およびそのパッケージの各電極端子の多ピン
化、狭ピッチ化が急速に進んでいる。ところが、プリン
ト配線板の微細加工が前述のとおり導体幅１００μｍ、
配線ピッチ３００μｍが限界となっており、更なる微細
加工が課題とされている。この解決策として最近、粗化
微粒子による凹凸を出来るだけ小さくする試みや、ビル
ドアップ基板と称する回路を無電解めっきにより形成す
る高密度回路板が開発されており、配線ピッチ１００乃
至１５０μｍが可能とされているが、価格および技術的
な点でまだ汎用品に適用されるまでにはいたっていな
い。さらに将来を睨んで、配線ピッチ５０μｍ前後の狭
ピッチ配線回路加工の必要性が叫ばれている。（日経エ
レクトロニクス１９９５．４．１０号ｐ１００参照）

【００１１】（２）電子回路の端子の周囲は、接着基材
に理没した銅、銅合金およびそれらの酸化物からなる粗
化微粒子を除去した跡が図７に示すように微少な穴とな
って存在している。この穴が禍して、隣あう端子の半田
どうしがブリッジを起こす原因となったり、塵が着きや
すく取り除きにくいという問題がある。またエッチング
液やフラックスなどの薬液も、穴の中に残りやすく洗滌
を難しくしている。

【００１２】（３）半導体集積回路に入出力される電気
信号は、高周波電気信号である。周知のように電気は、
導体の表面を伝わっていく性質がある。導体の表面が粗
であると電気信号の反射、エネルギーの損失やノイズを
生じやすく、特に超高周波電気信号の場合や音楽の録音
再生の場合に伝送信頼性が問題となっている。

【００１３】（４）高度な電子機器の発達、普及が進む
なかで、製造コストの低減が必須の事項である。半導体
装置は、いままで半導体集積回路本体のコストパーホー
マンスの向上や半田付けなどの実装工程の合理化を行っ
てコストを低減してきたが、電子回路のコストは、微細
加工の限界が壁となって、高多層化の方向や無電解めっ
きによる方法などを模索しており、逆にコスト上昇をき
たしているのが実状である。このような背景のもとに半
導体装置全体としてのコストミニマム化という観点か
ら、半導体集積回路が実用されて以来、基本的に変わっ
ていない電子回路の構成にメスをいれる必要性が要望さ
れるようになってきた。このような事から、粗化銅はく
を使用した銅張り積層体の材料費を分析すると、銅はく
のコストが約５０％を占めており、この大幅な低減が課
題となっている。

【００１４】

【課題を解決するための手段】本発明者は、前記課題を
解決するために鋭意研究を進めた結果、接着基材との接
着面に銅、銅合金およびそれらの酸化物からなる粗化微
粒子の存在しない銅はくを銅張り積層体に使用し、これ
を回路加工して電子回路の端子とし、半導体集積回路側
の端子と接続すると、これらの課題が解決されることを
確認し、これを実現するために銅張り積層体の銅はくと
積層基材の接着に、新しい接着原理を導入して本発明の
実現に成功した。

【００１５】即ち、（１）半導体集積回路素子の複数の
信号系端子、接地端子および電源端子または半導体集積
回路素子パッケージの複数の信号系端子、接地端子およ
び電源端子が、ボンデングワイア、半田または異方導電
性接着フイルムなどを介して、電子回路上の端子と接続
してなる半導体装置において、電子回路の端子が少なく
とも銅、銅合金およびそれらの酸化物からなる粗化微粒
子の存在しない銅はくから形成された半導体装置。（２）、（１）記載の銅はくの半導体集積回路との接続
面の反対面にＢ，Ａｌ，Ｐ，Ｚｎ，Ｔｉ，Ｖ，Ｃｒ，Ｍ
ｎ，Ｆｅ，Ｃｏ，Ｎｉ，Ａｇ，Ｉｎ，Ｚｒ，Ｓｎ，Ｎ
ｂ，Ｍｏ，Ｒｕ，Ｒｈ，Ｐｄ，Ｐｂ，Ｔａ，Ｗ，Ｉｒ，
Ｐｔから選ばれる一種以上の元素を含む金属、合金、酸
化物、水酸化物および水和物から選ばれる一層以上から
なる被覆層を有する（１）記載の半導体装置。（３）、（２）記載の被覆層の上に、シラザン系化合物
を分解して生成するシリカ層を有する（１）記載の半導
体装置。（４）、（３）記載のシリカ層を有する銅はくが、引っ
張り強さ５０ｋｇ／ｃｍ^２以上、伸び１％以上の高強度
高伸び性を有する合成樹脂を主成分とする接着基材層を
介して、積層基材と積層体を構成する（１）記載の半導
体装置。以上（１）から（４）までの、半導体集積回路
素子またはそのパッケージの各電極端子から数えて、半
田などによる接続層、銅はく端子、金属を含む被覆層、
シリカ層、接着基材層および積層基材層の少なくとも六
乃至七層構造からなる半導体装置を発明した。このうち
（１）記載の銅はく、（２）記載の被覆層、（３）記載
のシリカ層が従来の半導体装置の層構成と異なるところ
である。この層構成は、本発明の基本層構成で、従来の
半導体装置の層構成を置き換えていく事により、前記課
題が解決可能となるものである。

【００１６】在来の粗化銅はくの場合は物理的な投錨効
果による接着を主体とするものである。本発明は、半導
体集積回路素子またはそのパッケージの各電極端子と電
子回路の端子の接続層構成に関するものであるが、その
実現には、銅はくと接着基材が良好な接着を形成し、電
子回路の導体系を絶縁系が高度な信頼性を持って支持し
ていることが前提となるので、本発明者は以上に述べる
投錨効果によらない新しい接着原理に基づく方法を発見
し、これによって本発明の半導体装置を完成した。もち
ろん、在来の粗化銅はくの場合でも本発明による方法を
適用できる。銅はくは、電解法あるいは圧延法で造られ
る。電解法では、電極面側の銅はく面は電極の面が転写
され、その面の粗さは電極面によって人為的に造ること
が出来る。通常その値は０．１０〜０．３５μｍで、そ
の反対面である電解液側の面に比べて光沢があるのでシ
ヤイニー面と呼ばれている。電解液側の面はマット面と
呼ばれている。この面は、全体に小さなうねりを有して
光沢はない。その粗さは通常０．３〜１．５μｍであ
る。圧延法による銅はくは、圧延ロールの表面の状態が
転写される。その表面は、電解法による銅はくに比べ平
坦性で光沢があり粗さは０．１０〜０．１５μｍであ
る。使用する銅はくは、接着基材との接着面にＢ，Ａ
ｌ，Ｐ，Ｚｎ，Ｔｉ，Ｖ，Ｃｒ，Ｍｎ，Ｆｅ，Ｃｏ，Ｎ
ｉ，Ａｇ，Ｉｎ，Ｚｒ，Ｓｎ，Ｎｂ，Ｍｏ，Ｒｕ，Ｒ
ｈ，Ｐｄ，Ｐｂ，Ｔａ，Ｗ，Ｉｒ，Ｐｔから選ばれる一
種以上の元素を含む被覆層を造る。この被覆層は、金属
または合金のほか酸化物、水酸化物、および水和物を含
んでもよい。また複数の被覆層であってもよい。合金の
場合は、銅を含むものでもよい。厚さは、０．０１〜５
μｍの範囲がよい。これらの被覆層は、電気めっき、化
学めっき、蒸着、スパッタリング、浸せき処理などによ
り形成できる。とくにＰｄ，Ｎｉ，Ｚｎ，Ｃｒ，Ｍｏ，
Ｃｏなどの金属、合金、酸化物、水酸化物および水和物
が、接着には効果的である。この被覆層は、銅はくの表
面を粗化するものではないので、被覆層の粗さは銅はく
の元の粗さと同程度でよい。また電解銅はくの場合は、
シヤイニー面およびマット面のどちらでも接着基材との
接着面に採用可能である。つぎに、この被覆層の上にシ
ラザン系化合物の分解生成物であるシリカ層を形成す
る。シラザンは、Ｓｉ−Ｎ結合をもつ化合物で、低分子
量のヘキサメチルジシラザンなどのような有機基を含む
ものや、無機ポリシラザンなどがある。シラザンは、大
気中で水分や酸素と反応しアンモニアを放出してシリカ
膜（ＳｉＯ_２）を形成する。このシラザンは、前記各種
金属類の被覆層を有する銅はくの表面に塗布される。塗
布方法はシラザンの水溶液に銅はくを浸せきさせたり、
スプレー法やグラビヤコート法が採用される。塗布後は
大気中または蒸気中で加熱してアンモニアを放出させシ
リカ膜とする。アンモニアの放出が不完全でも、接着基
材のほうのエポキシ樹脂などがアンモニアを吸収するの
で問題は殆ど生じない。シラザンの膜厚は、２μｍ以下
でよい。膜厚の下限は、単分子膜、すなはち１０Å程度
で充分な効果が得られる。加熱温度および加熱時間はシ
ラザンの種類や添加される触媒によって異なり実験によ
って決定されるが、通常４５０℃以下常温以上の温度範
囲で行われる。また銅はく被覆層の上にシランカップリ
ング剤を塗布したり、シラザンに予めシランカップリン
グ剤やエポキシ樹脂などの物質を混合しておいても銅は
く被覆層の上にシリカ膜は形成され、良好な接着力が得
られる。

【００１７】接着基材は、引っ張り強さ５０ｋｇ／ｃｍ
^２以上、好ましくは１００ｋｇ／ｃｍ^２以上、さらに好
ましくは２００ｋｇ／ｃｍ^２、伸びは１％以上、好まし
くは５％以上、さらに好ましくは１０％以上の高強度高
伸び性の合成樹脂で、例えば、ポリコニチレン、エチレ
ン−α−オレフインコポリマー、ポリビニルアルコール
と脂肪族アルデヒドの誘導体、エチレン−α−オレフイ
ンジエンターポリマー、ＰＰＯなどのエンジニヤリング
プラスチック、ポリブタジエン、ポリイソプレン、各種
ゴム、ＤＣＰＤ、スチレン−ブタジエン共重合体など多
くのジエン系合成樹脂やジアリルフタレート、トリアリ
ルイソシヤネートなどのアリル基を含む化合物、アクリ
レートおよびその誘導体、メタクリレートおよびその誘
導体、ポリエステルあるいはエポキシアクリレート、ウ
レタンアクリレート、ポリエステルアクリレートなどの
各種アクリレートやグリシジルメタクリレート−オレフ
イン共重合体あるいはエポキシ樹脂やフェノール樹脂な
どの熱硬化性樹脂が使用できる。難燃化のためにハロゲ
ン化や難燃剤を添加することも従来の半導体装置の銅張
り積層板と同じように行われる。また、これらの合成樹
脂は、単体で用いることはなく、カップリング剤、硬化
剤、加硫剤、加硫促進剤、安定剤、相溶化剤、変性剤、
塗膜形成剤などと複合して用い、モノマーやプレポリマ
ー、オリゴマー、あるいはポリマーの状態で、目的とす
る半導体装置の要求性能や製造プロセスに合わせて併用
または共重合させて用いることができる。接着基材層の
厚さは５〜１５０μｍで、液状のものを銅はく面に塗布
乾燥して塗膜とするか、フイルム状にして銅はくと積層
基材とを積層接着する際に銅はくの下に挿入したり、あ
るいは銅はくに貼るなどの方法がある。積層基材は従来
から使われている物を使用できる。接着基材と積層基材
が同じ材料であってもよい。この場合も層数は、接着基
材層と積層基材層が合体して一層と数えるものとする。
積層接着の方法は従来から行われている定法により、平
板プレス、ロールあるいはオートクレーブなどを用いて
加熱加圧し積層体を造る。

【００１８】以上に述べた方法を要約すると、半導体集
積回路素子および半導体集積回路素子パッケージの各電
極端子は、ボンデングワイア、半田あるいは異方導電性
接着フイルムなどによって、電子回路側の端子と接続さ
れ半導体装置となる。電子回路側の端子は、銅張り積層
体上の銅はくをエッチング加工して形成されたものであ
る。この銅はくは、電解法または圧延法によって造ら
れ、前記の各種元素を含む層で接着基材との接着面を被
覆してある。また、その被覆面はシランカップリング剤
を塗布してあってもよい。その被覆面の上にシラザン系
化合物の分解生成物であるシリカ層を形成する。シリカ
層はシランカップリング剤やエポキシ樹脂などの合成樹
脂と共存させてもよい。このシリカ層を有する銅はく
を、接着基材層を介するか、または直接、積層基材と積
層接着するものである。

【００１９】

【作用】本発明の銅、銅合金およびそれらの酸化物から
なる粗化微粒子の存在しない銅はくを用いた電子回路上
の端子は、投錨効果による接着は不可能であるので、本
発明では、銅はくの表面にシラザン系化合物の分解によ
り得られる緻密なシリカ層を設ける新しい接着原理、接
着方法を銅張り積層体に適用して半導体装置を造りだし
た。本発明の接着に係る基本部分は、請求項２の被覆
層、請求項３のシリカ層それに請求項４の接着基材層で
ある。緻密なシリカ層が形成される過程において、銅は
くの表面の吸着水分による水酸基がシリカ層と強固に結
合して接着するものと考えられる。このシリカ層は接着
基材層またはエポキシ樹脂などの場合は積層基材層と直
接、積層接着によって容易に接着される。これらの事に
よって、粗化微粒子の存在しない銅はくでも十分な接着
が得られることになる。銅はくと接着基材層との接着力
は、例えば特公昭−６０−１５６５４に記載されている
ようにシラン系カップリング剤によって増大することが
知られているが、本発明者の追試ではエポキシ樹脂のよ
うな接着剤として優れているとされているものでも、粗
化微粒子の存在しない銅はくでは殆ど効果はなかった。
また接着基材はある程度以上の強度と伸びをもつこと
が、引き剥がしなどの外力による変形に抗するために必
要不可欠であった。従来の接着基剤では、特に伸びが１
％以下と小さく、外力にたいし抵抗する力が小さかっ
た。この銅はくの被覆層、シリカ層、高強度高伸び性接
着基材の三者が、本半導体装置の電子回路側の導体系を
絶縁系が信頼性をもって支持する層構成を成立させてい
る接着システムの一つの役割を担っている。そしてこの
システムの場合、引き剥がし強さは、常態、加熱処理
後、塩酸浸せき処理後ともに、実施例で述べるとおり極
めて高い値が得られる。これは従来の半導体装置に用い
られた銅はり積層体では考えられなかったことである。
本発明の銅はくは、粗化微粒子がないのでエッチング
された後の断面は、図６に示すように矩形となる。従来
の粗化銅はくの場合は、図７に示すようにエッチング加
工によって端面がえぐられた状態になる。これは粗化の
ための銅、銅合金およびそれらの酸化物からなる粗化微
粒子が、接着基材の中に埋没しており、これをエッチン
グ加工によって完全に除去するのに長時間（銅はくのエ
ッチング時間の１．５倍以上）を要するため銅はくが過
剰にエッチングされて起こる現象である。この時、銅は
く表面は保護膜（エッチングレジスト）を有するので変
化はなく、端面だけがエッチングされてえぐられた状態
となる。この結果、従来の粗化銅はくの場合は実質的な
接着面積は、極端な場合には回路幅の約６０％程度とな
り回路幅全体の接着力は、その接着面積に比例して低下
してしまう。粗化微粒子のない銅はくでは、このような
事はない。また合成樹脂基体に埋没している粒子状の物
もないためエッチング時間は約６０％減少できる。さら
に銅はくと基材層の接着面は、銅はくの接着面の被覆層
とシリカ層および基剤層が強固な結合をしているので、
エッチング液が接着面に染み込むことも少なく、従来の
粗化銅はくを使用した時のようにエッチングによる接着
力の低下も殆どない。また塩酸処理あるいは熱処理を受
けても接着力の低下も少ない。それらの結果として厚さ
３５μｍの銅はくで導体幅が５０μｍ、配線間隔５０μ
ｍ、配線ピッチ１００μｍ（ＴＡＢでは７０μｍまで可
能）、厚さ１８μｍの銅はくで導体幅が２０μｍ、配線
間隔２０μｍ、配線ピッチ４０μｍまでの回路加工が可
能となった。このために、半導体集積回路素子および半
導体集積回路素子パッケージの多ピン化、狭ピッチ化の
要求に対し十分応えることが可能となった。特に、電子
回路上の端子からの引出線の微細化が可能になり、端子
周辺に密集した回路の占める面積が縮小し、実装密度の
向上に寄与することとなった。また銅はくがエッチング
加工によって取り除かれた跡の基材層の表面は、従来は
粗化微粒子の埋没した状態が、そのまま微小な穴となっ
て残っていたが、本発明の半導体装置では、このような
微粒子が無いのでエッチング加工によって銅はくが取り
除かれた跡も平坦である。そのために端子の周辺は半田
が着き難く、隣どうしの端子間で半田がブリッジする事
も少なくなる。汚れも着き難くエッチング液やフラッグ
ス残渣の洗浄もしやすい。本発明は、粗化のない銅はく
に特に有効な方法を提供するものであるが、従来の粗化
銅はくについても適用可能なものである。

【００２０】

【実施例】図１は本発明の第一の実施例（実施例１）
で、ＱＦＰと称される最も標準的な半導体集積回路素子
パッケージを用いた半導体装置の例である。半導体集積
回路素子（以下半導体チップという）１はエポキシ樹脂
成型品２によってリードフレーム８とともに封止保護さ
れている。電極端子３はリードとも称され成型品２の外
に出ている。プリント配線板４（厚さ１．６ｍｍ）とこ
れを構成する積層基材であるガラス繊維布基材エポキシ
樹脂５（日立化成工業製、品番Ｅ−６７）および粗化微
粒子の存在しない電解銅はく６、半導体の電極端子３は
半田７によってプリント配線板４の端子６と接続されて
半導体装置を形成している。粗化微粒子の存在しない銅
はくは、厚さ１８μｍの電解銅はくで、接着面は０．５
μｍのＮｉ−Ｍｏ−Ｃｏ合金が電気メッキされ、その上
にシラザン系化合物（東燃株式会社製Ｎ−５１０，０．
１ｇをキシレン１００ｇに溶かしたものを使用）を１０
秒間浸せき塗布し１２０℃で３０分間加熱乾燥した後９
５℃８５％ＲＨで２時間処理してある。プリント配線板
４の配線ピッチは１５０μｍで、端子ピッチ３００μ
ｍ、３８４ピンのＱＦＰが接続出来た。粗化銅はくを使
用した従来のプリント配線板でも、配線ピッチ３００μ
ｍ、端子ピッチ５００μｍ、３０４ピンのＱＦＰが接続
出来た。なお銅はくの引き剥がし強さは常態、２．１ｋ
Ｎ／ｍ，１８０℃４８時間加熱後２．０ｋＮ／ｍであっ
た。濃度１８％の塩酸に室温で１時間浸せき後は１．３
ｋＮ／ｍあった。従来のシラザン処理のない粗化銅はく
を使用した銅張り積層体の場合は、それぞれ２．０ｋＮ
／ｍ、１．９ｋＮ／ｍ、１．３ｋＮ／ｍであった。無粗
化の銅はくを使用した銅張り積層体の場合は、それぞれ
１．２ｋＮ／ｍ、０．７ｋＮ／ｍ、０．８ｋＮ／ｍであ
った。この半導体装置は、積層基材層のエポキシ樹脂が
接着基材層を兼ね、したがって図上の５と１５が同じ一
層で、全体で六層構成となっている。実施例１のシラザ
ン系化合物をヘキサメチルジシラザン（東芝シリコーン
株式会社製ＴＳＬ８８０２ＥＤ）に置き換えた場合に
ついて記載する。（実施例２）このヘキサメチルジシラ
ザンＴＳＬ８８０２ＥＤのキシレン１％溶液に、粗化微
粒子の存在しない銅はくのＮｉ−Ｍｏ−Ｃｏ合金被覆層
を１０分間浸せき塗布し９０℃８５％ＲＨで二十分間乾
燥した。この銅はくを用いて実施例１と同じプリント配
線板を作り、端子ピッチ３００μｍ、３８４ピンのＱＦ
Ｐを半田で接続した。なお銅はくの引き剥がし強さは常
態２．０ｋＮ／ｍ、１８０℃４８時間加熱後１．９ｋＮ
／ｍ、濃度１８％の塩酸に室温で１時間浸せき後１．３
ｋＮ／ｍであった。

【００２１】図１のＱＦＰを用いた半導体装置におい
て、積層基材として紙基材フエノール樹脂を用いた本発
明第三の実施例（実施例３）を記載する。半導体チップ
１はエポキシ樹脂成型品２によってリードフレーム８と
ともに封止保護されているＱＦＰ（電極端子ピッチ６５
０μｍ、２３２ピン）である。電極端子３はリードとも
称され成型品２の外に出ている。プリント配線板４（厚
さ１．６ｍｍ）とこれを構成する積層基材である紙基材
フエノール樹脂５（日立化成工業製、品番４３７Ｆ）お
よび粗化微粒子の存在しない電解銅はく６、その中間に
厚さ５０μｍの接着基材層１５。（日立化成製ＶＰ−
６３Ｎ…ポリビニルブチラール、フェノール樹脂、メラ
ミン樹脂、エポキシ樹脂系接着剤）半導体の電極端子３
は半田７によってプリント配線板４の端子６と接続され
て半導体装置を形造っている。粗化微粒子の存在しない
銅はくは、厚さ３５μｍの電解銅はくで、接着面は、厚
さ０．３μｍのクロメート処理を行った。（重クロム酸
ナトリウム水和物２．２ｇを純水１リットルに溶解して
調整した処理液中で銅はくの接着面を陽極に向けて電流
密度０．１５Ａ／ｄｍ^２で４秒間室温で電気分解し
た。）その上にシラザン系化合物（東燃株式会社製Ｌ１
１０）を１０秒間浸せき塗布し１２０℃で一時間加熱し
た後９５℃、８５％ＲＨで３時間処理した。プリント配
線板４は、配線ピッチ１００μｍの電子回路が加工出来
た。粗化銅はくを使用した従来のプリント配線板では、
配線ピッチ３００μｍの電子回路が実用出来る限界水準
であった。このために、約２０％電子回路の面積を縮減
出来た。なお銅はくの引き剥がし強さは常態２．１ｋＮ
／ｍ、１８０℃４８時間加熱後１．８ｋＮ／ｍであっ
た。濃度１８％の塩酸に室温で１時間浸せき後は１．８
ｋＮ／ｍあった。従来の銅張り積層体の場合は、それぞ
れ２．１ｋＮ／ｍ、１．６ｋＮ／ｍ、１．９ｋＮ／ｍで
あった。この場合は、七層構成の半導体装置となる。実
施例４の接着基材層をビニルエステル樹脂に置き換えた
場合を第五の実施例（実施例５）として記載する。用い
た接着基材は、ポリビニルブチラール（デンカ製、品番
６０００Ｃ）７０重量部、エポキシアクリレート（三菱
レーヨン製、品番ＵＫ６１０５）３０重量部、過酸化物
硬化触媒（日本油脂製、パーブチルＰ）０．５重量部を
溶剤（ＭＥＫ５００重量部とトルエン５００重量部の混
合物）に溶解し、これを実施例４で用いたシラザン系化
合物で処理しシリカ膜を形成させた銅はくの上に、乾燥
後の厚さが３０μｍになるようにロールコーターを用い
て塗布乾燥した。乾燥は、９０℃で十分間行った。この
接着基材付き銅はくと紙基材フエノール樹脂（日立化成
工業製、品番４３７Ｆ）積層基材を積層接着して、厚さ
１．６ｍｍの銅張り積層体を製造した。この銅張り積層
体を用いて実施例４と同様に配線ピッチ１００μｍのプ
リント配線板を得て、これに実施例４で用いたＱＦＰを
半田で接続した。銅はくの引き剥がし強さは、常態１．
９ｋＮ／ｍ、１８０℃４８時間加熱後１．７ｋＮ／ｍ、
濃度１８％の塩酸に常温で１時間浸せき後１．５ｋＮ／
ｍであった。この場合の層構成は、七層の半導体装置で
ある。実施例５のエポキシアクリレートを（実施例６）
ウレタンアクリレート（東亜合成製、品番Ｍ−１１０
０）（実施例７）ポリエステルアクリレート（東亜合成
製、品番Ｍ−６４００）に置き換えて配線ピッチ１００
μｍの電子回路に接続された半導体装置を製作すること
が出来た。銅はくの引き剥がし強さは、常態、１８０℃
４８時間加熱後、濃度１８％の塩酸に常温で１時間浸せ
き後の値が実施例６で２．０ｋＮ／ｍ、１．９ｋＮ／
ｍ、１．４ｋＮ／ｍ実施例７で２．３ｋＮ／ｍ、１．
５ｋＮ／ｍ、１．１ｋＮ／ｍであった。

【００２２】図２は本発明の第八の実施例（実施例８）
で、ＢＧＡと称される半導体の接続方式における例を示
す。半導体チップ１は、金ボンデングワイア９によりプ
リント配線板４ａ（厚さ０．６ｍｍ）上の端子６と接続
されている。この状態でエポキシ樹脂２によって封止保
護されている。半導体チップ１は、裏面に放熱板１０を
置いて発熱を放散するようになっている。プリント配線
板４ａは、積層基材としてガラス繊維布基材ＢＴレジン
（三菱化学工業製、品番…ＣＣＬ−Ｈ８１０を積層基材
とした）を用い、半導体チップ１に接続する端子６のほ
かに、外部との接続用の端子１１を有し、端子６と１１
は、目的とする用途に適合するように設計された回路で
つながっている。この半導体装置を搭載した電子回路
は、さらにもう一つの電子回路と接続される。その電子
回路は、プリント配線板４ｂの上に形成された端子１１
の上で半田ボール１２によって接続されている。本発明
は、端子６がシラザン系化合物を塗布、加熱吸湿させて
シリカ膜を形成させた粗化微粒子の存在しない銅はくで
あることを要件とするものである。銅はくは厚さ１８μ
ｍで、その接着基材層面は電気メッキにより厚さ０．２
μｍのＰｄで被覆され、その上にシラザン系化合物（東
燃株式会社製Ｎ５１０）を塗布、大気中４５０℃で１時
間加熱し０．０１μｍのシリカ膜を形成させてある。接
着基材はメタクリル酸グリシジルエチレン共重合体（日
本石油化学製、レクスパールＲＡ３０５０）１００重量
部、過酸化物硬化触媒（日本油脂製、バーブチルＰ）２
重量部を１２０℃に加熱したニーダで均一に混合した
後、１２０℃のロールで圧延して厚さ５０μｍのフイル
ムとし、これを用いた。プリント配線板４ａの配線ピッ
チは、１５０μｍ、３層回路で６２５ピンのＢＧＡに対
応可能であった。従来の粗化銅はくを用いたプリント配
線板では、配線ピッチ３００μｍ、６層回路の配線板が
必要であった。ここで用いた銅張り積層体の銅はくの引
き剥がし強さは、常態、塩酸浸せき後および加熱後それ
ぞれ２．０ｋＮ／ｍ、１．７ｋＮ／ｍ、１．５ｋＮ／ｍ
であった。従来の銅張り積層体の場合は、それぞれ０．
５ｋＮ／ｍ、０．２ｋＮ／ｍ、０．２ｋＮ／ｍであっ
た。この場合の半導体装置の層構成は七層となってい
る。図３は、図２の本発明に係る部分を図示したもので
ある。半導体チップ１上の電極端子３は、金ボンデング
ワイア９によってプリント配線板４上の端子６と超音波
接合法により接続されている。１３は半導体チップ１を
固定するダイボンデングである。端子６は、シラザン系
化合物の加熱分解により形成させたシリカ膜を有する粗
化微粒子の存在しない電解銅はくである。この半導体装
置全体をエポキシ樹脂２で保護封止する。図３は、半導
体チップを図２と上下逆に示してある。半導体側の端子
３、ボンデングワイア９、電子回路（プリント配線板）
上の端子６（銅はく、Ｐｄ膜、シリカ膜層）接着基材層
および積層基材層の七層構造となっている。放熱板１０
は省略してある。

【００２３】図４は本発明の第九の実施例（実施例９）
で、ＴＡＢ方式の場合を示す。ＴＡＢは、フレキシブル
プリント配線板によって半導体チップの電極端子と外部
のプリント配線板の端子を接続する機能を有するもので
ある。１４がＴＡＢ、１が半導体チップ、４がプリント
配線板、１１がプリント配線板上の端子である。ＴＡＢ
１４の端子６は半導体チップ１およびプリント配線板の
端子１１と半田バンプ１２によって接続されるもので、
厚さ３５μｍの粗化微粒子の存在しない平坦な圧延銅は
くで、接着面に厚さ０．５μｍのクロメート処理がなさ
れ（重クロム酸ナトリウム水和物２．２ｇを純水１リッ
トルに溶解し、この溶液を用い銅はくのＣｒ被覆をしよ
うとする面を陽極に向けて電流密度０．１５Ａ／ｄｍ^２
で５秒間処理）その後、０．２％のシラザン系化合物
（東燃株式会社製Ｌ１１０）のキシレン溶液に１０秒
間浸せきし１２０℃で一時間加熱後９５℃８５％ＲＨで
三時間処理し厚さ０．０２μｍのシリカ膜を形成したも
のを用いた。用いられた積層基材は、厚さ７５μｍのポ
リイミドフイルム（宇部興産製、商品名ユーピレックス
−Ｓ）を用いた。接着剤は、エチレンブテンジエンター
ポリマ（三井石油化学製：品番Ｋ−９７２０）３２重量
部に含水シリカ（日本シリカ工業製、品番ＶＮ−３）８
重量部、トリアリルイソシアヌレート（日本化成製、Ｔ
ＡＩＣ）０．３２重量部、過酸化物（日本油脂製、パー
ブチルＰ）０．３２重量部を均一に混練したのち１２０
℃でロール圧延して厚さ５０μｍのフイルムとしたもの
を用いた。端子の幅は２０μｍ配線ピッチは５０μｍと
なっている。従来の粗化銅はくを用いたプリント配線板
では１００μｍピッチのものが限界であった。端子１１
も端子６と同じくシリカ膜を有する銅はくを使用でき
る。ここで用いた銅張り積層体の銅はくの引き剥がし強
さは、常態１．７ｋＮ／ｍ、塩酸浸せき後１．６ｋＮ／
ｍ、加熱後１．３ｋＮ／ｍであった。従来の銅張り積層
体では、それぞれ１．２ｋＮ／ｍ、１．１ｋＮ／ｍ、
０．１ｋＮ／ｍであった。

【００２４】図５は本発明の第十の実施例（実施例１
０）で、フリップチップ方式の場合を示す。半導体チッ
プ１の各電極端子３が半田バンプ１２により電子回路で
あるプリント配線板４の上に形成された電子回路の端子
６（実施例１０と同じ処理によりシリカ膜を有する銅は
くからなる端子）と接続された状態を示したものであ
る。プリント配線板４は、厚さ１８μｍの上記シリカ膜
を有する電解銅はく（端子の幅５０μｍ、配線ピッチ１
００μｍ）厚さ０．６ｍｍのガラス繊維布基材ＢＴレジ
ンを積層基材（接着基材および積層基材は実施例８と同
じ）に用いたものである。従来の粗化銅はくを用いたも
のは配線ピッチ３００μｍが限界であった。

【００２５】

【発明の効果】本発明による半導体装置は、電子回路上
の端子が従来より微細加工可能となるので、半導体集積
回路素子の高集積化、狭ピッチ化に対応でき特に端子周
辺の密集した引出線の微細化により、実装密度の向上に
大きく寄与する。多層回路プリント配線板の層数も低減
でき、電子装置全体の小型化、低価格化に貢献できる。
無粗化銅はくの場合は、製造工程が短縮されるため、銅
はくのコストが約３０％安くなるほか、接着基材層に埋
没した銅、銅合金およびそれらの酸化物からなる微粒子
を取り除く必要がないのでエッチング時間も約６０％短
縮される。また銅はくの回路加工後の形状が、ほぼ矩形
状となり超高周波電気信号の反射、エネルギー損失、ノ
イズ発生が少なくなり伝送信頼性が向上する。エッチン
グ後の接着基材の表面も平坦になって、半田による実装
接続において隣あう端子間で起こる半田のブリッジが少
なくなる。また塵などの付着も軽減されるほか、エッチ
ング液、フラックス残渣などの薬液の洗浄も容易にな
る。さらに、従来、銅はく表面に粗化微粒子を着けにく
いため、余り使われなかった圧延銅はくも電解銅はく並
みに使用できるようになり、高強度銅はくが使用しやす
くなる。電子部品には、半導体集積回路の他に抵抗体、
コンデンサー、コイルなどいろいろあるが、半導体集積
回路素子に比べて端子の数が少なく配線ピッチも５００
μｍ以上あればよい。本発明は、半導体集積回路の高集
積化ならびに端子の狭ピッチ化、多ピン化に特に効果が
あり、今後開発される超多ピンの半導体集積回路および
半導体集積回路パッケージに十分対応できる半導体装置
を提供可能とするもので、エッチング加工によって製作
されるサブトラクト法プリント配線板を用いた半導体装
置としては、高い接着性能を持ち、微細な回路加工が可
能となり、そのコストも従来と比べて低減が可能とな
り、かつ従来の製造設備をそのまま活用できる究極の半
導体装置である。

【図面の簡単な説明】

【図１】ＱＦＰのリードフレームとシリカ膜を有す
る銅はくを用いた電子回路上の端子を接続した半導体装
置説明図。

【図２】ＢＧＡ方式における半導体装置の接続構造
説明図。

【図３】図２における接続部分の説明図。

【図４】ＴＡＢ方式における半導体装置の接続構造
説明図。

【図５】フリップチップ方式における半導体装置の
接続構造説明図

【図６】本発明の電子回路上の端子の断面形状とそ
の周囲の説明図。

【図７】従来の電子回路上の端子の断面形状とその
周囲の説明図。

【符号の説明】

１…半導体チップ２…エポキシ樹脂成型品３…半導体側の電極端子４…プリント配線板、複数の場合は４ａ，４ｂと区別し
た。５…積層基材６…シラザン系化合物を塗布、加熱分解してシリカ膜を
形成させた銅はくで出来た電子回路上の端子７…半田８…リードフレーム９…ボンデングワイア１０…放熱板１１…プリント配線板上の外部接続用端子１２…半田ボールまたは半田バンプ１３…ダイボンデング１４…ＴＡＢ１５…接着基材層１６…保護膜（エッチングレジスト）１７…粗化銅はくで出来た電子回路上の端子

Claims

【特許請求の範囲】

【請求項１】半導体集積回路素子の複数の信号系端子、
接地端子および電源端子、または半導体集積回路素子パ
ッケージの複数の信号系端子、接地端子および電源端子
が、ボンデングワイア、半田または異方導電性接着フイ
ルムなどを介して、電子回路上の端子と接続してなる半
導体装置において、電子回路の端子が少なくとも銅、銅
合金およびそれらの酸化物からなる銅はくから形成され
る半導体装置。
【請求項２】請求項１記載の銅はくが、半導体集積回路
との接続面の反対面にＢ，Ａｌ，Ｐ，Ｚｎ，Ｔｉ，Ｖ，
Ｃｒ，Ｍｎ，Ｆｅ，Ｃｏ，Ｎｉ，Ａｇ，Ｉｎ，Ｚｒ，Ｓ
ｎ，Ｎｂ，Ｍｏ，Ｒｕ，Ｒｈ，Ｐｄ，Ｐｂ，Ｔａ，Ｗ，
Ｉｒ，Ｐｔから選ばれる一種以上の元素を含む金属、合
金、酸化物、水酸化物および水和物から選ばれる一層以
上からなる被覆層を有する請求項１記載の半導体装置。
【請求項３】請求項２記載の銅はくが、被覆層の上に、
シラザン系化合物を分解して生成したシリカ膜の層を有
する請求項１記載の半導体装置。
【請求項４】請求項３記載のシリカ層を有する銅はく
が、引っ張り強さ５０ｋｇ／ｃｍ^２以上、伸び１％以上
の高強度高伸び性を有する合成樹脂を主成分とする接着
基材層を介して、積層基材と積層体を構成する少なくと
も七層以上の接続層構成を持った請求項１記載の半導体
装置。
【請求項５】請求項３記載のシリカ層を有する銅はく
が、積層基材と積層体を構成する少なくとも六層以上の
接続層構成を持った請求項１記載の半導体装置。