JPH118324A - トランジスタ、トランジスタアレイおよび不揮発性半導体メモリ - Google Patents
トランジスタ、トランジスタアレイおよび不揮発性半導体メモリInfo
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- JPH118324A JPH118324A JP8083398A JP8083398A JPH118324A JP H118324 A JPH118324 A JP H118324A JP 8083398 A JP8083398 A JP 8083398A JP 8083398 A JP8083398 A JP 8083398A JP H118324 A JPH118324 A JP H118324A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 長寿命で、構造および書き込み特性にバラツ
キが少なく、動作速度が速く微細化が可能で、過剰消去
の問題が少なく構造が簡単なメモリセルを提供する。 【解決手段】 チャネル領域４上にゲート絶縁膜８を介
して各浮遊ゲート電極５，６が並べられている。各浮遊
ゲート電極上にトンネル絶縁膜１０を介して制御ゲート
電極が形成されている。制御ゲート電極の中央部は、チ
ャネル領域４上に配置され、選択ゲート１１を構成して
いる。選択ゲート１１を挟む各ソース・ドレイン領域３
と選択ゲート１１とにより、選択トランジスタ１２が構
成される。浮遊ゲート電極と制御ゲート電極との間のカ
ップリング容量は、浮遊ゲート電極と基板２との間のカ
ップリング容量よりも非常に大きくなるように設定され
ている。
キが少なく、動作速度が速く微細化が可能で、過剰消去
の問題が少なく構造が簡単なメモリセルを提供する。 【解決手段】 チャネル領域４上にゲート絶縁膜８を介
して各浮遊ゲート電極５，６が並べられている。各浮遊
ゲート電極上にトンネル絶縁膜１０を介して制御ゲート
電極が形成されている。制御ゲート電極の中央部は、チ
ャネル領域４上に配置され、選択ゲート１１を構成して
いる。選択ゲート１１を挟む各ソース・ドレイン領域３
と選択ゲート１１とにより、選択トランジスタ１２が構
成される。浮遊ゲート電極と制御ゲート電極との間のカ
ップリング容量は、浮遊ゲート電極と基板２との間のカ
ップリング容量よりも非常に大きくなるように設定され
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタ、ト
ランジスタアレイおよび不揮発性半導体メモリに関する
ものである。
ランジスタアレイおよび不揮発性半導体メモリに関する
ものである。
【０００２】
【従来の技術】近年、強誘電性メモリ（Ferro-electric
Random Access Memory ）、ＥＰＲＯＭ（Erasable and
Programmable Read Only Memory）、ＥＥＰＲＯＭ（El
ectrically Erasable and Programmable Read Only Mem
ory ）などの不揮発性半導体メモリが注目されている。
ＥＰＲＯＭやＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄
積し、電荷の有無による閾値電圧の変化を制御ゲートに
よって検出することで、データの記憶を行わせるように
なっている。また、ＥＥＰＲＯＭには、メモリチップ全
体でデータの消去を行うか、あるいは、メモリセルアレ
イを任意のブロックに分けてその各ブロック単位でデー
タの消去を行うフラッシュＥＥＰＲＯＭがある。
Random Access Memory ）、ＥＰＲＯＭ（Erasable and
Programmable Read Only Memory）、ＥＥＰＲＯＭ（El
ectrically Erasable and Programmable Read Only Mem
ory ）などの不揮発性半導体メモリが注目されている。
ＥＰＲＯＭやＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄
積し、電荷の有無による閾値電圧の変化を制御ゲートに
よって検出することで、データの記憶を行わせるように
なっている。また、ＥＥＰＲＯＭには、メモリチップ全
体でデータの消去を行うか、あるいは、メモリセルアレ
イを任意のブロックに分けてその各ブロック単位でデー
タの消去を行うフラッシュＥＥＰＲＯＭがある。
【０００３】フラッシュＥＥＰＲＯＭには、(1) 記憶さ
れたデータの不揮発性、(2) 低消費電力、(3) 電気的書
き換え（オンボード書き換え）可能、(4) 低コスト、と
いった長所があることから、携帯電話や携帯情報端末な
どにおけるプログラムやデータの格納用メモリとして、
その利用範囲がますます拡大している。
れたデータの不揮発性、(2) 低消費電力、(3) 電気的書
き換え（オンボード書き換え）可能、(4) 低コスト、と
いった長所があることから、携帯電話や携帯情報端末な
どにおけるプログラムやデータの格納用メモリとして、
その利用範囲がますます拡大している。
【０００４】フラッシュＥＥＰＲＯＭを構成するメモリ
セルには、スプリットゲート型やスタックトゲート型な
どがある。スタックトゲート型メモリセルを用いたフラ
ッシュＥＥＰＲＯＭは、データ消去時に浮遊ゲート電極
から電荷を引き抜く際、電荷を過剰に抜き過ぎると、メ
モリセルをオフ状態にするための所定の電圧（例えば、
０Ｖ）を制御ゲート電極に印加したときでも、チャネル
領域がオン状態になる。その結果、そのメモリセルが常
にオン状態になり、記憶されたデータの読み出しが不能
になるという問題、いわゆる過剰消去の問題が起こる。
過剰消去を防止するには、消去手順に工夫が必要で、メ
モリデバイスの周辺回路で消去手順を制御するか、また
はメモリデバイスの外部回路で消去手順を制御する必要
がある。
セルには、スプリットゲート型やスタックトゲート型な
どがある。スタックトゲート型メモリセルを用いたフラ
ッシュＥＥＰＲＯＭは、データ消去時に浮遊ゲート電極
から電荷を引き抜く際、電荷を過剰に抜き過ぎると、メ
モリセルをオフ状態にするための所定の電圧（例えば、
０Ｖ）を制御ゲート電極に印加したときでも、チャネル
領域がオン状態になる。その結果、そのメモリセルが常
にオン状態になり、記憶されたデータの読み出しが不能
になるという問題、いわゆる過剰消去の問題が起こる。
過剰消去を防止するには、消去手順に工夫が必要で、メ
モリデバイスの周辺回路で消去手順を制御するか、また
はメモリデバイスの外部回路で消去手順を制御する必要
がある。
【０００５】このようなスタックトゲート型メモリセル
における過剰消去の問題を回避するために開発されたの
が、スプリットゲート型メモリセルである。スプリット
ゲート型メモリセルを用いるフラッシュＥＥＰＲＯＭ
は、ＷＯ９２／１８９８０（G11C 13/00）に開示されて
いる。
における過剰消去の問題を回避するために開発されたの
が、スプリットゲート型メモリセルである。スプリット
ゲート型メモリセルを用いるフラッシュＥＥＰＲＯＭ
は、ＷＯ９２／１８９８０（G11C 13/00）に開示されて
いる。
【０００６】図１８は、従来のスプリットゲート型メモ
リセル２０１の断面図である。スプリットゲート型メモ
リセル（スプリットゲート型トランジスタ）２０１は、
ソース領域２０３、ドレイン領域２０４、チャネル領域
２０５、浮遊ゲート電極２０６、制御ゲート電極２０７
から構成されている。
リセル２０１の断面図である。スプリットゲート型メモ
リセル（スプリットゲート型トランジスタ）２０１は、
ソース領域２０３、ドレイン領域２０４、チャネル領域
２０５、浮遊ゲート電極２０６、制御ゲート電極２０７
から構成されている。
【０００７】Ｐ型単結晶シリコン基板２０２上にＮ型の
ソース領域２０３およびドレイン領域２０４が形成され
ている。ソース領域２０３とドレイン領域２０４に挟ま
れたチャネル領域２０５上に、ゲート絶縁膜２０８を介
して浮遊ゲート電極２０６が形成されている。浮遊ゲー
ト電極２０６上にＬＯＣＯＳ（Local Oxidation of Sil
icon）法によって形成された絶縁膜２０９およびトンネ
ル絶縁膜２１０を介して制御ゲート電極２０７が形成さ
れている。絶縁膜２０９により、浮遊ゲート電極２０６
の上部の両カド部分には突起部２０６ａが形成されてい
る。
ソース領域２０３およびドレイン領域２０４が形成され
ている。ソース領域２０３とドレイン領域２０４に挟ま
れたチャネル領域２０５上に、ゲート絶縁膜２０８を介
して浮遊ゲート電極２０６が形成されている。浮遊ゲー
ト電極２０６上にＬＯＣＯＳ（Local Oxidation of Sil
icon）法によって形成された絶縁膜２０９およびトンネ
ル絶縁膜２１０を介して制御ゲート電極２０７が形成さ
れている。絶縁膜２０９により、浮遊ゲート電極２０６
の上部の両カド部分には突起部２０６ａが形成されてい
る。
【０００８】ここで、制御ゲート電極２０７の一部は、
各絶縁膜２０８，２１０を介してチャネル領域２０５上
に配置され、選択ゲート２１１を構成している。その選
択ゲート２１１とソース領域２０３およびドレイン領域
２０４とにより、選択トランジスタ２１２が構成され
る。すなわち、スプリットゲート型メモリセル２０１
は、各ゲート電極２０６，２０７と各領域２０３，２０
４から構成されるトランジスタと、選択トランジスタ２
１２とが直列に接続された構成をとる。
各絶縁膜２０８，２１０を介してチャネル領域２０５上
に配置され、選択ゲート２１１を構成している。その選
択ゲート２１１とソース領域２０３およびドレイン領域
２０４とにより、選択トランジスタ２１２が構成され
る。すなわち、スプリットゲート型メモリセル２０１
は、各ゲート電極２０６，２０７と各領域２０３，２０
４から構成されるトランジスタと、選択トランジスタ２
１２とが直列に接続された構成をとる。
【０００９】図１９（ａ）は、スプリットゲート型メモ
リセル２０１を用いたフラッシュＥＥＰＲＯＭ３０１の
メモリセルアレイ３０２の一部断面図である。メモリセ
ルアレイ３０２は、Ｐ型単結晶シリコン基板２０２上に
形成された複数のメモリセル２０１によって構成されて
いる。
リセル２０１を用いたフラッシュＥＥＰＲＯＭ３０１の
メモリセルアレイ３０２の一部断面図である。メモリセ
ルアレイ３０２は、Ｐ型単結晶シリコン基板２０２上に
形成された複数のメモリセル２０１によって構成されて
いる。
【００１０】基板２０２上の占有面積を小さく抑えるこ
とを目的に、２つのメモリセル２０１（以下、２つを区
別するため「２０１ａ」「２０１ｂ」と表記する）は、
ソース領域２０３を共通にし、その共通のソース領域２
０３に対して浮遊ゲート電極２０６および制御ゲート電
極２０７が反転した形で配置されている。
とを目的に、２つのメモリセル２０１（以下、２つを区
別するため「２０１ａ」「２０１ｂ」と表記する）は、
ソース領域２０３を共通にし、その共通のソース領域２
０３に対して浮遊ゲート電極２０６および制御ゲート電
極２０７が反転した形で配置されている。
【００１１】図１９（ｂ）は、メモリセルアレイ３０２
の一部平面図である。尚、図１９（ａ）は、図１９
（ｂ）におけるＸ−Ｘ線断面図である。基板２０２上に
はフィールド絶縁膜２１３が形成され、そのフィールド
絶縁膜２１３によって各メモリセル２０１間の素子分離
が行われている。図１９（ｂ）の縦方向に配置された各
メモリセル２０１のソース領域２０３は共通になってい
る。また、図１９（ｂ）の縦方向に配置された各メモリ
セル２０１の制御ゲート電極２０７は共通になってお
り、その制御ゲート電極２０７によってワード線が形成
されている。また、図１９（ｂ）の横方向に配置されて
いる各ドレイン領域２０４は、ビット線コンタクト２１
４を介してビット線（図示略）に接続されている。
の一部平面図である。尚、図１９（ａ）は、図１９
（ｂ）におけるＸ−Ｘ線断面図である。基板２０２上に
はフィールド絶縁膜２１３が形成され、そのフィールド
絶縁膜２１３によって各メモリセル２０１間の素子分離
が行われている。図１９（ｂ）の縦方向に配置された各
メモリセル２０１のソース領域２０３は共通になってい
る。また、図１９（ｂ）の縦方向に配置された各メモリ
セル２０１の制御ゲート電極２０７は共通になってお
り、その制御ゲート電極２０７によってワード線が形成
されている。また、図１９（ｂ）の横方向に配置されて
いる各ドレイン領域２０４は、ビット線コンタクト２１
４を介してビット線（図示略）に接続されている。
【００１２】図２０に、スプリットゲート型メモリセル
２０１を用いたフラッシュＥＥＰＲＯＭ３０１の全体構
成を示す。メモリセルアレイ３０２は、複数のメモリセ
ル２０１がマトリックス状に配置されて構成されてい
る。行（ロウ）方向に配列された各メモリセル２０１の
制御ゲート電極２０７により、共通のワード線ＷＬ1 〜
ＷＬn が形成されている。列（カラム）方向に配列され
た各メモリセル２０１のドレイン領域２０４は、共通の
ビット線ＢＬ1 〜ＢＬn に接続されている。
２０１を用いたフラッシュＥＥＰＲＯＭ３０１の全体構
成を示す。メモリセルアレイ３０２は、複数のメモリセ
ル２０１がマトリックス状に配置されて構成されてい
る。行（ロウ）方向に配列された各メモリセル２０１の
制御ゲート電極２０７により、共通のワード線ＷＬ1 〜
ＷＬn が形成されている。列（カラム）方向に配列され
た各メモリセル２０１のドレイン領域２０４は、共通の
ビット線ＢＬ1 〜ＢＬn に接続されている。
【００１３】奇数番のワード線（ＷＬ1 ，ＷＬ3 …ＷＬ
m …ＷＬn-1 ）に接続された各メモリセル２０１ｂと、
偶数番のワード線（ＷＬ2 ，ＷＬ4 …ＷＬm+1 …ＷＬn
）に接続された各メモリセル２０１ａとはソース領域
２０３を共通にし、その共通のソース領域２０３によっ
て各ソース線ＲＳＬ1 〜ＲＳＬm 〜ＲＳＬn が形成され
ている。例えば、ワード線ＷＬm に接続された各メモリ
セル２０１ｂと、ワード線ＷＬm+1 に接続された各メモ
リセル２０１ａとはソース領域２０３を共通にし、その
共通のソース領域２０３によってソース線ＲＳＬm が形
成されている。各ソース線ＲＳＬ1 〜ＲＳＬn は共通ソ
ース線ＳＬに接続されている。
m …ＷＬn-1 ）に接続された各メモリセル２０１ｂと、
偶数番のワード線（ＷＬ2 ，ＷＬ4 …ＷＬm+1 …ＷＬn
）に接続された各メモリセル２０１ａとはソース領域
２０３を共通にし、その共通のソース領域２０３によっ
て各ソース線ＲＳＬ1 〜ＲＳＬm 〜ＲＳＬn が形成され
ている。例えば、ワード線ＷＬm に接続された各メモリ
セル２０１ｂと、ワード線ＷＬm+1 に接続された各メモ
リセル２０１ａとはソース領域２０３を共通にし、その
共通のソース領域２０３によってソース線ＲＳＬm が形
成されている。各ソース線ＲＳＬ1 〜ＲＳＬn は共通ソ
ース線ＳＬに接続されている。
【００１４】各ワード線ＷＬ1 〜ＷＬn はロウデコーダ
３０３に接続され、各ビット線ＢＬ1 〜ＢＬn はカラム
デコーダ３０４に接続されている。外部から指定された
ロウアドレスおよびカラムアドレスは、アドレスピン３
０５に入力される。そのロウアドレスおよびカラムアド
レスは、アドレスピン３０５からアドレスラッチ３０７
へ転送される。アドレスラッチ３０７でラッチされた各
アドレスのうち、ロウアドレスはアドレスバッファ３０
６を介してロウデコーダ３０３へ転送され、カラムアド
レスはアドレスバッファ３０６を介してカラムデコーダ
３０４へ転送される。
３０３に接続され、各ビット線ＢＬ1 〜ＢＬn はカラム
デコーダ３０４に接続されている。外部から指定された
ロウアドレスおよびカラムアドレスは、アドレスピン３
０５に入力される。そのロウアドレスおよびカラムアド
レスは、アドレスピン３０５からアドレスラッチ３０７
へ転送される。アドレスラッチ３０７でラッチされた各
アドレスのうち、ロウアドレスはアドレスバッファ３０
６を介してロウデコーダ３０３へ転送され、カラムアド
レスはアドレスバッファ３０６を介してカラムデコーダ
３０４へ転送される。
【００１５】ロウデコーダ３０３は、アドレスラッチ３
０７でラッチされたロウアドレスに対応した１本のワー
ド線ＷＬ1 〜ＷＬn （例えば、ＷＬm ）を選択し、各ワ
ード線ＷＬ1 〜ＷＬn の電位を後記する各動作モードに
対応して制御する。つまり、各ワード線ＷＬ1 〜ＷＬn
の電位を制御することにより、各メモリセル２０１の制
御ゲート電極２０７の電位が制御される。
０７でラッチされたロウアドレスに対応した１本のワー
ド線ＷＬ1 〜ＷＬn （例えば、ＷＬm ）を選択し、各ワ
ード線ＷＬ1 〜ＷＬn の電位を後記する各動作モードに
対応して制御する。つまり、各ワード線ＷＬ1 〜ＷＬn
の電位を制御することにより、各メモリセル２０１の制
御ゲート電極２０７の電位が制御される。
【００１６】カラムデコーダ３０４は、アドレスラッチ
３０７でラッチされたカラムアドレスに対応した１本の
ビット線ＢＬ1 〜ＢＬn （例えば、ＢＬm ）を選択し、
各ビット線ＢＬ1 〜ＢＬn の電位を後記する各動作モー
ドに対応して制御する。つまり、各ビット線ＢＬ1 〜Ｂ
Ｌn の電位を制御することにより、各メモリセル２０１
のドレイン領域２０４の電位が制御される。
３０７でラッチされたカラムアドレスに対応した１本の
ビット線ＢＬ1 〜ＢＬn （例えば、ＢＬm ）を選択し、
各ビット線ＢＬ1 〜ＢＬn の電位を後記する各動作モー
ドに対応して制御する。つまり、各ビット線ＢＬ1 〜Ｂ
Ｌn の電位を制御することにより、各メモリセル２０１
のドレイン領域２０４の電位が制御される。
【００１７】共通ソース線ＳＬはソース線バイアス回路
３１２に接続されている。ソース線バイアス回路３１２
は、共通ソース線ＳＬを介して各ソース線ＲＳＬ1 〜Ｒ
ＳＬn の電位を後記する各動作モードに対応して制御す
る。つまり、各ソース線ＲＳＬ1 〜ＲＳＬn の電位を制
御することにより、各メモリセル２０１のソース領域２
０３の電位が制御される。
３１２に接続されている。ソース線バイアス回路３１２
は、共通ソース線ＳＬを介して各ソース線ＲＳＬ1 〜Ｒ
ＳＬn の電位を後記する各動作モードに対応して制御す
る。つまり、各ソース線ＲＳＬ1 〜ＲＳＬn の電位を制
御することにより、各メモリセル２０１のソース領域２
０３の電位が制御される。
【００１８】外部から指定されたデータは、データピン
３０８に入力される。そのデータは、データピン３０８
から入力バッファ３０９を介してカラムデコーダ３０４
へ転送される。カラムデコーダ３０４は、各ビット線Ｂ
Ｌ1 〜ＢＬn の電位を、そのデータに対応して後記する
ように制御する。
３０８に入力される。そのデータは、データピン３０８
から入力バッファ３０９を介してカラムデコーダ３０４
へ転送される。カラムデコーダ３０４は、各ビット線Ｂ
Ｌ1 〜ＢＬn の電位を、そのデータに対応して後記する
ように制御する。
【００１９】任意のメモリセル２０１から読み出された
データは、ビット線ＢＬ1 〜ＢＬnからカラムデコーダ
３０４を介してセンスアンプ３１０へ転送される。セン
スアンプ３１０は電流センスアンプである。カラムデコ
ーダ３０４は、選択した１本のビット線ＢＬ1 〜ＢＬn
とセンスアンプ３１０とを接続する。センスアンプ３１
０で判別されたデータは、出力バッファ３１１からデー
タピン３０８を介して外部へ出力される。
データは、ビット線ＢＬ1 〜ＢＬnからカラムデコーダ
３０４を介してセンスアンプ３１０へ転送される。セン
スアンプ３１０は電流センスアンプである。カラムデコ
ーダ３０４は、選択した１本のビット線ＢＬ1 〜ＢＬn
とセンスアンプ３１０とを接続する。センスアンプ３１
０で判別されたデータは、出力バッファ３１１からデー
タピン３０８を介して外部へ出力される。
【００２０】尚、上記した各回路（３０３〜３１２）の
動作は制御コア回路３１３によって制御される。次に、
フラッシュＥＥＰＲＯＭ３０１の各動作モード（書き込
み動作、読み出し動作、消去動作）について、図２１を
参照して説明する。
動作は制御コア回路３１３によって制御される。次に、
フラッシュＥＥＰＲＯＭ３０１の各動作モード（書き込
み動作、読み出し動作、消去動作）について、図２１を
参照して説明する。
【００２１】（ａ）書き込み動作（図２１（ａ）参照） 選択されたメモリセル２０１のドレイン領域２０４は、
センスアンプ３１０内に設けられた定電流源３１０ａを
介して接地され、その電位は約１．２Ｖにされる。ま
た、選択されたメモリセル２０１以外の各メモリセル２
０１のドレイン領域２０４の電位は３Ｖにされる。
センスアンプ３１０内に設けられた定電流源３１０ａを
介して接地され、その電位は約１．２Ｖにされる。ま
た、選択されたメモリセル２０１以外の各メモリセル２
０１のドレイン領域２０４の電位は３Ｖにされる。
【００２２】選択されたメモリセル２０１の制御ゲート
電極２０７の電位は２Ｖにされる。また、選択されたメ
モリセル２０１以外の各メモリセル２０１の制御ゲート
電極２０７の電位は０Ｖにされる。
電極２０７の電位は２Ｖにされる。また、選択されたメ
モリセル２０１以外の各メモリセル２０１の制御ゲート
電極２０７の電位は０Ｖにされる。
【００２３】全てのメモリセル２０１のソース領域２０
３の電位は１２Ｖにされる。メモリセル２０１におい
て、選択トランジスタ２１２の閾値電圧Ｖｔｈは約０．
５Ｖである。従って、選択されたメモリセル２０１で
は、ドレイン領域２０４中の電子が反転状態のチャネル
領域２０５中へ移動する。そのため、ソース領域２０３
からドレイン領域２０４に向かってセル電流が流れる。
一方、ソース領域２０３の電位は１２Ｖであるため、ソ
ース領域２０３と浮遊ゲート電極２０６との間の静電容
量を介したカップリングにより、浮遊ゲート電極２０６
の電位が持ち上げられて１２Ｖに近くなる。そのため、
チャネル領域２０５と浮遊ゲート電極２０６の間には高
電界が生じる。従って、チャネル領域２０５中の電子は
加速されてホットエレクトロンとなり、図２１（ａ）の
矢印Ａに示すように、浮遊ゲート電極２０６へ注入され
る。その結果、選択されたメモリセル２０１の浮遊ゲー
ト電極２０６に電荷が蓄積され、１ビットのデータが書
き込まれて記憶される。
３の電位は１２Ｖにされる。メモリセル２０１におい
て、選択トランジスタ２１２の閾値電圧Ｖｔｈは約０．
５Ｖである。従って、選択されたメモリセル２０１で
は、ドレイン領域２０４中の電子が反転状態のチャネル
領域２０５中へ移動する。そのため、ソース領域２０３
からドレイン領域２０４に向かってセル電流が流れる。
一方、ソース領域２０３の電位は１２Ｖであるため、ソ
ース領域２０３と浮遊ゲート電極２０６との間の静電容
量を介したカップリングにより、浮遊ゲート電極２０６
の電位が持ち上げられて１２Ｖに近くなる。そのため、
チャネル領域２０５と浮遊ゲート電極２０６の間には高
電界が生じる。従って、チャネル領域２０５中の電子は
加速されてホットエレクトロンとなり、図２１（ａ）の
矢印Ａに示すように、浮遊ゲート電極２０６へ注入され
る。その結果、選択されたメモリセル２０１の浮遊ゲー
ト電極２０６に電荷が蓄積され、１ビットのデータが書
き込まれて記憶される。
【００２４】この書き込み動作は、選択されたメモリセ
ル２０１毎に行うことができる。 （ｂ）読み出し動作（図２１（ｂ）参照） 選択されたメモリセル２０１のドレイン領域２０４の電
位は２Ｖにされる。また、選択されたメモリセル２０１
以外の各メモリセル２０１のドレイン領域２０４の電位
は０Ｖにされる。
ル２０１毎に行うことができる。 （ｂ）読み出し動作（図２１（ｂ）参照） 選択されたメモリセル２０１のドレイン領域２０４の電
位は２Ｖにされる。また、選択されたメモリセル２０１
以外の各メモリセル２０１のドレイン領域２０４の電位
は０Ｖにされる。
【００２５】選択されたメモリセル２０１の制御ゲート
電極２０７の電位は４Ｖにされる。また、選択されたメ
モリセル２０１以外の各メモリセル２０１の制御ゲート
電極２０７の電位は０Ｖにされる。
電極２０７の電位は４Ｖにされる。また、選択されたメ
モリセル２０１以外の各メモリセル２０１の制御ゲート
電極２０７の電位は０Ｖにされる。
【００２６】全てのメモリセル２０１のソース領域２０
３の電位は０Ｖにされる。後記するように、消去状態に
あるメモリセル２０１の浮遊ゲート電極２０６には電荷
が蓄積されていない。それに対して、前記したように、
書き込み状態にあるメモリセル２０１の浮遊ゲート電極
２０６には電荷が蓄積されている。従って、消去状態に
あるメモリセル２０１の浮遊ゲート電極２０６直下のチ
ャネル領域２０５はオン状態になっており、書き込み状
態にあるメモリセル２０１の浮遊ゲート電極２０６直下
のチャネル領域２０５はオフ状態になっている。そのた
め、制御ゲート電極２０７に４Ｖが印加されたとき、ド
レイン領域２０４からソース領域２０３に向かって流れ
るセル電流は、消去状態のメモリセル２０１の方が書き
込み状態のメモリセル２０１よりも大きくなる。
３の電位は０Ｖにされる。後記するように、消去状態に
あるメモリセル２０１の浮遊ゲート電極２０６には電荷
が蓄積されていない。それに対して、前記したように、
書き込み状態にあるメモリセル２０１の浮遊ゲート電極
２０６には電荷が蓄積されている。従って、消去状態に
あるメモリセル２０１の浮遊ゲート電極２０６直下のチ
ャネル領域２０５はオン状態になっており、書き込み状
態にあるメモリセル２０１の浮遊ゲート電極２０６直下
のチャネル領域２０５はオフ状態になっている。そのた
め、制御ゲート電極２０７に４Ｖが印加されたとき、ド
レイン領域２０４からソース領域２０３に向かって流れ
るセル電流は、消去状態のメモリセル２０１の方が書き
込み状態のメモリセル２０１よりも大きくなる。
【００２７】この各メモリセル２０１間のセル電流の大
小をセンスアンプ３１０で判別することにより、メモリ
セル２０１に記憶されたデータの値を読み出すことがで
きる。例えば、消去状態のメモリセル２０１のデータの
値を「１」、書き込み状態のメモリセル２０１のデータ
の値を「０」として読み出しを行う。つまり、各メモリ
セル２０１に、消去状態のデータ値「１」と、書き込み
状態のデータ値「０」の２値を記憶させ、そのデータ値
を読み出すことができる。
小をセンスアンプ３１０で判別することにより、メモリ
セル２０１に記憶されたデータの値を読み出すことがで
きる。例えば、消去状態のメモリセル２０１のデータの
値を「１」、書き込み状態のメモリセル２０１のデータ
の値を「０」として読み出しを行う。つまり、各メモリ
セル２０１に、消去状態のデータ値「１」と、書き込み
状態のデータ値「０」の２値を記憶させ、そのデータ値
を読み出すことができる。
【００２８】（ｃ）消去動作（図２１（ｃ）参照） 全てのメモリセル２０１のドレイン領域２０４の電位は
０Ｖにされる。選択されたメモリセル２０１の制御ゲー
ト電極２０７の電位は１５Ｖにされる。また、選択され
たメモリセル２０１以外の各メモリセル２０１の制御ゲ
ート電極２０７の電位は０Ｖにされる。
０Ｖにされる。選択されたメモリセル２０１の制御ゲー
ト電極２０７の電位は１５Ｖにされる。また、選択され
たメモリセル２０１以外の各メモリセル２０１の制御ゲ
ート電極２０７の電位は０Ｖにされる。
【００２９】全てのメモリセル２０１のソース領域２０
３の電位は０Ｖにされる。ソース領域２０３および基板
２０２と浮遊ゲート電極２０６との間の静電容量と、制
御ゲート電極２０７と浮遊ゲート電極２０６の間の静電
容量とを比べると、前者の方が圧倒的に大きい。つま
り、浮遊ゲート電極２０６は、ソース領域２０３および
基板２０２と強くカップリングしている。そのため、制
御ゲート電極２０７が１５Ｖ、ドレイン領域２０４が０
Ｖになっても、浮遊ゲート電極２０６の電位は０Ｖから
あまり変化せず、制御ゲート電極２０７と浮遊ゲート電
極２０６の電位差が大きくなって各電極２０７，２０６
間に高電界が生じる。
３の電位は０Ｖにされる。ソース領域２０３および基板
２０２と浮遊ゲート電極２０６との間の静電容量と、制
御ゲート電極２０７と浮遊ゲート電極２０６の間の静電
容量とを比べると、前者の方が圧倒的に大きい。つま
り、浮遊ゲート電極２０６は、ソース領域２０３および
基板２０２と強くカップリングしている。そのため、制
御ゲート電極２０７が１５Ｖ、ドレイン領域２０４が０
Ｖになっても、浮遊ゲート電極２０６の電位は０Ｖから
あまり変化せず、制御ゲート電極２０７と浮遊ゲート電
極２０６の電位差が大きくなって各電極２０７，２０６
間に高電界が生じる。
【００３０】その結果、ファウラー−ノルドハイム・ト
ンネル電流（Fowler-Nordheim Tunnel Current、以下、
ＦＮトンネル電流という）が流れ、図２１（ｃ）の矢印
Ｂに示すように、浮遊ゲート電極２０６中の電子が制御
ゲート電極２０７側へ引き抜かれて、メモリセル２０１
に記憶されたデータの消去が行われる。
ンネル電流（Fowler-Nordheim Tunnel Current、以下、
ＦＮトンネル電流という）が流れ、図２１（ｃ）の矢印
Ｂに示すように、浮遊ゲート電極２０６中の電子が制御
ゲート電極２０７側へ引き抜かれて、メモリセル２０１
に記憶されたデータの消去が行われる。
【００３１】このとき、浮遊ゲート電極２０６には突起
部２０６ａが形成されているため、浮遊ゲート電極２０
６中の電子は突起部２０６ａから飛び出して制御ゲート
電極２０７側へ移動する。従って、電子の移動が容易に
なり、浮遊ゲート電極２０６中の電子を効率的に引き抜
くことができる。
部２０６ａが形成されているため、浮遊ゲート電極２０
６中の電子は突起部２０６ａから飛び出して制御ゲート
電極２０７側へ移動する。従って、電子の移動が容易に
なり、浮遊ゲート電極２０６中の電子を効率的に引き抜
くことができる。
【００３２】ここで、行方向に配列された各メモリセル
２０１の制御ゲート電極２０７により、共通のワード線
ＷＬ1 〜ＷＬn が形成されている。そのため、消去動作
は、選択されたワード線ＷＬn に接続されている全ての
メモリセル２０１に対して行われる。
２０１の制御ゲート電極２０７により、共通のワード線
ＷＬ1 〜ＷＬn が形成されている。そのため、消去動作
は、選択されたワード線ＷＬn に接続されている全ての
メモリセル２０１に対して行われる。
【００３３】尚、複数のワード線ＷＬ1 〜ＷＬn を同時
に選択することにより、その各ワード線に接続されてい
る全てのメモリセル２０１に対して消去動作を行うこと
もできる。このように、メモリセルアレイ３０２を複数
組のワード線ＷＬ1 〜ＷＬn毎の任意のブロックに分け
てその各ブロック単位でデータの消去を行う消去動作
は、ブロック消去と呼ばれる。
に選択することにより、その各ワード線に接続されてい
る全てのメモリセル２０１に対して消去動作を行うこと
もできる。このように、メモリセルアレイ３０２を複数
組のワード線ＷＬ1 〜ＷＬn毎の任意のブロックに分け
てその各ブロック単位でデータの消去を行う消去動作
は、ブロック消去と呼ばれる。
【００３４】このように構成されたスプリットゲート型
メモリセル２０１を用いたフラッシュＥＥＰＲＯＭ３０
１は、選択トランジスタ２１２が設けられているため、
個々のメモリセル２０１にそれ自身を選択する機能があ
る。つまり、データ消去時に浮遊ゲート電極２０６から
電荷を引き抜く際に電荷を過剰に抜き過ぎても、選択ゲ
ート２１１によってチャネル領域２０５をオフ状態にす
ることができる。従って、過剰消去が発生したとして
も、選択トランジスタ２１２によってメモリセル２０１
のオン・オフ状態を制御することができ、過剰消去が問
題にならない。すなわち、メモリセル２０１の内部に設
けられた選択トランジスタ２１２によって、そのメモリ
セル自身のオン・オフ状態を選択することができる。
メモリセル２０１を用いたフラッシュＥＥＰＲＯＭ３０
１は、選択トランジスタ２１２が設けられているため、
個々のメモリセル２０１にそれ自身を選択する機能があ
る。つまり、データ消去時に浮遊ゲート電極２０６から
電荷を引き抜く際に電荷を過剰に抜き過ぎても、選択ゲ
ート２１１によってチャネル領域２０５をオフ状態にす
ることができる。従って、過剰消去が発生したとして
も、選択トランジスタ２１２によってメモリセル２０１
のオン・オフ状態を制御することができ、過剰消去が問
題にならない。すなわち、メモリセル２０１の内部に設
けられた選択トランジスタ２１２によって、そのメモリ
セル自身のオン・オフ状態を選択することができる。
【００３５】次に、メモリセルアレイ３０２の製造方法
について順を追って説明する。 工程１（図２２（ａ）参照）；ＬＯＣＯＳ法を用い、基
板２０２上にフィールド絶縁膜２１３（図示略）を形成
する。次に、基板２０２上におけるフィールド絶縁膜２
１３の形成されていない部分（素子領域）に、熱酸化法
を用いてシリコン酸化膜から成るゲート絶縁膜２０８を
形成する。続いて、ゲート絶縁膜２０８上に浮遊ゲート
電極２０６と成るドープドポリシリコン膜２１５を形成
する。そして、ＬＰＣＶＤ（Low Pressure Chemical Va
pour Deposition ）法を用い、ドープドポリシリコン膜
２１５の全面にシリコン窒化膜２１６を形成する。次
に、シリコン窒化膜２１６の全面にフォトレジストを塗
布した後、通常のフォトリソグラフィー技術を用いて、
浮遊ゲート電極２０６を形成するためのエッチング用マ
スク２１７を形成する。
について順を追って説明する。 工程１（図２２（ａ）参照）；ＬＯＣＯＳ法を用い、基
板２０２上にフィールド絶縁膜２１３（図示略）を形成
する。次に、基板２０２上におけるフィールド絶縁膜２
１３の形成されていない部分（素子領域）に、熱酸化法
を用いてシリコン酸化膜から成るゲート絶縁膜２０８を
形成する。続いて、ゲート絶縁膜２０８上に浮遊ゲート
電極２０６と成るドープドポリシリコン膜２１５を形成
する。そして、ＬＰＣＶＤ（Low Pressure Chemical Va
pour Deposition ）法を用い、ドープドポリシリコン膜
２１５の全面にシリコン窒化膜２１６を形成する。次
に、シリコン窒化膜２１６の全面にフォトレジストを塗
布した後、通常のフォトリソグラフィー技術を用いて、
浮遊ゲート電極２０６を形成するためのエッチング用マ
スク２１７を形成する。
【００３６】工程２（図２２（ｂ）参照）；エッチング
用マスク２１７を用いた異方性エッチングにより、シリ
コン窒化膜２１６をエッチングする。そして、エッチン
グ用マスク２１７を剥離する。次に、ＬＯＣＯＳ法を用
い、エッチングされたシリコン窒化膜２１６を酸化用マ
スクとしてドープドポリシリコン膜２１５を酸化するこ
とで、絶縁膜２０９を形成する。このとき、シリコン窒
化膜２１６の端部に絶縁膜２０９の端部が侵入し、バー
ズビーク２０９ａが形成される。
用マスク２１７を用いた異方性エッチングにより、シリ
コン窒化膜２１６をエッチングする。そして、エッチン
グ用マスク２１７を剥離する。次に、ＬＯＣＯＳ法を用
い、エッチングされたシリコン窒化膜２１６を酸化用マ
スクとしてドープドポリシリコン膜２１５を酸化するこ
とで、絶縁膜２０９を形成する。このとき、シリコン窒
化膜２１６の端部に絶縁膜２０９の端部が侵入し、バー
ズビーク２０９ａが形成される。
【００３７】工程３（図２２（ｃ）参照）；シリコン窒
化膜２１６を除去する。次に、絶縁膜２０９をエッチン
グ用マスクとして用いた異方性エッチングにより、ドー
プドポリシリコン膜２１５をエッチングして浮遊ゲート
電極２０６を形成する。このとき、絶縁膜２０９の端部
にはバーズビーク２０９ａが形成されているため、浮遊
ゲート電極２０６の上縁部はバーズビーク２０９ａの形
状に沿って尖鋭になり、突起部２０６ａが形成される。
化膜２１６を除去する。次に、絶縁膜２０９をエッチン
グ用マスクとして用いた異方性エッチングにより、ドー
プドポリシリコン膜２１５をエッチングして浮遊ゲート
電極２０６を形成する。このとき、絶縁膜２０９の端部
にはバーズビーク２０９ａが形成されているため、浮遊
ゲート電極２０６の上縁部はバーズビーク２０９ａの形
状に沿って尖鋭になり、突起部２０６ａが形成される。
【００３８】工程４（図２２（ｄ）参照）；熱酸化法も
しくはＬＰＣＶＤ法またはこれらを併用し、上記の工程
で形成されたデバイスの全面に、シリコン酸化膜から成
るトンネル絶縁膜２１０を形成する。すると、積層され
た各絶縁膜２０８，２１０および各絶縁膜２０９，２１
０はそれぞれ一体化される。
しくはＬＰＣＶＤ法またはこれらを併用し、上記の工程
で形成されたデバイスの全面に、シリコン酸化膜から成
るトンネル絶縁膜２１０を形成する。すると、積層され
た各絶縁膜２０８，２１０および各絶縁膜２０９，２１
０はそれぞれ一体化される。
【００３９】工程５（図２３（ｅ）参照）；上記の工程
で形成されたデバイスの全面に、制御ゲート電極２０７
と成るドープドポリシリコン膜２１８を形成する。 工程６（図２３（ｆ）参照）；上記の工程で形成された
デバイスの全面にフォトレジストを塗布した後、通常の
フォトリソグラフィー技術を用いて、制御ゲート電極２
０７を形成するためのエッチング用マスク２１９を形成
する。
で形成されたデバイスの全面に、制御ゲート電極２０７
と成るドープドポリシリコン膜２１８を形成する。 工程６（図２３（ｆ）参照）；上記の工程で形成された
デバイスの全面にフォトレジストを塗布した後、通常の
フォトリソグラフィー技術を用いて、制御ゲート電極２
０７を形成するためのエッチング用マスク２１９を形成
する。
【００４０】工程７（図２３（ｇ）参照）；エッチング
用マスク２１９を用いた異方性エッチングにより、ドー
プドポリシリコン膜２１８をエッチングして制御ゲート
電極２０７を形成する。その後、エッチング用マスク２
１９を剥離する。
用マスク２１９を用いた異方性エッチングにより、ドー
プドポリシリコン膜２１８をエッチングして制御ゲート
電極２０７を形成する。その後、エッチング用マスク２
１９を剥離する。
【００４１】工程８（図２４（ｈ）参照）；上記の工程
で形成されたデバイスの全面にフォトレジストを塗布し
た後、通常のフォトリソグラフィー技術を用いて、ソー
ス領域２０３を形成するためのイオン注入用マスク２２
０を形成する。次に、通常のイオン注入法を用い、基板
２０２の表面にリンイオン（Ｐ+）を注入してソース領
域２０３を形成する。その後、イオン注入用マスク２２
０を剥離する。
で形成されたデバイスの全面にフォトレジストを塗布し
た後、通常のフォトリソグラフィー技術を用いて、ソー
ス領域２０３を形成するためのイオン注入用マスク２２
０を形成する。次に、通常のイオン注入法を用い、基板
２０２の表面にリンイオン（Ｐ+）を注入してソース領
域２０３を形成する。その後、イオン注入用マスク２２
０を剥離する。
【００４２】このとき、イオン注入用マスク２２０は、
少なくとも基板２０２上のドレイン領域２０４と成る部
分を覆うように形成すると共に、浮遊ゲート電極２０６
上をはみ出さないように形成する。その結果、ソース領
域２０３の位置は、浮遊ゲート電極２０６の端部によっ
て規定される。
少なくとも基板２０２上のドレイン領域２０４と成る部
分を覆うように形成すると共に、浮遊ゲート電極２０６
上をはみ出さないように形成する。その結果、ソース領
域２０３の位置は、浮遊ゲート電極２０６の端部によっ
て規定される。
【００４３】工程９（図２４（ｉ）参照）；上記の工程
で形成されたデバイスの全面にフォトレジストを塗布し
た後、通常のフォトリソグラフィー技術を用いて、ドレ
イン領域２０４を形成するためのイオン注入用マスク２
２１を形成する。次に、通常のイオン注入法を用い、基
板２０２の表面にヒ素イオン（Ａｓ+）を注入してドレ
イン領域２０４を形成する。
で形成されたデバイスの全面にフォトレジストを塗布し
た後、通常のフォトリソグラフィー技術を用いて、ドレ
イン領域２０４を形成するためのイオン注入用マスク２
２１を形成する。次に、通常のイオン注入法を用い、基
板２０２の表面にヒ素イオン（Ａｓ+）を注入してドレ
イン領域２０４を形成する。
【００４４】このとき、イオン注入用マスク２２１は、
少なくともソース領域２０３を覆うように形成すると共
に、制御ゲート電極２０７上をはみ出さないように形成
する。その結果、ドレイン領域２０４の位置は、制御ゲ
ート電極２０７の選択ゲート２１１側の端部によって規
定される。
少なくともソース領域２０３を覆うように形成すると共
に、制御ゲート電極２０７上をはみ出さないように形成
する。その結果、ドレイン領域２０４の位置は、制御ゲ
ート電極２０７の選択ゲート２１１側の端部によって規
定される。
【００４５】そして、イオン注入用マスク２２１を剥離
すると、メモリセルアレイ３０２が完成する。
すると、メモリセルアレイ３０２が完成する。
【００４６】
【発明が解決しようとする課題】スプリットゲート型メ
モリセル２０１を用いるフラッシュＥＥＰＲＯＭ３０１
には、以下の問題点がある。
モリセル２０１を用いるフラッシュＥＥＰＲＯＭ３０１
には、以下の問題点がある。
【００４７】（１）制御ゲート電極２０７を形成するた
めのエッチング用マスク２１９の位置ずれに起因して、
各メモリセル２０１の書き込み特性にバラツキが生じる
問題。
めのエッチング用マスク２１９の位置ずれに起因して、
各メモリセル２０１の書き込み特性にバラツキが生じる
問題。
【００４８】図２５（ａ）に示すように、前記工程６に
おいて、制御ゲート電極２０７を形成するためのエッチ
ング用マスク２１９の位置が各メモリセル２０１ａ，２
０１ｂに対してずれた場合、前記工程７において形成さ
れる制御ゲート電極２０７の形状は、各メモリセル２０
１ａ，２０１ｂで異なったものになる。
おいて、制御ゲート電極２０７を形成するためのエッチ
ング用マスク２１９の位置が各メモリセル２０１ａ，２
０１ｂに対してずれた場合、前記工程７において形成さ
れる制御ゲート電極２０７の形状は、各メモリセル２０
１ａ，２０１ｂで異なったものになる。
【００４９】また、前記工程９のイオン注入法によるド
レイン領域２０４の形成時において、ドレイン領域２０
４の位置は、制御ゲート電極２０７の選択ゲート２１１
側の端部によって規定される。
レイン領域２０４の形成時において、ドレイン領域２０
４の位置は、制御ゲート電極２０７の選択ゲート２１１
側の端部によって規定される。
【００５０】そのため、図２５（ａ）に示すように、エ
ッチング用マスク２１９の位置がずれた場合、図２５
（ｂ）に示すように、各メモリセル２０１ａ，２０１ｂ
のチャネル領域２０５の長さ（チャネル長）Ｌ１，Ｌ２
が異なったものになってしまう。但し、エッチング用マ
スク２１９の位置がずれてもその幅は変わらないため、
制御ゲート電極２０７の形状が異なってもその幅は変わ
らない。例えば、エッチング用マスク２１９の位置がメ
モリセル２０１ｂ側にずれている場合、メモリセル２０
１ｂのチャネル長Ｌ２の方がメモリセル２０１ａのチャ
ネル長Ｌ１よりも短くなる。
ッチング用マスク２１９の位置がずれた場合、図２５
（ｂ）に示すように、各メモリセル２０１ａ，２０１ｂ
のチャネル領域２０５の長さ（チャネル長）Ｌ１，Ｌ２
が異なったものになってしまう。但し、エッチング用マ
スク２１９の位置がずれてもその幅は変わらないため、
制御ゲート電極２０７の形状が異なってもその幅は変わ
らない。例えば、エッチング用マスク２１９の位置がメ
モリセル２０１ｂ側にずれている場合、メモリセル２０
１ｂのチャネル長Ｌ２の方がメモリセル２０１ａのチャ
ネル長Ｌ１よりも短くなる。
【００５１】チャネル長Ｌ１，Ｌ２が異なる場合にはチ
ャネル領域２０５の抵抗も異なったものになるため、書
き込み動作時に流れるセル電流値に差が生じる。つま
り、チャネル長が長いほどチャネル領域２０５の抵抗が
大きくなり、書き込み動作時に流れるセル電流は小さく
なる。書き込み動作時に流れるセル電流値に差が生じる
と、ホットエレクトロンの発生率にも差が生じる。その
結果、各メモリセル２０１ａ，２０１ｂの書き込み特性
が異なったものになる。
ャネル領域２０５の抵抗も異なったものになるため、書
き込み動作時に流れるセル電流値に差が生じる。つま
り、チャネル長が長いほどチャネル領域２０５の抵抗が
大きくなり、書き込み動作時に流れるセル電流は小さく
なる。書き込み動作時に流れるセル電流値に差が生じる
と、ホットエレクトロンの発生率にも差が生じる。その
結果、各メモリセル２０１ａ，２０１ｂの書き込み特性
が異なったものになる。
【００５２】（２）上記（１）の問題点を回避するた
め、メモリセル２０１の微細化が阻害される問題。スプ
リットゲート型メモリセル２０１の設計に当っては、各
ゲート電極２０６、２０７の加工線幅寸法精度だけでな
く、各ゲート電極２０６，２０７の重ね合わせ寸法精度
をも考慮して、各ゲート電極２０６，２０７と各領域２
０３，２０４の位置関係に予め余裕を持たせておく必要
がある。しかしながら、近年の半導体微細加工技術にお
いては、０. ５μｍ前後の線幅の細線を加工する場合、
加工線幅寸法精度は０. ０５μｍ程度まで得られるのに
対し、重ね合わせ寸法精度は０. １〜０. ２μｍ程度ま
でしか得られない。つまり、スプリットゲート型メモリ
セル２０１では、各ゲート電極２０６，２０７の重ね合
わせ寸法精度の低さがネックとなって微細化が妨げられ
る。
め、メモリセル２０１の微細化が阻害される問題。スプ
リットゲート型メモリセル２０１の設計に当っては、各
ゲート電極２０６、２０７の加工線幅寸法精度だけでな
く、各ゲート電極２０６，２０７の重ね合わせ寸法精度
をも考慮して、各ゲート電極２０６，２０７と各領域２
０３，２０４の位置関係に予め余裕を持たせておく必要
がある。しかしながら、近年の半導体微細加工技術にお
いては、０. ５μｍ前後の線幅の細線を加工する場合、
加工線幅寸法精度は０. ０５μｍ程度まで得られるのに
対し、重ね合わせ寸法精度は０. １〜０. ２μｍ程度ま
でしか得られない。つまり、スプリットゲート型メモリ
セル２０１では、各ゲート電極２０６，２０７の重ね合
わせ寸法精度の低さがネックとなって微細化が妨げられ
る。
【００５３】（３）スプリットゲート型メモリセル２０
１はスタックトゲート型メモリセルに比べて微細化が難
しいという問題。スタックトゲート型メモリセルにおけ
る浮遊ゲート電極と制御ゲート電極の幅は同一で、両ゲ
ート電極は相互にずれることなく積み重ねられた構造に
なっている。それに対して、スプリットゲート型メモリ
セル２０１では、制御ゲート電極２０７の一部がチャネ
ル領域２０５上に配置され、選択ゲート２１１を構成し
ている。そのため、スタックトゲート型メモリセルに比
べて、スプリットゲート型メモリセル２０１では、選択
ゲート２１１の分だけ基板２０２上における素子の専有
面積が大きくなる。つまり、スプリットゲート型メモリ
セルは過剰消去の問題はないものの、上記（２）（３）
により高集積化が困難である。
１はスタックトゲート型メモリセルに比べて微細化が難
しいという問題。スタックトゲート型メモリセルにおけ
る浮遊ゲート電極と制御ゲート電極の幅は同一で、両ゲ
ート電極は相互にずれることなく積み重ねられた構造に
なっている。それに対して、スプリットゲート型メモリ
セル２０１では、制御ゲート電極２０７の一部がチャネ
ル領域２０５上に配置され、選択ゲート２１１を構成し
ている。そのため、スタックトゲート型メモリセルに比
べて、スプリットゲート型メモリセル２０１では、選択
ゲート２１１の分だけ基板２０２上における素子の専有
面積が大きくなる。つまり、スプリットゲート型メモリ
セルは過剰消去の問題はないものの、上記（２）（３）
により高集積化が困難である。
【００５４】（４）スプリットゲート型メモリセル２０
１を用いたメモリセルアレイ３０２は構造が複雑であ
り、製造に手間がかかるという問題。本発明は上記問題
点を解決するためになされたものであって、以下の目的
を有するものである。
１を用いたメモリセルアレイ３０２は構造が複雑であ
り、製造に手間がかかるという問題。本発明は上記問題
点を解決するためになされたものであって、以下の目的
を有するものである。
【００５５】１〕書き込み特性にバラツキがなく、微細
化が可能で、過剰消去の問題が少なく、構造が簡単なト
ランジスタを提供する。
化が可能で、過剰消去の問題が少なく、構造が簡単なト
ランジスタを提供する。
【００５６】２〕上記１〕のトランジスタを用いたトラ
ンジスタアレイを提供する。 ３〕上記１〕のトランジスタをメモリセルとして用いた
不揮発性半導体メモリを提供する。
ンジスタアレイを提供する。 ３〕上記１〕のトランジスタをメモリセルとして用いた
不揮発性半導体メモリを提供する。
【００５７】４〕上記２〕のトランジスタアレイをメモ
リセルアレイとして用いた不揮発性半導体メモリを提供
する。
リセルアレイとして用いた不揮発性半導体メモリを提供
する。
【００５８】
【課題を解決するための手段】請求項１のトランジスタ
は、１つの制御ゲート電極を共有し、２つのソース・ド
レイン領域間のチャネル領域上に併置された２つの浮遊
ゲート電極を備え、浮遊ゲート電極と制御ゲート電極と
の間のカップリング容量が、当該浮遊ゲート電極と半導
体基板との間のカップリング容量よりも大きく設定され
たものである。
は、１つの制御ゲート電極を共有し、２つのソース・ド
レイン領域間のチャネル領域上に併置された２つの浮遊
ゲート電極を備え、浮遊ゲート電極と制御ゲート電極と
の間のカップリング容量が、当該浮遊ゲート電極と半導
体基板との間のカップリング容量よりも大きく設定され
たものである。
【００５９】また、請求項２のトランジスタは、半導体
基板上にゲート絶縁膜を介して形成された第１および第
２のソース・ドレイン領域と、第１および第２のソース
・ドレイン領域の間に挟まれたチャネル領域と、チャネ
ル領域上に併置された第１および第２の浮遊ゲート電極
と、第１および第２の浮遊ゲート電極の上にトンネル絶
縁膜を介して形成され、第１および第２の浮遊ゲート電
極によって共有された制御ゲート電極とを備え、第１の
浮遊ゲート電極は第１のソース・ドレイン領域の近傍に
配置され、第２の浮遊ゲート電極は第２のソース・ドレ
イン領域の近傍に配置され、浮遊ゲート電極と制御ゲー
ト電極との間のカップリング容量が、当該浮遊ゲート電
極と基板との間のカップリング容量よりも大きく設定さ
れたものである。
基板上にゲート絶縁膜を介して形成された第１および第
２のソース・ドレイン領域と、第１および第２のソース
・ドレイン領域の間に挟まれたチャネル領域と、チャネ
ル領域上に併置された第１および第２の浮遊ゲート電極
と、第１および第２の浮遊ゲート電極の上にトンネル絶
縁膜を介して形成され、第１および第２の浮遊ゲート電
極によって共有された制御ゲート電極とを備え、第１の
浮遊ゲート電極は第１のソース・ドレイン領域の近傍に
配置され、第２の浮遊ゲート電極は第２のソース・ドレ
イン領域の近傍に配置され、浮遊ゲート電極と制御ゲー
ト電極との間のカップリング容量が、当該浮遊ゲート電
極と基板との間のカップリング容量よりも大きく設定さ
れたものである。
【００６０】また、請求項３のトランジスタは、半導体
基板上にゲート絶縁膜を介して形成された対称構造の第
１および第２のソース・ドレイン領域と、第１および第
２のソース・ドレイン領域の間に挟まれたチャネル領域
と、チャネル領域上に併置された同一寸法形状の第１お
よび第２の浮遊ゲート電極と、第１および第２の浮遊ゲ
ート電極の上にトンネル絶縁膜を介して形成され、第１
および第２の浮遊ゲート電極によって共有された制御ゲ
ート電極とを備え、第１の浮遊ゲート電極は第１のソー
ス・ドレイン領域の近傍に配置され、第２の浮遊ゲート
電極は第２のソース・ドレイン領域の近傍に配置され、
浮遊ゲート電極と制御ゲート電極との間のカップリング
容量が、当該浮遊ゲート電極と基板との間のカップリン
グ容量よりも大きく設定されたものである。
基板上にゲート絶縁膜を介して形成された対称構造の第
１および第２のソース・ドレイン領域と、第１および第
２のソース・ドレイン領域の間に挟まれたチャネル領域
と、チャネル領域上に併置された同一寸法形状の第１お
よび第２の浮遊ゲート電極と、第１および第２の浮遊ゲ
ート電極の上にトンネル絶縁膜を介して形成され、第１
および第２の浮遊ゲート電極によって共有された制御ゲ
ート電極とを備え、第１の浮遊ゲート電極は第１のソー
ス・ドレイン領域の近傍に配置され、第２の浮遊ゲート
電極は第２のソース・ドレイン領域の近傍に配置され、
浮遊ゲート電極と制御ゲート電極との間のカップリング
容量が、当該浮遊ゲート電極と基板との間のカップリン
グ容量よりも大きく設定されたものである。
【００６１】また、請求項４のトランジスタは、制御ゲ
ートの一部がチャネル領域上に配置され、選択ゲートを
構成するものである。また、請求項５のトランジスタア
レイは、請求項１〜４のいずれか１項に記載のトランジ
スタが複数個マトリックス状に配置されて構成され、行
方向に配列された各トランジスタの制御ゲート電極によ
って共通のワード線が形成され、列方向に配列された各
トランジスタのソース・ドレイン領域によって共通のビ
ット線が形成されたものである。
ートの一部がチャネル領域上に配置され、選択ゲートを
構成するものである。また、請求項５のトランジスタア
レイは、請求項１〜４のいずれか１項に記載のトランジ
スタが複数個マトリックス状に配置されて構成され、行
方向に配列された各トランジスタの制御ゲート電極によ
って共通のワード線が形成され、列方向に配列された各
トランジスタのソース・ドレイン領域によって共通のビ
ット線が形成されたものである。
【００６２】また、請求項６のトランジスタアレイは、
請求項１〜４のいずれか１項に記載のトランジスタが複
数個マトリックス状に配置されて構成され、行方向に配
列された各トランジスタのソース・ドレイン領域が分離
され、列方向に配列された各トランジスタのソース・ド
レイン領域によって行方向に配列された各トランジスタ
毎に独立したビット線が形成されたものである。
請求項１〜４のいずれか１項に記載のトランジスタが複
数個マトリックス状に配置されて構成され、行方向に配
列された各トランジスタのソース・ドレイン領域が分離
され、列方向に配列された各トランジスタのソース・ド
レイン領域によって行方向に配列された各トランジスタ
毎に独立したビット線が形成されたものである。
【００６３】また、請求項７のトランジスタアレイは、
請求項１〜４のいずれか１項に記載のトランジスタが複
数個マトリックス状に配置されて構成されたトランジス
タアレイであり、行方向に配列された各トランジスタの
制御ゲート電極によって共通のワード線が形成され、当
該トランジスタアレイは行方向に複数のセルブロックに
分割され、各セルブロックにおける列方向に配列された
各トランジスタのソース・ドレイン領域によって共通の
ビット線が形成され、別々のセルブロックにおける行方
向に配列された各トランジスタのソース・ドレイン領域
が分離され、隣合うセルブロックにおける列方向に配列
された各トランジスタのソース・ドレイン領域が分離さ
れて別々のビット線が形成されたものである。
請求項１〜４のいずれか１項に記載のトランジスタが複
数個マトリックス状に配置されて構成されたトランジス
タアレイであり、行方向に配列された各トランジスタの
制御ゲート電極によって共通のワード線が形成され、当
該トランジスタアレイは行方向に複数のセルブロックに
分割され、各セルブロックにおける列方向に配列された
各トランジスタのソース・ドレイン領域によって共通の
ビット線が形成され、別々のセルブロックにおける行方
向に配列された各トランジスタのソース・ドレイン領域
が分離され、隣合うセルブロックにおける列方向に配列
された各トランジスタのソース・ドレイン領域が分離さ
れて別々のビット線が形成されたものである。
【００６４】また、請求項８のトランジスタアレイは、
請求項１〜４のいずれか１項に記載のトランジスタが複
数個マトリックス状に配置されて構成されたトランジス
タアレイであり、行方向に配列された各トランジスタの
制御ゲート電極によって共通のワード線が形成され、当
該トランジスタアレイは列方向に複数のセルブロックに
分割され、各セルブロックにおける列方向に配列された
各トランジスタのソース・ドレイン領域によって共通の
ローカルショートビット線が形成され、各ローカルショ
ートビット線に対応してグローバルビット線が設けら
れ、各セルブロックにおける各ローカルショートビット
線と各グローバルビット線とがスイッチング素子を介し
て接続されたものである。
請求項１〜４のいずれか１項に記載のトランジスタが複
数個マトリックス状に配置されて構成されたトランジス
タアレイであり、行方向に配列された各トランジスタの
制御ゲート電極によって共通のワード線が形成され、当
該トランジスタアレイは列方向に複数のセルブロックに
分割され、各セルブロックにおける列方向に配列された
各トランジスタのソース・ドレイン領域によって共通の
ローカルショートビット線が形成され、各ローカルショ
ートビット線に対応してグローバルビット線が設けら
れ、各セルブロックにおける各ローカルショートビット
線と各グローバルビット線とがスイッチング素子を介し
て接続されたものである。
【００６５】また、請求項９のトランジスタアレイは、
共通のワード線に接続された各トランジスタの各浮遊ゲ
ート電極が直列に配置され、その回路が共通のビット線
に並列に接続されて成るＡＮＤ−ＮＯＲ型構成をとるも
のである。また、請求項１０のトランジスタは、第２の
ソース・ドレイン領域から第１のソース・ドレイン領域
に向けて空乏層を広げた状態で、第２のソース・ドレイ
ン領域から第１のソース・ドレイン領域に向かってセル
電流が流れ、制御ゲート電極と第１の浮遊ゲート電極と
の間の静電容量を介したカップリングによりチャネル領
域と第１の浮遊ゲート電極の間に高電界が生じ、チャネ
ル領域中の電子が加速されてホットエレクトロンとな
り、第１の浮遊ゲート電極へ注入されることにより第１
の浮遊ゲート電極に電荷が蓄積され、その電荷に対応し
たデータが書き込まれて記憶されるものである。
共通のワード線に接続された各トランジスタの各浮遊ゲ
ート電極が直列に配置され、その回路が共通のビット線
に並列に接続されて成るＡＮＤ−ＮＯＲ型構成をとるも
のである。また、請求項１０のトランジスタは、第２の
ソース・ドレイン領域から第１のソース・ドレイン領域
に向けて空乏層を広げた状態で、第２のソース・ドレイ
ン領域から第１のソース・ドレイン領域に向かってセル
電流が流れ、制御ゲート電極と第１の浮遊ゲート電極と
の間の静電容量を介したカップリングによりチャネル領
域と第１の浮遊ゲート電極の間に高電界が生じ、チャネ
ル領域中の電子が加速されてホットエレクトロンとな
り、第１の浮遊ゲート電極へ注入されることにより第１
の浮遊ゲート電極に電荷が蓄積され、その電荷に対応し
たデータが書き込まれて記憶されるものである。
【００６６】また、請求項１１のトランジスタは、第１
のソース・ドレイン領域は定電流源を介して接地され、
第２のソース・ドレイン領域には一定レベルの第１の電
圧が印加され、制御ゲート電極には第１の電圧より高い
レベルの第２の電圧が印加され、第２のソース・ドレイ
ン領域から第１のソース・ドレイン領域に向けて空乏層
を広げた状態で、第１のソース・ドレイン領域中の電子
が反転状態のチャネル領域中へ移動して第２のソース・
ドレイン領域から第１のソース・ドレイン領域に向かっ
てセル電流が流れ、制御ゲート電極と第１の浮遊ゲート
電極との間の静電容量を介したカップリングにより第１
の浮遊ゲート電極の電位が持ち上げられ、チャネル領域
と第１の浮遊ゲート電極の間に高電界が生じ、チャネル
領域中の電子が加速されてホットエレクトロンとなり、
第１の浮遊ゲート電極へ注入されることにより第１の浮
遊ゲート電極に電荷が蓄積され、その電荷に対応したデ
ータが書き込まれて記憶されるものである。
のソース・ドレイン領域は定電流源を介して接地され、
第２のソース・ドレイン領域には一定レベルの第１の電
圧が印加され、制御ゲート電極には第１の電圧より高い
レベルの第２の電圧が印加され、第２のソース・ドレイ
ン領域から第１のソース・ドレイン領域に向けて空乏層
を広げた状態で、第１のソース・ドレイン領域中の電子
が反転状態のチャネル領域中へ移動して第２のソース・
ドレイン領域から第１のソース・ドレイン領域に向かっ
てセル電流が流れ、制御ゲート電極と第１の浮遊ゲート
電極との間の静電容量を介したカップリングにより第１
の浮遊ゲート電極の電位が持ち上げられ、チャネル領域
と第１の浮遊ゲート電極の間に高電界が生じ、チャネル
領域中の電子が加速されてホットエレクトロンとなり、
第１の浮遊ゲート電極へ注入されることにより第１の浮
遊ゲート電極に電荷が蓄積され、その電荷に対応したデ
ータが書き込まれて記憶されるものである。
【００６７】また、請求項１２のトランジスタは、第２
のソース・ドレイン領域から第１のソース・ドレイン領
域に向けて空乏層を広げた状態で、第２のソース・ドレ
イン領域から第１のソース・ドレイン領域に向かって流
れるセル電流の値に基づいて第１の浮遊ゲート電極に記
憶されたデータの値を読み出すものである。また、請求
項１３のトランジスタは、第２のソース・ドレイン領域
から第１のソース・ドレイン領域に向けて空乏層を広げ
た状態で、消去状態にある第１の浮遊ゲート電極直下の
チャネル領域はオン状態になっており、書き込み状態に
ある第１の浮遊ゲート電極直下のチャネル領域はオフ状
態に近くなっており、第２のソース・ドレイン領域から
第１のソース・ドレイン領域に向かって流れるセル電流
は、第１の浮遊ゲート電極が消去状態にある場合の方が
書き込み状態にある場合よりも大きくなることから、そ
のセル電流の値に基づいて第１の浮遊ゲート電極に記憶
されたデータの値を読み出すものである。
のソース・ドレイン領域から第１のソース・ドレイン領
域に向けて空乏層を広げた状態で、第２のソース・ドレ
イン領域から第１のソース・ドレイン領域に向かって流
れるセル電流の値に基づいて第１の浮遊ゲート電極に記
憶されたデータの値を読み出すものである。また、請求
項１３のトランジスタは、第２のソース・ドレイン領域
から第１のソース・ドレイン領域に向けて空乏層を広げ
た状態で、消去状態にある第１の浮遊ゲート電極直下の
チャネル領域はオン状態になっており、書き込み状態に
ある第１の浮遊ゲート電極直下のチャネル領域はオフ状
態に近くなっており、第２のソース・ドレイン領域から
第１のソース・ドレイン領域に向かって流れるセル電流
は、第１の浮遊ゲート電極が消去状態にある場合の方が
書き込み状態にある場合よりも大きくなることから、そ
のセル電流の値に基づいて第１の浮遊ゲート電極に記憶
されたデータの値を読み出すものである。
【００６８】また、請求項１４のトランジスタは、第２
のソース・ドレイン領域には一定レベルの第３の電圧が
印加され、第１のソース・ドレイン領域には第３の電圧
よりレベルの低い第４の電圧が印加され、制御ゲート電
極には第５の電圧が印加され、第２のソース・ドレイン
領域から第１のソース・ドレイン領域に向けて空乏層を
広げた状態で、消去状態にある第１の浮遊ゲート電極直
下のチャネル領域はオン状態になっており、書き込み状
態にある第１の浮遊ゲート電極直下のチャネル領域はオ
フ状態に近くなっており、第２のソース・ドレイン領域
から第１のソース・ドレイン領域に向かって流れるセル
電流は、第１の浮遊ゲート電極が消去状態にある場合の
方が書き込み状態にある場合よりも大きくなることか
ら、そのセル電流の値に基づいて第１の浮遊ゲート電極
に記憶されたデータの値を読み出すものである。
のソース・ドレイン領域には一定レベルの第３の電圧が
印加され、第１のソース・ドレイン領域には第３の電圧
よりレベルの低い第４の電圧が印加され、制御ゲート電
極には第５の電圧が印加され、第２のソース・ドレイン
領域から第１のソース・ドレイン領域に向けて空乏層を
広げた状態で、消去状態にある第１の浮遊ゲート電極直
下のチャネル領域はオン状態になっており、書き込み状
態にある第１の浮遊ゲート電極直下のチャネル領域はオ
フ状態に近くなっており、第２のソース・ドレイン領域
から第１のソース・ドレイン領域に向かって流れるセル
電流は、第１の浮遊ゲート電極が消去状態にある場合の
方が書き込み状態にある場合よりも大きくなることか
ら、そのセル電流の値に基づいて第１の浮遊ゲート電極
に記憶されたデータの値を読み出すものである。
【００６９】また、請求項１５のトランジスタは、第１
および第２の浮遊ゲート電極中の電子が基板側へ引き抜
かれて、第１および第２の浮遊ゲート電極に記憶された
データの消去が行われるものである。また、請求項１６
のトランジスタは、第１および第２のソース・ドレイン
領域には一定レベルの第６の電圧が印加され、制御ゲー
トには、第６の電圧よりもレベルの低い第７の電圧が印
加され、制御ゲートと強くカップリングしている第１お
よび第２の浮遊ゲート電極により、第１および第２の浮
遊ゲート電極の電位は第７の電圧からあまり変化せず、
第１および第２のソース・ドレイン領域と第１および第
２の浮遊ゲート電極との電位差が大きくなり、第１およ
び第２のソース・ドレイン領域と第１および第２の浮遊
ゲート電極との間に高電界が生じ、ファウラー・ノルド
ハイム・トンネル電流が流れることから、第１および第
２の浮遊ゲート電極中の電子が基板側へ引き抜かれて、
第１および第２の浮遊ゲート電極に記憶されたデータの
消去が行われるものである。
および第２の浮遊ゲート電極中の電子が基板側へ引き抜
かれて、第１および第２の浮遊ゲート電極に記憶された
データの消去が行われるものである。また、請求項１６
のトランジスタは、第１および第２のソース・ドレイン
領域には一定レベルの第６の電圧が印加され、制御ゲー
トには、第６の電圧よりもレベルの低い第７の電圧が印
加され、制御ゲートと強くカップリングしている第１お
よび第２の浮遊ゲート電極により、第１および第２の浮
遊ゲート電極の電位は第７の電圧からあまり変化せず、
第１および第２のソース・ドレイン領域と第１および第
２の浮遊ゲート電極との電位差が大きくなり、第１およ
び第２のソース・ドレイン領域と第１および第２の浮遊
ゲート電極との間に高電界が生じ、ファウラー・ノルド
ハイム・トンネル電流が流れることから、第１および第
２の浮遊ゲート電極中の電子が基板側へ引き抜かれて、
第１および第２の浮遊ゲート電極に記憶されたデータの
消去が行われるものである。
【００７０】また、請求項１７の不揮発性半導体メモリ
は、請求項１〜４，１０〜１６のいずれか１項に記載の
トランジスタをメモリセルとして用いるものである。ま
た、請求項１８の不揮発性半導体メモリは、請求項５〜
９のいずれか１項に記載のトランジスタアレイをメモリ
セルアレイとして用いるものである。
は、請求項１〜４，１０〜１６のいずれか１項に記載の
トランジスタをメモリセルとして用いるものである。ま
た、請求項１８の不揮発性半導体メモリは、請求項５〜
９のいずれか１項に記載のトランジスタアレイをメモリ
セルアレイとして用いるものである。
【００７１】
（第１実施形態）以下、本発明を具体化した第１実施形
態を図面に従って説明する。
態を図面に従って説明する。
【００７２】図１（ａ）は、本実施形態のメモリセル１
を用いたフラッシュＥＥＰＲＯＭ１０１のメモリセルア
レイ１０２の一部断面図である。メモリセル（トランジ
スタ）１は、２つのソース・ドレイン領域３、チャネル
領域４、２つの浮遊ゲート電極５，６、制御ゲート電極
７から構成されている。
を用いたフラッシュＥＥＰＲＯＭ１０１のメモリセルア
レイ１０２の一部断面図である。メモリセル（トランジ
スタ）１は、２つのソース・ドレイン領域３、チャネル
領域４、２つの浮遊ゲート電極５，６、制御ゲート電極
７から構成されている。
【００７３】Ｐ型単結晶シリコン基板２上にＮ型のソー
ス・ドレイン領域３が形成されている。対称構造の２つ
のソース・ドレイン領域３に挟まれたチャネル領域４上
に、ゲート絶縁膜８を介して、同一寸法形状の２つの浮
遊ゲート電極５，６が並べられて形成されている。各浮
遊ゲート電極５，６上にトンネル絶縁膜１０を介して制
御ゲート電極７が形成されている。
ス・ドレイン領域３が形成されている。対称構造の２つ
のソース・ドレイン領域３に挟まれたチャネル領域４上
に、ゲート絶縁膜８を介して、同一寸法形状の２つの浮
遊ゲート電極５，６が並べられて形成されている。各浮
遊ゲート電極５，６上にトンネル絶縁膜１０を介して制
御ゲート電極７が形成されている。
【００７４】ここで、制御ゲート電極７の一部は、各絶
縁膜８，１０を介してチャネル領域４上に配置され、選
択ゲート１１を構成している。その選択ゲート１１を挟
む各ソース・ドレイン領域３と選択ゲート１１とによ
り、選択トランジスタ１２が構成される。すなわち、メ
モリセル１は、浮遊ゲート電極５，６および制御ゲート
電極７と各ソース・ドレイン領域３とから構成される２
つのトランジスタと、当該各トランジスタ間に形成され
た選択トランジスタ１２とが直列に接続された構成をと
る。
縁膜８，１０を介してチャネル領域４上に配置され、選
択ゲート１１を構成している。その選択ゲート１１を挟
む各ソース・ドレイン領域３と選択ゲート１１とによ
り、選択トランジスタ１２が構成される。すなわち、メ
モリセル１は、浮遊ゲート電極５，６および制御ゲート
電極７と各ソース・ドレイン領域３とから構成される２
つのトランジスタと、当該各トランジスタ間に形成され
た選択トランジスタ１２とが直列に接続された構成をと
る。
【００７５】メモリセルアレイ（トランジスタアレイ）
１０２は、基板２上に形成された複数のメモリセル１に
よって構成されている。基板２上の占有面積を小さく抑
えることを目的に、隣合う各メモリセル１は、ソース・
ドレイン領域３を共通にして配置されている。
１０２は、基板２上に形成された複数のメモリセル１に
よって構成されている。基板２上の占有面積を小さく抑
えることを目的に、隣合う各メモリセル１は、ソース・
ドレイン領域３を共通にして配置されている。
【００７６】図１（ｂ）は、メモリセルアレイ１０２の
一部平面図である。尚、図１（ａ）は、図１（ｂ）にお
けるＹ−Ｙ線断面図である。基板２上にはフィールド絶
縁膜１３が形成され、そのフィールド絶縁膜１３によっ
て各メモリセル１間の素子分離が行われている。
一部平面図である。尚、図１（ａ）は、図１（ｂ）にお
けるＹ−Ｙ線断面図である。基板２上にはフィールド絶
縁膜１３が形成され、そのフィールド絶縁膜１３によっ
て各メモリセル１間の素子分離が行われている。
【００７７】図１（ｂ）の縦方向に配置された各メモリ
セル１のソース・ドレイン領域３は共通になっており、
そのソース・ドレイン領域３によってビット線が形成さ
れている。また、図１（ｂ）の横方向に配置された各メ
モリセル１の制御ゲート電極７は共通になっており、そ
の制御ゲート電極７によってワード線が形成されてい
る。
セル１のソース・ドレイン領域３は共通になっており、
そのソース・ドレイン領域３によってビット線が形成さ
れている。また、図１（ｂ）の横方向に配置された各メ
モリセル１の制御ゲート電極７は共通になっており、そ
の制御ゲート電極７によってワード線が形成されてい
る。
【００７８】図１（ａ），図１（ｂ）において、浮遊ゲ
ート電極５（６）と制御ゲート電極７との間のカップリ
ング容量（静電容量）Ｃ１が、浮遊ゲート電極５（６）
と基板２（ソース・ドレイン領域３ａ（３ｂ）およびチ
ャネル領域４）との間のカップリング容量（静電容量）
Ｃ２よりも非常に大きくなるように設定されている。こ
の関係を実現するために、例えば次の方法を採用するこ
とができる。
ート電極５（６）と制御ゲート電極７との間のカップリ
ング容量（静電容量）Ｃ１が、浮遊ゲート電極５（６）
と基板２（ソース・ドレイン領域３ａ（３ｂ）およびチ
ャネル領域４）との間のカップリング容量（静電容量）
Ｃ２よりも非常に大きくなるように設定されている。こ
の関係を実現するために、例えば次の方法を採用するこ
とができる。
【００７９】（イ）両絶縁膜８，１０の材質が同じであ
れば、浮遊ゲート電極５（６）と制御ゲート電極７との
間の絶縁膜１０の厚みを、浮遊ゲート電極５（６）と基
板２との間の絶縁膜８の厚みよりも小さくする。 （ロ）両絶縁膜８，１０の厚みが同じであれば、一方の
絶縁膜１０として誘電率の高い材料（例えば、Ｓｉ
3Ｎ4）を用い、他方の絶縁膜８として誘電率の低い材料
（例えば、ＳｉＯ2）を用いる。
れば、浮遊ゲート電極５（６）と制御ゲート電極７との
間の絶縁膜１０の厚みを、浮遊ゲート電極５（６）と基
板２との間の絶縁膜８の厚みよりも小さくする。 （ロ）両絶縁膜８，１０の厚みが同じであれば、一方の
絶縁膜１０として誘電率の高い材料（例えば、Ｓｉ
3Ｎ4）を用い、他方の絶縁膜８として誘電率の低い材料
（例えば、ＳｉＯ2）を用いる。
【００８０】（ハ）両絶縁膜８，１０の材質及び厚みが
同じであれば、浮遊ゲート電極５（６）と制御ゲート電
極７との重なり面積を、浮遊ゲート電極５（６）と基板
２との重なり面積よりも大きくする。
同じであれば、浮遊ゲート電極５（６）と制御ゲート電
極７との重なり面積を、浮遊ゲート電極５（６）と基板
２との重なり面積よりも大きくする。
【００８１】図２に、メモリセル１を用いたフラッシュ
ＥＥＰＲＯＭ１０１の全体構成を示す。メモリセルアレ
イ１０２は、複数のメモリセル１がマトリックス状に配
置されて構成されている。行方向に配列された各メモリ
セル１の制御ゲート電極７により、共通のワード線ＷＬ
1〜ＷＬnが形成されている。列方向に配列された各メモ
リセル１のソース・ドレイン領域３により、共通のビッ
ト線ＢＬ1〜ＢＬnが形成されている。
ＥＥＰＲＯＭ１０１の全体構成を示す。メモリセルアレ
イ１０２は、複数のメモリセル１がマトリックス状に配
置されて構成されている。行方向に配列された各メモリ
セル１の制御ゲート電極７により、共通のワード線ＷＬ
1〜ＷＬnが形成されている。列方向に配列された各メモ
リセル１のソース・ドレイン領域３により、共通のビッ
ト線ＢＬ1〜ＢＬnが形成されている。
【００８２】つまり、メモリセルアレイ１０２は、共通
のワード線ＷＬ1〜ＷＬnに接続された各メモリセル１の
浮遊ゲート電極５，６が直列に配置され、その回路が共
通のビット線ＢＬ1〜ＢＬnに並列に接続されて成るＡＮ
Ｄ−ＮＯＲ型構成をとる。
のワード線ＷＬ1〜ＷＬnに接続された各メモリセル１の
浮遊ゲート電極５，６が直列に配置され、その回路が共
通のビット線ＢＬ1〜ＢＬnに並列に接続されて成るＡＮ
Ｄ−ＮＯＲ型構成をとる。
【００８３】各ワード線ＷＬ1〜ＷＬnはロウデコーダ１
０３に接続され、各ビット線ＢＬ1〜ＢＬnはカラムデコ
ーダ１０４に接続されている。外部から指定されたロウ
アドレスおよびカラムアドレスは、アドレスピン１０５
に入力される。そのロウアドレスおよびカラムアドレス
は、アドレスピン１０５からアドレスラッチ１０７へ転
送される。アドレスラッチ１０７でラッチされた各アド
レスのうち、ロウアドレスはアドレスバッファ１０６を
介してロウデコーダ１０３へ転送され、カラムアドレス
はアドレスバッファ１０６を介してカラムデコーダ１０
４へ転送される。
０３に接続され、各ビット線ＢＬ1〜ＢＬnはカラムデコ
ーダ１０４に接続されている。外部から指定されたロウ
アドレスおよびカラムアドレスは、アドレスピン１０５
に入力される。そのロウアドレスおよびカラムアドレス
は、アドレスピン１０５からアドレスラッチ１０７へ転
送される。アドレスラッチ１０７でラッチされた各アド
レスのうち、ロウアドレスはアドレスバッファ１０６を
介してロウデコーダ１０３へ転送され、カラムアドレス
はアドレスバッファ１０６を介してカラムデコーダ１０
４へ転送される。
【００８４】尚、アドレスラッチ１０７は適宜省略して
も良い。
も良い。
【００８５】ロウデコーダ１０３は、アドレスラッチ１
０７でラッチされたロウアドレスに対応した１本のワー
ド線ＷＬ1〜ＷＬn（例えば、ＷＬm（図示略））を選択
し、各ワード線ＷＬ1〜ＷＬnの電位を後記する各動作モ
ードに対応して制御する。つまり、各ワード線ＷＬ1〜
ＷＬnの電位を制御することにより、各メモリセル１の
制御ゲート電極７の電位が制御される。
０７でラッチされたロウアドレスに対応した１本のワー
ド線ＷＬ1〜ＷＬn（例えば、ＷＬm（図示略））を選択
し、各ワード線ＷＬ1〜ＷＬnの電位を後記する各動作モ
ードに対応して制御する。つまり、各ワード線ＷＬ1〜
ＷＬnの電位を制御することにより、各メモリセル１の
制御ゲート電極７の電位が制御される。
【００８６】カラムデコーダ１０４は、アドレスラッチ
１０７でラッチされたカラムアドレスに対応した１本の
ビット線ＢＬ1〜ＢＬn（例えば、ＢＬm（図示略））を
選択するために、各ビット線ＢＬ1〜ＢＬnの電位または
オープン状態を、後記する各動作モードに対応して制御
する。つまり、各ビット線ＢＬ1〜ＢＬnの電位またはオ
ープン状態を制御することにより、各メモリセル１のソ
ース・ドレイン領域３の電位またはオープン状態が制御
される。
１０７でラッチされたカラムアドレスに対応した１本の
ビット線ＢＬ1〜ＢＬn（例えば、ＢＬm（図示略））を
選択するために、各ビット線ＢＬ1〜ＢＬnの電位または
オープン状態を、後記する各動作モードに対応して制御
する。つまり、各ビット線ＢＬ1〜ＢＬnの電位またはオ
ープン状態を制御することにより、各メモリセル１のソ
ース・ドレイン領域３の電位またはオープン状態が制御
される。
【００８７】外部から指定されたデータは、データピン
１０８に入力される。そのデータは、データピン１０８
から入力バッファ１０９を介してカラムデコーダ１０４
へ転送される。カラムデコーダ１０４は、各ビット線Ｂ
Ｌ1〜ＢＬnの電位またはオープン状態を、そのデータに
対応して後記するように制御する。
１０８に入力される。そのデータは、データピン１０８
から入力バッファ１０９を介してカラムデコーダ１０４
へ転送される。カラムデコーダ１０４は、各ビット線Ｂ
Ｌ1〜ＢＬnの電位またはオープン状態を、そのデータに
対応して後記するように制御する。
【００８８】任意のメモリセル１から読み出されたデー
タは、ビット線ＢＬ1〜ＢＬnからカラムデコーダ１０４
を介してセンスアンプ１１０へ転送される。センスアン
プ１１０は電流センスアンプである。カラムデコーダ１
０４は、選択したビット線ＢＬ1〜ＢＬnとセンスアンプ
１１０とを接続する。センスアンプ１１０で判別された
データは、出力バッファ１１１からデータピン１０８を
介して外部へ出力される。
タは、ビット線ＢＬ1〜ＢＬnからカラムデコーダ１０４
を介してセンスアンプ１１０へ転送される。センスアン
プ１１０は電流センスアンプである。カラムデコーダ１
０４は、選択したビット線ＢＬ1〜ＢＬnとセンスアンプ
１１０とを接続する。センスアンプ１１０で判別された
データは、出力バッファ１１１からデータピン１０８を
介して外部へ出力される。
【００８９】尚、上記した各回路（１０３〜１１１）の
動作は制御コア回路１１２によって制御される。次に、
フラッシュＥＥＰＲＯＭ１０１の各動作モード（書き込
み動作、読み出し動作、消去動作）について、図３〜図
８を参照して説明する。尚、図３，図５，図７は図１
（ａ）の要部だけを図示したものであり、図４，図６，
図８は図２の要部だけを図示したものである。
動作は制御コア回路１１２によって制御される。次に、
フラッシュＥＥＰＲＯＭ１０１の各動作モード（書き込
み動作、読み出し動作、消去動作）について、図３〜図
８を参照して説明する。尚、図３，図５，図７は図１
（ａ）の要部だけを図示したものであり、図４，図６，
図８は図２の要部だけを図示したものである。
【００９０】（ａ）書き込み動作（図３および図４参
照） ワード線ＷＬmと各ビット線ＢＬm，ＢＬm+1との交点に
接続されたメモリセル１（以下、「１m(m)」と表記す
る）が選択され、そのメモリセル１m(m)の各浮遊ゲート
電極５，６のうち、浮遊ゲート電極５にデータを書き込
む場合について説明する。
照） ワード線ＷＬmと各ビット線ＢＬm，ＢＬm+1との交点に
接続されたメモリセル１（以下、「１m(m)」と表記す
る）が選択され、そのメモリセル１m(m)の各浮遊ゲート
電極５，６のうち、浮遊ゲート電極５にデータを書き込
む場合について説明する。
【００９１】メモリセル１m(m)の各ソース・ドレイン領
域３のうち、浮遊ゲート電極５に近い側のソース・ドレ
イン領域３（以下、「３ａ」と表記する）に対応するビ
ット線ＢＬmは、センスアンプ１１０内に設けられた定
電流源１１０ａを介して接地され、その電位は約１．２
Ｖにされる。
域３のうち、浮遊ゲート電極５に近い側のソース・ドレ
イン領域３（以下、「３ａ」と表記する）に対応するビ
ット線ＢＬmは、センスアンプ１１０内に設けられた定
電流源１１０ａを介して接地され、その電位は約１．２
Ｖにされる。
【００９２】メモリセル１m(m)の各ソース・ドレイン領
域３のうち、浮遊ゲート電極６に近い側のソース・ドレ
イン領域３（以下、「３ｂ」と表記する）に対応するビ
ット線ＢＬm+1の電位は１０Ｖにされる。
域３のうち、浮遊ゲート電極６に近い側のソース・ドレ
イン領域３（以下、「３ｂ」と表記する）に対応するビ
ット線ＢＬm+1の電位は１０Ｖにされる。
【００９３】また、選択されたメモリセル１m(m)以外の
各メモリセル１のソース・ドレイン領域３に対応する各
ビット線（ＢＬ1…ＢＬm-1，ＢＬm+2…ＢＬn）の電位は
オープン状態にされる。
各メモリセル１のソース・ドレイン領域３に対応する各
ビット線（ＢＬ1…ＢＬm-1，ＢＬm+2…ＢＬn）の電位は
オープン状態にされる。
【００９４】メモリセル１m(m)の制御ゲート電極７に対
応するワード線ＷＬmの電位は１５Ｖにされる。また、
選択されたメモリセル１m(m)以外の各メモリセル１の制
御ゲート電極７に対応する各ワード線（ＷＬ1 …ＷＬm-
1 ，ＷＬm+2 …ＷＬn ）の電位は０Ｖにされる。以上の
電位関係により、ソース・ドレイン領域３ｂからソース
・ドレイン領域３ａの方向へ空乏層９が延びる。この空
乏層９は、浮遊ゲート電極６の端部にまで到達する。
応するワード線ＷＬmの電位は１５Ｖにされる。また、
選択されたメモリセル１m(m)以外の各メモリセル１の制
御ゲート電極７に対応する各ワード線（ＷＬ1 …ＷＬm-
1 ，ＷＬm+2 …ＷＬn ）の電位は０Ｖにされる。以上の
電位関係により、ソース・ドレイン領域３ｂからソース
・ドレイン領域３ａの方向へ空乏層９が延びる。この空
乏層９は、浮遊ゲート電極６の端部にまで到達する。
【００９５】メモリセル１m(m)において、選択トランジ
スタ１２の閾値電圧Ｖｔｈは約０．５Ｖである。従っ
て、メモリセル１m(m)では、ソース・ドレイン領域３ａ
中の電子が反転状態のチャネル領域４中へ移動する。そ
のため、ソース・ドレイン領域３ｂからソース・ドレイ
ン領域３ａに向かってセル電流Ｉｗが流れる。一方、制
御ゲート電極の電位は１５Ｖであるため、制御ゲート電
極７と浮遊ゲート電極５、６との間の静電容量を介した
カップリングにより、浮遊ゲート電極５、６の電位が持
ち上げられて１０〜１５Ｖに近くなる。
スタ１２の閾値電圧Ｖｔｈは約０．５Ｖである。従っ
て、メモリセル１m(m)では、ソース・ドレイン領域３ａ
中の電子が反転状態のチャネル領域４中へ移動する。そ
のため、ソース・ドレイン領域３ｂからソース・ドレイ
ン領域３ａに向かってセル電流Ｉｗが流れる。一方、制
御ゲート電極の電位は１５Ｖであるため、制御ゲート電
極７と浮遊ゲート電極５、６との間の静電容量を介した
カップリングにより、浮遊ゲート電極５、６の電位が持
ち上げられて１０〜１５Ｖに近くなる。
【００９６】このとき、ソース・ドレイン電極３ｂから
は空乏層９が延びているため、チャネル領域４と浮遊ゲ
ート電極６の間には高電界が生じない。一方、チャネル
領域４と浮遊ゲート電極５の間には高電界が生じるた
め、チャネル領域４中の電子は加速されてホットエレク
トロンとなり、図３の矢印Ｃに示すように、浮遊ゲート
電極５へ注入される。その結果、メモリセル１m(m)の浮
遊ゲート電極５に電荷が蓄積され、１ビットのデータが
書き込まれて記憶される。
は空乏層９が延びているため、チャネル領域４と浮遊ゲ
ート電極６の間には高電界が生じない。一方、チャネル
領域４と浮遊ゲート電極５の間には高電界が生じるた
め、チャネル領域４中の電子は加速されてホットエレク
トロンとなり、図３の矢印Ｃに示すように、浮遊ゲート
電極５へ注入される。その結果、メモリセル１m(m)の浮
遊ゲート電極５に電荷が蓄積され、１ビットのデータが
書き込まれて記憶される。
【００９７】尚、メモリセル１m(m)の浮遊ゲート電極６
にデータを書き込む場合は、ソース・ドレイン領域３ｂ
に対応するビット線ＢＬm+1がセンスアンプ１１０内に
設けられた定電流源１１０ａを介して接地され、ソース
・ドレイン領域３ａに対応するビット線ＢＬm の電位が
１０Ｖにされる。その他の電位条件またはオープン状態
については、メモリセル１m(m)の浮遊ゲート電極５にデ
ータを書き込む場合と同様である。
にデータを書き込む場合は、ソース・ドレイン領域３ｂ
に対応するビット線ＢＬm+1がセンスアンプ１１０内に
設けられた定電流源１１０ａを介して接地され、ソース
・ドレイン領域３ａに対応するビット線ＢＬm の電位が
１０Ｖにされる。その他の電位条件またはオープン状態
については、メモリセル１m(m)の浮遊ゲート電極５にデ
ータを書き込む場合と同様である。
【００９８】従って、この書き込み動作は、選択された
１つのメモリセル１について、その各浮遊ゲート電極
５，６毎に行うことができる。 （ｂ）読み出し動作（図５および図６参照） メモリセル１m(m)が選択され、そのメモリセル１m(m)の
各浮遊ゲート電極５，６のうち、浮遊ゲート電極５から
データが読み出される場合について説明する。
１つのメモリセル１について、その各浮遊ゲート電極
５，６毎に行うことができる。 （ｂ）読み出し動作（図５および図６参照） メモリセル１m(m)が選択され、そのメモリセル１m(m)の
各浮遊ゲート電極５，６のうち、浮遊ゲート電極５から
データが読み出される場合について説明する。
【００９９】メモリセル１m(m)のソース・ドレイン領域
３ａに対応するビット線ＢＬmの電位は０Ｖにされる。
メモリセル１m(m)のソース・ドレイン領域３ｂに対応す
るビット線ＢＬm+1の電位は５Ｖにされる。
３ａに対応するビット線ＢＬmの電位は０Ｖにされる。
メモリセル１m(m)のソース・ドレイン領域３ｂに対応す
るビット線ＢＬm+1の電位は５Ｖにされる。
【０１００】また、選択されたメモリセル１m(m)以外の
各メモリセル１のソース・ドレイン領域３に対応する各
ビット線（ＢＬ1…ＢＬm-1，ＢＬm+2…ＢＬn）は、オー
プン状態にされる。
各メモリセル１のソース・ドレイン領域３に対応する各
ビット線（ＢＬ1…ＢＬm-1，ＢＬm+2…ＢＬn）は、オー
プン状態にされる。
【０１０１】メモリセル１m(m)の制御ゲート電極７に対
応するワード線ＷＬmの電位は５Ｖにされる。また、選
択されたメモリセル１m(m)以外の各メモリセル１の制御
ゲート電極７に対応する各ワード線（ＷＬ1…ＷＬm+1，
ＷＬm+2…ＷＬn）の電位は０Ｖにされる。以上の電位関
係により、ソース・ドレイン領域３ｂからソース・ドレ
イン領域３ａの方向へ空乏層９が延びる。この空乏層９
は、浮遊ゲート電極６の端部にまで到達する。
応するワード線ＷＬmの電位は５Ｖにされる。また、選
択されたメモリセル１m(m)以外の各メモリセル１の制御
ゲート電極７に対応する各ワード線（ＷＬ1…ＷＬm+1，
ＷＬm+2…ＷＬn）の電位は０Ｖにされる。以上の電位関
係により、ソース・ドレイン領域３ｂからソース・ドレ
イン領域３ａの方向へ空乏層９が延びる。この空乏層９
は、浮遊ゲート電極６の端部にまで到達する。
【０１０２】メモリセル１m(m)において、ソース・ドレ
イン電極３ｂからは空乏層９が延びているため、ソース
・ドレイン領域３ｂからソース・ドレイン領域３ａに流
れるセル電流Ｉｒは、浮遊ゲート電極６に蓄積された電
荷の有無に影響されない。後記するように、消去状態に
ある浮遊ゲート電極５には電荷が蓄積されていない。そ
れに対して、前記したように、書き込み状態にある浮遊
ゲート電極５には電荷が蓄積されている。従って、消去
状態にある浮遊ゲート電極５直下のチャネル領域４はオ
ン状態になっており、書き込み状態にある浮遊ゲート電
極５直下のチャネル領域４はオフ状態に近くなってい
る。
イン電極３ｂからは空乏層９が延びているため、ソース
・ドレイン領域３ｂからソース・ドレイン領域３ａに流
れるセル電流Ｉｒは、浮遊ゲート電極６に蓄積された電
荷の有無に影響されない。後記するように、消去状態に
ある浮遊ゲート電極５には電荷が蓄積されていない。そ
れに対して、前記したように、書き込み状態にある浮遊
ゲート電極５には電荷が蓄積されている。従って、消去
状態にある浮遊ゲート電極５直下のチャネル領域４はオ
ン状態になっており、書き込み状態にある浮遊ゲート電
極５直下のチャネル領域４はオフ状態に近くなってい
る。
【０１０３】そのため、制御ゲート電極７に５Ｖが印加
されたとき、ソース・ドレイン領域３ｂからソース・ド
レイン領域３ａに向かって流れるセル電流Ｉｒは、浮遊
ゲート電極５が消去状態にある場合の方が、書き込み状
態にある場合よりも大きくなる。
されたとき、ソース・ドレイン領域３ｂからソース・ド
レイン領域３ａに向かって流れるセル電流Ｉｒは、浮遊
ゲート電極５が消去状態にある場合の方が、書き込み状
態にある場合よりも大きくなる。
【０１０４】このセル電流Ｉｒの値をセンスアンプ１１
０で検出することにより、メモリセル１m(m)の浮遊ゲー
ト電極５に記憶されたデータの値を読み出すことができ
る。例えば、消去状態の浮遊ゲート電極５のデータの値
を「１」、書き込み状態の浮遊ゲート電極５のデータの
値を「０」として読み出しを行う。尚、この場合、セン
スアンプ１１０をソース・ドレイン領域３ｂ側に接続し
て、セル電流Ｉｒを検出しても良い。
０で検出することにより、メモリセル１m(m)の浮遊ゲー
ト電極５に記憶されたデータの値を読み出すことができ
る。例えば、消去状態の浮遊ゲート電極５のデータの値
を「１」、書き込み状態の浮遊ゲート電極５のデータの
値を「０」として読み出しを行う。尚、この場合、セン
スアンプ１１０をソース・ドレイン領域３ｂ側に接続し
て、セル電流Ｉｒを検出しても良い。
【０１０５】尚、メモリセル１m(m)の浮遊ゲート電極６
からデータを読み出す場合は、ソース・ドレイン領域３
ｂに対応するビット線ＢＬm+1 の電位が０Ｖにされ、ソ
ース・ドレイン領域３ａに対応するビット線ＢＬm の電
位が５Ｖにされる。その他の電位条件またはオープン状
態については、メモリセル１m(m)の浮遊ゲート電極５か
らデータを読み出す場合と同様である。
からデータを読み出す場合は、ソース・ドレイン領域３
ｂに対応するビット線ＢＬm+1 の電位が０Ｖにされ、ソ
ース・ドレイン領域３ａに対応するビット線ＢＬm の電
位が５Ｖにされる。その他の電位条件またはオープン状
態については、メモリセル１m(m)の浮遊ゲート電極５か
らデータを読み出す場合と同様である。
【０１０６】つまり、選択されたメモリセル１m(m)につ
いて、その各浮遊ゲート電極５，６のいずれか一方に、
消去状態のデータ値「１」と、書き込み状態のデータ値
「０」の２値（＝１ビット）を記憶させ、そのデータ値
を読み出すことができる。
いて、その各浮遊ゲート電極５，６のいずれか一方に、
消去状態のデータ値「１」と、書き込み状態のデータ値
「０」の２値（＝１ビット）を記憶させ、そのデータ値
を読み出すことができる。
【０１０７】（ｃ）消去動作（図７または図８参照） ワード線ＷＬmに接続された全てのメモリセル１の各浮
遊ゲート電極５，６に記憶されたデータが消去される場
合について説明する。
遊ゲート電極５，６に記憶されたデータが消去される場
合について説明する。
【０１０８】全てのビット線ＢＬ1〜ＢＬnの電位は１５
Ｖにされる。ワード線ＷＬmの電位は０Ｖにされる。ま
た、ワード線ＷＬm以外の各ワード線（ＷＬ1 …ＷＬm+1
，ＷＬm+2 …ＷＬn ）の電位は１５Ｖにされる。以上
の電位関係により、ソース・ドレイン領域３ｂからソー
ス・ドレイン領域３ａの方向へ、また、ソース・ドレイ
ン領域３ａからソース・ドレイン領域３ｂの方向へそれ
ぞれ空乏層９が延びる。
Ｖにされる。ワード線ＷＬmの電位は０Ｖにされる。ま
た、ワード線ＷＬm以外の各ワード線（ＷＬ1 …ＷＬm+1
，ＷＬm+2 …ＷＬn ）の電位は１５Ｖにされる。以上
の電位関係により、ソース・ドレイン領域３ｂからソー
ス・ドレイン領域３ａの方向へ、また、ソース・ドレイ
ン領域３ａからソース・ドレイン領域３ｂの方向へそれ
ぞれ空乏層９が延びる。
【０１０９】前述したように、基板２（各ソース・ドレ
イン領域３ａ，３ｂおよびチャネル領域４）と各浮遊ゲ
ート電極５，６との間の静電容量Ｃ２と、制御ゲート電
極７と各浮遊ゲート電極５，６の間の静電容量Ｃ１とを
比べると、後者の方が圧倒的に大きい。つまり、各浮遊
ゲート電極５，６は、制御ゲート電極７と強くカップリ
ングしている。そのため、制御ゲート電極７が０Ｖ、各
ソース・ドレイン領域３ａ，３ｂが１５Ｖになっても、
各浮遊ゲート電極５，６の電位は０Ｖからあまり変化せ
ず、各ソース・ドレイン領域３ａ，３ｂと各浮遊ゲート
電極５，６の電位差が大きくなり、各ソース・ドレイン
領域３ａ，３ｂと各浮遊ゲート電極５，６の間に高電界
が生じる。
イン領域３ａ，３ｂおよびチャネル領域４）と各浮遊ゲ
ート電極５，６との間の静電容量Ｃ２と、制御ゲート電
極７と各浮遊ゲート電極５，６の間の静電容量Ｃ１とを
比べると、後者の方が圧倒的に大きい。つまり、各浮遊
ゲート電極５，６は、制御ゲート電極７と強くカップリ
ングしている。そのため、制御ゲート電極７が０Ｖ、各
ソース・ドレイン領域３ａ，３ｂが１５Ｖになっても、
各浮遊ゲート電極５，６の電位は０Ｖからあまり変化せ
ず、各ソース・ドレイン領域３ａ，３ｂと各浮遊ゲート
電極５，６の電位差が大きくなり、各ソース・ドレイン
領域３ａ，３ｂと各浮遊ゲート電極５，６の間に高電界
が生じる。
【０１１０】その結果、ＦＮトンネル電流が流れ、図７
の矢印Ｄに示すように、各浮遊ゲート電極５，６中の電
子がソース・ドレイン領域３ａ，３ｂ（空乏層９）側へ
引き抜かれて、各メモリセル１に記憶されたデータの消
去が行われる。
の矢印Ｄに示すように、各浮遊ゲート電極５，６中の電
子がソース・ドレイン領域３ａ，３ｂ（空乏層９）側へ
引き抜かれて、各メモリセル１に記憶されたデータの消
去が行われる。
【０１１１】また、複数のワード線ＷＬ1〜ＷＬnを同時
に選択することにより、その各ワード線に接続されてい
る全てのメモリセル１に対して消去動作を行うこともで
きる。このように、メモリセルアレイ１０２を複数組の
ワード線ＷＬ1〜ＷＬn毎の任意のブロックに分けてその
各ブロック単位でデータの消去を行う消去動作は、ブロ
ック消去と呼ばれる。
に選択することにより、その各ワード線に接続されてい
る全てのメモリセル１に対して消去動作を行うこともで
きる。このように、メモリセルアレイ１０２を複数組の
ワード線ＷＬ1〜ＷＬn毎の任意のブロックに分けてその
各ブロック単位でデータの消去を行う消去動作は、ブロ
ック消去と呼ばれる。
【０１１２】次に、メモリセルアレイ１０２の製造方法
を図９〜図１２に従い順を追って説明する。 工程１（図９（Ａ）参照）；ＬＯＣＯＳ法を用い、基板
２上にフィールド絶縁膜１３を形成する。次に、基板２
上におけるフィールド絶縁膜１３の形成されていない部
分（素子領域）に、熱酸化法を用いてシリコン酸化膜か
ら成るゲート絶縁膜８を形成する。続いて、ゲート絶縁
膜８上に浮遊ゲート電極５，６と成るドープドポリシリ
コン膜２１を形成する。
を図９〜図１２に従い順を追って説明する。 工程１（図９（Ａ）参照）；ＬＯＣＯＳ法を用い、基板
２上にフィールド絶縁膜１３を形成する。次に、基板２
上におけるフィールド絶縁膜１３の形成されていない部
分（素子領域）に、熱酸化法を用いてシリコン酸化膜か
ら成るゲート絶縁膜８を形成する。続いて、ゲート絶縁
膜８上に浮遊ゲート電極５，６と成るドープドポリシリ
コン膜２１を形成する。
【０１１３】次に、ドープドポリシリコン膜２１の全面
にフォトレジストを塗布した後、通常のフォトリソグラ
フィー技術を用いて、ソース・ドレイン領域３と平行な
浮遊ゲート電極５，６の両側壁を形成するためのエッチ
ング用マスク２３を形成する。 工程２（図１０（Ｂ）参照）；エッチング用マスク２３
をマスクとして用いた異方性エッチングにより、ドープ
ドポリシリコン膜２１をエッチングして、浮遊ゲート電
極５，６と成る膜２４を形成する。この膜２４は、ソー
ス・ドレイン領域３と平行に配置された浮遊ゲート電極
５を連続させた形状を有すると共に、ソース・ドレイン
領域３と平行に配置された浮遊ゲート電極６を連続させ
た形状を有する。つまり、膜２４の両側壁が浮遊ゲート
電極５，６の両側壁となる。
にフォトレジストを塗布した後、通常のフォトリソグラ
フィー技術を用いて、ソース・ドレイン領域３と平行な
浮遊ゲート電極５，６の両側壁を形成するためのエッチ
ング用マスク２３を形成する。 工程２（図１０（Ｂ）参照）；エッチング用マスク２３
をマスクとして用いた異方性エッチングにより、ドープ
ドポリシリコン膜２１をエッチングして、浮遊ゲート電
極５，６と成る膜２４を形成する。この膜２４は、ソー
ス・ドレイン領域３と平行に配置された浮遊ゲート電極
５を連続させた形状を有すると共に、ソース・ドレイン
領域３と平行に配置された浮遊ゲート電極６を連続させ
た形状を有する。つまり、膜２４の両側壁が浮遊ゲート
電極５，６の両側壁となる。
【０１１４】工程３（図１０（Ｃ）参照）；上記の工程
で形成されたデバイスの全面にフォトレジストを塗布し
た後、通常のフォトリソグラフィー技術を用いて、ソー
ス・ドレイン領域３を形成するためのイオン注入用マス
ク２５を形成する。次に、通常のイオン注入法を用い、
基板２の表面にＮ型不純物イオン（リンイオン，ヒ素イ
オンなど）を注入してソース領域・ドレイン領域３を形
成する。その後、イオン注入用マスク２５を剥離する。
で形成されたデバイスの全面にフォトレジストを塗布し
た後、通常のフォトリソグラフィー技術を用いて、ソー
ス・ドレイン領域３を形成するためのイオン注入用マス
ク２５を形成する。次に、通常のイオン注入法を用い、
基板２の表面にＮ型不純物イオン（リンイオン，ヒ素イ
オンなど）を注入してソース領域・ドレイン領域３を形
成する。その後、イオン注入用マスク２５を剥離する。
【０１１５】このとき、イオン注入用マスク２５は、少
なくとも基板２上のソース・ドレイン領域３が形成され
ない部分を覆うように形成すると共に、膜２４上をはみ
出さないように形成する。その結果、ソース・ドレイン
領域３の位置は、膜２４の側壁（すなわち、浮遊ゲート
電極５，６の端部）によって規定される。
なくとも基板２上のソース・ドレイン領域３が形成され
ない部分を覆うように形成すると共に、膜２４上をはみ
出さないように形成する。その結果、ソース・ドレイン
領域３の位置は、膜２４の側壁（すなわち、浮遊ゲート
電極５，６の端部）によって規定される。
【０１１６】工程４（図１１（Ｄ）参照）；熱酸化法も
しくはＬＰＣＶＤ法またはこれらを併用し、上記の工程
で形成されたデバイスの全面に、シリコン酸化膜から成
るトンネル絶縁膜１０を形成する。すると、積層された
各絶縁膜８，１０は一体化される。
しくはＬＰＣＶＤ法またはこれらを併用し、上記の工程
で形成されたデバイスの全面に、シリコン酸化膜から成
るトンネル絶縁膜１０を形成する。すると、積層された
各絶縁膜８，１０は一体化される。
【０１１７】工程５（図１１（Ｅ）参照）；上記の工程
で形成されたデバイスの全面に、制御ゲート電極７と成
るドープドポリシリコン膜２６を形成する。尚、各ドー
プドポリシリコン膜２１，２６の形成方法には以下のも
のがある。
で形成されたデバイスの全面に、制御ゲート電極７と成
るドープドポリシリコン膜２６を形成する。尚、各ドー
プドポリシリコン膜２１，２６の形成方法には以下のも
のがある。
【０１１８】方法１；ＬＰＣＶＤ法を用いてポリシリコ
ン膜を形成する際に、原料ガスに不純物を含んだガスを
混入する。 方法２；ＬＰＣＶＤ法を用いてノンドープのポリシリコ
ン膜を形成した後に、ポリシリコン膜上に不純物拡散源
層（ＰＯＣｌ3など）を形成し、その不純物拡散源層か
らポリシリコン膜に不純物を拡散させる。
ン膜を形成する際に、原料ガスに不純物を含んだガスを
混入する。 方法２；ＬＰＣＶＤ法を用いてノンドープのポリシリコ
ン膜を形成した後に、ポリシリコン膜上に不純物拡散源
層（ＰＯＣｌ3など）を形成し、その不純物拡散源層か
らポリシリコン膜に不純物を拡散させる。
【０１１９】方法３；ＬＰＣＶＤ法を用いてノンドープ
のポリシリコン膜を形成した後に、不純物イオンを注入
する。 工程６（図１２（Ｆ）参照）；上記の工程で形成された
デバイスの全面にフォトレジストを塗布した後、通常の
フォトリソグラフィー技術を用いて、各浮遊ゲート電極
５，６および制御ゲート電極７を形成するためのエッチ
ング用マスク２７を形成する。
のポリシリコン膜を形成した後に、不純物イオンを注入
する。 工程６（図１２（Ｆ）参照）；上記の工程で形成された
デバイスの全面にフォトレジストを塗布した後、通常の
フォトリソグラフィー技術を用いて、各浮遊ゲート電極
５，６および制御ゲート電極７を形成するためのエッチ
ング用マスク２７を形成する。
【０１２０】工程７（図１２（Ｇ）参照）；エッチング
用マスク２７を用いた異方性エッチングにより、ドープ
ドポリシリコン膜２６，トンネル絶縁膜１０，膜２４を
エッチングガスを制御しながら同時にエッチングする。
これにより、ドープドポリシリコン膜２６から制御ゲー
ト電極７が形成され、膜２４から各浮遊ゲート電極５，
６が形成される。
用マスク２７を用いた異方性エッチングにより、ドープ
ドポリシリコン膜２６，トンネル絶縁膜１０，膜２４を
エッチングガスを制御しながら同時にエッチングする。
これにより、ドープドポリシリコン膜２６から制御ゲー
ト電極７が形成され、膜２４から各浮遊ゲート電極５，
６が形成される。
【０１２１】そして、エッチング用マスク２７を剥離す
ると、メモリセルアレイ１０２が完成する。以上詳述し
たように、本実施形態によれば、以下の作用および効果
を得ることができる。
ると、メモリセルアレイ１０２が完成する。以上詳述し
たように、本実施形態によれば、以下の作用および効果
を得ることができる。
【０１２２】〔１〕メモリセル１は２つの浮遊ゲート電
極５，６を有し、各浮遊ゲート電極５，６は２つのソー
ス・ドレイン領域３に挟まれたチャネル領域４上に併置
されている。また、各浮遊ゲート電極５，６は、１つの
制御ゲート電極７を共有している。そして、１つのメモ
リセル１は、各浮遊ゲート電極５，６毎にそれぞれ１ビ
ットのデータを記憶することが可能であり、合計２ビッ
トのデータを記憶することができる。
極５，６を有し、各浮遊ゲート電極５，６は２つのソー
ス・ドレイン領域３に挟まれたチャネル領域４上に併置
されている。また、各浮遊ゲート電極５，６は、１つの
制御ゲート電極７を共有している。そして、１つのメモ
リセル１は、各浮遊ゲート電極５，６毎にそれぞれ１ビ
ットのデータを記憶することが可能であり、合計２ビッ
トのデータを記憶することができる。
【０１２３】従って、同一デザインルールにおいて、メ
モリセル１によれば、従来のメモリセル２０１に比べ、
１ビット当たりの基板上の専有面積を約６６％に縮小す
ることができる。
モリセル１によれば、従来のメモリセル２０１に比べ、
１ビット当たりの基板上の専有面積を約６６％に縮小す
ることができる。
【０１２４】〔２〕行方向に配列された各メモリセル１
の制御ゲート電極７により、共通のワード線ＷＬ1〜Ｗ
Ｌnが形成されている。つまり、行方向に配列された各
メモリセル１の制御ゲート電極７は分離されることなく
連続している。
の制御ゲート電極７により、共通のワード線ＷＬ1〜Ｗ
Ｌnが形成されている。つまり、行方向に配列された各
メモリセル１の制御ゲート電極７は分離されることなく
連続している。
【０１２５】従って、従来技術における前記（１）の問
題を完全に回避することができる。 〔３〕上記〔２〕により、各浮遊ゲート電極５，６と制
御ゲート電極７の重ね合わせ寸法精度について考慮する
必要がなくなることから、従来技術における前記（２）
の問題を完全に回避することができる。
題を完全に回避することができる。 〔３〕上記〔２〕により、各浮遊ゲート電極５，６と制
御ゲート電極７の重ね合わせ寸法精度について考慮する
必要がなくなることから、従来技術における前記（２）
の問題を完全に回避することができる。
【０１２６】〔４〕本実施形態の前記工程７では、ドー
プドポリシリコン膜２６，トンネル絶縁膜１０，膜２４
をエッチングガスを制御しながら同時にエッチングする
ことにより、ドープドポリシリコン膜２６から制御ゲー
ト電極７を形成し、膜２４から各浮遊ゲート電極５，６
を形成している。
プドポリシリコン膜２６，トンネル絶縁膜１０，膜２４
をエッチングガスを制御しながら同時にエッチングする
ことにより、ドープドポリシリコン膜２６から制御ゲー
ト電極７を形成し、膜２４から各浮遊ゲート電極５，６
を形成している。
【０１２７】〔５〕メモリセルアレイ１０２において、
列方向に配列された各メモリセル１のソース・ドレイン
領域３により、共通のビット線ＢＬ1〜ＢＬnが形成され
ている。そのため、メモリセルアレイ１０２において
は、従来のメモリセルアレイ３０２のようなビット線コ
ンタクト２１４を形成する必要がない。
列方向に配列された各メモリセル１のソース・ドレイン
領域３により、共通のビット線ＢＬ1〜ＢＬnが形成され
ている。そのため、メモリセルアレイ１０２において
は、従来のメモリセルアレイ３０２のようなビット線コ
ンタクト２１４を形成する必要がない。
【０１２８】〔６〕上記〔４〕〔５〕により、本実施形
態のメモリセルアレイ１０２は、従来の形態のメモリセ
ルアレイ３０２に比べて、構造が簡単で且つ製造が容易
である。
態のメモリセルアレイ１０２は、従来の形態のメモリセ
ルアレイ３０２に比べて、構造が簡単で且つ製造が容易
である。
【０１２９】〔７〕メモリセル１を用いたフラッシュＥ
ＥＰＲＯＭ１０１は、選択トランジスタ１２が設けられ
ているため、個々のメモリセル１にそれ自身を選択する
機能がある。つまり、消去動作時に浮遊ゲート電極５，
６から電荷を引き抜く際に電荷を過剰に抜き過ぎても、
選択ゲート１１によってチャネル領域４をオフ状態にす
ることができる。従って、過剰消去が発生したとして
も、選択トランジスタ１２によってメモリセル１のオン
・オフ状態を制御することができ、過剰消去が問題にな
らない。すなわち、メモリセル１の内部に設けられた選
択トランジスタ１２によって、そのメモリセル自身のオ
ン・オフ状態を選択することができる。
ＥＰＲＯＭ１０１は、選択トランジスタ１２が設けられ
ているため、個々のメモリセル１にそれ自身を選択する
機能がある。つまり、消去動作時に浮遊ゲート電極５，
６から電荷を引き抜く際に電荷を過剰に抜き過ぎても、
選択ゲート１１によってチャネル領域４をオフ状態にす
ることができる。従って、過剰消去が発生したとして
も、選択トランジスタ１２によってメモリセル１のオン
・オフ状態を制御することができ、過剰消去が問題にな
らない。すなわち、メモリセル１の内部に設けられた選
択トランジスタ１２によって、そのメモリセル自身のオ
ン・オフ状態を選択することができる。
【０１３０】〔８〕メモリセル１のチャネル領域４の長
さは、従来のメモリセル２０１のチャネル領域２０５に
比べて長くなっている。そのため、チャネル領域４の耐
圧は、チャネル領域２０５の耐圧に比べて高くなる。そ
の結果、書き込み動作において、選択されたメモリセル
１以外のメモリセル１の各浮遊ゲート電極５，６にはデ
ータが書き込まれ難くなり、前記した書き込み動作の作
用および効果をより確実に得ることができる。
さは、従来のメモリセル２０１のチャネル領域２０５に
比べて長くなっている。そのため、チャネル領域４の耐
圧は、チャネル領域２０５の耐圧に比べて高くなる。そ
の結果、書き込み動作において、選択されたメモリセル
１以外のメモリセル１の各浮遊ゲート電極５，６にはデ
ータが書き込まれ難くなり、前記した書き込み動作の作
用および効果をより確実に得ることができる。
【０１３１】
〔９〕読み出し動作において、メモリセル
１のセル電流Ｉｒの値をセンスアンプ１１０によって検
出する際には、多値記憶技術を応用すればよい。すなわ
ち、多値記憶技術では、読み出し動作時にセル電流を精
密に検出することが必要不可欠である。そのセル電流の
検出技術を利用すれば、読み出し動作時にメモリセル１
のセル電流Ｉｒの値を精密に検出することができる。
１のセル電流Ｉｒの値をセンスアンプ１１０によって検
出する際には、多値記憶技術を応用すればよい。すなわ
ち、多値記憶技術では、読み出し動作時にセル電流を精
密に検出することが必要不可欠である。そのセル電流の
検出技術を利用すれば、読み出し動作時にメモリセル１
のセル電流Ｉｒの値を精密に検出することができる。
【０１３２】（第２実施形態）以下、本発明を具体化し
た第２実施形態を図面に従って説明する。尚、本実施形
態において、第１実施形態と同じ構成部材については符
号を等しくしてその詳細な説明を省略する。
た第２実施形態を図面に従って説明する。尚、本実施形
態において、第１実施形態と同じ構成部材については符
号を等しくしてその詳細な説明を省略する。
【０１３３】図１３に、本実施形態のフラッシュＥＥＰ
ＲＯＭ１２０の要部構成を示す。本実施形態において、
図６に示した第１実施形態のフラッシュＥＥＰＲＯＭ１
０１と異なるのは以下の点だけである。
ＲＯＭ１２０の要部構成を示す。本実施形態において、
図６に示した第１実施形態のフラッシュＥＥＰＲＯＭ１
０１と異なるのは以下の点だけである。
【０１３４】｛１｝メモリセルアレイ１０２において、
行方向に配列された各メモリセル１のソース・ドレイン
領域３が分離されている。 ｛２｝メモリセルアレイ１０２において、列方向に配列
された各メモリセル１のソース・ドレイン領域３によ
り、行方向に配列された各メモリセル１毎に独立したビ
ット線ＢＬ1〜ＢＬnが形成されている。
行方向に配列された各メモリセル１のソース・ドレイン
領域３が分離されている。 ｛２｝メモリセルアレイ１０２において、列方向に配列
された各メモリセル１のソース・ドレイン領域３によ
り、行方向に配列された各メモリセル１毎に独立したビ
ット線ＢＬ1〜ＢＬnが形成されている。
【０１３５】つまり、メモリセル１m(m)の接続されたビ
ット線ＢＬmと、メモリセル１m(m-1)の接続されたビッ
ト線ＢＬm-1とが分離されている。また、メモリセル１m
(m)の接続されたビット線ＢＬm+1と、メモリセル１m(m+
1)の接続されたビット線ＢＬm+2とが分離されている。
ット線ＢＬmと、メモリセル１m(m-1)の接続されたビッ
ト線ＢＬm-1とが分離されている。また、メモリセル１m
(m)の接続されたビット線ＢＬm+1と、メモリセル１m(m+
1)の接続されたビット線ＢＬm+2とが分離されている。
【０１３６】このように構成された本実施形態によれ
ば、第１実施形態の作用および効果に加えて以下の作用
および効果を得ることができる。第１実施形態では、読
み出し動作において、選択されたメモリセル１m(m)以外
の各メモリセル１のソース・ドレイン領域３に対応する
各ビット線（ＢＬ1…ＢＬm-1，ＢＬm+2…ＢＬn）がオー
プン状態にされても、当該各ビット線に充放電電流が流
れる。そのため、当該各ビット線が完全に充放電された
後でないと、メモリセル１m(m)のセル電流Ｉｒの値をセ
ンスアンプ１１０で正確に検出することができない。つ
まり、オープン状態にされる各ビット線の充放電に要す
る時間分だけ、若干ではあるものの読み出し動作の速度
が低下してしまう恐れがある。
ば、第１実施形態の作用および効果に加えて以下の作用
および効果を得ることができる。第１実施形態では、読
み出し動作において、選択されたメモリセル１m(m)以外
の各メモリセル１のソース・ドレイン領域３に対応する
各ビット線（ＢＬ1…ＢＬm-1，ＢＬm+2…ＢＬn）がオー
プン状態にされても、当該各ビット線に充放電電流が流
れる。そのため、当該各ビット線が完全に充放電された
後でないと、メモリセル１m(m)のセル電流Ｉｒの値をセ
ンスアンプ１１０で正確に検出することができない。つ
まり、オープン状態にされる各ビット線の充放電に要す
る時間分だけ、若干ではあるものの読み出し動作の速度
が低下してしまう恐れがある。
【０１３７】それに対して、本実施形態では、行方向に
配列された各メモリセル１毎に独立したビット線ＢＬ1
〜ＢＬnが設けられている。そのため、読み出し動作に
おいて、選択されたメモリセル１m(m)以外の各メモリセ
ル１のソース・ドレイン領域３に対応する各ビット線
（ＢＬ1…ＢＬm-1，ＢＬm+2…ＢＬn）がオープン状態に
されても、当該各ビット線に充放電電流が流れることは
ない。
配列された各メモリセル１毎に独立したビット線ＢＬ1
〜ＢＬnが設けられている。そのため、読み出し動作に
おいて、選択されたメモリセル１m(m)以外の各メモリセ
ル１のソース・ドレイン領域３に対応する各ビット線
（ＢＬ1…ＢＬm-1，ＢＬm+2…ＢＬn）がオープン状態に
されても、当該各ビット線に充放電電流が流れることは
ない。
【０１３８】従って、本実施形態によれば、第１実施形
態のようなビット線ＢＬ1〜ＢＬnの充放電電流に起因す
る読み出し動作の速度低下を防止することが可能にな
り、高速な読み出し動作を実現することができる。
態のようなビット線ＢＬ1〜ＢＬnの充放電電流に起因す
る読み出し動作の速度低下を防止することが可能にな
り、高速な読み出し動作を実現することができる。
【０１３９】また、本実施形態では、行方向に配列され
た各メモリセル１毎に独立したビット線ＢＬ1〜ＢＬnが
設けられているため、選択されたメモリセル１毎に消去
動作を行うことができる。
た各メモリセル１毎に独立したビット線ＢＬ1〜ＢＬnが
設けられているため、選択されたメモリセル１毎に消去
動作を行うことができる。
【０１４０】（第３実施形態）以下、本発明を具体化し
た第３実施形態を図面に従って説明する。尚、本実施形
態において、第２実施形態と同じ構成部材については符
号を等しくしてその詳細な説明を省略する。
た第３実施形態を図面に従って説明する。尚、本実施形
態において、第２実施形態と同じ構成部材については符
号を等しくしてその詳細な説明を省略する。
【０１４１】図１４に、本実施形態のフラッシュＥＥＰ
ＲＯＭ１３０の要部構成を示す。本実施形態において、
第２実施形態のフラッシュＥＥＰＲＯＭ１２０と異なる
のは以下の点だけである。
ＲＯＭ１３０の要部構成を示す。本実施形態において、
第２実施形態のフラッシュＥＥＰＲＯＭ１２０と異なる
のは以下の点だけである。
【０１４２】｛１｝メモリセルアレイ１０２は、各ビッ
ト線ＢＬ1〜ＢＬnに対応し、行方向に複数のセルブロッ
ク１０２ａ〜１０２ｚに分割されている。すなわち、セ
ルブロック１０２ｍは、各ビット線ＢＬm-3〜ＢＬm-1に
接続された各メモリセル１によって構成されている。ま
た、セルブロック１０２ｎは、各ビット線ＢＬm〜ＢＬm
+2に接続された各メモリセル１によって構成されてい
る。つまり、各セルブロック１０２ａ〜１０２ｚはそれ
ぞれ３本ずつのビット線ＢＬ1〜ＢＬnを備えている。
ト線ＢＬ1〜ＢＬnに対応し、行方向に複数のセルブロッ
ク１０２ａ〜１０２ｚに分割されている。すなわち、セ
ルブロック１０２ｍは、各ビット線ＢＬm-3〜ＢＬm-1に
接続された各メモリセル１によって構成されている。ま
た、セルブロック１０２ｎは、各ビット線ＢＬm〜ＢＬm
+2に接続された各メモリセル１によって構成されてい
る。つまり、各セルブロック１０２ａ〜１０２ｚはそれ
ぞれ３本ずつのビット線ＢＬ1〜ＢＬnを備えている。
【０１４３】｛２｝各セルブロック１０２ａ〜１０２ｚ
において、列方向に配列された各メモリセル１のソース
・ドレイン領域３により、共通のビット線が形成されて
いる。
において、列方向に配列された各メモリセル１のソース
・ドレイン領域３により、共通のビット線が形成されて
いる。
【０１４４】｛３｝別々のセルブロック１０２ａ〜１０
２ｚにおいては、行方向に配列された各メモリセル１の
ソース・ドレイン領域３が分離されている。また、隣合
うセルブロック１０２ａ〜１０２ｚにおいては、列方向
に配列された各メモリセル１のソース・ドレイン領域３
が分離され、別々のビット線が形成されている。すなわ
ち、各セルブロック１０２ｍ，１０２ｎにおいて、独立
した各ビット線ＢＬm-1，ＢＬmに対応するソース・ドレ
イン領域３が分離されている。
２ｚにおいては、行方向に配列された各メモリセル１の
ソース・ドレイン領域３が分離されている。また、隣合
うセルブロック１０２ａ〜１０２ｚにおいては、列方向
に配列された各メモリセル１のソース・ドレイン領域３
が分離され、別々のビット線が形成されている。すなわ
ち、各セルブロック１０２ｍ，１０２ｎにおいて、独立
した各ビット線ＢＬm-1，ＢＬmに対応するソース・ドレ
イン領域３が分離されている。
【０１４５】つまり、各メモリセル１m(m)，１m(m+1)は
共通のビット線ＢＬm+1に接続され、各メモリセル１m(m
-2)，１m(m-1)は共通のビット線ＢＬm-2に接続されてい
る。そして、メモリセル１m(m)の接続されたビット線Ｂ
Ｌmと、メモリセル１m(m-1)の接続されたビット線ＢＬm
-1とは分離されている。
共通のビット線ＢＬm+1に接続され、各メモリセル１m(m
-2)，１m(m-1)は共通のビット線ＢＬm-2に接続されてい
る。そして、メモリセル１m(m)の接続されたビット線Ｂ
Ｌmと、メモリセル１m(m-1)の接続されたビット線ＢＬm
-1とは分離されている。
【０１４６】このように構成された本実施形態によれ
ば、第１実施形態の作用および効果に加えて以下の作用
および効果を得ることができる。第２実施形態では、読
み出し動作の速度は速くなるものの、メモリセルアレイ
１０２全体において、行方向に配列された各メモリセル
１毎に独立したビット線に対応するソース・ドレイン領
域３が形成されているため、メモリセルアレイ１０２の
面積が大きくなる。
ば、第１実施形態の作用および効果に加えて以下の作用
および効果を得ることができる。第２実施形態では、読
み出し動作の速度は速くなるものの、メモリセルアレイ
１０２全体において、行方向に配列された各メモリセル
１毎に独立したビット線に対応するソース・ドレイン領
域３が形成されているため、メモリセルアレイ１０２の
面積が大きくなる。
【０１４７】それに対して、本実施形態では、隣合うセ
ルブロック１０２ａ〜１０２ｚにおいて、列方向に配列
された各メモリセル１のソース・ドレイン領域３が分離
され、別々のビット線が形成されている。つまり、同じ
セルブロック１０２ａ〜１０２ｚにおいては、第１実施
形態と同様に、列方向に配列された各メモリセル１のソ
ース・ドレイン領域３により、共通のビット線に対応す
るソース・ドレイン領域３が形成されている。そのた
め、本実施形態によれば、第２実施形態に比べて、メモ
リセルアレイ１０２の面積を小さくすることができる。
ルブロック１０２ａ〜１０２ｚにおいて、列方向に配列
された各メモリセル１のソース・ドレイン領域３が分離
され、別々のビット線が形成されている。つまり、同じ
セルブロック１０２ａ〜１０２ｚにおいては、第１実施
形態と同様に、列方向に配列された各メモリセル１のソ
ース・ドレイン領域３により、共通のビット線に対応す
るソース・ドレイン領域３が形成されている。そのた
め、本実施形態によれば、第２実施形態に比べて、メモ
リセルアレイ１０２の面積を小さくすることができる。
【０１４８】但し、本実施形態では、選択されたメモリ
セル１m(m)と隣接するメモリセル１m(m+1)に接続された
ビット線ＢＬm+2に充放電電流が流れる。しかし、その
他のビット線（ＢＬ1…ＢＬm-1，ＢＬm+3…ＢＬn）には
充放電電流が流れないため、第１実施形態に比べれば、
高速な読み出し動作が可能になる。
セル１m(m)と隣接するメモリセル１m(m+1)に接続された
ビット線ＢＬm+2に充放電電流が流れる。しかし、その
他のビット線（ＢＬ1…ＢＬm-1，ＢＬm+3…ＢＬn）には
充放電電流が流れないため、第１実施形態に比べれば、
高速な読み出し動作が可能になる。
【０１４９】また、本実施形態では、選択された１本の
ワード線ＷＬ1〜ＷＬnに接続された各メモリセル１のう
ち、選択された任意のセルブロック１０２ａ〜１０２ｚ
内の全てのメモリセル１についてのみ消去動作を行うこ
とができる。例えば、セルブロック１０２ｍ内の各メモ
リセル１m(m-2)，１m(m-1)についてのみ消去動作を行
い、同じワード線ＷＬmに接続されているその他のメモ
リセル１については消去 動作を行わないようにするこ
とができる。また、各セルブロック１０２ｍ，１０２ｎ
内の各メモリセル１m(m-2)，１m(m-1)，１m(m)，１m(m+
1)についてのみ消去動作を行い、同じワード線ＷＬmに
接続されているその他のメモリセル１につい ては消去
動作を行わないようにすることができる。
ワード線ＷＬ1〜ＷＬnに接続された各メモリセル１のう
ち、選択された任意のセルブロック１０２ａ〜１０２ｚ
内の全てのメモリセル１についてのみ消去動作を行うこ
とができる。例えば、セルブロック１０２ｍ内の各メモ
リセル１m(m-2)，１m(m-1)についてのみ消去動作を行
い、同じワード線ＷＬmに接続されているその他のメモ
リセル１については消去 動作を行わないようにするこ
とができる。また、各セルブロック１０２ｍ，１０２ｎ
内の各メモリセル１m(m-2)，１m(m-1)，１m(m)，１m(m+
1)についてのみ消去動作を行い、同じワード線ＷＬmに
接続されているその他のメモリセル１につい ては消去
動作を行わないようにすることができる。
【０１５０】（第４実施形態）以下、本発明を具体化し
た第４実施形態を図面に従って説明する。尚、本実施形
態において、第１実施形態と同じ構成部材については符
号を等しくしてその詳細な説明を省略する。
た第４実施形態を図面に従って説明する。尚、本実施形
態において、第１実施形態と同じ構成部材については符
号を等しくしてその詳細な説明を省略する。
【０１５１】図１５に、本実施形態のフラッシュＥＥＰ
ＲＯＭ１４０の要部構成を示す。本実施形態において、
図６に示した第１実施形態のフラッシュＥＥＰＲＯＭ１
０１と異なるのは以下の点だけである。
ＲＯＭ１４０の要部構成を示す。本実施形態において、
図６に示した第１実施形態のフラッシュＥＥＰＲＯＭ１
０１と異なるのは以下の点だけである。
【０１５２】｛１｝メモリセルアレイ１０２は、各ワー
ド線ＷＬ1〜ＷＬnに対応し、列方向に複数のセルブロッ
ク１０２α〜１０２ωに分割されている。すなわち、セ
ルブロック１０２λは、各ワード線ＷＬm-1，ＷＬmに接
続された各メモリセル１によって構成されている。ま
た、セルブロック１０２μは、各ワード線ＷＬm+1，Ｗ
Ｌm+2に接続された各メモリセル１によって構成されて
いる。
ド線ＷＬ1〜ＷＬnに対応し、列方向に複数のセルブロッ
ク１０２α〜１０２ωに分割されている。すなわち、セ
ルブロック１０２λは、各ワード線ＷＬm-1，ＷＬmに接
続された各メモリセル１によって構成されている。ま
た、セルブロック１０２μは、各ワード線ＷＬm+1，Ｗ
Ｌm+2に接続された各メモリセル１によって構成されて
いる。
【０１５３】｛２｝各セルブロック１０２α〜１０２ω
において、列方向に配列された各メモリセル１のソース
・ドレイン領域３により、共通のローカルショートビッ
ト線ＢＬｓ1〜ＢＬｓnが形成されている。
において、列方向に配列された各メモリセル１のソース
・ドレイン領域３により、共通のローカルショートビッ
ト線ＢＬｓ1〜ＢＬｓnが形成されている。
【０１５４】｛３｝各ローカルショートビット線ＢＬｓ
1〜ＢＬｓnと平行に、各グローバルビット線ＢＬｇ1〜
ＢＬｇnが配置されている。グローバルビット線ＢＬｇ1
〜ＢＬｇnは、高融点金属を含む各種金属から成る配線
層によって形成されている。
1〜ＢＬｓnと平行に、各グローバルビット線ＢＬｇ1〜
ＢＬｇnが配置されている。グローバルビット線ＢＬｇ1
〜ＢＬｇnは、高融点金属を含む各種金属から成る配線
層によって形成されている。
【０１５５】｛４｝各セルブロック１０２α〜１０２ω
において、各ローカルショートビット線ＢＬｓ1〜ＢＬ
ｓnと各グローバルビット線ＢＬｇ1〜ＢＬｇnとは、Ｍ
ＯＳトランジスタ１４１を介して接続されている。ま
た、各セルブロック１０２α〜１０２ωにおいて、各ロ
ーカルショートビット線ＢＬｓ1〜ＢＬｓn毎に設けられ
た各ＭＯＳトランジスタ１４１のゲートは、共通のゲー
ト線Ｇ1〜Ｇnに接続されている。
において、各ローカルショートビット線ＢＬｓ1〜ＢＬ
ｓnと各グローバルビット線ＢＬｇ1〜ＢＬｇnとは、Ｍ
ＯＳトランジスタ１４１を介して接続されている。ま
た、各セルブロック１０２α〜１０２ωにおいて、各ロ
ーカルショートビット線ＢＬｓ1〜ＢＬｓn毎に設けられ
た各ＭＯＳトランジスタ１４１のゲートは、共通のゲー
ト線Ｇ1〜Ｇnに接続されている。
【０１５６】すなわち、セルブロック１０２λにおい
て、各ローカルショートビット線ＢＬｓ1〜ＢＬｓn毎に
設けられた各ＭＯＳトランジスタ１４１のゲートは、共
通のゲート線Ｇmに接続されている。また、セルブロッ
ク１０２μにおいて、各ローカルショートビット線ＢＬ
ｓ1〜ＢＬｓn毎に設けられた各ＭＯＳトランジスタ１４
１のゲートは、共通のゲート線Ｇm+1に接続されてい
る。
て、各ローカルショートビット線ＢＬｓ1〜ＢＬｓn毎に
設けられた各ＭＯＳトランジスタ１４１のゲートは、共
通のゲート線Ｇmに接続されている。また、セルブロッ
ク１０２μにおいて、各ローカルショートビット線ＢＬ
ｓ1〜ＢＬｓn毎に設けられた各ＭＯＳトランジスタ１４
１のゲートは、共通のゲート線Ｇm+1に接続されてい
る。
【０１５７】｛５｝各ゲート線Ｇ1〜Ｇnはロウデコーダ
１０３に接続されている。ロウデコーダ１０３は、任意
のセルブロック１０２α〜１０２ω内のワード線ＷＬ1
〜ＷＬnが選択された場合に、当該セルブロック１０２
α〜１０２ωに対応するゲート線Ｇ1〜Ｇnを選択する。
その結果、選択されたゲート線Ｇ1〜Ｇnに接続された各
ＭＯＳトランジスタ１４１がオン状態となり、各ローカ
ルショートビット線ＢＬｓ1〜ＢＬｓnと各グローバルビ
ット線ＢＬｇ1〜ＢＬｇnとが接続される。
１０３に接続されている。ロウデコーダ１０３は、任意
のセルブロック１０２α〜１０２ω内のワード線ＷＬ1
〜ＷＬnが選択された場合に、当該セルブロック１０２
α〜１０２ωに対応するゲート線Ｇ1〜Ｇnを選択する。
その結果、選択されたゲート線Ｇ1〜Ｇnに接続された各
ＭＯＳトランジスタ１４１がオン状態となり、各ローカ
ルショートビット線ＢＬｓ1〜ＢＬｓnと各グローバルビ
ット線ＢＬｇ1〜ＢＬｇnとが接続される。
【０１５８】すなわち、セルブロック１０２λ内の各ワ
ード線のいずれかが選択された場合には、ゲート線Ｇm
が選択される。また、セルブロック１０２μ内の各ワー
ド線のいずれかが選択された場合には、ゲート線Ｇm+1
が選択される。
ード線のいずれかが選択された場合には、ゲート線Ｇm
が選択される。また、セルブロック１０２μ内の各ワー
ド線のいずれかが選択された場合には、ゲート線Ｇm+1
が選択される。
【０１５９】このように構成された本実施形態によれ
ば、各メモリセル１のソース・ドレイン領域３によって
形成された各ローカルショートビット線ＢＬｓ1〜ＢＬ
ｓnが、各セルブロック１０２α〜１０２ω毎に独立し
て設けられている。そのため、各ローカルショートビッ
ト線ＢＬｓ1〜ＢＬｓnの長さは、第１実施形態のビット
線ＢＬ1〜ＢＬnの長さに比べて短くなる。また、各ロー
カルショートビット線ＢＬｓ1〜ＢＬｓnは、金属配線層
によって形成されたグローバルビット線ＢＬｇ1〜ＢＬ
ｇnによって裏打ちされた構造になっている。
ば、各メモリセル１のソース・ドレイン領域３によって
形成された各ローカルショートビット線ＢＬｓ1〜ＢＬ
ｓnが、各セルブロック１０２α〜１０２ω毎に独立し
て設けられている。そのため、各ローカルショートビッ
ト線ＢＬｓ1〜ＢＬｓnの長さは、第１実施形態のビット
線ＢＬ1〜ＢＬnの長さに比べて短くなる。また、各ロー
カルショートビット線ＢＬｓ1〜ＢＬｓnは、金属配線層
によって形成されたグローバルビット線ＢＬｇ1〜ＢＬ
ｇnによって裏打ちされた構造になっている。
【０１６０】従って、各ローカルショートビット線ＢＬ
ｓ1〜ＢＬｓnの静電容量が減少し、各ローカルショート
ビット線ＢＬｓ1〜ＢＬｓnの充放電に要する時間が短く
なるため、読み出し動作の速度を速くすることができ
る。
ｓ1〜ＢＬｓnの静電容量が減少し、各ローカルショート
ビット線ＢＬｓ1〜ＢＬｓnの充放電に要する時間が短く
なるため、読み出し動作の速度を速くすることができ
る。
【０１６１】尚、上記各実施形態は以下のように変更し
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 （１）第３実施形態において、各セルブロック１０２ａ
〜１０２ｚが備えるビット線ＢＬ1〜ＢＬnの数を４本以
上にする。 （２）第５実施形態として、第２実施形態と第４実施形
態とを組み合わせて実施する。図１６に、その場合のフ
ラッシュＥＥＰＲＯＭ１５０の要部構成を示す。この場
合には、各実施形態の相乗作用により、読み出し動作の
さらなる高速化を図ることができる。
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 （１）第３実施形態において、各セルブロック１０２ａ
〜１０２ｚが備えるビット線ＢＬ1〜ＢＬnの数を４本以
上にする。 （２）第５実施形態として、第２実施形態と第４実施形
態とを組み合わせて実施する。図１６に、その場合のフ
ラッシュＥＥＰＲＯＭ１５０の要部構成を示す。この場
合には、各実施形態の相乗作用により、読み出し動作の
さらなる高速化を図ることができる。
【０１６２】（３）第６実施形態として、第３実施形態
と第４実施形態とを組み合わせて実施する。図１７に、
その場合のフラッシュＥＥＰＲＯＭ１６０の要部構成を
示す。この場合には、各実施形態の相乗作用により、読
み出し動作のさらなる高速化を図ることができる。
と第４実施形態とを組み合わせて実施する。図１７に、
その場合のフラッシュＥＥＰＲＯＭ１６０の要部構成を
示す。この場合には、各実施形態の相乗作用により、読
み出し動作のさらなる高速化を図ることができる。
【０１６３】（４）各絶縁膜８，１０を、酸化シリコ
ン、酸窒化シリコン、窒化シリコンのうち少なくとも１
つを主成分とする他の絶縁膜に置き代る。その絶縁膜の
形成には、熱酸化法、熱窒化法、熱酸窒化法、ＣＶＤ法
のうち少なくとも１つの方法を用いればよい。また、こ
れらの異なる絶縁膜を複数積層した構造に置き代える。
ン、酸窒化シリコン、窒化シリコンのうち少なくとも１
つを主成分とする他の絶縁膜に置き代る。その絶縁膜の
形成には、熱酸化法、熱窒化法、熱酸窒化法、ＣＶＤ法
のうち少なくとも１つの方法を用いればよい。また、こ
れらの異なる絶縁膜を複数積層した構造に置き代える。
【０１６４】（５）各ゲート電極５〜７の材質をそれぞ
れ、ドープドポリシリコン以外の導電性材料（アモルフ
ァスシリコン、単結晶シリコン、高融点金属を含む各種
金属、金属シリサイドなど）に置き代える。
れ、ドープドポリシリコン以外の導電性材料（アモルフ
ァスシリコン、単結晶シリコン、高融点金属を含む各種
金属、金属シリサイドなど）に置き代える。
【０１６５】（６）Ｐ型単結晶シリコン基板２をＰ型ウ
ェルに置き代える。 （７）Ｐ型単結晶シリコン基板２をＮ型単結晶シリコン
基板またはＮ型ウェルに置き代え、ソース・ドレイン領
域３を形成するために注入する不純物イオンとしてＰ型
不純物イオン（ホウ素、インジウムなど）を用いる。
ェルに置き代える。 （７）Ｐ型単結晶シリコン基板２をＮ型単結晶シリコン
基板またはＮ型ウェルに置き代え、ソース・ドレイン領
域３を形成するために注入する不純物イオンとしてＰ型
不純物イオン（ホウ素、インジウムなど）を用いる。
【０１６６】（８）グローバルビット線ＢＬｇ1 〜ＢＬ
ｇn の材質を、金属以外の導電材料（ドープドポリシリ
コン、金属シリサイドなど）に置き代える。 （９）多値記憶技術を利用し、各メモリセル１の各浮遊
ゲート電極５，６毎にそれぞれ３値以上のデータを記憶
させるようにする。
ｇn の材質を、金属以外の導電材料（ドープドポリシリ
コン、金属シリサイドなど）に置き代える。 （９）多値記憶技術を利用し、各メモリセル１の各浮遊
ゲート電極５，６毎にそれぞれ３値以上のデータを記憶
させるようにする。
【０１６７】（１０）各実施形態において、書き込み動
作時にベリファイ書き込み方式を用いる。尚、本明細書
において、発明の構成に係る部材は以下のように定義さ
れるものとする。
作時にベリファイ書き込み方式を用いる。尚、本明細書
において、発明の構成に係る部材は以下のように定義さ
れるものとする。
【０１６８】（ａ）半導体基板とは、単結晶シリコン半
導体基板だけでなく、ウェル、単結晶シリコン膜、多結
晶シリコン膜、非晶質シリコン膜、化合物半導体基板、
化合物半導体膜をも含むものとする。
導体基板だけでなく、ウェル、単結晶シリコン膜、多結
晶シリコン膜、非晶質シリコン膜、化合物半導体基板、
化合物半導体膜をも含むものとする。
【０１６９】（ｂ）導電膜とは、ドープドポリシリコン
膜だけでなく、アモルファスシリコン膜、単結晶シリコ
ン膜、高融点金属を含む各種金属膜、金属シリサイド膜
などのあらゆる導電材料膜をも含むものとする。 （ｃ）浮遊ゲート電極と基板との間のカップリング容量
とは、浮遊ゲート電極と、基板に形成されているソース
・ドレイン領域およびチャネル領域の一方または双方と
の間のカップリング容量をも含むものとする。
膜だけでなく、アモルファスシリコン膜、単結晶シリコ
ン膜、高融点金属を含む各種金属膜、金属シリサイド膜
などのあらゆる導電材料膜をも含むものとする。 （ｃ）浮遊ゲート電極と基板との間のカップリング容量
とは、浮遊ゲート電極と、基板に形成されているソース
・ドレイン領域およびチャネル領域の一方または双方と
の間のカップリング容量をも含むものとする。
【０１７０】（ｄ）浮遊ゲート電極中の電子を基板側に
引き抜くこととは、電子が基板に形成されているソース
・ドレイン領域およびチャネル領域の一方または双方に
引き抜かれることをも含むものとする。
引き抜くこととは、電子が基板に形成されているソース
・ドレイン領域およびチャネル領域の一方または双方に
引き抜かれることをも含むものとする。
【０１７１】
【発明の効果】請求項１〜４，１０〜１６のいずれか１
項に記載の発明によれば、書き込み特性にバラツキがな
く、微細化が可能で、過剰消去の問題が少なく、構造が
簡単なトランジスタを提供することができる。
項に記載の発明によれば、書き込み特性にバラツキがな
く、微細化が可能で、過剰消去の問題が少なく、構造が
簡単なトランジスタを提供することができる。
【０１７２】請求項５〜９のいずれか１項に記載の発明
によれば、書き込み特性にバラツキがなく、微細化が可
能で、過剰消去の問題が少なく、構造が簡単なトランジ
スタから成るトランジスタアレイを提供することができ
る。請求項１７又は１８に記載の発明によれば、書き込
み特性にバラツキがなく、微細化が可能で、過剰消去の
問題が少なく、構造が簡単なトランジスタから成るメモ
リセルを用いた不揮発性半導体メモリを提供することが
できる。
によれば、書き込み特性にバラツキがなく、微細化が可
能で、過剰消去の問題が少なく、構造が簡単なトランジ
スタから成るトランジスタアレイを提供することができ
る。請求項１７又は１８に記載の発明によれば、書き込
み特性にバラツキがなく、微細化が可能で、過剰消去の
問題が少なく、構造が簡単なトランジスタから成るメモ
リセルを用いた不揮発性半導体メモリを提供することが
できる。
【図１】図１（ｂ）は第１実施形態の一部平面図、図１
（ａ）は図１（ｂ）のＹ−Ｙ線断面図。
（ａ）は図１（ｂ）のＹ−Ｙ線断面図。
【図２】第１実施形態のブロック回路図。
【図３】第１実施形態の作用を説明するための要部断面
図。
図。
【図４】第１実施形態の作用を説明するための要部回路
図。
図。
【図５】第１実施形態の作用を説明するための要部断面
図。
図。
【図６】第１実施形態の作用を説明するための要部回路
図。
図。
【図７】第１実施形態の作用を説明するための要部断面
図。
図。
【図８】第１実施形態の作用を説明するための要部回路
図。
図。
【図９】図９（Ａ）は第１実施形態の製造方法を説明す
るための要部断面図。
るための要部断面図。
【図１０】図１０（Ｂ）（Ｃ）は第１実施形態の製造方
法を説明するための要部断面図。
法を説明するための要部断面図。
【図１１】図１１（Ｄ）（Ｅ）は第１実施形態の製造方
法を説明するための要部断面図。
法を説明するための要部断面図。
【図１２】図１２（Ｆ）（Ｇ）は第１実施形態の製造方
法を説明するための要部断面図。
法を説明するための要部断面図。
【図１３】第２実施形態の要部回路図。
【図１４】第３実施形態の要部回路図。
【図１５】第４実施形態の要部回路図。
【図１６】第５実施形態の要部回路図。
【図１７】第６実施形態の要部回路図。
【図１８】従来の形態の概略断面図。
【図１９】図１９（ｂ）は従来の形態の一部平面図、図
１９（ａ）は図１９（ｂ）のＸ−Ｘ線断面図。
１９（ａ）は図１９（ｂ）のＸ−Ｘ線断面図。
【図２０】従来の形態のブロック回路図。
【図２１】従来の形態の作用を説明するための要部断面
図。
図。
【図２２】従来の形態の製造方法を説明するための要部
断面図。
断面図。
【図２３】従来の形態の製造方法を説明するための要部
断面図。
断面図。
【図２４】従来の形態の製造方法を説明するための要部
断面図。
断面図。
【図２５】従来の形態の作用を説明するための要部断面
図。
図。
１ メモリセル（トランジスタ） ２ 半導体基板としての単結晶シリコン基板 ３ ソース・ドレイン領域 ４ チャネル領域 ５，６ 浮遊ゲート電極 ７ 制御ゲート電極 ８ ゲート絶縁膜 ９ 空乏層 １０ トンネル絶縁膜 １０１，１２０，１３０，１４０，１５０，１６０ 不
揮発性半導体メモリとしてのフラッシュＥＥＰＲＯＭ １０２ メモリセルアレイ（トランジスタアレイ） １０２ａ〜１０２ｚ，１０２α〜１０２ω セルブロッ
ク １４１ スイッチング素子としてのＭＯＳトランジスタ ＷＬ1〜ＷＬm〜ＷＬn ワード線 ＢＬ1〜ＢＬm〜ＢＬn ビット線 ＢＬｓ1〜ＢＬｓm〜ＢＬｓn ローカルショートビット
線 ＢＬｇ1〜ＢＬｇm〜ＢＬｇn グローバルビット線
揮発性半導体メモリとしてのフラッシュＥＥＰＲＯＭ １０２ メモリセルアレイ（トランジスタアレイ） １０２ａ〜１０２ｚ，１０２α〜１０２ω セルブロッ
ク １４１ スイッチング素子としてのＭＯＳトランジスタ ＷＬ1〜ＷＬm〜ＷＬn ワード線 ＢＬ1〜ＢＬm〜ＢＬn ビット線 ＢＬｓ1〜ＢＬｓm〜ＢＬｓn ローカルショートビット
線 ＢＬｇ1〜ＢＬｇm〜ＢＬｇn グローバルビット線
Claims (18)
- 【請求項１】 １つの制御ゲート電極を共有し、２つの
ソース・ドレイン領域間のチャネル領域上に併置された
２つの浮遊ゲート電極を備え、浮遊ゲート電極と制御ゲ
ート電極との間のカップリング容量が、当該浮遊ゲート
電極と半導体基板との間のカップリング容量よりも大き
く設定されたトランジスタ。 - 【請求項２】 半導体基板に形成された第１および第２
のソース・ドレイン領域と、 第１および第２のソース・ドレイン領域の間に挟まれた
チャネル領域と、 チャネル領域上にゲート絶縁膜を介して併置された第１
および第２の浮遊ゲート電極と、 第１および第２の浮遊ゲート電極の上にトンネル絶縁膜
を介して形成され、第１および第２の浮遊ゲート電極に
よって共有された制御ゲート電極とを備え、 第１の浮遊ゲート電極は第１のソース・ドレイン領域の
近傍に配置され、第２の浮遊ゲート電極は第２のソース
・ドレイン領域の近傍に配置され、 浮遊ゲート電極と制御ゲート電極との間のカップリング
容量が、当該浮遊ゲート電極と基板との間のカップリン
グ容量よりも大きく設定されたトランジスタ。 - 【請求項３】 半導体基板に形成された対称構造の第１
および第２のソース・ドレイン領域と、 第１および第２のソース・ドレイン領域の間に挟まれた
チャネル領域と、 チャネル領域上にゲート絶縁膜を介して併置された同一
寸法形状の第１および第２の浮遊ゲート電極と、 第１および第２の浮遊ゲート電極の上にトンネル絶縁膜
を介して形成され、第１および第２の浮遊ゲート電極に
よって共有された制御ゲート電極とを備え、 第１の浮遊ゲート電極は第１のソース・ドレイン領域の
近傍に配置され、第２の浮遊ゲート電極は第２のソース
・ドレイン領域の近傍に配置され、 浮遊ゲート電極と制御ゲート電極との間のカップリング
容量が、当該浮遊ゲート電極と基板との間のカップリン
グ容量よりも大きく設定されたトランジスタ。 - 【請求項４】 請求項１〜３のいずれか１項に記載のト
ランジスタにおいて、 制御ゲートの一部はチャネル領域上に配置され、選択ゲ
ートを構成するトランジスタ。 - 【請求項５】 請求項１〜４のいずれか１項に記載のト
ランジスタが複数個マトリックス状に配置されて構成さ
れ、行方向に配列された各トランジスタの制御ゲート電
極によって共通のワード線が形成され、列方向に配列さ
れた各トランジスタのソース・ドレイン領域によって共
通のビット線が形成されたトランジスタアレイ。 - 【請求項６】 請求項１〜４のいずれか１項に記載のト
ランジスタが複数個マトリックス状に配置されて構成さ
れ、行方向に配列された各トランジスタのソース・ドレ
イン領域が分離され、列方向に配列された各トランジス
タのソース・ドレイン領域によって行方向に配列された
各トランジスタ毎に独立したビット線が形成されたトラ
ンジスタアレイ。 - 【請求項７】 請求項１〜４のいずれか１項に記載のト
ランジスタが複数個マトリックス状に配置されて構成さ
れたトランジスタアレイであり、行方向に配列された各
トランジスタの制御ゲート電極によって共通のワード線
が形成され、当該トランジスタアレイは行方向に複数の
セルブロックに分割され、各セルブロックにおける列方
向に配列された各トランジスタのソース・ドレイン領域
によって共通のビット線が形成され、別々のセルブロッ
クにおける行方向に配列された各トランジスタのソース
・ドレイン領域が分離され、隣合うセルブロックにおけ
る列方向に配列された各トランジスタのソース・ドレイ
ン領域が分離されて別々のビット線が形成されたトラン
ジスタアレイ。 - 【請求項８】 請求項１〜４のいずれか１項に記載のト
ランジスタが複数個マトリックス状に配置されて構成さ
れたトランジスタアレイであり、行方向に配列された各
トランジスタの制御ゲート電極によって共通のワード線
が形成され、当該トランジスタアレイは列方向に複数の
セルブロックに分割され、各セルブロックにおける列方
向に配列された各トランジスタのソース・ドレイン領域
によって共通のローカルショートビット線が形成され、
各ローカルショートビット線に対応してグローバルビッ
ト線が設けられ、各セルブロックにおける各ローカルシ
ョートビット線と各グローバルビット線とがスイッチン
グ素子を介して接続されたトランジスタアレイ。 - 【請求項９】 請求項５〜８のいずれか１項に記載のト
ランジスタアレイにおいて、 共通のワード線に接続された各トランジスタの各浮遊ゲ
ート電極が直列に配置され、その回路が共通のビット線
に並列に接続されて成るＡＮＤ−ＮＯＲ型構成をとるト
ランジスタアレイ。 - 【請求項１０】 請求項２〜４のいずれか１項に記載の
トランジスタにおいて、 第２のソース・ドレイン領域から第１のソース・ドレイ
ン領域に向けて空乏層を広げた状態で、第２のソース・
ドレイン領域から第１のソース・ドレイン領域に向かっ
てセル電流が流れ、制御ゲート電極と第１の浮遊ゲート
電極との間の静電容量を介したカップリングによりチャ
ネル領域と第１の浮遊ゲート電極の間に高電界が生じ、
電子が加速されてホットエレクトロンとなり、第１の浮
遊ゲート電極へ注入されることにより第１の浮遊ゲート
電極に電荷が蓄積され、その電荷に対応したデータが書
き込まれて記憶されるトランジスタ。 - 【請求項１１】 請求項２〜４のいずれか１項に記載の
トランジスタにおいて、 第１のソース・ドレイン領域は定電流源を介して接地さ
れ、第２のソース・ドレイン領域には第１の電圧が印加
され、制御ゲート電極には第１の電圧より高いレベルの
第２の電圧が印加され、第２のソース・ドレイン領域か
ら第１のソース・ドレイン領域に向けて空乏層を広げた
状態で、第１のソース・ドレイン領域中の電子が反転状
態のチャネル領域中へ移動して第２のソース・ドレイン
領域から第１のソース・ドレイン領域に向かってセル電
流が流れ、制御ゲート電極と第１の浮遊ゲート電極との
間の静電容量を介したカップリングにより第１の浮遊ゲ
ート電極の電位が持ち上げられ、チャネル領域と第１の
浮遊ゲート電極の間に高電界が生じ、電子が加速されて
ホットエレクトロンとなり、第１の浮遊ゲート電極へ注
入されることにより第１の浮遊ゲート電極に電荷が蓄積
され、その電荷に対応したデータが書き込まれて記憶さ
れるトランジスタ。 - 【請求項１２】 請求項２〜４のいずれか１項に記載の
トランジスタにおいて、 第２のソース・ドレイン領域から第１のソース・ドレイ
ン領域に向けて空乏層を広げた状態で、第２のソース・
ドレイン領域から第１のソース・ドレイン領域に向かっ
て流れるセル電流の値に基づいて第１の浮遊ゲート電極
に記憶されたデータの値を読み出すトランジスタ。 - 【請求項１３】 請求項２〜４のいずれか１項に記載の
トランジスタにおいて、 第２のソース・ドレイン領域から第１のソース・ドレイ
ン領域に向けて空乏層を広げた状態で、消去状態にある
第１の浮遊ゲート電極直下のチャネル領域はオン状態に
なっており、書き込み状態にある第１の浮遊ゲート電極
直下のチャネル領域はオフ状態に近くなっており、第２
のソース・ドレイン領域から第１のソース・ドレイン領
域に向かって流れるセル電流は、第１の浮遊ゲート電極
が消去状態にある場合の方が書き込み状態にある場合よ
りも大きくなることから、そのセル電流の値に基づいて
第１の浮遊ゲート電極に記憶されたデータの値を読み出
すトランジスタ。 - 【請求項１４】 請求項２〜４のいずれか１項に記載の
トランジスタにおいて、 第２のソース・ドレイン領域には第３の電圧が印加さ
れ、第１のソース・ドレイン領域には第３の電圧よりレ
ベルの低い第４の電圧が印加され、制御ゲート電極には
第５の電圧が印加され、第２のソース・ドレイン領域か
ら第１のソース・ドレイン領域に向けて空乏層を広げた
状態で、消去状態にある第１の浮遊ゲート電極直下のチ
ャネル領域はオン状態になっており、書き込み状態にあ
る第１の浮遊ゲート電極直下のチャネル領域はオフ状態
に近くなっており、第２のソース・ドレイン領域から第
１のソース・ドレイン領域に向かって流れるセル電流
は、第１の浮遊ゲート電極が消去状態にある場合の方が
書き込み状態にある場合よりも大きくなることから、そ
のセル電流の値に基づいて第１の浮遊ゲート電極に記憶
されたデータの値を読み出すトランジスタ。 - 【請求項１５】 請求項２〜４のいずれか１項に記載の
トランジスタにおいて、 第１および第２の浮遊ゲート電極中の電子が基板側へ引
き抜かれて、第１および第２の浮遊ゲート電極に記憶さ
れたデータの消去が行われるトランジスタ。 - 【請求項１６】 請求項２〜４のいずれか１項に記載の
トランジスタにおいて、 第１および第２のソース・ドレイン領域には第６の電圧
が印加され、制御ゲートには、第６の電圧よりもレベル
の低い第７の電圧が印加され、制御ゲートと強くカップ
リングしている第１および第２の浮遊ゲート電極によ
り、第１および第２の浮遊ゲート電極の電位は第７の電
圧からあまり変化せず、第１および第２のソース・ドレ
イン領域と第１および第２の浮遊ゲート電極との電位差
が大きくなり、第１および第２のソース・ドレイン領域
と第１および第２の浮遊ゲート電極との間に高電界が生
じ、ファウラー・ノルドハイム・トンネル電流が流れる
ことから、第１および第２の浮遊ゲート電極中の電子が
基板側へ引き抜かれて、第１および第２の浮遊ゲート電
極に記憶されたデータの消去が行われるトランジスタ。 - 【請求項１７】 請求項１〜４，１０〜１６のいずれか
１項に記載のトランジスタをメモリセルとして用いる不
揮発性半導体メモリ。 - 【請求項１８】 請求項５〜９のいずれか１項に記載の
トランジスタアレイをメモリセルアレイとして用いる不
揮発性半導体メモリ。
Priority Applications (4)
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|---|---|---|---|
| JP8083398A JPH118324A (ja) | 1997-04-23 | 1998-03-27 | トランジスタ、トランジスタアレイおよび不揮発性半導体メモリ |
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| US09/063,396 US6424002B1 (en) | 1997-04-23 | 1998-04-21 | Transistor, transistor array and non-volatile semiconductor memory |
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| JP10643197 | 1997-04-23 | ||
| JP9-106431 | 1997-04-23 | ||
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