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JP2002298591A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2002298591A
JP2002298591A JP2001100148A JP2001100148A JP2002298591A JP 2002298591 A JP2002298591 A JP 2002298591A JP 2001100148 A JP2001100148 A JP 2001100148A JP 2001100148 A JP2001100148 A JP 2001100148A JP 2002298591 A JP2002298591 A JP 2002298591A
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晃 合田
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Toshiba Corp
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Abstract

(57)【要約】 【課題】 リードディスターブ特性を向上させ、高集積
化された半導体記憶装置を提供する。 【解決手段】 少なくとも一つの制御端子を有し、電気
的に消去可能で、離散的なｎ値（ｎは２以上の整数）の
データを記憶する情報蓄積部を有し、少なくとも二つの
電流端子間に配置されたメモリエレメントを複数個備
え、前記電流端子間の導通状態と遮断状態とが切り替わ
る前記制御端子の電圧を閾値とすると、前記ｎ値のデー
タを閾値の低い順に定められた離散的な第１乃至第ｎの
すべての閾値電圧が、データ読み出し時に電流端子に印
加される電圧のうち低い方の電圧に比べて高く、データ
読み出し時に前記制御端子に印加される電圧と比べて低
いことを特徴とする半導体記憶装置である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に、電気的に書き換え消去可能な半導体記憶装
置に関する。
【０００２】
【従来の技術】電気的に書き換え消去可能な不揮発性半
導体記憶装置のひとつとして、半導体基板上に電荷蓄積
層と制御ゲートが積層形成されたＭＩＳＦＥＴ構造を有
するものが知られている。
【０００３】浮遊ゲート型不揮発性半導体記憶装置で
は、図２５（Ａ）、（Ｂ）、（Ｃ）に示されるようにそ
の消去動作は以下の通りになる。
【０００４】まず、図２５（Ａ）に示される浮遊ゲート
１０６に負電荷が帯電された状態である。次に、図２５
（Ｂ）に示される浮遊ゲート１０６から半導体基板１０
１へ負電荷を抜く動作がなされる。この過程で、図２５
（Ｃ）に示される浮遊ゲート１０６に正電荷が帯電する
ことで、消去動作が行われる。ここで、半導体基板１０
１表面にはソース・ドレイン拡散層１０２が設けられ、
半導体基板１０１上には、トンネル絶縁膜１０３を介し
て浮遊ゲート１０６が設けられている。この浮遊ゲート
１０６上には、インターポリ絶縁膜１０５を介して制御
ゲート１０４が設けられている。
【０００５】次に、ＭＯＮＯＳ（金属―酸化シリコン膜
―窒化シリコン膜―酸化シリコン膜―半導体：Metal-Ox
ide-Nitride-Oxide-Semiconductor）型不揮発性半導体
記憶装置では、図２５（Ｄ）、（Ｅ）、（Ｆ）に示され
るようにその消去動作は以下の通りになる。
【０００６】まず、図２５（Ｄ）に示されるように電荷
蓄積層１１０に負電荷が帯電された状態から、図２５
（Ｅ）に示されるように半導体基板１０１から電荷蓄積
層１１０に正電荷が取り込まれる動作が行われる。この
ように電荷蓄積層へ正電荷を注入することで、図２５
（Ｆ）に示されるように電荷蓄積層１１０に正電荷が取
り込まれた状態となる。この動作を正電荷のダイレクト
トンネリングとよぶ。この場合、電荷蓄積層と半導体基
板の間にあるトンネル絶縁膜１１１はその厚さが厚くな
ると正電荷が電荷蓄積層に入りにくくなってしまう。し
かし、データの保持特性としては、トンネル絶縁膜の厚
さは厚いことが好ましい。
【０００７】ここで、半導体基板１０１表面にはソース
・ドレイン拡散層１０２が設けられ、半導体基板１０１
上には、トンネル絶縁膜１１１を介して電荷蓄積層１１
０が設けられている。この電荷蓄積層１１０上には、ブ
ロック絶縁膜１０５を介して制御ゲート１０４が設けら
れている。
【０００８】通常、電荷蓄積層に蓄えられた電荷量によ
ってメモリセルトランジスタの閾値を変化させ、書き込
み状態と消去状態とを記憶する。図２６を用いて、従来
の不揮発性メモリにおけるデータの記憶状態を説明す
る。電荷蓄積層の電荷量が０の状態を中性状態と呼び、
そのときのメモリセルトランジスタの閾値を中性閾値Ｖ
ｔｈｉとする。電荷蓄積層に正の電荷を蓄積した状態を
消去状態とし、負の電荷を蓄積した状態を書き込み状態
とする。このような状態はＮＡＮＤ型、ＡＮＤ型、ＮＯ
Ｒ型メモリそれぞれ共通している。
【０００９】図２６（Ａ）において、横軸はメモリセル
数を指し、縦軸は閾値を指す。消去状態においては、Ｖ
ｔｈｉよりも小さい閾値にすべての分布が存在してい
る。書き込み状態においては、Ｖｔｈｉよりも大きい閾
値にすべての分布が存在している。
【００１０】図２６（Ｂ）に示されるように、書き込み
動作は例えば半導体基板１０１を０Ｖとした状態で制御
ゲート１０４に高電圧（例えば１０〜２５Ｖ）を印加し
て、半導体基板１０１から電荷蓄積層１１０に負電荷を
注入することで行われる。またはソース電位に対してド
レイン電位を正にバイアスしてチャネルで加速されたホ
ットエレクトロンを発生させ、さらに制御ゲート１０４
をソース電位に対して正にバイアスすることでホットエ
レクトロンを電荷蓄積層に注入することで行われる。
【００１１】図２６（Ｃ）に示されるように、消去動作
は例えば制御ゲート１０４を０Ｖとした状態で半導体基
板１０１に高電圧（例えば１０〜２５Ｖ）を印加して、
電荷蓄積層１１０から半導体基板１０１に負電荷を放出
することで行わる。またはソース電位に対してドレイン
電位を負にバイアスしてチャネルで加速されたホットホ
ールを発生させ、さらに制御ゲート１０４をソース電位
に対して負にバイアスすることでホットホールを電荷蓄
積層１１０に注入することで行われる。
【００１２】次に、図２７，２８を用いて代表的な不揮
発性メモリであるＮＡＮＤ型ＥＥＰＲＯＭのデータの記
憶状態およびデータの読み出し動作を説明する。一般に
ＮＡＮＤ型ＥＥＰＲＯＭではメモリセルの閾値が０Ｖよ
り高い状態を書き込み状態、低い状態を消去状態とす
る。図２７においては、横軸はメモリセル数を指し、縦
軸は閾値を指す。消去状態においては、Ｖｔｈｉや選択
トランジスタの閾値Ｖｔｈｓｇよりも小さい負の閾値に
すべての分布が存在していて、図２６（Ｃ）に示される
状態となっている。書き込み状態においては、Ｖｔｈｉ
よりも大きく、Ｖｒｅａｄよりも小さい閾値にすべての
分布が存在していて、図２６（Ｂ）に示される状態とな
っている。
【００１３】図２８に示されるように、ＮＡＮＤ型ＥＥ
ＰＲＯＭの読み出し動作では、ビット線ＢＬをプリチャ
ージした後にフローティングにし、読み出し選択された
メモリセルＭ２の制御ゲートの電圧を読み出し電圧０Ｖ
とし,それ以外のメモリセルＭ０、Ｍ１、Ｍ３乃至Ｍ３
１の制御ゲートの電圧を非選択読み出し電圧Ｖｒｅａ
ｄ、選択トランジスタＳ１，Ｓ２のゲート電圧を電源電
圧Ｖｃｃとし,ソース線Ｓｏｕｒｃｅを０Ｖとして、読
み出し選択されたメモリセルＭ２に電流が流れるか否か
をビット線ＢＬで検出することにより行われる。
【００１４】すなわち、読み出し選択されたメモリセル
Ｍ２の閾値Ｖｔｈが正である書き込み状態ならばメモリ
セルはオフになるのでビット線ＢＬはプリチャージ電位
を保つ。
【００１５】これに対して読み出し選択されたメモリセ
ルＭ２の閾値Ｖｔｈが負である読み出し状態ならばメモ
リセルはオンするのでビット線ＢＬの電位はプリチャー
ジ電位からΔＶだけ低下する。この電位変化をセンスア
ンプで検知することによってメモリセルのデータが読み
出される。
【００１６】図２９（Ａ）に示されるように非選択メモ
リセルにおいては、データ記憶後、放置されたメモリセ
ルでは電荷が徐々に放電されて、少なくなっていき、最
終的には電荷量が０に収束する。ここで、正電荷、負電
荷いずれの場合も、その電荷量が初期状態において大き
いほど、その電荷量の減少量が大きくなっている。一般
には、電荷の変化の傾きが小さい、電荷量が少ない場合
を用いて半導体記憶装置の書き込み動作を行う。
【００１７】従来のＥＥＰＲＯＭにおいては、図２６に
示すように負電荷蓄積状態と正電荷蓄積状態をそれぞ
れ、書き込み状態と消去状態に対応させてデータを記憶
していた。特にＮＡＮＤ型ＥＥＰＲＯＭでは図２７に示
すように、メモリセルの閾値が正の状態と負の状態をそ
れぞれ書き込み状態と消去状態に対応させてデータを記
憶していた。
【００１８】
【発明が解決しようとする課題】以上のような従来の半
導体装置では、以下の課題が生じる。
【００１９】ＮＡＮＤ型ＥＥＰＲＯＭの読み出し動作に
おいて、非選択のメモリセルはその記憶状態によらずオ
ンする必要があるため、書き込み閾値電圧よりも高い電
圧Ｖｒｅａｄが制御ゲートに加えられる。図２９（Ｂ）
に示されるように、実線で示される消去直後の非選択の
メモリセルが消去状態、すなわち、負の閾値状態にあっ
た場合に、読み出し動作を繰り返すことでＶｒｅａｄス
トレスによって閾値が上昇し、データが破壊され、図中
で破線で示されるように閾値が正となる。これはリード
ディスターブと呼ばれている。
【００２０】すなわち、図２９（Ａ），２９（Ｂ）に示
されるように読み出し非選択のセルは、常にＶｒｅａｄ
ストレスにさらされているため、閾値が徐々に上昇して
いく。
【００２１】ここで、メモリセルの保持電荷が正の場
合、以下のいずれかの条件で、特にデータ保持特性の悪
化が生じる。
【００２２】この問題は、メモリセルの微細化に伴っ
て、より深刻になるが以下にそれを説明する。不揮発性
メモリの微細化に伴って、書き込み・消去電圧の低下に
対する要求が強くなっている。
【００２３】これは、書き込み、消去電圧を扱うための
周辺回路の面積が半導体チップ全体に及ぼす影響が大き
くなるからである。書き込み・消去電圧が高いままだと
周辺回路の面積は縮小されず、セルが微細化されると相
対的に周辺回路の面積が大きくなる。このように半導体
チップ全体の面積を周辺回路の面積が制約する。
【００２４】浮遊ゲート型のメモリセルでこれを実現す
るためにはカップリング比の向上とトンネル酸化膜の薄
膜化が有効である。ここで、書き込み消去時に制御ゲー
トとチャネル間にかかる電圧をＶｐｐとし、トンネル酸
化膜にかかる電界をＥｏｘとし、トンネル酸化膜厚をｄ
とし、半導体基板と浮遊ゲート間の容量をＣ１とし、浮
遊ゲートと制御ゲート間の容量をＣ２とし、カップリン
グ比γはＣ１とＣ２の和でＣ２を割った値となる。近似
的には、ＶｔｈをＶｔｈｉと等しいときには以下の数１
が成り立つ。
【００２５】
【数１】Ｖｐｐ≒（ｄ／ γ）×Ｅｏｘ よって、Ｅｏｘを保ったまま（書き込み消去の速度を保
ったまま）、プログラム電圧Ｖｐｐを下げるためにはト
ンネル酸化膜厚 ｄ を薄くするか、カップリング比γを
大きくする必要がある。
【００２６】ところで読み出し動作時の非選択のメモリ
セルのトンネル酸化膜にかかる電界をＥ'ｏｘとする
と、近似的にＶｔｈがＶｔｈｉと等しい場合を考えると
以下の数２の関係が成り立つ。
【００２７】
【数２】Ｅ'ｏｘ≒（γ/ｄ）×Ｖｒｅａｄ よって、制御ゲートとチャネル間にかかる電圧をＶｐｐ
を下げるためにカップリング比γを増加させ、トンネル
酸化膜厚ｄを薄くするとＥ'ｏｘが増大するため、リー
ドディスターブ特性が悪化する。
【００２８】すなわち、リードディスターブはトンネル
酸化膜のリークが原因であり、Ｅ'ｏｘ、すなわち、酸
化膜電界が大きくなるとリーク電流が増大する。
【００２９】また、電荷蓄積層としてシリコン窒化膜な
どの絶縁膜を用いた不揮発性メモリも存在し一般に書き
込み消去電圧Ｖｐｐが低いことを特徴としているが、こ
のようなメモリセルでは特開平１１−３３０２７７号公
報の図４に記載されているように２．５Ｖ以下の低い制
御ゲート電圧でも閾値変動が生じることが知られてい
る。
【００３０】またＳｉＮを電荷蓄積層として用いたセル
の繰り返し書き換え動作においては、消去状態に蓄積さ
れたホールが信頼性を劣化させることが Minamiらによ
って指摘されている(「IEEE TRANSACTIONS ON ELECTRON
DEVICES. Vol. 40, No. 11,pp.2011-2017 November 19
93, Shin-ichi Minami and Yoshiaki Kamigaki 「A No
vel MONOS Nonvolatile memory Device Ensuring 10-Ye
ar Data Retentionafter 107 Erase/Write Cycle
s」」)。ＭＯＮＯＳの場合に、電荷蓄積層を薄くした場
合、長時間のストレスをかけた場合にはその特性悪化が
顕著である。
【００３１】さらにＳｉＮを電荷蓄積層として用いたセ
ルにおける、データ保持特性の繰り返し書き換えによる
劣化についてはホール蓄積状態のみ繰り返し書き換えに
より劣化し、電子蓄積状態は劣化しないことがMinamiら
によって指摘されている(「IEEE TRANSACTIONS ON ELECT
RON DEVICES. Vol. 38, No. 11, pp. 2519-2526 Novemb
er 1991, Shin-ichi Minami and Yoshiaki Kamigaki
「New Scaling Guidelines for MNOS Nonvolatile Memor
y Devices」」) 。
【００３２】本発明の目的は以上のような従来技術の課
題を解決することにある。特に、本発明の目的は、リー
ドディスターブ特性を向上させて、高集積化された半導
体記憶装置を提供することにある。
【００３３】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、少なくとも一つの制御端子を有
し、電気的に消去可能で、離散的なｎ値（ｎは２以上の
整数）のデータを記憶する情報蓄積部を有し、少なくと
も二つの電流端子間に配置されたメモリエレメントを複
数個備え、前記電流端子間の導通状態と遮断状態とが切
り替わる前記制御端子の電圧を閾値とすると、前記ｎ値
のデータを閾値の低い順に定められた離散的な第１乃至
第ｎのすべての閾値電圧が、データ読み出し時に電流端
子に印加される電圧のうち低い方の電圧に比べて高く、
データ読み出し時に前記制御端子に印加される電圧と比
べて低い半導体記憶装置である。
【００３４】本発明の別の特徴は、少なくとも一つの制
御端子を有し、電気的に消去可能で、離散的なｎ値（ｎ
は２以上の整数）のデータを記憶する情報蓄積部を有
し、少なくとも二つの電流端子間に配置されたメモリエ
レメントを複数個備え、前記電流端子間の導通状態と遮
断状態とが切り替わる前記制御端子の電圧を閾値とする
と、前記ｎ値のデータを閾値の低い順に定められた離散
的な第１乃至第ｎのすべての閾値電圧が、データ読み出
し時に電流端子に印加される電圧のうち低い方の電圧に
比べて高く、データ読み出し時に前記第ｎの閾値電圧よ
りも高い電圧が印加される前記制御端子を有するメモリ
エレメントを少なくとも一つ備える半導体記憶装置であ
る。
【００３５】本発明の別の特徴は、少なくとも一つの制
御端子を有し、電気的に消去可能で、離散的なｎ値（ｎ
は２以上の整数）のデータを記憶する情報蓄積部を有
し、少なくとも二つの電流端子間に複数個直列に接続さ
れたメモリエレメントを備え、前記電流端子間の導通状
態と遮断状態とが切り替わる前記制御端子の電圧を閾値
とすると、前記ｎ値のデータを閾値の低い順に定められ
た離散的な第１乃至第ｎのすべての閾値電圧が、データ
読み出し時に電流端子に印加される電圧のうち低い方の
電圧に比べて高い半導体記憶装置である。
【００３６】本発明の別の特徴は、少なくとも一つの制
御端子を有し、電気的に消去可能で、離散的なｎ値（ｎ
は２以上の整数）のデータを記憶する情報蓄積部を有
し、少なくとも二つの電流端子間に配置されたメモリエ
レメントを備え、前記電流端子間の導通状態と遮断状態
とが切り替わる前記制御端子の電圧を閾値とすると、前
記ｎ値のデータを閾値の低い順に定められた離散的な第
１乃至第ｎの閾値電圧領域に対応させて記憶させ、第ｍ
（ｍは１以上ｎ以下の整数）のデータ記憶状態におい
て、閾値電圧がデータ読み出し時に電流端子に印加され
る電圧のうち低い方の電圧に比べて、高いメモリエレメ
ントと低いメモリエレメントをともに備える半導体記憶
装置である。
【００３７】本発明の別の特徴は、少なくとも一つの制
御端子を有し、電気的に消去可能で、離散的なｎ値（ｎ
は２以上の整数）のデータを記憶する情報蓄積部を有
し、少なくとも二つの電流端子間に配置されたメモリエ
レメントを複数個備え、前記電流端子間の導通状態と遮
断状態とが切り替わる前記制御端子の電圧を閾値とする
と、前記ｎ値のデータを閾値の低い順に定められた離散
的な第１乃至第ｎの閾値電圧領域に対応させて記憶さ
せ、データ読み出し時に前記第ｎの閾値電圧より高い電
圧が印加される前記制御端子を有するメモリエレメント
を少なくとも一つ備え、第ｍ（ｍは１以上ｎ以下の整
数）のデータ記憶状態において、閾値電圧がデータ読み
出し時に電流端子に印加される電圧のうち低い方の電圧
に比べて、高いメモリエレメントと低いメモリエレメン
トをともに備える半導体記憶装置である。
【００３８】本発明の別の特徴は、少なくとも一つの制
御端子を有し、電気的に消去可能で、離散的なｎ値（ｎ
は２以上の整数）のデータを記憶する情報蓄積部を有
し、少なくとも二つの電流端子間に複数個直列に接続さ
れたメモリエレメントを備え、前記電流端子間の導通状
態と遮断状態とが切り替わる前記制御端子の電圧を閾値
とすると、前記ｎ値のデータを閾値の低い順に定められ
た離散的な第１乃至第ｎの閾値電圧領域に対応させて記
憶させ、第ｍ（ｍは１以上ｎ以下の整数）のデータ記憶
状態において、閾値電圧がデータ読み出し時に電流端子
に印加される電圧のうち低い方の電圧に比べて、高いメ
モリエレメントと低いメモリエレメントをともに備える
半導体記憶装置である。
【００３９】本発明の別の特徴は、離散的なｎ値（ｎは
２以上の整数）のデータを記憶可能であり、前記第１乃
至第ｎのすべてのデータ記憶状態において負の電荷が蓄
積され、かつ、電気的に消去可能な情報蓄積部と、少な
くとも一つの制御端子を有するメモリエレメントを備え
る半導体記憶装置である。
【００４０】本発明の別の特徴は、離散的なｎ値（ｎは
２以上の整数）のデータを記憶可能であり、かつ、電気
的に消去可能な情報蓄積部と、少なくとも一つの制御端
子を有するメモリエレメントが複数個設けられていて、
前記ｎ値のデータを蓄積された電荷の正の電荷量の多い
順に第ｎ乃至第１のデータ記憶状態に対応させたとき、
第ｍ（ｍは１以上ｎ以下の整数）のデータ記憶状態にお
いて、前記情報蓄積部に正の電荷が蓄積されているメモ
リエレメントと、前記情報蓄積部に負の電荷が蓄積され
ているメモリエレメントとをともに備える半導体記憶装
置である。
【００４１】本発明の別の特徴は、少なくとも一つの制
御端子と、電気的に消去可能で、離散的なｎ値（ｎは２
以上の整数）のデータを記憶する情報蓄積部を有する、
少なくとも二つの電流端子間に配置されたメモリエレメ
ントを備え、前記電流端子間の導通状態と遮断状態とが
切り替わる前記制御端子の電圧を閾値とすると、前記ｎ
値のデータを閾値の低い順に定められた離散的な第１乃
至第ｎのすべての閾値電圧が、情報蓄積部の電荷がゼロ
のときの閾値電圧よりも高い半導体記憶装置である。
【００４２】本発明の別の特徴は、少なくとも一つの制
御端子と、電気的に消去可能で、離散的なｎ値（ｎは２
以上の整数）のデータを記憶する情報蓄積部を有する、
少なくとも二つの電流端子間に配置されたメモリエレメ
ントを複数個備え、前記電流端子間の導通状態と遮断状
態とが切り替わる前記制御端子の電圧を閾値とし、前記
ｎ値のデータを閾値の低い順に定められた離散的な第１
乃至第ｎの閾値電圧に対応させると、第ｍ（ｍは１以上
ｎ以下の整数）のデータ記憶状態における閾値電圧が、
情報蓄積部の電荷がゼロのときの閾値電圧よりも高いメ
モリエレメントと低いメモリエレメントをともに備える
半導体記憶装置である。
【００４３】本発明の別の特徴は、少なくとも一つの制
御端子を有し、電気的に消去可能で、離散的なｎ値（ｎ
は２以上の整数）のデータを記憶する情報蓄積部を有
し、少なくとも二つの電流端子間に配置されたメモリエ
レメントと、このメモリエレメントと電流端子を共有し
て配置され、前記電流端子間の導通状態と遮断状態とが
切り替わる前記制御端子の電圧を閾値とすると、前記ｎ
値のデータを閾値の低い順に定められた離散的な第１乃
至第ｎのすべての閾値電圧よりも低い閾値電圧を有する
選択エレメントとを備える半導体記憶装置である。
【００４４】本発明の別の特徴は、少なくとも一つの制
御端子を有し、電気的に消去可能で、離散的なｎ値（ｎ
は２以上の整数）のデータを記憶する情報蓄積部を有
し、少なくとも二つの電流端子間に配置された複数個の
メモリエレメントと、このメモリエレメントと電流端子
を共有して選択エレメントが配置され、前記電流端子間
の導通状態と遮断状態とが切り替わる前記制御端子の電
圧を閾値として前記ｎ値のデータを閾値の低い順に定め
られた離散的な第１乃至第ｎの閾値電圧に対応させる
と、第ｍ（ｍは１以上ｎ以下の整数）のデータ記憶状態
における閾値電圧が、前記選択エレメントの閾値電圧よ
りも高いメモリエレメントと、前記選択エレメントの閾
値電圧よりも低いメモリエレメントとをともに備える半
導体記憶装置である。
【００４５】本発明の別の特徴は、少なくとも一つの制
御端子を有し、電気的に消去可能で、離散的なｎ値（ｎ
は２以上の整数）のデータを記憶する情報蓄積部を有
し、少なくとも二つの電流端子間に配置されたメモリエ
レメントと、このメモリエレメントと電流端子を共有し
て配置され、データ読み出し時にメモリエレメントの制
御端子に与えられる電位と同じ電位が印加される制御端
子を有する選択エレメントとを備える半導体記憶装置で
ある。
【００４６】
【発明の実施の形態】次に，図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には、同一又は類似の符号を付してい
る。ただし、図面は模式的なものであり，厚みと平面寸
法との関係、各層の厚みの比率等は、現実のものとは異
なる。従って、具体的な厚みや寸法は以下の説明を参酌
して判断すべきものである。また、図面相互間において
も互いの寸法の関係や比率が異なる部分が含まれてい
る。
【００４７】（第１の実施の形態）図１（Ａ）を用いて
本実施形態をＮＡＮＤ型ＥＥＰＲＯＭに適用した場合の
読み出し動作を説明する。ここでは、メモリセルユニッ
トはビット線ＢＬに一端が接続された第１選択トランジ
スタＳ１とソース線Ｓｏｕｒｃｅに一端が接続された第
２選択トランジスタＳ２との間に１６個のメモリセルト
ランジスタＭ０〜Ｍ１５が直列に接続されて構成されて
いる。
【００４８】ビット線ＢＬをプリチャージした後にフロ
ーティングにし、読み出し選択されたメモリセルトラン
ジスタＭ２の制御ゲートの電圧を読み出し電圧Ｖｒｅｆ
とし、それ以外のメモリセルＭ０、Ｍ１、Ｍ３〜Ｍ１５
の制御ゲートの電圧を非選択読み出し電圧Ｖｒｅａｄ、
第１選択トランジスタＳ１及び第２選択トランジスタＳ
２のゲート電圧を電源電圧Ｖｃｃ、ソース線Ｓｏｕｒｃ
ｅを０Ｖとして、読み出し選択されたメモリセルＭ２に
電流が流れるか否かをビット線ＢＬで検出することによ
り行われる。
【００４９】すなわち、選択メモリセルＭ２の閾値Ｖｔ
ｈが読み出し電圧Ｖｒｅｆよりも大きいならば、選択メ
モリセルＭ２はオフになるのでビット線ＢＬはプリチャ
ージ電位を保つ。
【００５０】これに対して選択メモリセルＭ２の閾値Ｖ
ｔｈが読み出し電圧Ｖｒｅｆよりも小さいならば、選択
メモリセルＭ２はオンになるのでビット線ＢＬの電位は
プリチャージ電位からメモリセルユニットでの電圧降下
ΔＶだけ低下する。この電位変化をビット線に接続され
たデータ回路（図示せず）内のセンスアンプ（図示せ
ず）で検知することによって選択メモリセルＭ２のデー
タが読み出される。
【００５１】ここで、読み出し電圧Ｖｒｅｆは書き込み
状態の閾値と消去状態の閾値の中間の電圧、非選択読み
出し電圧Ｖｒｅａｄは書き込み状態の閾値よりも高い電
圧、電源電圧Ｖｃｃは選択トランジスタの閾値よりも高
い電圧である。
【００５２】図１（Ｂ）には、横軸をメモリセルトラン
ジスタの個数、縦軸を閾値の大きさとして、本実施の形
態におけるデータの記憶状態が示される。本実施の形態
に特徴的なことはメモリセルの書き込み状態及び消去状
態のいずれもが正の閾値を持つことである。
【００５３】ここで、書き込み状態及び消去状態の閾値
は、図１（Ｂ）に示されるような分布を持つ。消去状態
の閾値は、０Ｖよりも大きく、読み出し電圧Ｖｒｅｆよ
りも小さい分布となっている。書き込み状態の閾値は、
読み出し電圧Ｖｒｅｆよりも大きく、非選択読み出し電
圧Ｖｒｅａｄよりも小さい分布となっている。
【００５４】また、場合により図１（Ｃ）に示すような
データの記憶状態となっていてもよい。消去状態の閾値
は、０Ｖをはさんで正負両方の値となっていて、読み出
し電圧Ｖｒｅｆよりも小さい分布となっている。書き込
み状態の閾値は、読み出し電圧Ｖｒｅｆよりも大きく、
非選択読み出し電圧Ｖｒｅａｄよりも小さい分布となっ
ている。
【００５５】図２７（Ａ）に示したように、繰り返し読
み出しによって非選択セルの閾値は非選択読み出し電圧
Ｖｒｅａｄによるストレスによって上昇する問題がある
ため、データ記憶の閾値設定や各種の電圧設定はこれを
考慮にいれて行う必要がある。
【００５６】図２（Ａ）には、リードディスターブを考
慮した閾値設定方法を横軸をメモリセルトランジスタ
数、縦軸を閾値とした分布が表される。
【００５７】書き込み状態のメモリセルのなかで最も低
い閾値をＶｔｈｗ（ｍｉｎ）、書き込み閾値の分布幅を
ΔＶ（ΔＶとしては例えば０．４Ｖ程度が一般的であ
る）とする。
【００５８】読み出し動作の高速化のために十分なセル
電流を得るためには、非選択読み出し電圧Ｖｒｅａｄは
最も高い閾値を持つメモリセルでも十分にオンするだけ
の電圧である必要がある。
【００５９】すなわち、ゲート電圧が高いほどセル電流
が大きくなるため、セル電流をかせぐためには、ゲート
電圧は十分高い必要がある。
【００６０】このマージンをＶ１とする。一般的にはＶ
１としては１Ｖ程度の電圧が望ましい。このとき数３の
関係が成り立つ。
【００６１】
【数３】 Ｖｒｅａｄ＝Ｖｔｈｗ（ｍｉｎ）＋ΔＶ＋Ｖ１ 定数αをΔＶとＶ１との和すると相互に等しい下記の数
４、数５が成り立つ。
【００６２】
【数４】Ｖｒｅａｄ＝Ｖｔｈｗ（ｍｉｎ）＋α
【００６３】
【数５】Ｖｔｈｗ（ｍｉｎ）＝Ｖｒｅａｄ−α また、消去状態のメモリセルの中でもっとも高い閾値を
Ｖｔｈｅ（ｍａｘ）とする。繰り返し読み出し動作によ
って破線で示される消去閾値は徐々に上昇し、ある時間
の非選択読み出し電圧Ｖｒｅａｄストレス後にはＶｔｈ
ｅ（ｍａｘ）はＶｔｈｅ’（ｍａｘ）となり、実線で示
される分布状態となる。ここでＶｔｈｅ’（ｍａｘ）は
非選択読み出し電圧Ｖｒｅａｄストレス時間が長いほど
上昇する。
【００６４】非選択読み出し電圧Ｖｒｅａｄストレス時
間は不揮発性メモリの信頼性保証のスペックによって決
定され、例えば、読み出し時間と１０年間の動作保証を
する呼び出し回数との積となる。
【００６５】このようにして決定された非選択読み出し
電圧Ｖｒｅａｄストレス後にも書き込み状態と消去状態
の閾値分布は分離されている必要があり、分離のための
マージンをβとすると、数６の関係が満たされる必要が
ある。
【００６６】
【数６】 Ｖｔｈｗ（ｍｉｎ）−Ｖｔｈｅ’（ｍａｘ）＞β ここで、βはセンスアンプの動作マージンによって決定
されるが一般には０．４Ｖ程度である。
【００６７】発明者は不揮発性メモリにおける消去閾値
と非選択読み出し電圧及び非選択読み出し電圧ストレス
時間の関係を調査した。図２（Ｂ）には、横軸をリード
ストレス時間とし、縦軸を消去閾値電圧として、消去閾
値は、リードストレス時間の関数として表される。
【００６８】その結果、十分長いリードストレス後の消
去閾値Ｖｔｈｅ’は初期の消去閾値Ｖｔｈｅに依らず、
非選択読み出し電圧Ｖｒｅａｄだけで決定されることを
見出した。
【００６９】リードストレスが０秒のときの消去閾値
（初期状態での消去閾値）によらずに、長時間ストレス
を与えた後の閾値は、一定値に収束する。消去が深い
と、自己電界のためにストレス初期の閾値変動が大き
く、消去が浅い場合に追いついてしまう。
【００７０】つまり、ある一定のリードストレス時間
（この時間は信頼性のスペックによって決定される）後
の消去閾値は非選択読み出し電圧Ｖｒｅａｄの関数であ
り、数７が成立する。
【００７１】
【数７】 Ｖｔｈｅ’ （ｍａｘ）＝Ｆ（Ｖｒｅａｄ） ここで、Ｆ（ｘ）はメモリセルトランジスタのリードデ
ィスターブ特性に依存するが、発明者は２次関数で近似
できることを見出した。
【００７２】図３は上記数５をとして、数７をとし
てグラフ上にプロットしたものである。グラフの横軸は
非選択読み出し電圧Ｖｒｅａｄ、縦軸はメモリセルの閾
値Ｖｔｈである。
【００７３】このグラフで、数６の関係式を満たすよう
に、書き込み及び消去の閾値を設定する必要がある。十
分長いリードストレス後の消去閾値Ｖｔｈｅ’が初期の
消去閾値Ｖｔｈｅによりも大きくなるように設定すれば
よく、消去時間や消去電圧の低減のためにはＶｔｈｅ’
とＶｔｈｅとの差は大きくとりすぎないことが望まし
い。
【００７４】ところで、数６、つまり一定時間後の消去
閾値Ｖｔｈｅ’ （ｍａｘ） はメモリセルのリードディ
スターブ特性に依存する。図３のグラフではリードディ
スターブによる閾値変動が大きい場合と小さい場合
の２種類をプロットした。リードディスターブによる閾
値変動が大きい場合には一定時間後の消去閾値Ｖｔｈ
ｅ’ （ｍａｘ） が高くなるために、書き込み消去の閾
値設定も、閾値変動が小さい場合と比較して高いほう
にシフトすることが信頼性上望ましい。
【００７５】微細化されたメモリセルではカップリング
比γの増加、トンネル酸化膜厚ｄの薄膜化、または絶縁
膜に電荷をトラップさせるＭＯＮＯＳ型メモリセル等の
技術が有利であるが、先にも述べたようにこれらの技術
を用いた場合にはリードディスターブによる閾値変動が
大きくなる。さらにＭＯＮＯＳ型メモリセルにおいて、
チャネル全面からの正電荷のダイレクトトンネリングに
よって消去する場合、消去時間を短縮するためにトンネ
ル酸化膜を薄膜化した場合、リードディスターブによる
閾値変動が大きくなるが、本実施の形態を適用すること
で閾値変動による書き込み消去ウインドウの低下を抑制
することができる。
【００７６】本実施の形態ではメモリセルの閾値設定を
書き込み/消去状態ともに正にすることで、繰り返し読
み出し動作における消去データのデータ破壊を防止する
ことができる。
【００７７】本実施の形態のもうひとつの効果として消
去ベリファイ動作に関するものがある。消去ベリファイ
動作とは、消去後消去したメモリセルの閾値が所望の閾
値(以下、Ｖｖｅｒｉｆｙとする)以下であることを確認
する動作で、従来のＮＡＮＤ型ＥＥＰＲＯＭでは消去閾
値は０Ｖ以下であるのでマージンを考慮するとＶｖｅｒ
ｉｆｙは、０Ｖよりも小さくする必要があった。消去ベ
リファイ動作においては制御ゲート電極にＶｖｅｒｉｆ
ｙを印加して、このときにメモリセルトランジスタがオ
ンすることを確認する。
【００７８】ここでＶｖｅｒｉｆｙが負であると、制御
ゲートに負電圧を印加するためのデータ制御線ドライバ
が余分に必要となり、周辺回路面積が増大する。ゲート
に負電圧を印加しない場合には、消去ベリファイ動作時
にソース電圧を上昇させる必要があるが、この場合にも
ソース線に正の電圧を印加するための余分な回路が必要
となり、やはり周辺回路面積が増大する。
【００７９】ここで、本実施の形態では消去閾値が正で
あるためにＶｖｅｒｉｆｙも正であり、消去ベリファイ
動作時にはソース線は通常の読み出し動作と同じく基準
電位である０Ｖでよく、また制御ゲート電極にも正の電
圧を印加すればよいので、周辺回路部は消去ベリファイ
動作のための余分な回路を必要としないので、回路が簡
単になり面積が小さくて済む。
【００８０】図４乃至図７に本実施の形態をＮＡＮＤ型
ＥＥＰＲＯＭに適用した場合のメモリセルの等価回路
図、平面図、及び断面図を示す。
【００８１】図４（Ａ）では、電荷蓄積電極を有するＭ
ＯＳトランジスタからなる不揮発性メモリセルＭ０〜Ｍ
１５が直列に接続され、一端が選択トランジスタＳ１を
介してデータ転送線ＢＬに接続されている。また、他の
一端は選択トランジスタＳ２を介して共通ソース線ＳＬ
に接続されている。また、それぞれのメモリセルＭ０〜
Ｍ１５の制御電極は、データ選択線ＷＬ０〜ＷＬ１５に
接続されている。各メモリセルＭ０〜Ｍ１５へは共通の
ウエル電位Ｗｅｌｌが与えられている。
【００８２】また、データ転送線ＷＬ０〜ＷＬ１５に沿
った複数のメモリセルブロックから１つのメモリセルブ
ロックを選択してデータ転送線に接続するため、選択ト
ランジスタＳ１の制御電極はブロック選択線ＳＳＬに接
続されている。
【００８３】さらに、選択トランジスタＳ２の制御電極
はブロック選択線ＧＳＬに接続されており、いわゆるＮ
ＡＮＤ型メモリセルブロック１を形成している。
【００８４】図４（Ｂ）では、図４（Ａ）に示されたメ
モリセルブロック１を３つ並列して配置した構造を示し
ている。特に、図４（Ｂ）では、セル構造をわかりやす
くするために、制御ゲート電極よりも下の構造のみを示
している。ここでは、選択ゲートのブロック選択線ＳＳ
Ｌ及びＧＳＬがメモリセルエレメントの制御配線ＷＬ０
〜ＷＬ１５の電荷蓄積層と同じ層の導電体によって、紙
面左右方向に隣接するセルで接続されて形成されてい
る。ここで、メモリセルブロック１には、ブロック選択
線ＳＳＬ、ＧＳＬは少なくとも1本以上あればよく、デ
ータ選択線ＷＬ０〜ＷＬ１５と同一方向に形成されるこ
とが、高密度化には望ましい。
【００８５】データ転送線ＢＬは、データ選択線ＷＬ０
〜ＷＬ１５と垂直な方向に紙面上下方向に図４（Ｂ）中
では３本配置されている。各データ転送線ＢＬのブロッ
ク選択線ＳＳＬ近傍にはビット線コンタクト２が配置さ
れている。また、各データ転送線ＢＬのブロック選択線
ＧＳＬ近傍にはソース線コンタクト３が配置されてい
る。このようにデータ選択線が形成されることで、制御
ゲートのLine/Spaceのパターンが規則的になり、加工が
容易となる。
【００８６】図４（Ａ）では、メモリセルブロック１に
１６個、すなわち２の４乗個のメモリセルトランジスタ
が接続されている例を示したが、データ転送線およびデ
ータ選択線に接続するメモリセルの数は複数であればよ
く、３２個や２n個（ｎは正の整数）であることがアド
レスデコードをする上で望ましい。
【００８７】データの記憶は例えば制御ゲートと半導体
基板間に例えば１０〜２５Ｖの高電圧を印加すること
で、トンネル絶縁膜を介して電荷が移動し、電荷蓄積層
となる絶縁膜又は浮遊ゲート中の電荷量を変化させるこ
とによって行われる。電荷蓄積層中の電荷量が変化する
ことでメモリセルトランジスタの閾値電圧が変化し、こ
れを検出することでデータを読み出すことができる。
【００８８】図５（Ａ）には、図４（Ｂ）におけるカラ
ム方向である“Ａ−Ｂ”線上での断面が示される。図５
（Ｂ）には、図４（Ｂ）におけるロウ方向である“Ｃ−
Ｄ”線上での断面が示される。
【００８９】図５（Ａ）は、電荷蓄積層としてシリコン
窒化膜等の絶縁膜を用いたＭＯＮＯＳ型メモリセルトラ
ンジスタを用いた場合の断面図である。
【００９０】Ｐ型半導体基板４上には、Ｎ型ウエル５が
形成されている。このＮ型ウエル５上には、Ｐ型ウエル
６が形成されている。各トランジスタは、同一のＰ型ウ
エル６上に形成されている。
【００９１】ここで、Ｐ型ウエル６は、例えばボロン不
純物濃度が１０14ｃｍ-3から１０19ｃｍ-3の間で形成さ
れている。このＰ型ウエル６の上に、例えば、１から１
０ｎｍの厚さからなるシリコン酸化膜またはオキシナイ
トライド膜からなるトンネルゲート絶縁膜７を介して、
例えばＳｉＮ、ＳｉＯＮからなる電荷蓄積層８が３ｎｍ
から５０ｎｍの厚さで形成されている。
【００９２】この上に、例えば、厚さ２ｎｍから１０ｎ
ｍの間のシリコン酸化膜からなるブロック絶縁膜９を介
して、例えばポリシリコンやＷＳｉ（タングステンシリ
サイド）とポリシリコンとのスタック構造、ＮｉＳｉ,
ＭｏＳｉ,ＴｉＳｉ,ＣｏＳｉとポリシリコンのスタック
構造、金属とポリシリコンとのスタック構造、又は金属
やポリシリコン、ＷＳｉ，ＮｉＳｉ，ＭｏＳｉ，ＴｉＳ
ｉ，ＣｏＳｉなどの単層構造からなる制御ゲート１０が
１０ｎｍから５００ｎｍの厚さで形成されている。
【００９３】制御ゲート１０の上には、ゲートキャップ
絶縁膜１１が形成されている。このゲートキャップ絶縁
膜１１、制御ゲート１０、ブロック絶縁膜９、電荷蓄積
層８、トンネル絶縁膜７の積層構造の側面には、例えば
５ｎｍから２００ｎｍの厚さのシリコン窒化膜またはシ
リコン酸化膜からなるゲート側壁絶縁膜１２が形成され
ていて、これらでメモリセルゲート１３が形成されてい
る。
【００９４】制御ゲート１０は、図４（Ｂ）において隣
接するメモリセルブロックで接続されるように紙面左右
方向にブロック境界まで形成されており、データ選択線
ＷＬ０〜ＷＬ１５及び、選択ゲート制御線ＳＳＬ,ＧＳ
Ｌを形成している。
【００９５】なお、Ｐ型ウエル６は、Ｎ型ウエル５によ
ってＰ型半導体基板４と独立に電圧印加できるようにな
っていることが、消去時の昇圧回路負荷を減らし、消費
電力を抑えるためには望ましい。
【００９６】これらメモリセルゲート１３の両側にはゲ
ート側壁絶縁膜１２を挟んでソース・ドレインＮ型拡散
層１４が形成されている。これらソース・ドレインＮ型
拡散層１４と電荷蓄積層８、制御ゲート１０により、Ｍ
ＯＮＯＳ型不揮発性ＥＥＰＲＯＭセルが形成されてお
り、電荷蓄積層のゲート長としては、０．５μｍ以下
０．０１μｍ以上とする。これらソース・ドレインＮ型
拡散層１４としては、例えばリンや砒素、アンチモンを
表面濃度が１０17ｃｍ-3から１０21ｃｍ-3となるように
深さ１０ｎｍから５００ｎｍの間で形成されている。
【００９７】さらに、これらソース・ドレインＮ型拡散
層１４はメモリセル同士で直列に接続され、ＮＡＮＤ接
続が実現されている。また、図５（Ａ）において、ゲー
ト電極１５は選択ゲート制御線ＧＳＬに相当するブロッ
ク選択線に接続され、ゲート電極１６は選択ゲート制御
線ＳＳＬに相当するブロック選択線に接続されている。
それぞれのゲート電極１５，１６は、ＭＯＮＯＳ型ＥＥ
ＰＲＯＭのメモリセルトランジスタのメモリセルゲート
１３の制御電極１０と同層で形成されている。
【００９８】これらゲート電極１５，１６は、例えば３
から１５ｎｍの厚さのシリコン酸化膜またはオキシナイ
トライド膜からなるゲート絶縁膜１７を介してＰ型ウエ
ル６と対向し、ＭＯＳトランジスタを形成している。
【００９９】ここで、ゲート電極１５、１６のゲート長
は、メモリセルゲート１３のゲート長よりも長く、例え
ば、１μｍ以下０．０２μｍ以上として形成することに
より、ブロック選択時と非選択時のオンオフ比を大きく
確保でき、誤書き込みや誤読み出しを防止できる。
【０１００】また、ゲート電極１６の片側に形成された
ソースまたはドレイン電極となるＮ型拡散層１８は、例
えば、タングステンやタングステンシリサイド、チタ
ン、チタンナイトライド、またはアルミニウムからなる
データ転送線１９とコンタクト２０を介して接続されて
いる。
【０１０１】ここで、データ転送線１９（ＢＬ）は、隣
接するメモリセルブロックで接続されるように図４
（Ｂ）の紙面上下方向にメモリセルブロック境界まで形
成されている。
【０１０２】一方、ゲート電極１５の片側に形成された
ソース・ドレインＮ型拡散層２１は、コンタクト２２を
介してソース線２３（ＳＬ）と接続されている。
【０１０３】このソース線２３（ＳＬ）は、隣接するメ
モリセルブロックで接続されるように図４（Ｂ）の紙面
左右方向にブロック境界まで形成されている。これらコ
ンタクト２０，２２としては、例えばＮ型又はＰ型にド
ープされたポリシリコンやタングステン、タングステン
シリサイド、Ａｌ、ＴｉＮ、Ｔiなどが充填されて、導
電体領域となっている。
【０１０４】さらに、これらソース線２３、データ転送
線１９と、Ｐ型ウエル６との間は、例えばＳｉＯ2やＳ
ｉＮからなる層間膜２４によって充填されている。
【０１０５】さらに、このデータ転送線１９上部には、
例えばＳｉＯ2やＳｉＮ、又は、ポリイミドからなる絶
縁膜保護層２５が形成されていて、場合によりその上に
は、図には示していないが、例えば、Ｗ,ＡｌやＣｕか
らなる上部配線が形成されている。
【０１０６】図５（Ｂ）に示される断面では、素子分離
領域２６で各ゲート電極１３が分離絶縁されている様子
が示される。各メモリセルゲート１３の真上に層間膜２
４を介して、データ転送線１９が形成されている。
【０１０７】本実施の形態では、ＭＯＮＯＳ型セルを用
いているため、浮遊ゲート型ＥＥＰＲＯＭセルよりも書
き込み電圧および消去電圧を低電圧化することができ、
素子分離間隔を狭めゲート絶縁膜厚を薄膜化しても耐圧
を維持することができる。
【０１０８】よって、高電圧が印加される回路の面積を
小さくでき、よりチップ面積を縮小することができる。
さらに、浮遊ゲート型メモリセルと比較して、電荷蓄積
層８の厚さを２０ｎｍ以下に小さくでき、ゲート形成時
のアスペクトをより低減でき、ゲート電極の加工形状を
向上させ、層間膜２４のゲート間の埋め込みも向上させ
ることができ、耐圧をより向上させることができる。
【０１０９】また、浮遊ゲート電極を形成するためのプ
ロセスやスリット作成プロセスが不要であり、よりプロ
セス工程を短くすることができる。また、電荷蓄積層８
が絶縁体で、１つ１つの電荷トラップに電荷が捕獲され
ているので、放射線に対して電荷が抜けにくく強い耐性
を持たせることができる。さらに、電荷蓄積層８の側壁
絶縁膜１２が薄膜化しても、電荷蓄積層８に捕獲された
電荷がすべて抜けてしまうことなく良好な保持特性を維
持できる。
【０１１０】ＮＡＮＤメモリにおいては、高集積化が可
能であり、ＮＯＲメモリにおいては、ランダムアクセス
動作が可能である。さらに、ＡＮＤメモリにおいては、
高集積化が可能である。また、ＭＯＮＯＳ型メモリで
は、低電圧動作が可能である。一方、浮遊ゲート型メモ
リでは、ＭＯＮＯＳ型メモリよりもデータ保持特性が良
好である。本実施の形態はその不得意な点を改良する意
味において、リードディスターブを改善するため、特に
ＮＡＮＤ ＭＯＮＯＳ型メモリにおいて、有効である。
【０１１１】（第１の実施の形態の第１の変形例）図６
（Ａ）には、ＭＯＮＯＳ型セルを用いたメモリセルブロ
ック２７の等価回路図である。図１（Ａ）に示された第
１の実施の形態における等価回路図とは選択トランジス
タＳ１、Ｓ２がＭＯＳセルではなくＭＯＮＯＳトランジ
スタとなっている点のみが異なり、他は同一である。上
面図は図５（Ｂ）に示される通りである。また、図５
（Ｂ）における“Ａ−Ｂ”線上での断面は図６（Ｂ）に
示されるが、“Ｃ−Ｄ”線上での断面は図５（Ｂ）に示
される構造と同一である。
【０１１２】図６（Ｂ）では選択トランジスタがメモリ
セルと同じＭＯＮＯＳ構造をとった場合の断面図を示し
ている。この場合、選択トランジスタとメモリセルトラ
ンジスタを作り分けるための工程を省略できるので製造
コストが削減され、また作り分けのための余裕をとる必
要が無いので選択トランジスタとメモリセル間の距離を
小さくすることが可能で素子面積を縮小することができ
る。作り分けを行うと、そのためのリソグラフィーが必
要となり、マスクの合わせずれ余裕を取らなければなら
ないが、作り分けを行わない場合、合わせ余裕を取る必
要がないので、微細化がその分進められる。
【０１１３】（第１の実施の形態の第２の変形例）本変
形例は、電荷蓄積層として不純物を添加したポリシリコ
ン等の導電体を用いた、浮遊ゲート型メモリ構造を有す
る場合である。
【０１１４】本変形例の等価回路は図１（Ａ）又は、図
６（Ａ）に示される通りであり、その上面図は図４
（Ｂ）に示される通りである。図４（Ｂ）における“Ａ
−Ｂ”線上での断面が図７（Ａ）に示され、“Ｃ−Ｄ”
線上での断面が図７（Ｂ）に示される。
【０１１５】図７（Ａ）に示されるように、Ｐ型半導体
基板４上にＮ型ウエル５が形成されていて、その上に、
例えば、ボロン不純物濃度が１０14 ｃｍ-3から１０19
ｃｍ -3の間のＰ型ウエル６に、例えば、３から１５ｎｍ
の厚さからなるシリコン酸化膜またはオキシナイトライ
ド膜から形成されたトンネルゲート絶縁膜３０を介し
て、例えばリンまたは砒素を１０18 ｃｍ-3から１０21
ｃｍ-3の間で、添加したポリシリコンからなる電荷蓄積
層３１が１０ｎｍから５００ｎｍの厚さで形成されてい
る。
【０１１６】これらは、図７（Ｂ）に示されるような、
例えば、シリコン酸化膜からなる素子分離絶縁膜２６が
形成されていない領域上に、Ｐ型ウエル６と自己整合的
に形成されている。これは、例えば、Ｐ型ウエル６にト
ンネルゲート絶縁膜３０及び電荷蓄積層３１を全面堆積
した後、パターニングしてＰ型ウエル６に達するまで、
Ｐ型ウエル６を例えば０．０５〜０．５μｍの深さまで
エッチングし、絶縁膜を埋め込むことで形成することが
できる。
【０１１７】このようにトンネルゲート絶縁膜３０及び
電荷蓄積層３１を段差のない平面に全面形成できるの
で、より均一性の向上した特性の揃った製膜を行うこと
ができる。このように、素子分離領域よりもゲート電極
を先に形成するプロセスを採用することが好ましい。こ
こで、素子分離領域を形成した後、トンネルゲート絶縁
膜３０、電荷蓄積層３１を形成した場合には、素子分離
領域の段差のために均一に形成することが難しくなる。
【０１１８】この上に、例えば、厚さ５ｎｍから３０ｎ
ｍの間のシリコン酸化膜またはオキシナイトライド膜、
またはシリコン酸化膜/シリコン窒化膜/シリコン酸化膜
からなるインターポリ絶縁膜３２を介して、例えばリ
ン、砒素、またはボロンを１０ 17〜１０21ｃｍ-3を不純
物添加したポリシリコン、または、ＷＳｉ（タングステ
ンシリサイド）とポリシリコンとのスタック構造、Ｎｉ
Ｓｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉとポリシリコンの
スタック構造、金属とポリシリコンとのスタック構造、
又は金属やポリシリコン、ＷＳｉ，ＮｉＳｉ，ＭｏＳ
ｉ，ＴｉＳｉ，ＣｏＳｉなどの単層構造からなる制御ゲ
ート３３が１０ｎｍから５００ｎｍの厚さで形成されて
いる。
【０１１９】この制御ゲート３３は、図４（Ａ）におい
て隣接するメモリセルブロックで接続されるように図４
（Ｂ）において紙面左右方向にブロック境界まで形成さ
れており、データ選択線ＷＬ０〜ＷＬ１５を形成してい
る。なお、Ｐ型ウエル６は、Ｎ型ウエル５によってＰ型
半導体基板４と独立に電圧印加できるようになっている
ことが、消去時の昇圧回路の負荷を減らし、消費電力を
抑えるためには望ましい。制御ゲート３３上にはゲート
キャップ絶縁膜３４が形成されている。
【０１２０】ゲートキャップ絶縁膜３４、制御ゲート３
３、インターポリ絶縁膜３２、電荷蓄積層３１、トンネ
ルゲート絶縁膜３０の側面は、例えば５ｎｍから２００
ｎｍの厚さのシリコン窒化膜またはシリコン酸化膜から
なるゲート側壁絶縁膜３５で覆われていて、これらがメ
モリセルゲート３６を形成する。
【０１２１】図７（Ａ）に示すように、これらメモリセ
ルゲート３６の両側には、ゲート側壁絶縁膜３５を挟ん
でソース・ドレインＮ型拡散層３７が形成されている。
これらソース・ドレインＮ型拡散層３７及びメモリセル
ゲート３６により、電荷蓄積層３１に蓄積された電荷量
を情報量とする浮遊ゲート型ＥＥＰＲＯＭセルが形成さ
れており、そのゲート長としては、０．５μｍ以下０．
０１μｍ以上とする。
【０１２２】これらソース・ドレインＮ型拡散層３７と
しては、例えばリンや砒素、アンチモンを表面濃度が１
０17〜１０21ｃｍ-3となるように深さ１０ｎｍから５０
０ｎｍの間で形成されている。さらに、これらソース・
ドレインＮ型拡散層３７は隣接するメモリセル同士共有
され、ＮＡＮＤ接続が実現されている。
【０１２３】また、図７（Ａ）において、ゲート電極３
８は図４（Ｂ）における選択ゲート制御線ＳＳＬに接続
されていて、ゲート電極３９は選択ゲート制御線ＧＳＬ
に接続されている。これらゲート電極は浮遊ゲート型Ｅ
ＥＰＲＯＭのメモリセルゲート３６と同層で形成されて
いる。
【０１２４】ゲート電極３８，３９のゲート長は、メモ
リセルゲート３６のゲート長よりも長く、例えば、１μ
ｍ以下０．０２μｍ以上で形成することにより、ブロッ
ク選択時と非選択時のオンオフ比を大きく確保でき、誤
書き込みや誤読み出しを防止できる。
【０１２５】また、ゲート電極３８の片側に形成された
ソース・ドレインＮ型拡散層１８は、例えば、タングス
テンやタングステンシリサイド、チタン、チタンナイト
ライド、またはアルミニウムからなるデータ転送線１９
とコンタクト２０を介して接続されている。ここで、デ
ータ転送線１９は、隣接するメモリセルブロックで接続
されるように図４（Ｂ）の紙面上下方向にブロック境界
まで形成されている。
【０１２６】一方、ゲート電極３９ の片側に形成され
たソース・ドレインＮ型拡散層２１は、コンタクト２２
を介してソース線２３と接続されている。このソース線
２３は、隣接するメモリセルブロックで接続されるよう
に図４（Ｂ）において紙面左右方向にブロック境界まで
形成されている。
【０１２７】これらコンタクト２０，２２としては、例
えばＮ型またはＰ型にドープされたポリシリコンやタン
グステン、及びタングステンシリサイド、Ａｌ、Ｔｉ
Ｎ、Ｔｉなどが充填されて、導電体領域となっている。
さらに、これらデータ転送線１９とＰ型ウエル６との間
は、例えばＳｉＯ2やＳｉＮなどからなる層間膜２４に
よって充填されている。
【０１２８】さらに、このデータ転送線１９上部には、
例えばＳｉＯ2やＳｉＮ、または、ポリイミドなどから
なる絶縁膜保護層２５が形成されている。その上には、
図には示していないが、例えば、Ｗ、ＡｌやＣｕからな
る上部配線が形成されている。
【０１２９】本変形例において、メモリセルのデータ記
憶状態について、書き込み/消去の閾値がどちらも正で
ある。または書き込み状態のすべてのメモリセルの閾値
および消去状態の一部のメモリセルの閾値が正である。
従って繰り返し読み出し動作によって消去状態のメモリ
セルが上昇するリードディスターブによる閾値ウィンド
ウの低下を改善することが出来る。さらに消去閾値が正
であるために消去ベリファイ動作時に負の電圧を扱う必
要が無く、周辺回路を簡略化することが出来る。
【０１３０】（第２の実施の形態）図８及び図９に本発
明の第２の実施形態におけるデータの記憶状態を示す。
図８に示されるように、本実施形態に特徴的なことはメ
モリセルの書き込み、消去のいずれの場合においても電
荷蓄積層に負の電荷（電子）が溜められていることに特
徴がある。これは書き込み、消去のいずれの状態の閾値
も中性閾値（電荷蓄積層に電荷がないときのメモリセル
の閾値）Ｖｔｈｉよりも高いと言い換えることができ
る。
【０１３１】図８（Ａ）では、横軸をメモリセル数、縦
軸を閾値としている。書き込み状態では、メモリセルの
分布はすべて、Ｖｒｅｆよりも大きい閾値となってい
る。消去状態では、メモリセルの分布はＶｒｅｆよりも
小さく、Ｖｔｈｉよりも大きい範囲に収まっている。
【０１３２】図８（Ｂ）には、書き込み状態のメモリセ
ルゲートの電荷状態が示されている。半導体基板５０中
にソース・ドレイン拡散層５１が設けられ、このソース
・ドレイン拡散層５１にはさまれた半導体基板５０上に
電荷蓄積層５２が設けられ、この電荷蓄積層５２上に制
御ゲート５３が設けられている。ここでは、電荷蓄積層
５２に負電荷が多数蓄積された状態が示されている。
【０１３３】図８（Ｃ）には、消去状態のメモリセルゲ
ートの電荷状態が示されている。書き込み状態に比べ
て、電荷蓄積層５２に蓄積される負電荷の量が少数とな
っている状態が示されている。
【０１３４】また図９に示されるように、本実施形態の
代替例として特徴的なことは書き込み状態のすべて、及
び消去状態の一部のメモリセルの電荷蓄積層に負の電荷
（電子）が溜められている。つまり消去状態の閾値分布
が中性閾値Ｖｔｈｉをまたいでいる。すなわち、消去閾
値分布の範囲に中性閾値が存在することになる。
【０１３５】図９（Ａ）では、横軸をメモリセル数、縦
軸を閾値としている。書き込み状態では、メモリセルの
分布はすべて、Ｖｒｅｆよりも大きい閾値となってい
る。消去状態では、メモリセルの分布はＶｒｅｆよりも
小さく、Ｖｔｈｉをはさんで大きい状態から小さい状態
の両方の範囲に広がっている。
【０１３６】図９（Ｂ）には、書き込み状態のメモリセ
ルゲートの電荷状態が示されている。ここでは、電荷蓄
積層５２に負電荷が多数蓄積された状態が示されてい
る。
【０１３７】図９（Ｃ）には、消去状態のメモリセルゲ
ートの電荷状態のうち、Ｖｔｈｉよりも高い閾値となっ
ている場合が示されている。書き込み状態に比べて、電
荷蓄積層５２に蓄積される負電荷の量が少数となってい
る状態が示されている。
【０１３８】図９（Ｄ）には、消去状態のメモリセルゲ
ートの電荷状態のうち、Ｖｔｈｉよりも低い閾値となっ
ている場合が示されている。ここでは、電荷蓄積層５２
には正電荷が少数蓄積されている状態が示されている。
【０１３９】ここで、消去動作は例えば制御ゲートを０
Ｖとした状態で半導体基板に高電圧、例えば１０〜２５
Ｖを印加して、電荷蓄積層から基板に負電荷を放出する
ことで行わる。またはソース電位に対してドレイン電位
を負にバイアスしてチャネルで加速されたホットホール
を発生させ、さらにゲート電極をソース電位に対して負
にバイアスすることでホットホールを電荷蓄積層に注入
することで行われる。
【０１４０】書き込み動作は例えば半導体基板を０Ｖと
して状態で制御ゲートに高電圧、例えば１０〜２５Ｖを
印加して、半導体基板から電荷蓄積層に負電荷を注入す
ることで行われる。またはソース電位に対してドレイン
電位を正にバイアスしてチャネルで加速されたホットエ
レクトロンを発生させ、さらにゲート電極をソース電位
に対して正にバイアスすることでホットエレクトロンを
電荷蓄積層に注入することで行われる。
【０１４１】次に、本実施の形態をＮＡＮＤ型ＥＥＰＲ
ＯＭに適用した場合のデータの読み出し動作を図１０
（Ａ）に示す。メモリセルブロック１の構成は図４
（Ａ）に示された構成と同一であり、電位の印加状態が
異なっている。
【０１４２】まず、ビット線ＢＬをプリチャージした後
にフローティング状態にする。次に、読み出し選択され
たメモリセルＭ２の制御ゲートの電圧を読み出し電圧Ｖ
ｒｅｆに設定する。メモリセルＭ２以外のメモリセルＭ
０、Ｍ１、Ｍ３乃至Ｍ１５の制御ゲートの電圧を非選択
読み出し電圧Ｖｒｅａｄ、ふたつの選択トランジスタＳ
１、Ｓ２のゲート電圧を読み出し電圧Ｖｒｅｆに設定
し、ソース線Ｓｏｕｒｃｅを０Ｖとして、読み出し選択
されたメモリセルＭ２に電流が流れるか否かをビット線
ＢＬで検出することにより行われる。
【０１４３】すなわち、選択メモリセルＭ２の閾値Ｖｔ
ｈがＶｒｅｆよりも大きい書き込み状態ならば選択メモ
リセルＭ２はオフになるのでビット線ＢＬはプリチャー
ジ電位を保つ。
【０１４４】これに対して選択メモリセルＭ２の閾値Ｖ
ｔｈがＶｒｅｆよりも小さい読み出し状態ならば、メモ
リセルはオンするのでビット線ＢＬの電位はプリチャー
ジ電位からΔＶだけ低下する。この電位変化をセンスア
ンプで検知することによってメモリセルのデータが読み
出される。
【０１４５】ここでＶｒｅｆは書き込み状態の閾値と消
去状態の閾値の中間の電圧であり、Ｖｒｅａｄは書き込
み状態の閾値よりも高い電圧であり、Ｖｃｃは選択トラ
ンジスタの閾値よりも高い電圧である。
【０１４６】次に、ＡＮＤ型ＥＥＰＲＯＭに適用した場
合のデータの読み出し動作を図１０（Ｂ）を用いて説明
する。
【０１４７】ＡＮＤ型ＥＥＰＲＯＭでは、ビット線ＢＬ
に一端が接続された選択トランジスタＳ１の他端と、一
端がソース線Ｓｏｕｒｃｅに接続された選択トランジス
タＳ２の他端との間に並列に複数個のメモリセルトラン
ジスタＭ０〜Ｍ１５が接続されて、メモリセルブロック
５５を構成している。
【０１４８】まず、ビット線ＢＬをプリチャージした後
にフローティング状態とする。次に、読み出し選択され
たメモリセルＭ２の制御ゲートの電圧を読み出し電圧Ｖ
ｒｅｆに設定する。読み出し選択されたメモリセルＭ２
以外のメモリセルの制御ゲートの電圧を非選択読み出し
電圧Ｖｒｅａｄに設定する。
【０１４９】次に、選択トランジスタＳ１のゲート電圧
を電源電圧Ｖｃｃに設定し、ソース線Ｓｏｕｒｃｅを０
Ｖとして、読み出し選択されたメモリセルＭ２に電流が
流れるか否かをビット線ＢＬで検出することにより行わ
れる。
【０１５０】すなわち、選択されたメモリセルＭ２の閾
値ＶｔｈがＶｒｅｆよりも大きい書き込み状態ならば、
選択されたメモリセルＭ２はオフになるのでビット線Ｂ
Ｌはプリチャージ電位を保つ。
【０１５１】これに対して、選択されたメモリセルＭ２
の閾値ＶｔｈがＶｒｅｆよりも小さい読み出し状態なら
ば、選択されたメモリセルＭ２はオンするのでビット線
ＢＬの電位はプリチャージ電位からΔＶだけ低下する。
【０１５２】この電位変化をデータ回路（図示せず）内
のセンスアンプ（図示せず）で検知することによってメ
モリセルのデータが読み出される。ここでＶｒｅｆは書
き込み状態の閾値と消去状態の閾値の中間の電圧を指
し、Ｖｒｅａｄは消去状態の閾値よりも低い電圧、Ｖｃ
ｃは選択トランジスタの閾値よりも高い電圧である。
【０１５３】次に、ＮＯＲ型ＥＥＰＲＯＭに適用した場
合のデータの読み出し動作を図１０（Ｃ）を用いて説明
する。ＮＯＲ型ＥＥＰＲＯＭでは、第１ビット線ＢＬ１
に一端が接続されたメモリセルトランジスタＭ１の他端
に選択されたメモリセルトランジスタＭ２の一端が接続
され、他端は第１ビット線ＢＬ１に接続されている。こ
の選択されたメモリセルトランジスタＭ１の他端に同様
にメモリセルトランジスタＭ３の一端が接続されてい
る。このようにメモリセルトランジスタＭ１〜Ｍ３でメ
モリセルブロック５６が構成されている。
【０１５４】この第１ビット線ＢＬ１に平行に第２ビッ
ト線ＢＬ２が設けられ、第１のビット線ＢＬ１同様に複
数のメモリセルトランジスタＭ４〜Ｍ６が接続されてい
る。まず、選択ビット線ＢＬ１をプリチャージ状態とし
た後にフローティング状態に設定する。次に、読み出し
選択されたメモリセルＭ２の制御ゲートの電圧を読み出
し電圧Ｖｒｅｆに設定し、読み出し選択されたメモリセ
ルＭ２以外のメモリセルの制御ゲートの電圧を非選択読
み出し電圧Ｖｒｅａｄに設定し、ソース線電圧をＶｓｌ
として、読み出し選択されたメモリセルＭ２に電流が流
れるか否かを選択ビット線ＢＬ１で検出することにより
データの読み出し動作が行われる。
【０１５５】すなわち、選択されたメモリセルＭ２の閾
値ＶｔｈがＶｒｅｆよりも大きい書き込み状態ならば選
択されたメモリセルＭ２はオフになるので、選択ビット
線ＢＬはプリチャージ電位を保つ。
【０１５６】これに対して、選択されたメモリセルＭ２
の閾値ＶｔｈがＶｒｅｆよりも小さい読み出し状態なら
ば選択されたメモリセルＭ２はオンするので、ビット線
ＢＬの電位はプリチャージ電位からΔＶだけ低下する。
【０１５７】この電位変化をデータ回路（図示せず）内
のセンスアンプ（図示せず）で検知することによってメ
モリセルのデータが読み出される。ここでＶｒｅｆは書
き込み状態の閾値と消去状態の閾値の中間の電圧を指
し、Ｖｒｅａｄは消去状態の閾値よりも低い電圧、Ｖｓ
ｌは通常０Ｖである。
【０１５８】なお、図１０（Ａ）、（Ｂ）に示した等価
回路図では選択トランジスタはメモリセルと異なる構造
をとっているが、メモリセルと同様に電荷蓄積層を有す
る不揮発性メモリ構造にしても良い。またメモリセルの
構造としてはフローティングゲート型メモリセルやＭＯ
ＮＯＳ型メモリセル等が適用できる。
【０１５９】本実施の形態の効果を図１１を用いて説明
する。図１１は不揮発性メモリセルのデータ保持特性を
示したものである。図１１（Ａ）は、横軸にデータ保持
時間を表し、縦軸に閾値Ｖｔｈを表している。図１１
（Ａ）は半導体基板５７中に設けられた一対のソース・
ドレイン拡散層５８の上方に設けられた電荷蓄積層５
９、その上に設けられた制御ゲート６０の構造の半導体
記憶装置のデータ保持特性を表している。
【０１６０】図１１（Ａ）中で、で示される実線は図
１１（Ｂ）に示されるような状態に対応している。すな
わち、電荷蓄積層５９に多くの負電荷が蓄積された状態
に対応している。
【０１６１】図１１（Ａ）中で、で示される実線は図
１１（Ｃ）に示されるような状態に対応している。すな
わち、電荷蓄積層５９に少ない負電荷が蓄積された状態
に対応している。
【０１６２】図１１（Ａ）中で、で示される実線は図
１１（Ｄ）に示されるような状態に対応している。すな
わち、電荷蓄積層５９に多い正電荷が蓄積された状態に
対応している。
【０１６３】図１１（Ａ）中で、で示される破線は、
繰り返し書き換えを行う前に図１１（Ｄ）に示される状
態に対応している。
【０１６４】ここで、電荷蓄積層に溜められた電荷は長
い時間をかけてリークしていき、最終的には、電荷ゼ
ロ、つまり中性閾値Ｖｔｈｉに収束する。発明者は不揮
発性メモリの電荷蓄積層において負のキャリア（電子）
と正のキャリア（ホール）の電荷保持特性が異なること
を見出した。
【０１６５】これは特に繰り返し書き込み消去を行った
後のデータ保持において顕著であり、ホールの電荷保持
特性が電子に比べて劣る結果が得られた。この特性は図
１１（Ａ）において、負のキャリアを蓄積した、の
実線の状態が保持時間の経過に伴い、あまり変化してい
ないのに比べて、正の電荷を蓄積したの実線の状態が
保持時間の経過に伴い、急激にＶｔｈｉに近づいている
ことで表されている。
【０１６６】このため従来行われていたように書き込み
時に電子を溜め、消去時にホールを溜める方法では、電
荷保持力に劣るホール蓄積状態の閾値変動によってデバ
イスの寿命が決定される問題があるといえる。
【０１６７】これに対し、本実施の形態においては消去
状態においても負電荷を蓄積しているため、データ保持
特性を改善することが出来る。
【０１６８】次に、本実施の形態をＭＯＮＯＳ型メモリ
セルに適用した場合の効果について図１２を用いて説明
する。ここではトンネル酸化膜が４ｎｍ以下で消去にチ
ャネル全面のホールのダイレクトトンネリングを用いる
場合について説明する。もし、トンネル酸化膜の厚さが
５ｎｍ〜６ｎｍ程度の場合は、ホットホールを用いて消
去動作を行う。なお、絶縁膜厚はＴＥＭ（Transmission
Electron Microscope：透過形電子顕微鏡）などを用い
て測定することができる。
【０１６９】図１２（Ａ）にＭＯＮＯＳ型メモリセルに
おける消去特性を示す。図１２（Ａ）では、横軸を消去
時間とし、縦軸を閾値Ｖｔｈとしている。ここでは、４
種類の消去電圧の絶対値について特性を表している。こ
こで、Ｖｅｒａ１はＶｅｒａ２よりもその絶対値が大き
く、Ｖｅｒａ２はＶｅｒａ３よりもその絶対値が大き
く、Ｖｅｒａ３はＶｅｒａ４よりもその絶対値が大きく
なっている。
【０１７０】飽和消去深さ（消去閾値の変動量）は半導
体基板からの正電荷注入と、ゲート電極からの負電荷注
入のバランスにより決定されるが、消去電圧が高いほど
飽和消去深さは浅くなる。このために深く消去するため
には消去電圧を低く設定する必要があり、このため消去
時間は長くなる。よって消去時間を短くするためには消
去深さを浅くすることが望ましい。本実施例では消去状
態においても電荷蓄積層に負電荷が溜められているた
め、電荷蓄積層中の正電荷によってブロック酸化膜中の
電界が強められることがなく、このためゲート電極から
不要な負電荷が注入されることもない。
【０１７１】このため消去電圧の絶対値をＶｅｒａ２か
らＶｅｒａ１へ変更して、消去閾値をＶｔｈｅ２からＶ
ｔｈｅ１へ変えて中性閾値よりも高く設定することで消
去時間がＴｅｒａ２からＴｅｒａ１となり、短縮が実現
される。
【０１７２】この消去電圧がＶｅｒａ１の場合の消去時
間がＴｅｒａ２以降の消去特性メカニズムは図１２
（Ｂ）に示される。
【０１７３】図１２（Ｂ）に示されるようにＭＯＮＯＳ
型メモリセルの消去は半導体基板Ｓｕｂから電荷蓄積層
（シリコン窒化膜ＳｉＮ）へ、右向き矢印のように正電
荷を注入することで行われる。このときゲート電極ｇａ
ｔｅは半導体基板Ｓｕｂから見て負にバイアスされてい
る。
【０１７４】消去動作中に電荷蓄積層ＳｉＮに正の電荷
（ホール）が蓄積されると、ホールがつくる自己電界に
よってトンネル酸化膜（Ｔｕｎｎｅｌ ＳｉＯ2）中の
電界は緩和され、半導体基板Ｓｕｂから電荷蓄積層Ｓｉ
Ｎへのホールの注入量は減少する。
【０１７５】一方、電荷蓄積層ＳｉＮとゲート電極ｇａ
ｔｅ間のブロック酸化膜ＢｌｏｃｋＳｉＯ2中の電界は
強められ、左向き矢印のようにゲート電極ｇａｔｅから
電荷蓄積層ＳｉＮへ不要な負電荷がＦＮ（Ｆｏｗｌｅｒ
Ｎｏｒｄｈｅｉｍ）注入される。
【０１７６】また図１３（Ａ）にＭＯＮＯＳ型メモリセ
ルにおけるデータ保持特性の電荷蓄積層ＳｉＮ膜厚依存
性の、発明者による実験データを示す。発明者は正電荷
蓄積状態のデータ保持特性がＳｉＮ膜厚に依存し、特に
ＳｉＮ膜厚が１５ｎｍ以下、とりわけ、１２ｎｍ以下の
領域においてデータ保持特性の劣化が顕著である結果を
得た。ここで、正電荷蓄積状態は図１３（Ｂ）に示され
るように半導体基板５７上の電荷蓄積層５９中にやや大
目の正電荷が蓄積された状態に相当する。
【０１７７】一方、負電荷蓄積状態のデータ保持特性は
ＳｉＮ膜厚に依存せず、ＳｉＮ膜を薄膜化してもデータ
保持特性の劣化は観測されなかった。ここで、負電荷蓄
積状態は図１３（Ｃ）に示されるように半導体基板５７
上の電荷蓄積層５９中に多い負電荷が蓄積された状態に
相当する。
【０１７８】本実施の形態においては、書き込み消去と
もに負電荷蓄積状態を用いているので、書き込み消去電
圧を低下させる目的でＳｉＮ膜を薄膜化した場合にもデ
ータ保持特性の劣化はなく、低電圧化に有利である。特
にＳｉＮ膜の物理膜厚が１５ｎｍ以下、とりわけ１２ｎ
ｍ以下である場合に効果がありこれによって書き込み／
消去電圧も２０Ｖ以下にすることが可能である。
【０１７９】また、本実施の形態においては消去状態に
正電荷を蓄積しないので、繰り返し書き換えによる信頼
性劣化を回避することが出来る。
【０１８０】よってこれらの点からもＳｉＮ膜を電荷蓄
積層として用いたＭＯＮＯＳ型セルにおいて、本実施例
の効果は特に大きいといえる。
【０１８１】ここで、第１の実施の形態で、負電荷を蓄
積する動作をさせると本実施の形態が実現できる。
【０１８２】なお、ＮＡＮＤ型ＥＥＰＲＯＭに本実施の
形態を適用する場合の等価回路図、上面図、断面図は第
１の実施の形態において説明した図４乃至図７がそのま
ま適用できる。
【０１８３】（第２の実施の形態の第１の変形例）本変
形例は図１４，１５、１６を用いてＮＡＮＤ型ＥＥＰＲ
ＯＭに変えて、ＮＯＲ型ＥＥＰＲＯＭに適用した場合を
説明する。図１４（Ａ）にはＮＯＲ型ＥＥＰＲＯＭの等
価回路図が示される。ＮＯＲ型ＥＥＰＲＯＭでは、第１
ビット線ＢＬ１に一端が接続されたメモリセルトランジ
スタＭ０の他端にメモリセルトランジスタＭ１の一端が
接続され、他端は第１ビット線ＢＬ１に接続されてい
る。このメモリセルトランジスタＭ１の他端に同様にメ
モリセルトランジスタＭ２の一端が接続されている。
【０１８４】ＮＯＲメモリセルでは１つのトランジスタ
によってメモリセルブロックが形成されている。また、
それぞれのトランジスタは、同一のウエル上に形成され
ている。それぞれのメモリセルの制御電極は、データ選
択線ＷＬ０〜ＷＬ２に接続されている。
【０１８５】この第１ビット線ＢＬ１に平行に第２ビッ
ト線ＢＬ２が設けられ、第１のビット線ＢＬ１同様に複
数のメモリセルトランジスタＭ０’〜Ｍ２’が接続され
ている。
【０１８６】このＮＯＲ型ＥＥＰＲＯＭの上面図が図１
４（Ｂ）に示される。特に、図１４（Ｂ）では、セル構
造をわかりやすくするために、ゲート電極よりも下の構
造のみを示している。図１４（Ｂ）では、図中上下方向
に３本のビット線ＢＬｉ（ｉは自然数）が配置され、そ
れらに直交して共通ソース線ＳＬが２本配置されてい
る。また、ワード線ＷＬ０〜ＷＬ２が共通ソース線ＳＬ
に平行に配置されている。各ビット線ＢＬｉ上のワード
線ＷＬ０〜ＷＬ２と交差していない部分にはビット線コ
ンタクト６１が設けられている。
【０１８７】次にＮＯＲ型ＥＥＰＲＯＭにて図１４
（Ｂ）の“Ａ−Ｂ”線上での浮遊ゲートの場合の断面図
が図１５に示される。図７（Ａ）と同様に、Ｐ型半導体
基板４上にＮ型ウエル５が形成されていて、その上にＰ
型ウエル６が形成され、その上の３から１５ｎｍの厚さ
からなるシリコン酸化膜またはオキシナイトライド膜か
ら形成されたトンネルゲート絶縁膜３０を介して、例え
ばリンまたは砒素を１０18〜１０21ｃｍ-3添加したポリ
シリコンからなる電荷蓄積層３１が１０ｎｍから５００
ｎｍの厚さで形成されている。
【０１８８】これらは、図７（Ｂ）に示されるような、
例えば、シリコン酸化膜からなる素子分離絶縁膜２６が
形成されていない領域上に、Ｐ型ウエル６と自己整合的
に形成されている。この上に、厚さ５ｎｍから３０ｎｍ
の間のシリコン酸化膜またはオキシナイトライド膜、ま
たはシリコン酸化膜/シリコン窒化膜/シリコン酸化膜か
らなるインターポリ絶縁膜３２を介して、ＷＳｉ（タン
グステンシリサイド）とポリシリコンとのスタック構
造、ＣｏＳｉとポリシリコンのスタック構造、金属とポ
リシリコンとのスタック構造、又は金属やポリシリコ
ン、ＷＳｉ，ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉ
などの単層構造からなる制御ゲート３３が１０ｎｍから
５００ｎｍの厚さで形成されている。
【０１８９】制御ゲート３３上にはゲートキャップ絶縁
膜３４が形成されている。
【０１９０】ゲートキャップ絶縁膜３４、制御ゲート３
３、インターポリ絶縁膜３２、電荷蓄積層３１、トンネ
ルゲート絶縁膜３０の側面は、ゲート側壁絶縁膜３５で
覆われていて、これらがゲート電極３６を形成する。そ
のゲート長としては、０．５μｍ以下０．０１μｍ以上
とする。
【０１９１】図１５に示すように、これらゲート電極３
６の一方側には、ゲート側壁絶縁膜３５を挟んでソース
またはドレイン電極となるＮ型拡散層３７が形成されて
いる。ゲート電極３６の他方側には、ゲート側壁絶縁膜
３５を挟んでデータ転送線１９とコンタクト６１を介し
て接続されているソースまたはドレイン電極となるＮ型
拡散層１８が形成されている。これらＮ型拡散層１８、
３７及びゲート電極３６により、電荷蓄積層３１に蓄積
された電荷量を情報量とする浮遊ゲート型ＥＥＰＲＯＭ
セルが形成されている。
【０１９２】これらソース・ドレインＮ型拡散層１８、
３７は隣接するメモリセル同士共有され、ＮＯＲ接続が
実現されている。
【０１９３】さらに、これらデータ転送線１９とＰ型ウ
エル６との間は、例えばＳｉＯ2やＳｉＮなどからなる
例えば５ｎｍから２００ｎｍの厚さの層間膜２４によっ
て充填されている。
【０１９４】さらに、このデータ転送線１９上部には、
絶縁膜保護層２５が形成されている。その上には、図に
は示していないが、上部配線が形成されている。なお、
図１４（Ｂ）の“Ｃ−Ｄ”線上での浮遊ゲートの場合の
断面図は図７（Ｂ）に示される構造と同様である。
【０１９５】次に、本変形例をＮＯＲ型ＥＥＰＲＯＭで
ＭＯＮＯＳ型ゲートに適用した場合の構成を図１６を用
いて説明する。
【０１９６】本変形例はその等価回路図は図１４（Ａ）
と同じであり、その上面図は図１４（Ｂ）と同じであ
り、その図１４（Ｂ）における“Ａ−Ｂ”線上での断面
が図１６に相当し、その図１４（Ｂ）における“Ｃ−
Ｄ”線上での断面が図５（Ｂ）と同じである。
【０１９７】図１６に示された断面では、図１５におけ
る浮遊ゲート型であるゲート電極３６の構造に替えて、
図５（Ａ）に示されるＭＯＮＯＳ型であるゲート電極１
３の構造が用いられていて、他の構成は図１５と同じで
ある。
【０１９８】（第２の実施の形態の第２の変形例）本変
形例はＡＮＤ型ＥＥＰＲＯＭに適用した例である。図１
７，１８には浮遊ゲート型メモリセル構造を有する場合
の例が示される。
【０１９９】図１７（Ａ）には、ＡＮＤメモリセルアレ
イの等価回路図が示される。浮遊ゲート電極を有するＭ
ＯＳトランジスタからなる不揮発性メモリセルＭ０〜Ｍ
１５が電流端子を並列に接続され、一端が選択トランジ
スタＳ１を介してデータ転送線ＢＬに接続されている。
また他の一端は選択トランジスタＳ２を介して共通ソー
ス線ＳＬに接続されている。また、それぞれのトランジ
スタは、同一のウエル上に形成されている。
【０２００】それぞれのメモリセルＭ０〜Ｍ１５の制御
電極は、データ選択線ＷＬ０〜Ｗｌ５に接続されてい
る。また、データ転送線に沿った複数のメモリセルブロ
ックから１つのメモリセルブロックを選択してデータ転
送線に接続するため、選択トランジスタＳ１の制御電極
はブロック選択線ＳＳＬに接続されている。
【０２０１】さらに、選択トランジスタＳ２の制御電極
はブロック選択線ＧＳＬに接続されており、ＡＮＤ型メ
モリセルブロック６５（点線の領域）を形成している。
本変形例では、メモリセルブロック６５に１６個、即ち
２の４乗個のメモリセルが接続されている例を示した
が、データ転送線ＢＬおよびデータ選択線ＷＬ０〜Ｗｌ
５に接続するメモリセルの数は複数であればよく、２の
ｎ乗個（ｎは正の整数）であることがアドレスデコード
をする上で望ましい。
【０２０２】さらに、図１７（Ｂ）には、メモリセルブ
ロック６５の上面図が示され、セル構造をわかりやすく
するために、ゲート電極よりも下の構造のみを示してい
る。図１７（Ｂ）において、左右方向に延びているブロ
ック選択線ＳＳＬの上には、ビット線コンタクト６６が
設けられていて、図１７（Ｂ）中上下方向に延びている
ビット線ＢＬから電位が選択トランジスタＳ１の拡散層
に与えられている。また、図１７（Ｂ）中左右方向に延
びているブロック選択線ＧＳＬの下方には共通ソース線
コンタクト６７が設けられて、共通ソース線ＳＬから選
択トランジスタＳ２へ電位が与えられている。
【０２０３】図１８（Ａ）は、図１７（Ｂ）における
“Ａ−Ｂ”線上での断面を示し、図１８（Ｂ）は図１７
（Ｂ）における“Ｃ−Ｄ”線上での断面を示す。例え
ば、３ｎｍから１５ｎｍの厚さからなるシリコン酸化膜
またはオキシナイトライド膜から形成されたトンネルゲ
ート絶縁膜３０を介して、例えばリンまたは砒素を１０
18〜１０21ｃｍ-3添加したポリシリコンからなる電荷蓄
積層３１が１０ｎｍから５００ｎｍの厚さで形成されて
いる。これらは、例えば、シリコン酸化膜からなる素子
分離絶縁膜２６が形成されていない領域上に、Ｐ型ウエ
ル６と自己整合的に形成されている。
【０２０４】この上に、例えば、厚さ５ｎｍから３０ｎ
ｍの間のシリコン酸化膜またはオキシナイトライド膜、
またはシリコン酸化膜/シリコン窒化膜/シリコン酸化膜
からなるインターポリ絶縁膜３２が形成されている。こ
れは、例えば、Ｐ型ウエル６にトンネルゲート絶縁膜３
０及び電荷蓄積層３１を全面堆積した後、パターニング
してＰ型ウエル６に達するまで、例えば０．０５〜０．
５μｍの深さまでエッチングし、絶縁膜を埋め込むこと
で形成することができる。
【０２０５】このようにメモリセル部のトンネルゲート
絶縁膜３０及び電荷蓄積層３１を段差の少ない平面に全
面形成できるので、より均一性の向上した特性の揃った
製膜を行うことができる。
【０２０６】また、セル部の層間絶縁膜６８とＮ型拡散
層３７は、トンネル絶縁膜３０を形成する前にあらかじ
めトンネル絶縁膜３０を形成する部分に例えば、ポリシ
リコンによるマスク材を形成し、イオン注入によってＮ
型拡散層３７を形成後、全面に層間絶縁膜６８を堆積
し、ＣＭＰ及びエッチバックによってトンネル絶縁膜３
０部分に相当する部分の前記マスク材を選択的に取り除
くことで自己整合的に形成することができる。
【０２０７】さらに、ＷＳｉ（タングステンシリサイ
ド）とポリシリコンとのスタック構造、ＣｏＳｉとポリ
シリコンのスタック構造、金属とポリシリコンとのスタ
ック構造、又は金属やポリシリコン、ＷＳｉ，ＮｉＳ
ｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉなどの単層構造から
なる制御ゲート３３が１０ｎｍから５００ｎｍの厚さで
形成されている。この制御ゲート３３は、図１０（Ｂ）
において隣接するメモリセルブロックで接続されるよう
に図１８（Ｂ）において、紙面左右方向にブロック境界
まで形成されており、データ選択線ＷＬ０〜ＷＬ１５及
び、ブロック選択線ＳＳＬ．ＧＳＬを形成している。
【０２０８】なお、Ｐ型ウエル６は、Ｎ型ウエル５によ
ってＰ型半導体基板４と独立に電圧印加できるようにな
っていることが、消去時の昇圧回路負荷を減らし消費電
力を抑えるためには望ましい。メモリセル部のＰ型ウエ
ル６はＮ型ウエル５によって囲まれていて、このＰ型ウ
エル６に消去電圧を印加した場合、メモリセル部以外
は、昇圧されないので消費電力を抑制できる。
【０２０９】図１８（Ｂ）に示されるように、メモリセ
ルに相当する断面において、これらゲート電極の下に
は、例えば５ｎｍから２００ｎｍの厚さのシリコン酸化
膜又はオキシナイトライド膜からなる層間絶縁膜６８を
挟んでソースまたはドレイン電極となるＮ型拡散層３７
が形成されている。これらＮ型拡散層３７、電荷蓄積層
３１、および制御ゲート３３により、電荷蓄積層に蓄積
された電荷量を情報量とする浮遊ゲート型ＥＥＰＲＯＭ
セルが形成されており、そのゲート長としては、０．５
μｍ以下０．０１μｍ以上とする。
【０２１０】図１８（Ｂ）のように、層間絶縁膜６８は
ソース・ドレイン電極３７を覆うように、チャネル上に
も形成される方が、ソース・ドレイン端での電界集中に
よる異常書込みを防止する上で望ましい。これらソース
・ドレインＮ型拡散層３７としては、例えばリンや砒
素、アンチモンを表面濃度が１０17〜１０21ｃｍ-3とな
るように深さ１０ｎｍから５００ｎｍの間で形成されて
いる。さらに、これらＮ型拡散層３７はビット線ＢＬ方
向に隣接するメモリセル同士で共有され、ＡＮＤ接続が
実現されている。
【０２１１】また、ブロック選択線ＳＳＬ、ＧＳＬは、
制御ゲート３３に接続されていて、ブロック選択線部で
は、電荷蓄積層３１と制御ゲート３３の間のインターポ
リ絶縁膜３２が剥離され、ＥＥＰＲＯＭのデータ選択線
ＷＬ０〜ＷＬ１５と同層で形成されている。
【０２１２】ここで、図１７（Ｂ）及び図１８（Ａ）に
示されるように、ブロック選択トランジスタＳ１は、Ｎ
型拡散層３７をソース・ドレイン電極とし、制御ゲート
３３をゲート電極としたＭＯＳＦＥＴとして形成されて
おり、ブロック選択トランジスタＳ２は、Ｎ型拡散層３
７をソース・ドレイン電極とし、制御ゲート３３をゲー
ト電極としたＭＯＳＦＥＴとして形成されている。
【０２１３】ここで、ブロック選択トランジスタＳ１、
Ｓ２のゲート電極のゲート長は、メモリセルのゲート電
極のゲート長よりも長く、例えば、１μｍ以下０．０２
μｍ以上で形成することにより、ブロック選択時と非選
択時のオンオフ比を大きく確保でき、誤書き込みや誤読
み出しを防止できる。
【０２１４】次に、電荷蓄積層としてＳｉＮ等の絶縁膜
を用いたＭＯＮＯＳ型メモリセル構造を有する場合につ
いて説明する。
【０２１５】図１９（Ａ）には、ＡＮＤメモリセルアレ
イの等価回路図が示される。ＭＯＮＯＳ型ゲート電極を
有するＭＯＳトランジスタからなる不揮発性メモリセル
Ｍ０〜Ｍ１５が電流端子を並列に接続され、一端が選択
トランジスタＳ１を介してデータ転送線ＢＬに接続され
ている。また他の一端は選択トランジスタＳ２を介して
共通ソース線ＳＬに接続されている。また、それぞれの
トランジスタは、同一のウエル上に形成されている。
【０２１６】それぞれのメモリセルＭ０〜Ｍ１５の制御
電極は、データ選択線ＷＬ０〜Ｗｌ５に接続されてい
る。また、データ転送線ＢＬに沿った複数のメモリセル
ブロックから１つのメモリセルブロックを選択してデー
タ転送線ＢＬに接続するため、選択トランジスタＳ１の
制御電極はブロック選択線ＳＳＬに接続されている。
【０２１７】さらに、選択トランジスタＳ２の制御電極
はブロック選択線ＧＳＬに接続されており、ＡＮＤ型メ
モリセルブロック６５（点線の領域）を形成している。
本変形例では、メモリセルブロック６５に１６個、即ち
２の４乗個のメモリセルが接続されている例を示した
が、データ転送線ＢＬおよびデータ選択線ＷＬ０〜Ｗｌ
５に接続するメモリセルの数は複数であればよく、２の
ｎ乗個（ｎは正の整数）であることがアドレスデコード
をする上で望ましい。
【０２１８】さらに、図１９（Ｂ）には、メモリブロッ
ク６５の上面図が示され、セル構造をわかりやすくする
ために、ゲート電極よりも下の構造のみを示している。
図１９（Ｂ）において、左右方向に延びているブロック
選択線ＳＳＬの上には、ビット線コンタクト６６が設け
られていて、図１９（Ｂ）中で、上下方向に延びている
ビット線ＢＬから電位が選択トランジスタＳ１の拡散層
に与えられている。また、図１９（Ｂ）中で、左右方向
に延びているブロック選択線ＧＳＬの下方には共通ソー
ス線コンタクト６７が設けられて、共通ソース線ＳＬか
ら選択トランジスタＳ２へ電位が与えられている。
【０２１９】図２０（Ａ）は、図１９（Ｂ）における
“Ａ−Ｂ”線上での断面を示し、図２０（Ｂ）は図１９
（Ｂ）における“Ｃ−Ｄ”線上での断面を示す。例え
ば、０．５から１０ｎｍの厚さからなるシリコン酸化膜
またはオキシナイトライド膜からなるトンネルゲート絶
縁膜７を介して、例えばポリシリコンやＷＳｉ（タング
ステンシリサイド）とポリシリコンとのスタック構造、
または、ＮｉＳｉ,ＭｏＳｉ,ＴｉＳｉ,ＣｏＳｉとポリ
シリコンのスタック構造からなる制御ゲート１０が１０
ｎｍから５００ｎｍの厚さで形成されている。
【０２２０】図２０（Ｂ）の断面に示されるように、ト
ンネルゲート絶縁膜７上には、例えばシリコン窒化膜か
らなる電荷蓄積層８が４ｎｍから５０ｎｍの厚さで形成
されている。この上に、例えば、厚さ２ｎｍから３０ｎ
ｍの間のシリコン酸化膜またはオキシナイトライド膜か
らなるブロック絶縁膜９が形成されている。制御ゲート
１０上には、例えばポリシリコン層が１０ｎｍから５０
０ｎｍの厚さでゲートキャップ絶縁膜１１が形成されて
いるこれらは、例えば、シリコン酸化膜からなる素子分
離絶縁膜２６が形成されていない領域上に、Ｐ型ウエル
６と自己整合的に形成されている。
【０２２１】これは、例えば、Ｐ型ウエル６にトンネル
ゲート絶縁膜７、電荷蓄積層８、ブロック絶縁膜９、及
び制御ゲート１０を全面堆積した後、パターニングして
Ｐ型ウエル６に達するまで、例えば０．０５〜０.５μ
ｍの深さまでエッチングし、絶縁膜を埋め込むことで形
成することができる。このようにトンネルゲート絶縁膜
７、電荷蓄積層８、ブロック絶縁膜９を段差の少ない平
面に全面形成できるので、均一性のより向上した特性の
揃った製膜を行うことができる。
【０２２２】また、セル部の層間絶縁膜６８とＮ型拡散
層３７は、トンネルゲート絶縁膜７を形成する前にあら
かじめトンネルゲート絶縁膜７を形成する部分に例え
ば、ポリシリコンによるマスク材を形成し、イオン注入
によってＮ型拡散層を形成後、全面に層間絶縁膜８を堆
積し、ＣＭＰ（Chemical Mechanical Polishing）お
よびエッチバックによってトンネルゲート絶縁膜７部分
に相当する部分の前記マスク材を選択的に取り除くこと
で自己整合的に形成することができる。その他の構造に
ついては図１８と同様であるので説明を省略する。
【０２２３】図５、６、１６、２０に示された形態で
は、ＭＯＮＯＳ型セルを用いているため、浮遊ゲート型
ＥＥＰＲＯＭセルよりも書き込み電圧および消去電圧を
低電圧化することができ、素子分離間隔を狭めゲート絶
縁膜厚を薄膜化しても耐圧を維持することができる。
【０２２４】よって、高電圧が印加される回路の面積を
小さくでき、チップ面積をより縮小することができる。
さらに、浮遊ゲート型メモリセルと比較して、ＭＯＮＯ
Ｓ型メモリセルでは、電荷蓄積層８の厚さを２０ｎｍ以
下に小さくでき、ゲート形成時のアスペクトをより低減
でき、ゲート電極の加工形状を向上させ、層間絶縁膜２
４のゲート間の埋め込みも向上させることができ、耐圧
をより向上させることができる。
【０２２５】また、浮遊ゲート電極を形成するためのプ
ロセスやスリット作成プロセスが不要であり、よりプロ
セス工程を短くすることができる。また、電荷蓄積層８
が絶縁体で、１つ１つの電荷トラップに電荷が捕獲され
ているので、放射線に対して電荷が抜けにくく強い耐性
を持たせることができる。
【０２２６】また図１９及び図２０では選択トランジス
タはＭＯＳ構造をとっているがメモリセルと同じＭＯＮ
ＯＳ構造としても良い。この場合、選択トランジスタと
メモリセルトランジスタを作り分けるための工程を省略
できるので製造コストが削減され、また作り分けのため
の余裕をとる必要が無いので選択トランジスタとメモリ
セル間の距離を小さくすることが可能で素子面積を縮小
することができる。
【０２２７】書き込み、消去のいずれの状態も負電荷蓄
積状態を用いているため不揮発性メモリのデータ保持特
性を改善することが可能で、特に繰り返し書き換え後の
消去状態のデータ保持特性を改善する。
【０２２８】また、ＭＯＮＯＳ型メモリセルにおいて、
消去時間を短縮し、ＳｉＮの薄膜化によるデータ保持特
性の低下を回避できるためＳｉＮを１２ｎｍ以下に薄膜
化することが可能となり低電圧化に適し、正電荷蓄積状
態を使わないため繰り返し書き換え後の信頼性を向上す
ることが出来る。
【０２２９】また中性閾値が例えば０Ｖよりも高い場合
には、「書き込み、消去のいずれの状態も負電荷蓄積状
態を用いている」ということは、「書き込み、消去のい
ずれの閾値も正である」ということになるので、このよ
うな場合、第１の実施の形態においても本実施の形態と
同様な効果がある。
【０２３０】（第３の実施の形態）図２１（Ａ）に本実
施の形態におけるデータの記憶状態が示される。本実施
の形態に特徴的なことはメモリセルの書き込み状態およ
び消去状態のいずれの閾値も選択トランジスタの閾値よ
りも高いことである。図２１においては、横軸がメモリ
セル数を指し、縦軸が閾値を示す。
【０２３１】ここで、書き込み状態では、その閾値の分
布は上限、下限ともにＶｒｅｆよりも大きい値になって
いる。消去状態では、その閾値の分布は上限、下限とも
にＶｒｅｆよりは小さく、選択トランジスタの閾値Ｖｔ
ｈｓｇよりは大きい値となっている。
【０２３２】また、場合により図２１（Ｂ）に示すよう
に書き込み状態のすべて、及び消去状態の一部のメモリ
セルの閾値が選択トランジスタの閾値よりも高い、つま
り消去状態の閾値分布が選択トランジスタの閾値をまた
いでいることである。
【０２３３】ここで、書き込み状態では、その閾値の分
布は上限、下限ともにＶｒｅｆよりも大きい値となって
いる。消去状態では、その閾値の分布は上限がＶｒｅｆ
よりは小さく、かつ、選択トランジスタの閾値Ｖｔｈｓ
ｇよりも大きい値となっている。その下限はＶｔｈｓｇ
よりも小さい値となっている。
【０２３４】次に、図２２（Ａ）を用いて本実施形態を
ＮＡＮＤ型ＥＥＰＲＯＭに適用した場合の読み出し動作
を説明する。ビット線ＢＬをプリチャージした後にフロ
ーティングにし、読み出し選択されたメモリセルＭ２の
制御ゲートの電圧を読み出し電圧Ｖｒｅｆ、それ以外の
メモリセルＭ０，Ｍ１、Ｍ３乃至Ｍ１５の制御ゲートの
電圧を非選択読み出し電圧Ｖｒｅａｄ、選択トランジス
タＳ１，Ｓ２のゲート電圧を電源電圧Ｖｃｃ、ソース線
を０Ｖとして、読み出し選択されたメモリセルＭ２に電
流が流れるか否かをビット線ＢＬで検出することにより
行われる。
【０２３５】すなわち、読み出し選択されたメモリセル
Ｍ２の閾値ＶｔｈがＶｒｅｆよりも大きい書き込み状態
ならばメモリセルはオフになるのでビット線ＢＬはプリ
チャージ電位を保つ。
【０２３６】これに対して、読み出し選択されたメモリ
セルＭ２の閾値ＶｔｈがＶｒｅｆよりも小さい読み出し
状態ならばメモリセルはオンするのでビット線ＢＬの電
位はプリチャージ電位からΔＶだけ低下する。この電位
変化をデータ回路（図示せず）内のセンスアンプで検知
することによってメモリセルのデータが読み出される。
【０２３７】ここでＶｒｅｆは書き込み状態の閾値と消
去状態の閾値の中間の電圧であり、Ｖｒｅａｄは書き込
み状態の閾値よりも高い電圧であり、Ｖｃｃは選択トラ
ンジスタの閾値よりも高い電圧である。
【０２３８】また選択トランジスタＳ１，Ｓ２のゲート
に与える電圧としてＶｃｃのかわりに図２２（Ｂ）に示
すようにＶｒｅｆを与えても良い。
【０２３９】また、図２２（Ｃ）に示すように選択ゲー
トＳ１．Ｓ２にＶｒｅａｄを与えても良い。
【０２４０】また、図２２（Ｃ）でＶｒｅａｄをＶｃｃ
と等しく設定しても良いし、ＶｒｅｆをＶｃｃと等しく
設定しても良い。これらの場合、読み出し時に扱う電圧
の種類が減るので周辺回路を単純化して、面積や工程数
を縮小させることができる。
【０２４１】次に、図２３（Ａ）を用いて本実施形態を
ＡＮＤ型ＥＥＰＲＯＭに適用した場合のデータの読み出
し動作を説明する。まず、ビット線ＢＬをプリチャージ
した後にフローティングにし、読み出し選択されたメモ
リセルＭ２の制御ゲートの電圧を読み出し電圧Ｖｒｅｆ
に設定し、それ以外のメモリセルの制御ゲートの電圧を
非選択読み出し電圧Ｖｒｅａｄに設定し、選択トランジ
スタＳ１，Ｓ２のゲート電圧を電源電圧Ｖｃｃとして、
ソース線Ｓｏｕｒｃｅを０Ｖとして、読み出し選択され
たメモリセルＭ２に電流が流れるか否かをビット線ＢＬ
で検出することにより行われる。
【０２４２】すなわち、読み出し選択されたメモリセル
Ｍ２の閾値ＶｔｈがＶｒｅｆよりも大きい書き込み状態
ならばメモリセルＭ２はオフになるのでビット線ＢＬは
プリチャージ電位を保つ。これに対して読み出し選択さ
れたメモリセルＭ２の閾値ＶｔｈがＶｒｅｆよりも小さ
い読み出し状態ならば、メモリセルＭ２はオンするので
ビット線ＢＬの電位はプリチャージ電位からΔＶだけ低
下する。この電位変化をセンスアンプで検知することに
よってメモリセルのデータが読み出される。
【０２４３】ここでＶｒｅｆは書き込み状態の閾値と消
去状態の閾値の中間の電圧であり、Ｖｒｅａｄは消去状
態の閾値よりも低い電圧であり、Ｖｃｃは選択トランジ
スタＳ１，Ｓ２の閾値よりも高い電圧である。
【０２４４】また選択トランジスタＳ１，Ｓ２のゲート
に与える電圧としてＶｃｃの代わりに図２３（Ｂ）に示
すようにＶｒｅｆを与えても良い。
【０２４５】また、図２３（Ｃ）に示すようにＶｒｅａ
ｄを与えても良い。また、図２３（Ｃ）で、Ｖｒｅａｄ
をＶｃｃとしても良いし、ＶｒｅｆをＶｃｃとしても良
い。これらの場合、読み出し時に扱う電圧の種類が減る
ので周辺回路を単純化して面積や工程数を縮小させるこ
とができる。
【０２４６】なお、図２２及び図２３に示した等価回路
図では選択トランジスタは電荷蓄積層を持たない構造と
なっているが、メモリセルと同じ不揮発性メモリ構造と
しても良い。この場合、選択トランジスタとメモリセル
トランジスタを作り分けるための工程を省略できるので
製造コストが削減され、また作り分けのための余裕をと
る必要が無いので選択トランジスタとメモリセル間の距
離を小さくすることが可能で素子面積を縮小することが
できる。
【０２４７】ＮＡＮＤ又はＡＮＤ型ＥＥＰＲＯＭの読み
出し動作において、ビット線に流れる電流は主に読み出
し選択されたメモリセルのチャネルコンダクタンスによ
って決定されるが、このほかに選択トランジスタのチャ
ネルコンダクタンスの影響も受ける。つまり選択トラン
ジスタの閾値ばらつきの影響をうけ、誤読み出しの原因
となる。これを回避するためには選択トランジスタの閾
値分布が読み出し時に選択ゲートにかかる電圧よりも十
分低く、従って選択トランジスタのチャネルコンダクタ
ンスがメモリセルに比べて十分大きいことが望ましい。
【０２４８】ここで、選択トランジスタのチャネルコン
ダクタンスがメモリセルに比べて、十分大きいとは、読
み出し時にビット線を流れる電流が選択トランジスタの
閾値によって変動しない範囲を指す。例えば、選択トラ
ンジスタの閾値がＶｔｈｓｇ、書き込みメモリの閾値が
Ｖｔｈｗである場合、選択ゲート電圧Ｖｓｇ、読み出し
非選択ゲート電圧をＶｒｅａｄとした場合、数８のよう
になる。
【０２４９】
【数８】 （Ｖｓｇ−Ｖｔｈｓｇ）≧（Ｖｒｅａｄ−Ｖｔｈｗ） 本実施の形態においては選択トランジスタの閾値がメモ
リセルの消去状態の閾値と同じか、メモリセルの閾値よ
り低いために、選択トランジスタのチャネルコンダクタ
ンスは常に十分に高く、選択トランジスタの閾値ばらつ
きがビット線電流に影響することはない。
【０２５０】また、本実施の形態においては読み出し動
作時に選択ゲートに与える電圧を、選択メモリセルまた
は非選択のメモリセルの制御ゲートに与える電圧と共通
化することが出来るので、回路を単純化することが可能
となる。
【０２５１】また、本実施の形態において選択トランジ
スタをメモリセルと同じ不揮発性メモリ構造とした場合
には、メモリセルの消去時に選択トランジスタにもメモ
リセルと同様の電圧を印加すれば、選択トランジスタの
閾値をメモリセルの消去閾値と同じにすることが可能で
ある。また選択トランジスタにメモリセルよりも高い電
圧を印加すればメモリセルよりも低い消去閾値とするこ
とが可能である。
【０２５２】本実施の形態をＮＡＮＤ型ＥＥＰＲＯＭに
適用した場合の等価回路図、平面図及び断面図は、図
４、５、６，７に示される通りである。また、ＡＮＤ型
ＥＥＰＲＯＭに適用した場合の等価回路図、平面図及び
断面図は、図１７，１８，１９，２０に示される通りで
ある。
【０２５３】以上の説明では、ＮＡＮＤ，ＮＯＲ及びＡ
ＮＤ型ＥＥＰＲＯＭを例にしているが発明の実施形態は
これに限定されること無く、ＤＩＮＯＲ型等の記憶装置
に適用することもできる。
【０２５４】またメモリセル構造として浮遊ゲート型と
ＭＯＮＯＳ型を例に説明したが、これに限らず電荷蓄積
層を有するその他の半導体装置に対しても同様の効果が
ある。ここで、ＭＯＮＯＳメモリでは、ゲート電極が単
層構造なので、ゲートに印加された電圧がすべて、電荷
蓄積層下のＯＮＯ（Oxide-Nitride-Oxide）膜に印加さ
れることになり、低電圧動作が可能である。
【０２５５】一方、浮遊ゲート型メモリでは、制御ゲー
トと浮遊ゲートの間にインターポリ絶縁膜が存在するた
め、ゲート電極に印加された電圧がすべてトンネル酸化
膜に印加されることがなく、インターポリ絶縁膜及びト
ンネル酸化膜の両方に印加されるので、その動作はＭＯ
ＮＯＳ型メモリよりも高電圧化が必要である。
【０２５６】また各実施の形態では図２４（Ａ）に示さ
れるようにＶｒｅｆ以上の閾値の書き込み状態と、Ｖｒ
ｅｆ以下の閾値の消去状態とを有し、一つのメモリセル
に“書き込み”、“消去”のふたつの状態を記憶する２
値メモリセルを例に説明したが、三つ以上の状態を記憶
する多値メモリセルに適用することもできる。この場合
のデータの記憶状態を図２４（Ｂ）を用いて説明する。
【０２５７】多値メモリセルにおいて、一つのメモリセ
ルに記憶する状態の数をｎ（ｎは２以上の自然数）個と
して、閾値の低い順番に“１”状態、“２”状態・・・
“ｎ”状態とする。また“１”状態と“２”状態を区別
する電圧をＶｒｅｆ１とすると、上述した２値メモリセ
ルの“消去状態”を多値メモリセルの“１”状態、２値
メモリセルの“Ｖｒｅｆ” を多値メモリセルの”Ｖｒ
ｅｆ１" と読みかえて、上記各実施の形態と同様の形態
で実施することができる。
【０２５８】また、第３の実施の形態においては選択ト
ランジスタの閾値Ｖｔｈｓｇを"１"状態〜“ｎ"状態の
いずれかと同じ（分布中に含まれる）にすることができ
る。また読み出し動作時に選択ゲートに与える電圧をＶ
ｒｅｆ１〜Ｖｒｅｆｎ−１のいずれかと同じにすること
で第３の実施の形態と同様の効果を得ることができる。
【０２５９】発明の実施形態は上記実施例に限定され
ず、発明の趣旨を逸脱しない範囲で種々変形して使用す
ることができる。またそれぞれの実施形態は単独で使用
されるとは限らず、複数の実施の形態を組み合わせて使
用することもできる。
【０２６０】
【発明の効果】本発明によれば、リードディスターブ特
性を向上させて、高集積化された半導体記憶装置を提供
できる。
【図面の簡単な説明】
【図１】 （Ａ）は、第１の実施の形態におけるデータ
読み出し動作を表す回路図であり、（Ｂ）は、第１の実
施の形態におけるデータの記憶状態の一例を表す閾値の
分布図であり、（Ｃ）は、第１の実施の形態におけるデ
ータの記憶状態の一例を表す閾値の分布図である。
【図２】 （Ａ）は、第１の実施の形態におけるリード
ディスターブを考慮した閾値設定を表す閾値の分布図で
あり、（Ｂ）は、不揮発性メモリのリードディスターブ
特性を表す図である。
【図３】 第１の実施の形態におけるリードディスター
ブを考慮した閾値設定を表す閾値とＶｒｅａｄとの関係
図。
【図４】 （Ａ）は、第１の実施の形態におけるＮＡＮ
Ｄメモリセルの一例の等価回路図であり、（Ｂ）は、第
１の実施の形態におけるＮＡＮＤメモリセルの上面図で
ある。
【図５】 （Ａ）は、第１の実施の形態におけるＭＯＮ
ＯＳ型ＮＡＮＤメモリセルの図４（Ｂ）における“Ａ−
Ｂ”線上の断面図であり、（Ｂ）は、第１の実施の形態
におけるＭＯＮＯＳ型ＮＡＮＤメモリセルの図４（Ｂ）
における“Ｃ−Ｄ”線上の断面図である。
【図６】 （Ａ）は、第１の実施の形態の変形例におけ
るＭＯＮＯＳ型ＮＡＮＤメモリセルの第２の例の等価回
路図であり、（Ｂ）は、第１の実施の形態の第１の変形
例におけるＭＯＮＯＳ型ＮＡＮＤメモリセルの図４
（Ｂ）における“Ａ−Ｂ”線上の断面図である。
【図７】 （Ａ）は、第１の実施の形態の第２の変形例
における浮遊ゲート型ＮＡＮＤメモリセルの図４（Ｂ）
における“Ａ−Ｂ”線上の断面図であり、（Ｂ）は、第
１の実施の形態の第２の変形例における浮遊ゲート型Ｎ
ＡＮＤメモリセルの図４（Ｂ）における“Ｃ−Ｄ”線上
の断面図である。
【図８】 （Ａ）は、第２の実施の形態におけるデータ
の記憶状態の一例を表す閾値の分布図であり、（Ｂ）
は、第２の実施の形態におけるデータの記憶状態の一例
の書き込み状態を表す模式図であり、（Ｃ）は、第２の
実施の形態におけるデータの記憶状態の一例の消去状態
を表す模式図である。
【図９】 （Ａ）は、第２の実施の形態におけるデータ
の記憶状態の第二の例を表す閾値の分布図であり、
（Ｂ）は、第２の実施の形態におけるデータの記憶状態
の第二の例の書き込み状態を表す模式図であり、（Ｃ）
は、第２の実施の形態におけるデータの記憶状態の第二
の例の第一の場合の消去状態を表す模式図であり、
（Ｄ）は、第２の実施の形態におけるデータの記憶状態
の第二の例の第二の場合の消去状態を表す模式図であ
る。
【図１０】 （Ａ）は、第２の実施の形態におけるＮＡ
ＮＤメモリセルの等価回路図であり、（Ｂ）は、第２の
実施の形態におけるＡＮＤメモリセルの等価回路図であ
り、（Ｃ）は、第２の実施の形態におけるＮＯＲメモリ
セルの等価回路図である。
【図１１】 （Ａ）は、不揮発性メモリのデータ保持特
性を表す図であり、（Ｂ）は、多くの負電荷が蓄積され
た状態の不揮発性メモリを表す模式図であり、（Ｃ）
は、少数の負電荷が蓄積された状態の不揮発性メモリを
表す模式図であり、（Ｄ）は、正電荷が蓄積された状態
の不揮発性メモリを表す模式図である。
【図１２】 （Ａ）は、ＭＯＮＯＳメモリの消去時間と
閾値の関係を表す図であり、（Ｂ）は、ＭＯＮＯＳメモ
リにおける消去動作を表す模式図である。
【図１３】 （Ａ）は、ＭＯＮＯＳメモリのデータ保持
特性の電荷蓄積層ＳｉＮ膜厚依存性を表す図であり、
（Ｂ）は、正電荷が蓄積された状態の不揮発性メモリを
表す模式図であり、（Ｃ）は、負電荷が蓄積された状態
の不揮発性メモリを表す模式図である。
【図１４】 （Ａ）は、第２の実施の形態の第１の変形
例におけるＮＯＲメモリセルの等価回路図であり、
（Ｂ）は、第２の実施の形態の第１の変形例におけるＮ
ＯＲメモリセルの上面図である。
【図１５】 第２の実施の形態の第１の変形例におい
て、ＮＯＲ浮遊ゲート型メモリの図１４（Ｂ）の“Ａ−
Ｂ”線上での断面図。
【図１６】 第２の実施の形態の第１の変形例におい
て、ＮＯＲ ＭＯＮＯＳ型メモリの図１４（Ｂ）の“Ａ
−Ｂ”線上での断面図。
【図１７】（Ａ）は、第２の実施の形態の第２の変形例
において、ＡＮＤ浮遊ゲート型メモリの等価回路図であ
り、（Ｂ）は、第２の実施の形態の第２の変形例におい
て、ＡＮＤ浮遊ゲート型メモリの上面図である。
【図１８】 （Ａ）は、図１７（Ｂ）における“Ａ−
Ｂ”線上での断面図であり、（Ｂ）は、図１７（Ｂ）に
おける“Ｃ−Ｄ”線上での断面図である。
【図１９】 （Ａ）は、第２の実施の形態の第２の変形
例において、ＡＮＤＭＯＮＳ型メモリの等価回路図であ
り、（Ｂ）は、第２の実施の形態の第２の変形例におい
て、ＡＮＤ ＭＯＮＯＳ型メモリの上面図である。
【図２０】 （Ａ）は、図１９（Ｂ）における“Ａ−
Ｂ”線上での断面図であり、（Ｂ）は、図１９（Ｂ）に
おける“Ｃ−Ｄ”線上での断面図である。
【図２１】 （Ａ）は、第３の実施の形態におけるデー
タの記憶状態の一例を表す閾値の分布図であり、（Ｂ）
は、第３の実施の形態におけるデータの記憶状態の第二
の例を表す閾値の分布図である。
【図２２】 （Ａ）は、第３の実施の形態のＮＡＮＤ型
メモリにおける読み出し動作を表す第１の例の回路図、
（Ｂ）は、第３の実施の形態のＮＡＮＤ型メモリにおけ
る読み出し動作を表す第２の例の回路図、（Ｃ）は、第
３の実施の形態のＮＡＮＤ型メモリにおける読み出し動
作を表す第３の例の回路図である。
【図２３】 （Ａ）は、第３の実施の形態のＡＮＤ型メ
モリにおける読み出し動作を表す第１の例の回路図、
（Ｂ）は、第３の実施の形態のＡＮＤ型メモリにおける
読み出し動作を表す第２の例の回路図、（Ｃ）は、第３
の実施の形態のＡＮＤ型メモリにおける読み出し動作を
表す第３の例の回路図である。
【図２４】 （Ａ）は、２値セルにおけるデータ記憶状
態を表す図であり、（Ｂ）は、多値セルにおけるデータ
記憶状態を表す図である。
【図２５】 （Ａ）、（Ｂ）、（Ｃ）は、従来の浮遊ゲ
ート型不揮発性メモリにおける消去動作を表す模式図で
あり、（Ｄ）、（Ｅ）、（Ｆ）は、従来のＭＯＮＯＳ型
不揮発性メモリにおける消去動作を表す模式図である。
【図２６】 （Ａ）は、従来技術におけるデータ記憶状
態を表す図であり、（Ｂ）は、従来技術における書き込
み状態を表す模式図であり、（Ｃ）は、従来技術におけ
る消去状態を表す模式図である。
【図２７】 従来のＮＡＮＤ型メモリセルのデータの記
憶状態を表す図。
【図２８】 従来のＮＡＮＤ型メモリセルの読み出し動
作を説明する回路図。
【図２９】 （Ａ）は、従来のＮＡＮＤ型メモリセルの
非選択セルの閾値変化を表す図であり、（Ｂ）は、従来
のＮＡＮＤ型メモリセルの記憶状態の変化を表す図であ
る。
【符号の説明】
１、２７，５５，５６，６５ メモリセルブロック ２，６１ ＢＬコンタクト ３ ＳＬコンタクト ４ Ｐ型半導体基板 ５ Ｎ型ウエル ６ Ｐ型ウエル ７，３０ トンネルゲート絶縁膜 ８，３１，５２，５９ 電荷蓄積層 ９ ブロック絶縁膜 １０，３３，５３，６０ 制御ゲート（ワード線） １１，３４ ゲートキャップ絶縁膜 １２，３５ ゲート側壁絶縁膜 １３，３６ メモリセルゲート １４，１８, ２１, ３７ ソース・ドレインＮ型拡散
層 １５，１６，３８，３９ ゲート電極 １７ ゲート絶縁膜 １９ データ転送線（ビット線） ２０，２２ コンタクト ２３ ソース線 ２４ 層間膜 ２５ 絶縁膜保護層 ２６ 素子分離領域 ３２ インターポリ絶縁膜 ５０，５７ 半導体基板 ５１，５８ ソース・ドレイン拡散層 ６６ ビット線コンタクト ６７ 共通ソース線コンタクト ６８ 層間絶縁膜 ＢＬ、ＢＬ１，ＢＬ２ ビット線、データ転送線 ＧＳＬ，ＳＳＬ ブロック選択線 Ｍ０〜Ｍ１５、Ｍ０’〜Ｍ２’ メモリセル Ｓ１、Ｓ２ 選択トランジスタ Ｓｏｕｒｃｅ 共通ソース線 ＷＬ０〜ＷＬ１５ データ選択線（ワード線）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD05 AE08 5F083 EP02 EP18 EP23 EP33 EP34 EP49 EP55 EP56 EP76 EP77 EP79 ER02 ER09 ER11 GA12 JA04 JA05 JA19 JA35 JA36 JA39 JA40 JA53 JA56 KA08 KA13 LA21 MA06 MA20 NA01 PR40 PR44 PR54 ZA05 ZA21 5F101 BA02 BA29 BA35 BA36 BA45 BB04 BC01 BC11 BD22 BD33 BD34 BD36 BE02 BE05 BE07 BF05

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】少なくとも一つの制御端子を有し、電気的
    に消去可能で、離散的なｎ値（ｎは２以上の整数）のデ
    ータを記憶する情報蓄積部を有し、少なくとも二つの電
    流端子間に配置されたメモリエレメントを複数個備え、
    前記電流端子間の導通状態と遮断状態とが切り替わる前
    記制御端子の電圧を閾値とすると、 前記ｎ値のデータを閾値の低い順に定められた離散的な
    第１乃至第ｎのすべての閾値電圧が、データ読み出し時
    に電流端子に印加される電圧のうち低い方の電圧に比べ
    て高く、データ読み出し時に前記制御端子に印加される
    電圧と比べて低いことを特徴とする半導体記憶装置。
  2. 【請求項２】少なくとも一つの制御端子を有し、電気的
    に消去可能で、離散的なｎ値（ｎは２以上の整数）のデ
    ータを記憶する情報蓄積部を有し、少なくとも二つの電
    流端子間に配置されたメモリエレメントを複数個備え、
    前記電流端子間の導通状態と遮断状態とが切り替わる前
    記制御端子の電圧を閾値とすると、 前記ｎ値のデータを閾値の低い順に定められた離散的な
    第１乃至第ｎのすべての閾値電圧が、データ読み出し時
    に電流端子に印加される電圧のうち低い方の電圧に比べ
    て高く、データ読み出し時に前記第ｎの閾値電圧よりも
    高い電圧が印加される前記制御端子を有するメモリエレ
    メントを少なくとも一つ備えることを特徴とする半導体
    記憶装置。
  3. 【請求項３】少なくとも一つの制御端子を有し、電気的
    に消去可能で、離散的なｎ値（ｎは２以上の整数）のデ
    ータを記憶する情報蓄積部を有し、少なくとも二つの電
    流端子間に複数個直列に接続されたメモリエレメントを
    備え、前記電流端子間の導通状態と遮断状態とが切り替
    わる前記制御端子の電圧を閾値とすると、 前記ｎ値のデータを閾値の低い順に定められた離散的な
    第１乃至第ｎのすべての閾値電圧が、データ読み出し時
    に電流端子に印加される電圧のうち低い方の電圧に比べ
    て高いことを特徴とする半導体記憶装置。
  4. 【請求項４】前記第１乃至第ｎのすべての閾値電圧が正
    であることを特徴とする請求項１乃至３いずれか１項に
    記載の半導体記憶装置。
  5. 【請求項５】少なくとも一つの制御端子を有し、電気的
    に消去可能で、離散的なｎ値（ｎは２以上の整数）のデ
    ータを記憶する情報蓄積部を有し、少なくとも二つの電
    流端子間に配置されたメモリエレメントを備え、前記電
    流端子間の導通状態と遮断状態とが切り替わる前記制御
    端子の電圧を閾値とすると、前記ｎ値のデータを閾値の
    低い順に定められた離散的な第１乃至第ｎの閾値電圧領
    域に対応させて記憶させ、 第ｍ（ｍは１以上ｎ以下の整数)のデータ記憶状態にお
    いて、閾値電圧がデータ読み出し時に電流端子に印加さ
    れる電圧のうち低い方の電圧に比べて、高いメモリエレ
    メントと低いメモリエレメントをともに備えることを特
    徴とする半導体記憶装置。
  6. 【請求項６】少なくとも一つの制御端子を有し、電気的
    に消去可能で、離散的なｎ値（ｎは２以上の整数）のデ
    ータを記憶する情報蓄積部を有し、少なくとも二つの電
    流端子間に配置されたメモリエレメントを複数個備え、
    前記電流端子間の導通状態と遮断状態とが切り替わる前
    記制御端子の電圧を閾値とすると、前記ｎ値のデータを
    閾値の低い順に定められた離散的な第１乃至第ｎの閾値
    電圧領域に対応させて記憶させ、 データ読み出し時に前記第ｎの閾値電圧より高い電圧が
    印加される前記制御端子を有するメモリエレメントを少
    なくとも一つ備え、第ｍ（ｍは１以上ｎ以下の整数）の
    データ記憶状態において、閾値電圧がデータ読み出し時
    に電流端子に印加される電圧のうち低い方の電圧に比べ
    て、高いメモリエレメントと低いメモリエレメントをと
    もに備えることを特徴とする半導体記憶装置。
  7. 【請求項７】少なくとも一つの制御端子を有し、電気的
    に消去可能で、離散的なｎ値（ｎは２以上の整数）のデ
    ータを記憶する情報蓄積部を有し、少なくとも二つの電
    流端子間に複数個直列に接続されたメモリエレメントを
    備え、前記電流端子間の導通状態と遮断状態とが切り替
    わる前記制御端子の電圧を閾値とすると、前記ｎ値のデ
    ータを閾値の低い順に定められた離散的な第１乃至第ｎ
    の閾値電圧領域に対応させて記憶させ、 第ｍ（ｍは１以上ｎ以下の整数）のデータ記憶状態にお
    いて、閾値電圧がデータ読み出し時に電流端子に印加さ
    れる電圧のうち低い方の電圧に比べて、高いメモリエレ
    メントと低いメモリエレメントをともに備えることを特
    徴とする半導体記憶装置。
  8. 【請求項８】データ読み出し時に選択されたメモリセル
    エレメントの制御端子に、データ読み出し時に電流端子
    に印加される電圧のうち低い方の電圧に比べて高い電圧
    が印加されることを特徴とする請求項項１乃至７いずれ
    か１項に記載の半導体記憶装置。
  9. 【請求項９】前記データ読み出し時に電流端子に印加さ
    れる電圧のうち低い方の電圧が０Ｖであることを特徴と
    する請求項１乃至８いずれか１項記載の半導体記憶装
    置。
  10. 【請求項１０】離散的なｎ値（ｎは２以上の整数）のデ
    ータを記憶可能であり、前記第１乃至第ｎのすべてのデ
    ータ記憶状態において負の電荷が蓄積され、かつ、電気
    的に消去可能な情報蓄積部と、少なくとも一つの制御端
    子を有するメモリエレメントを備えることを特徴とする
    半導体記憶装置。
  11. 【請求項１１】離散的なｎ値（ｎは２以上の整数）のデ
    ータを記憶可能であり、かつ、電気的に消去可能な情報
    蓄積部と、少なくとも一つの制御端子を有するメモリエ
    レメントが複数個設けられていて、前記ｎ値のデータを
    蓄積された電荷の正の電荷量の多い順に第ｎ乃至第１の
    データ記憶状態に対応させたとき、 第ｍ（ｍは１以上ｎ以下の整数）のデータ記憶状態にお
    いて、前記情報蓄積部に正の電荷が蓄積されているメモ
    リエレメントと、前記情報蓄積部に負の電荷が蓄積され
    ているメモリエレメントとをともに備えることを特徴と
    する半導体記憶装置。
  12. 【請求項１２】少なくとも一つの制御端子と、電気的に
    消去可能で、離散的なｎ値（ｎは２以上の整数）のデー
    タを記憶する情報蓄積部を有する、少なくとも二つの電
    流端子間に配置されたメモリエレメントを備え、前記電
    流端子間の導通状態と遮断状態とが切り替わる前記制御
    端子の電圧を閾値とすると、 前記ｎ値のデータを閾値の低い順に定められた離散的な
    第１乃至第ｎのすべての閾値電圧が、情報蓄積部の電荷
    がゼロのときの閾値電圧よりも高いことを特徴とする半
    導体記憶装置。
  13. 【請求項１３】少なくとも一つの制御端子と、電気的に
    消去可能で、離散的なｎ値（ｎは２以上の整数）のデー
    タを記憶する情報蓄積部を有する、少なくとも二つの電
    流端子間に配置されたメモリエレメントを複数個備え、
    前記電流端子間の導通状態と遮断状態とが切り替わる前
    記制御端子の電圧を閾値とし、前記ｎ値のデータを閾値
    の低い順に定められた離散的な第１乃至第ｎの閾値電圧
    に対応させると、 第ｍ（ｍは１以上ｎ以下の整数）のデータ記憶状態にお
    ける閾値電圧が、情報蓄積部の電荷がゼロのときの閾値
    電圧よりも高いメモリエレメントと低いメモリエレメン
    トをともに備えることを特徴とする半導体記憶装置。
  14. 【請求項１４】少なくとも一つの制御端子を有し、電気
    的に消去可能で、離散的なｎ値（ｎは２以上の整数）の
    データを記憶する情報蓄積部を有し、少なくとも二つの
    電流端子間に配置されたメモリエレメントと、 このメモリエレメントと電流端子を共有して配置され、 前記電流端子間の導通状態と遮断状態とが切り替わる前
    記制御端子の電圧を閾値とすると、前記ｎ値のデータを
    閾値の低い順に定められた離散的な第１乃至第ｎのすべ
    ての閾値電圧よりも低い閾値電圧を有する選択エレメン
    トとを備えることを特徴とする半導体記憶装置。
  15. 【請求項１５】少なくとも一つの制御端子を有し、電気
    的に消去可能で、離散的なｎ値（ｎは２以上の整数）の
    データを記憶する情報蓄積部を有し、少なくとも二つの
    電流端子間に配置された複数個のメモリエレメントと、 このメモリエレメントと電流端子を共有して選択エレメ
    ントが配置され、 前記電流端子間の導通状態と遮断状態とが切り替わる前
    記制御端子の電圧を閾値として前記ｎ値のデータを閾値
    の低い順に定められた離散的な第１乃至第ｎの閾値電圧
    に対応させると、第ｍ（ｍは１以上ｎ以下の整数）のデ
    ータ記憶状態における閾値電圧が、前記選択エレメント
    の閾値電圧よりも高いメモリエレメントと、前記選択エ
    レメントの閾値電圧よりも低いメモリエレメントとをと
    もに備えることを特徴とする半導体記憶装置。
  16. 【請求項１６】前記ｍは１であることを特徴とする請求
    項６、７、１１、１３、又は１５いずれか１項記載の半
    導体記憶装置。
  17. 【請求項１７】少なくとも一つの制御端子を有し、電気
    的に消去可能で、離散的なｎ値（ｎは２以上の整数）の
    データを記憶する情報蓄積部を有し、少なくとも二つの
    電流端子間に配置されたメモリエレメントと、 このメモリエレメントと電流端子を共有して配置され、 データ読み出し時にメモリエレメントの制御端子に与え
    られる電位と同じ電位が印加される制御端子を有する選
    択エレメントとを備えることを特徴とする半導体記憶装
    置。
  18. 【請求項１８】前記電流端子間の導通状態と遮断状態と
    が切り替わる前記制御端子の電圧を閾値とし、前記ｎ値
    のデータを閾値の低い順に定められた離散的な第１乃至
    第ｎの閾値電圧に対応させると、 前記選択エレメントのゲート端子にデータ読み出し時に
    与えられる電位が、前記メモリエレメントの第ｋ（ｋは
    １以上ｎ−１以下の整数）の閾値電圧より高く、かつ、
    第ｋ＋１の閾値電圧より低いことを特徴とする請求項１
    ７記載の半導体記憶装置。
  19. 【請求項１９】前記電流端子間の導通状態と遮断状態と
    が切り替わる前記制御端子の電圧を閾値とし、前記ｎ値
    のデータを閾値の低い順に定められた離散的な第１乃至
    第ｎの閾値電圧に対応させると、 前記選択エレメントのゲート端子にデータ読み出し時に
    与えられる電位が、前記メモリエレメントの第ｎの閾値
    電圧より高いことを特徴とする請求項１７記載の半導体
    記憶装置。
  20. 【請求項２０】前記メモリエレメントは複数個でメモリ
    セルユニットを形成し、このメモリセルユニットの一端
    は第１の信号線に電気的に接続され、他端は第２の信号
    線に電気的に接続され、前記メモリエレメントを介して
    充電された前記第１の信号線の電位をセンスするデータ
    回路をさらに具備することを特徴とする請求項１乃至１
    ９いずれか１項記載の半導体記憶装置。
  21. 【請求項２１】前記メモリエレメントおよび選択エレメ
    ントは半導体基板上に設けられたトランジスタであり、
    前記制御端子はトランジスタのゲート電極であることを
    特徴とする請求項1乃至２０いずれか１項記載の半導体
    記憶装置。
  22. 【請求項２２】前記情報蓄積部は浮遊ゲートであること
    を特徴とする請求項１乃至２１いずれか１項記載の半導
    体記憶装置。
  23. 【請求項２３】前記情報蓄積部は絶縁膜であることを特
    徴とする請求項１乃至２１いずれか１項記載の半導体記
    憶装置。
  24. 【請求項２４】前記情報蓄積部の絶縁膜はシリコン窒化
    膜であることを特徴とする請求項２３記載の半導体記憶
    装置。
  25. 【請求項２５】前記情報蓄積部となる絶縁膜の物理膜厚
    は１５ｎｍ以下であることを特徴とする請求項１乃至２
    １、２３又は２４いずれか１項記載の半導体記憶装置。
  26. 【請求項２６】前記情報蓄積部は半導体基板上に絶縁膜
    を間に介して設けられ、この絶縁膜はその膜厚が４ｎｍ
    以下であることを特徴とする請求項１乃至２１、又は２
    ３乃至２５いずれか１項記載の半導体記憶装置。
  27. 【請求項２７】前記情報蓄積部と前記制御端子との間に
    は、前記情報蓄積部とは材質の異なる絶縁膜が単層構造
    で形成されていることを特徴とする請求項１乃至２６い
    ずれか１項記載の半導体記憶装置。
  28. 【請求項２８】前記情報蓄積部と前記制御端子との間に
    は、前記情報蓄積部とは材質の異なる絶縁膜が積層構造
    で形成されていることを特徴とする請求項１乃至２６い
    ずれか１項記載の記憶装置。
  29. 【請求項２９】前記メモリエレメントの消去動作におい
    ては、チャネル全面から情報蓄積部へダイレクトトンネ
    リングによる正電荷が注入されることを特徴とする請求
    項１乃至２１、又は２３乃至２８いずれか１項記載の半
    導体記憶装置。
  30. 【請求項３０】前記メモリセルユニットは、電流端子間
    に直列に接続された複数個のメモリセルエレメントとそ
    の両端に接続された選択エレメントとを有するＮＡＮＤ
    型メモリセルユニット、電流端子間に並列に接続された
    複数個のメモリセルエレメントとその両端に接続された
    選択エレメントとを有するＡＮＤ型メモリセルユニッ
    ト、又は拡散層を共有して並列に接続された複数個のメ
    モリセルエレメントを有するＮＯＲ型メモリセルユニッ
    トのいずれかひとつであることを特徴とする請求項２０
    記載の半導体記憶装置。
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