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JPH114005A - 半導体デバイス及びその製造方法 - Google Patents

半導体デバイス及びその製造方法

Info

Publication number
JPH114005A
JPH114005A JP9368685A JP36868597A JPH114005A JP H114005 A JPH114005 A JP H114005A JP 9368685 A JP9368685 A JP 9368685A JP 36868597 A JP36868597 A JP 36868597A JP H114005 A JPH114005 A JP H114005A
Authority
JP
Japan
Prior art keywords
silicon layer
type
insulating film
semiconductor device
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9368685A
Other languages
English (en)
Inventor
Meiki Nun
明 煕 南
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JPH114005A publication Critical patent/JPH114005A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6708—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D64/01324—

Landscapes

  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 ＳＯＩ基板に蓄積されるホールを容易に除去
し、しきい値電圧の安定化およびキンク効果の誘発の防
止を実現する。 【解決手段】 絶縁層１２上に所定の段差部Ｇを持つ第
１伝導タイプのシリコン層１３が積層されたＳＯＩ基板
１００と、シリコン層１３の厚さが相異なるように形成
されたゲート電極１５と、ゲート電極１５とシリコン層
１３との間に介在されるゲート絶縁膜１４と、シリコン
層１３とコンタクトされる第２伝導タイプの第１接合領
域１９Ａと、シリコン層１３に形成された第２伝導タイ
プの第２接合領域１９Ｂと、第１接合領域１９Ａとコン
タクトされるように層間絶縁膜２０を貫通して、その底
面がシリコン層１３とコンタクトされる第１伝導配線２
１Ａと、第２接合領域１９Ｂとコンタクトされるように
層間絶縁膜２０を貫通して、その底面が第２接合領域１
９Ｂの表面とコンタクトされる第２伝導配線２１Ｂとを
含むことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体デバイス及び
その製造方法に係り、さらに詳しくはハンドリングウェ
ーハ、埋込み絶縁膜、シリコン層が積層されたＳＯＩ(s
ilicon on insulator)基板に形成されたＭＯＳＦＥＴな
どの半導体デバイス及びその製造方法に関する。
【０００２】
【従来の技術】一般に、ＳＯＩ基板は、ハンドリングウ
ェーハと、半導体デバイスが形成されるシリコン層及び
シリコン層を電気的に絶縁させる埋込み絶縁膜とからな
る。
【０００３】ＳＯＩ基板に形成されるＭＯＳＦＥＴは、
バルクトランジスタと異なって、別途のウェル(well)工
程が要らず、素子分離膜と埋込み絶縁膜が接触してい
る。これによって、ＭＯＳＦＥＴのアクティブ領域が完
全に分離されるので、ＣＭＯＳトランジスタの主な問題
点であるラッチアップ(latch-up)問題が発生しない。こ
のようなＳＯＩ基板は、絶縁膜の備えられたデバイス用
ウェーハとハンドリングウェーハを付着させるボンディ
ング方法、或いはシリコンウェーハに酸素イオンを深く
注入して埋込み絶縁層を形成するＳＩＭＯＸ(seperatio
n by impanted oxygen) 方法などによって形成される。
【０００４】従来、図１に示すように、ハンドリングウ
ェーハ１と絶縁層２と所定の不純物が含まれたシリコン
層３とから構成されるＳＯＩ基板１０が備えられる。こ
こで、ＳＯＩ基板１０のシリコン層３はＭＯＳトランジ
スタのボディであって、どの電極とも連結されていない
状態である。ゲート絶縁膜４とポリシリコン膜はシリコ
ン層３の上部に順次的に形成され、これら膜はパターニ
ングされてゲート電極５が形成される。ソース／ドレイ
ン領域６はゲート電極５と両側のシリコン層３にシリコ
ン層３と反対タイプの不純物がイオン注入されて形成さ
れる。続いて、ゲート電極５の側壁に側壁スペーサ７が
公知の方式によって形成される。その後、層間絶縁膜８
が全体構造物の上部に所定厚さに蒸着され、ソース／ド
レイン領域６が露出されるようにエッチングされる。そ
の後、ソース／ドレイン領域６とコンタクトされる金属
配線９が層間絶縁膜８上部に形成される。
【０００５】
【発明が解決しようとする課題】しかし、前記のような
ＳＯＩ基板に形成される半導体デバイスは次のような問
題点を持つ。まず、半導体デバイスが部分的に孔乏され
ているときには、ドレイン領域部分に発生したホール(h
ole)がドレイン領域より電位の低いＳＯＩ基板１０のシ
リコン層３に移動して蓄積される。このように、シリコ
ン層３にホールが蓄積されると、シリコン層３の電位が
増加し、結局半導体デバイスのしきい値電圧が低くな
る。また、ＭＯＳＦＥＴのチャネル領域の飽和(saturat
ion)時、チャネルの遊動電荷(moving charge) がシリコ
ン層３のシリコン格子(lattice) の分子と衝突する。こ
の衝突のため多量のホールが発生し、これを衝突イオン
化現象(impact ionization effect)という。このとき、
シリコン層３はフローティング(floating)されていてこ
の多量のホールが容易に除去されない。このため、多量
のホールはＭＯＳトランジスタの動作時に形成される電
界(field) によってソース領域からドレイン領域６に流
れ、このような現象はドレイン領域の電流を増加させる
キンク効果(kink effect) を誘発する。このキンク効果
はＳＯＩ基板に形成されるＭＯＳＦＥＴの回路設計に制
限をもたらす。
【０００６】したがって、本発明の目的は、半導体デバ
イスのしきい値電圧を安定化し得る半導体デバイスを提
供することにある。また、本発明の他の目的は、半導体
デバイスでキンク効果を防止し得る半導体デバイスを提
供することにある。また、本発明の他の目的は、前記半
導体デバイスの製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記本発明の目的を達成
するために、本発明による半導体デバイスは、絶縁層上
に所定の段差部を持つ第１伝導タイプのシリコン層が積
層されたＳＯＩ基板と、前記シリコン層の段差部を含む
ように形成され、その両側に該当する前記シリコン層の
厚さが相異なるように形成されたゲート電極と、前記ゲ
ート層とシリコン層との間に介在されるゲート絶縁膜
と、前記ゲート電極の両側のシリコン層のなかでさらに
厚い部分のシリコン層に形成され、それの底面はシリコ
ン層とコンタクトされる第２伝導タイプの第１接合領域
と、前記ゲート電極の両側のシリコン層のなかでさらに
薄く形成されたシリコン層に形成された第２伝導タイプ
の第２接合領域と、前記ＳＯＩ基板の上部を覆う層間絶
縁膜と、前記第１接合領域とコンタクトされるように層
間絶縁膜を貫通して、その底面がシリコン層とコンタク
トされる第１伝導配線と、前記第２接合領域とコンタク
トされるように層間絶縁膜を貫通して、その底面が第２
接合領域の表面とコンタクトされる第２伝導配線とを含
むことを特徴とする。ここで、第１接合領域はソース領
域であり、第２接合領域はドレイン領域である。
【０００８】また、本発明による半導体デバイスの製造
方法は、絶縁層上に第１伝導タイプのシリコン層が備え
られたＳＯＩ基板を提供する段階と、前記ＳＯＩ基板の
シリコンの所定部分を所定厚さにエッチングして段差部
を形成する段階と、前記シリコン層上にゲート絶縁膜を
形成する段階と、前記段差部を含むゲート絶縁膜の上部
にゲート電極を形成する段階と、前記ゲート電極の両側
に不純物を注入してソース／ドレイン領域を形成する段
階と、前記ＳＯＩ基板の結果物の上部に層間絶縁膜を形
成する段階と、前記ソース／ドレイン領域のそれぞれが
露出されるようにコンタクトホールを形成する段階と、
前記露出された部分とコンタクトされるように伝導配線
を形成する段階とを含み、前記ソース領域は相対的に厚
い部分のシリコン層に形成され、ドレイン領域は相対的
に薄い部分のシリコン層に形成され、前記段差の高い部
分に形成されたコンタクトホールはソース領域及びその
下部のシリコン層が同時に露出されるように形成し、前
記段差の低い部分に形成されたコンタクトホールはドレ
イン領域の表面が露出されるように形成されることを特
徴とする。
【０００９】本発明によると、ソース領域と伝導配線と
のコンタクト時、伝導配線がソース領域の底面のシリコ
ン層とも接するようにする。この結果、シリコン層に蓄
積されたホールが前記伝導配線を通じて抜け出るため、
しきい値電圧の安定化およびキンク効果の誘発の防止が
可能になる。
【００１０】
【発明の実施の形態】以下、添付図面を参照して、本発
明の半導体デバイス及びその製造方法の実施の一形態を
詳しく説明する。図２は、本実施の一形態による半導体
デバイスの断面図である。図３乃至図６は、本発明の実
施の一形態による半導体デバイスの製造方法を説明する
ための断面図である。本実施の形態ではＳＯＩ基板内に
発生されたホールが容易に除去されるように、伝導配線
とソース領域とのコンタクト時にシリコン層と同時に接
触するようにする。
【００１１】まず、図２を参照すると、ハンドリングウ
ェーハ１１と埋込み絶縁層１２とシリコン層１３とから
なるＳＯＩ基板が提供される。ここで、シリコン層１３
は第１伝導タイプ、例えばＰ形のシリコン層であり、シ
リコン層１３の所定部分には段差部Ｇが形成される。シ
リコン層１３は段差部Ｇによって両側の厚さが相異な
る。この時、段差の低い部分のシリコン層の厚さは以後
に形成されるソース／ドレイン領域の厚さ程度になるよ
うにする。
【００１２】ゲート絶縁膜１４とゲート電極１５はシリ
コン層１３の段差部Ｇを含むようにシリコン層１３上に
積層されている。この時、ゲート電極１５の一側シリコ
ン層１３の厚さＤ１はゲート電極１５の他側シリコン層
１３の厚さＤ２より大きい。
【００１３】このゲート電極１５の両側壁には絶縁膜ス
ペーサ１７が形成される。このスペーサ１７の下部のシ
リコン層１３には低濃度不純物領域１６Ａ，１６Ｂが形
成され、低濃度不純物領域１６Ａ，１６Ｂの外側には高
濃度不純物領域１８Ａ，１８Ｂが形成される。ここで、
低濃度不純物領域１６Ａ，１６Ｂと高濃度不純物領域１
８Ａ，１８ＢはＭＯＳＦＥＴのソース／ドレイン領域１
９Ａ，１９Ｂを形成し、この領域は第２伝導タイプ、例
えばＮ形伝導タイプをあらわす。ここで、ソース領域１
９Ａはシリコン層１３の厚さが相対的に厚い部分に形成
され、ドレイン領域１９Ｂはシリコン層１３の厚さが薄
い部分に形成される。ドレイン領域１９Ｂは埋込み絶縁
層１２の表面と接するように形成され、ソース領域１９
Ａは底面は埋込み絶縁層１２から所定距離離している。
この時、ソース領域１９Ａの深さとドレイン領域１９Ｂ
の厚さとは同一である。
【００１４】ゲート電極１５及びソース／ドレイン領域
１９Ａ，１９Ｂが形成されたシリコン層１３上には層間
絶縁膜２０が被覆される。外部電気信号をソース／ドレ
イン領域１９Ａ，１９Ｂに伝達するための第１及び第２
伝導配線２１Ａ，２１Ｂは層間絶縁膜２０を貫通してソ
ース／ドレイン領域１９Ａ，１９Ｂとそれぞれコンタク
トされる。この時、第１伝導配線２１Ａの底面はシリコ
ン層１３とコンタクトされ、側壁部分はソース領域１９
Ａ及び層間絶縁膜２０とコンタクトされる。一方、第２
伝導配線２１Ｂの底面はドレイン領域１９Ｂの表面とコ
ンタクトされる。
【００１５】このように構成された半導体デバイスはシ
リコン層１３に段差部Ｇが形成されてシリコン層１３の
厚さが部分的に相異なる。これによって、ソース領域１
９Ａとコンタクトされる第１伝導配線２１Ａはソース領
域１９Ａ及びボディのシリコン層１３と同時に接触する
ことができて、この第１伝導配線２１を通じて、シリコ
ン層１３に衝突イオン化現象によって発生したホールが
抜け出されるようになる。これによって、キンク効果が
発生せず、シリコン層１３の基板バイアスが減少して、
しきい値電圧が安定化される。
【００１６】また、ゲート電極１５が段差部Ｇに形成さ
れることにより、有効チャネルの長さが段差の高さだけ
長くなる。これによって、短チャネルによるホットキャ
リヤ効果及びしきい値電圧が減少する短チャネル効果が
防止される。
【００１７】以下、前述した半導体デバイスの製造方法
を説明する。
【００１８】まず、図３に示すように、ハンドリングウ
ェーハ１１と埋込み絶縁層１２とシリコン層１３とが順
次積層されたＳＯＩ基板１００が備えられる。ここで、
ＳＯＩ基板１００は、シリコンウェーハ内に酸素イオン
を注入して埋込み酸化膜を形成するＳＩＭＯＸ(Separat
ion by Implanted OXygon)技術、或いは少なくともいず
れか一つのシリコンウェーハの上部に絶縁層を形成した
後にもう一つのシリコンウェーハをボンディングする技
術によって形成される。ここで、シリコン層１３は例え
ばＰ形の不純物が含まれたシリコン層である。続いて、
シリコン層１３に所定の段差部Ｇが形成されるようにシ
リコン層１３の所定部分がエッチングされる。段差部Ｇ
を形成するためには、シリコン層１３の上部に相対的に
薄い厚さを持つ予定部分が露出されるようにレジストパ
ターンが形成（図示せず）される。レジストパターンに
よって露出された部分が所定深さだけエッチングされた
後、レジストパターンが除去されて段差部Ｇが形成され
る。これによって、シリコン層１３は部分的にその厚さ
が異なる。その後、ゲート絶縁膜１４は段差部Ｇの形成
されたシリコン層１３の上部に所定厚さに形成される。
【００１９】図４を参照すると、ゲート電極１５はシリ
コン層１３の段差部分を含むように不純物が含まれたポ
リシリコンのような物質から形成される。従って、ゲー
ト電極１５の一側部分のシリコン層１３は第１厚さＤ１
を持ち、他側部分のシリコン層１３は第２厚さＤ２を持
つ。次に、低濃度不純物領域１６Ａ，１６Ｂは、燐(pho
sphorus)のような低濃度（例えば、１０12〜１０13atom
/cm2 )Ｎタイプ不純物がゲート電極１５の両側のシリコ
ン層１３にイオン注入されて形成される。
【００２０】図５に示すように、低濃度不純物領域１６
Ａ，１６Ｂの形成されたシリコン層１３の上部に絶縁膜
（図示せず）が蒸着され、絶縁膜は異方性ブランケット
エッチングされて、ゲート電極１５の両側壁にスペーサ
１７が形成される。高濃度（例えば、１０15〜１０16at
om/cm2 )不純物領域１８Ａ，１８Ｂは、スペーサ１７を
マスクとしてシリコン層１３にヒ素(Aｓ )のような高濃
度Ｎタイプの不純物がイオン注入されて形成される。こ
の時、低濃度不純物領域１６Ａ，１６Ｂと高濃度不純物
領域１８Ａ，１８ＢはＭＯＳＦＥＴのソース／ドレイン
領域１９Ａ，１９Ｂを成す。
【００２１】図６を参照すると、ＳＯＩ基板１００の結
果物の表面には層間絶縁膜２０が形成され、ソース／ド
レイン領域１９Ａ，１９Ｂが露出されるように層間絶縁
膜２０の所定部分がエッチングされてコンタクトホール
Ｈ１，Ｈ２が形成される。この時、コンタクトホールＨ
１はシリコン層１３及びソース領域１９Ａが露出される
ように形成され、コンタクトホールＨ２は底面にドレイ
ン領域１９Ｂが露出されるように形成される。その後、
図２に示すように、露出された部分とコンタクトされる
ように公知の方式によって第１及び第２伝導配線２１
Ａ，２１Ｂが形成される。
【００２２】なお、前記実施の形態だけが本発明に含ま
れるとはいえない。例えば、本実施の形態では、Ｐ形の
シリコン層にＮ形のソース／ドレイン領域を形成するも
のとして説明したが、Ｎ形のシリコン層にＰ形のソース
／ドレイン領域を形成することもできる。
【００２３】
【発明の効果】以上詳細に説明したように、本発明によ
ると、第１伝導配線はソース領域及びボディのシリコン
層と同時に接触して、この第１伝導配線を通じて、シリ
コン層に衝突イオン化現象によって発生したホールが抜
け出るようになる。これによって、キンク効果が発生せ
ず、シリコン層の基板バイアスが減少して、しきい値電
圧が安定化する効果がある。また、ゲート電極が段差部
Ｇの近傍に形成されることにより、有効チャネルの長さ
が段差長さだけ長くなる。これによって、短チャネルに
よるホットキャリヤ効果及びしきい値電圧の減少する短
チャネル効果を共に防止できる効果がある。
【図面の簡単な説明】
【図１】従来の半導体デバイスの断面図である。
【図２】本発明の実施の形態を説明するための半導体デ
バイスの断面図である。
【図３】本発明による半導体デバイスの製造方法を説明
するための断面図である。
【図４】本発明による半導体デバイスの製造方法を説明
するための断面図である。
【図５】本発明による半導体デバイスの製造方法を説明
するための断面図である。
【図６】本発明による半導体デバイスの製造方法を説明
するための断面図である。
【符号の説明】
１１ ハンドリングウェーハ １２ 埋込み絶縁膜 １３ シリコン層 １４ ゲート絶縁膜 １５ ゲート電極 １６Ａ、１６Ｂ 低濃度不純物領域 １７ スペーサ １８Ａ、１８Ｂ 高濃度不純物領域 １９Ａ、１９Ｂ ソース／ドレイン領域 ２０ 層間絶縁膜 ２１Ａ 第１伝導配線 ２１Ｂ 第２伝導配線

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 絶縁層上に所定の段差部を持つ第１伝導
    タイプのシリコン層が積層されたＳＯＩ基板と、前記シ
    リコン層の段差部を含むように形成され、その両側に該
    当する前記シリコン層の厚さが相異なるように形成され
    たゲート電極と、前記ゲート電極とシリコン層との間に
    介在されるゲート絶縁膜と、前記ゲート電極の両側のシ
    リコン層のなかでさらに厚い部分のシリコン層に形成さ
    れ、それの底面はシリコン層とコンタクトされる第２伝
    導タイプの第１接合領域と、前記ゲート電極の両側のシ
    リコン層のなかでさらに薄く形成されたシリコン層に形
    成された第２伝導タイプの第２接合領域と、前記ＳＯＩ
    基板の上部を覆う層間絶縁膜と、前記第１接合領域とコ
    ンタクトされるように層間絶縁膜を貫通して、その底面
    がシリコン層とコンタクトされる第１伝導配線と、前記
    第２接合領域とコンタクトされるように層間絶縁膜を貫
    通して、その底面が第２接合領域の表面とコンタクトさ
    れる第２伝導配線とを含むことを特徴とする半導体デバ
    イス。
  2. 【請求項２】 第１接合領域はＭＯＳＦＥＴのソース領
    域であり、第２接合領域はＭＯＳＦＥＴのドレイン領域
    であることを特徴とする請求項１記載の半導体デバイ
    ス。
  3. 【請求項３】 前記ドレイン領域の底面は前記ＳＯＩ基
    板の絶縁層の表面と接触することを特徴とする請求項２
    記載の半導体デバイス。
  4. 【請求項４】 前記第１伝導タイプはＰ形であり、第２
    伝導タイプはＮ形であることを特徴とする請求項１記載
    の半導体デバイス。
  5. 【請求項５】 前記第１伝導タイプはＮ形であり、第２
    伝導タイプはＰ形であることを特徴とする請求項１記載
    の半導体デバイス。
  6. 【請求項６】 絶縁層上に第１伝導タイプのシリコン層
    が備えられたＳＯＩ基板を提供する段階と、前記ＳＯＩ
    基板のシリコンの所定部分を所定厚さにエッチングして
    段差部を形成する段階と、前記シリコン層上にゲート絶
    縁膜を形成する段階と、前記段差部を含むゲート絶縁膜
    の上部にゲート電極を形成する段階と、前記ゲート電極
    の両側に不純物を注入してソース／ドレイン領域を形成
    する段階と、前記ＳＯＩ基板の結果物の上部に層間絶縁
    膜を形成する段階と、前記ソース／ドレイン領域のそれ
    ぞれが露出されるようにコンタクトホールを形成する段
    階と、前記露出された部分とコンタクトされるように伝
    導配線を形成する段階とを含み、前記ソース領域は相対
    的に厚い部分のシリコン層に形成され、ドレイン領域は
    相対的に薄い部分のシリコン層に形成され、前記段差の
    高い部分に形成されたコンタクトホールはソース領域及
    びその下部のシリコン層が同時に露出されるように形成
    し、前記段差の低い部分に形成されたコンタクトホール
    はドレイン領域の表面が露出されるように形成されるこ
    とを特徴とする半導体デバイスの製造方法。
  7. 【請求項７】 前記第１伝導タイプはＰ形であり、第２
    伝導タイプはＮ形であることを特徴とする請求項６記載
    の半導体デバイス。
  8. 【請求項８】 前記第１伝導タイプはＮ形であり、第２
    伝導タイプはＰ形であることを特徴とする請求項６記載
    の半導体デバイス。
JP9368685A 1996-12-30 1997-12-26 半導体デバイス及びその製造方法 Pending JPH114005A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1996P77715 1996-12-30
KR1019960077715A KR100248200B1 (ko) 1996-12-30 1996-12-30 Soi 반도체 소자 및 그의 제조방법

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JPH114005A true JPH114005A (ja) 1999-01-06

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ID=19492659

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Application Number Title Priority Date Filing Date
JP9368685A Pending JPH114005A (ja) 1996-12-30 1997-12-26 半導体デバイス及びその製造方法

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US (2) US5920094A (ja)
JP (1) JPH114005A (ja)
KR (1) KR100248200B1 (ja)
TW (1) TW383473B (ja)

Families Citing this family (17)

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