JPH11326932A - 液晶表示装置 - Google Patents
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- JPH11326932A JPH11326932A JP10137247A JP13724798A JPH11326932A JP H11326932 A JPH11326932 A JP H11326932A JP 10137247 A JP10137247 A JP 10137247A JP 13724798 A JP13724798 A JP 13724798A JP H11326932 A JPH11326932 A JP H11326932A
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
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- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
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Abstract
(57)【要約】
【課題】 本発明は、小型かつ低電力消費の液晶表示装
置を提供するものである。 【解決手段】 表示信号配線７４Ａ〜７４Ｄを複数のブ
ロック（図６の例では、４ブロック）に分割し、各々に
表示信号６２を供給する構成とすることにより、配線領
域の縮小化とクロス配線容量の低減化が達成され、大型
の液晶表示パネル１６を実現するものである。
置を提供するものである。 【解決手段】 表示信号配線７４Ａ〜７４Ｄを複数のブ
ロック（図６の例では、４ブロック）に分割し、各々に
表示信号６２を供給する構成とすることにより、配線領
域の縮小化とクロス配線容量の低減化が達成され、大型
の液晶表示パネル１６を実現するものである。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置に関す
るものであり、特に周辺回路と液晶表示部を同一基板上
に集積した周辺回路一体型パネルに関する。
るものであり、特に周辺回路と液晶表示部を同一基板上
に集積した周辺回路一体型パネルに関する。
【０００２】
【従来の技術】従来、液晶表示パネルは数インチ程度と
小型であり、配線抵抗による遅延が比較的小さい。その
ため図１に示すような回路構成が使用されている。図１
に示す従来の液晶表示装置の構成は、基板１０、データ
ドライバ１２、ゲートドライバ１４、液晶パネル１６か
らなる。
小型であり、配線抵抗による遅延が比較的小さい。その
ため図１に示すような回路構成が使用されている。図１
に示す従来の液晶表示装置の構成は、基板１０、データ
ドライバ１２、ゲートドライバ１４、液晶パネル１６か
らなる。
【０００３】同図中のデータドライバ１２は、シフトレ
ジスタ１８、表示信号配線３０およびここから２４本の
データバス２２（８組×ＲＧＢ）を介したアナログスイ
ッチ２４からなり、液晶パネル１６に接続されている。
このデータドライバ１２では、レベルシフタ２４を介し
て制御信号２６であるスタート信号ＤＳＩによってシフ
トレジスタ１８の制御を開始し、クロック信号ＤＣＬＫ
１およびＤＣＬＫ２によってアナログスイッチ２８の開
閉を行い、表示信号であるＲ１、Ｇ１、Ｂ１〜Ｒ２４、
Ｇ２４、Ｂ２４をデータバス２２を介して液晶パネル１
６へ読み込む。
ジスタ１８、表示信号配線３０およびここから２４本の
データバス２２（８組×ＲＧＢ）を介したアナログスイ
ッチ２４からなり、液晶パネル１６に接続されている。
このデータドライバ１２では、レベルシフタ２４を介し
て制御信号２６であるスタート信号ＤＳＩによってシフ
トレジスタ１８の制御を開始し、クロック信号ＤＣＬＫ
１およびＤＣＬＫ２によってアナログスイッチ２８の開
閉を行い、表示信号であるＲ１、Ｇ１、Ｂ１〜Ｒ２４、
Ｇ２４、Ｂ２４をデータバス２２を介して液晶パネル１
６へ読み込む。
【０００４】次に、同図中のゲートドライバ１４は、シ
フトレジスタ３２、バッファ３４、およびレベルシフタ
３６からなり、制御信号４０によって制御されるレベル
シフタ３６とシフトレジスタ３２がバッファ３４を介し
てパネル１６に接続されている。このゲートドライバ１
４では、レベルシフタ３６を介して制御信号４０である
スタート信号ＧＳＩによってシフトレジスタ３２の制御
を開始し、クロック信号ＧＣＬＫ１およびＧＣＬＫ２に
よって、バッファ３４を介して液晶パネル１６中へのデ
ータ読み込み位置をスキャンさせる。
フトレジスタ３２、バッファ３４、およびレベルシフタ
３６からなり、制御信号４０によって制御されるレベル
シフタ３６とシフトレジスタ３２がバッファ３４を介し
てパネル１６に接続されている。このゲートドライバ１
４では、レベルシフタ３６を介して制御信号４０である
スタート信号ＧＳＩによってシフトレジスタ３２の制御
を開始し、クロック信号ＧＣＬＫ１およびＧＣＬＫ２に
よって、バッファ３４を介して液晶パネル１６中へのデ
ータ読み込み位置をスキャンさせる。
【０００５】上記過程で、図示しない表示データは図２
のように液晶表示パネル画面の左側から右側にスキャン
し、はじめに最も左側の２４本のデータバス２２に付加
されたアナログスイッチ２８を導通させ２４本のデータ
バス２２にデータを書く。そして次に、シフトレジスタ
１８が、上記２４本のデータバス２２の右隣のアナログ
スイッチ２８を道通させ、これに対応するデータバス２
２にデータを書く。この過程を繰り返して、表示パネル
の第１本目の走査線に対応するデータバスに上記データ
が送られた段階で、表示パネルの上記第１の走査線にデ
ータを書き込む。同様にして液晶表示パネルの各走査線
に対して、シフトレジスタ３２を制御して図２の右方へ
スキャンさせて、上記過程を繰り返し、表示パネル全画
面にデータを書き込む。このように１つのデータバスに
時間的にずらして順番にデータを書く方式は点順次駆動
方式と呼ばれている。パネルの画素数が800 ×ＲＧＢ×
600 ドットの場合には、制御信号２６のクロック周波数
は40MHz である。これをデータバスの組数である８つに
分割すると１組が５MHz(200ns)となる。わずか200ns の
期間内に１組のデータバス（８本×ＲＧＢ）に書き込み
を行わなければならない。通常、数インチ程度の小型パ
ネルではアルミ配線にするとデータバス２２の抵抗が数
ｋΩ、またデータバス２２の容量は10ｐＦ程度である。
時定数τは数ｋΩ×10ｐＦ＝30nsであるので完全補充す
るために多めに時定数τ＝（抵抗）×（容量）の５倍の
時間を必要と仮定しても約150ns もあればよくこれまで
は問題とされなかった。
のように液晶表示パネル画面の左側から右側にスキャン
し、はじめに最も左側の２４本のデータバス２２に付加
されたアナログスイッチ２８を導通させ２４本のデータ
バス２２にデータを書く。そして次に、シフトレジスタ
１８が、上記２４本のデータバス２２の右隣のアナログ
スイッチ２８を道通させ、これに対応するデータバス２
２にデータを書く。この過程を繰り返して、表示パネル
の第１本目の走査線に対応するデータバスに上記データ
が送られた段階で、表示パネルの上記第１の走査線にデ
ータを書き込む。同様にして液晶表示パネルの各走査線
に対して、シフトレジスタ３２を制御して図２の右方へ
スキャンさせて、上記過程を繰り返し、表示パネル全画
面にデータを書き込む。このように１つのデータバスに
時間的にずらして順番にデータを書く方式は点順次駆動
方式と呼ばれている。パネルの画素数が800 ×ＲＧＢ×
600 ドットの場合には、制御信号２６のクロック周波数
は40MHz である。これをデータバスの組数である８つに
分割すると１組が５MHz(200ns)となる。わずか200ns の
期間内に１組のデータバス（８本×ＲＧＢ）に書き込み
を行わなければならない。通常、数インチ程度の小型パ
ネルではアルミ配線にするとデータバス２２の抵抗が数
ｋΩ、またデータバス２２の容量は10ｐＦ程度である。
時定数τは数ｋΩ×10ｐＦ＝30nsであるので完全補充す
るために多めに時定数τ＝（抵抗）×（容量）の５倍の
時間を必要と仮定しても約150ns もあればよくこれまで
は問題とされなかった。
【０００６】
【発明が解決しようとする課題】しかしながら、液晶パ
ネルが１０型（１０インチ）程度に大型化するとデータ
バス抵抗が１０ｋΩ以上になる。また表示信号配線２０
等の抵抗も無視できなくなる。そこで表示信号配線２０
の数を増加させて抵抗値を下げれば良いが、前記分割数
が多い場合は表示信号供給回路（後述；図１２参照）を
個別部品で回路設計すると回路面積および消費電力が大
となる。そこで大量生産されてコストが低く、低電力化
も進んでいるアモルファスシリコン液晶パネル対応の汎
用の図示しないデータドライバＩＣ(300本出力) を使用
し、表示信号配線４２に接続することにより、上記問題
を回避することができる（図３参照）。同図のように、
表示信号配線４２の数を増加する（３００本）とデータ
バスの書き込み期間も長くできるので、表示信号配線４
２の１本あたりの幅を細くしても充電時間に問題はない
が、それでも図３のように表示信号配線４２の領域の幅
が 6.0ｍｍになり、周辺回路サイズが増すことになる。
ネルが１０型（１０インチ）程度に大型化するとデータ
バス抵抗が１０ｋΩ以上になる。また表示信号配線２０
等の抵抗も無視できなくなる。そこで表示信号配線２０
の数を増加させて抵抗値を下げれば良いが、前記分割数
が多い場合は表示信号供給回路（後述；図１２参照）を
個別部品で回路設計すると回路面積および消費電力が大
となる。そこで大量生産されてコストが低く、低電力化
も進んでいるアモルファスシリコン液晶パネル対応の汎
用の図示しないデータドライバＩＣ(300本出力) を使用
し、表示信号配線４２に接続することにより、上記問題
を回避することができる（図３参照）。同図のように、
表示信号配線４２の数を増加する（３００本）とデータ
バスの書き込み期間も長くできるので、表示信号配線４
２の１本あたりの幅を細くしても充電時間に問題はない
が、それでも図３のように表示信号配線４２の領域の幅
が 6.0ｍｍになり、周辺回路サイズが増すことになる。
【０００７】そこで周辺回路面積を縮小するために前記
データドライバＩＣの出力の一部だけ（１００本程度）
を使用した場合には、前記データドライバＩＣの出力抵
抗が大きいので短い時間でデータバス２２の容量を充電
することが出来ない。また表示信号配線４２の本数を少
なくするとデータバス２２の書き込み時間が短くなる
め、表示信号配線４２を太くしなければならない。たと
えば表示信号配線４２の幅を９０μｍとして、データバ
ス２２の幅を５μｍとすると表示信号配線４２の１本あ
たりのデータバス２２とのクロス容量は１５０ｐＦにも
なる。前記データドライバＩＣで駆動できるのは数十ｐ
Ｆまでである。結局、３００本すべて使用した場合が最
も駆動条件的には余裕がある。しかし３００本の場合で
も表示信号配線４２のクロス容量は２０ｐＦ程度あり、
前記データドライバＩＣでの駆動が困難となる。以上の
ように、表示信号配線４２のクロス容量を減少させて、
さらに表示信号配線４２の占める領域の幅を減少させな
ければ前記データドライバＩＣを適用することはできな
い。
データドライバＩＣの出力の一部だけ（１００本程度）
を使用した場合には、前記データドライバＩＣの出力抵
抗が大きいので短い時間でデータバス２２の容量を充電
することが出来ない。また表示信号配線４２の本数を少
なくするとデータバス２２の書き込み時間が短くなる
め、表示信号配線４２を太くしなければならない。たと
えば表示信号配線４２の幅を９０μｍとして、データバ
ス２２の幅を５μｍとすると表示信号配線４２の１本あ
たりのデータバス２２とのクロス容量は１５０ｐＦにも
なる。前記データドライバＩＣで駆動できるのは数十ｐ
Ｆまでである。結局、３００本すべて使用した場合が最
も駆動条件的には余裕がある。しかし３００本の場合で
も表示信号配線４２のクロス容量は２０ｐＦ程度あり、
前記データドライバＩＣでの駆動が困難となる。以上の
ように、表示信号配線４２のクロス容量を減少させて、
さらに表示信号配線４２の占める領域の幅を減少させな
ければ前記データドライバＩＣを適用することはできな
い。
【０００８】以上のように、液晶表示パネル１６が大型
化した場合に問題となる配線抵抗の増大と、これに伴う
データドライバ１２の駆動能力の減少を補う上で生じ
る、周辺回路の面積および消費電力の増大は、液晶表示
パネルの小型化、低消費電力化を妨げるものであった。
よって本発明は、上記課題を解決し、小型かつ低電力消
費の液晶パネル表示装置を提供することを目的とするも
のである。
化した場合に問題となる配線抵抗の増大と、これに伴う
データドライバ１２の駆動能力の減少を補う上で生じ
る、周辺回路の面積および消費電力の増大は、液晶表示
パネルの小型化、低消費電力化を妨げるものであった。
よって本発明は、上記課題を解決し、小型かつ低電力消
費の液晶パネル表示装置を提供することを目的とするも
のである。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明では、次に述べる各手段を講じたことを特徴と
するものである。請求項１項記載の発明では、液晶表示
パネルを駆動する同一基板上に集積されたデータドライ
バを具備する液晶表示パネル装置において、前記液晶表
示パネルのデータバスへ表示信号データを供給する、複
数のブロックに分割した表示信号配線を有することを特
徴とする。
に本発明では、次に述べる各手段を講じたことを特徴と
するものである。請求項１項記載の発明では、液晶表示
パネルを駆動する同一基板上に集積されたデータドライ
バを具備する液晶表示パネル装置において、前記液晶表
示パネルのデータバスへ表示信号データを供給する、複
数のブロックに分割した表示信号配線を有することを特
徴とする。
【００１０】上記手段を講じることによって以下の効果
が得られる。表示信号配線を複数のブロックに分割し
て、各ブロックへのデータ信号供給を同時に行うことに
よって、各ブロック中の表示信号配線数を減少させるこ
とができ、その結果、表示信号配線の配線領域の面積が
減少し、さらに配線間のクロス容量を抑制することがで
き、消費電力の低減化を達成できる。
が得られる。表示信号配線を複数のブロックに分割し
て、各ブロックへのデータ信号供給を同時に行うことに
よって、各ブロック中の表示信号配線数を減少させるこ
とができ、その結果、表示信号配線の配線領域の面積が
減少し、さらに配線間のクロス容量を抑制することがで
き、消費電力の低減化を達成できる。
【００１１】請求項２項記載の発明では、前記各ブロッ
クは、前記表示信号配線から前記データバスを介して、
前記表示信号データを前記液晶表示パネルへ供給するタ
イミングを制御するシフトレジスタを有することを特徴
とする。上記手段を講じることによって以下の効果が得
られる。前記各ブロックにおいて、前記表示信号配線か
ら前記データバスを介して前記表示信号データを前記液
晶表示パネルへ供給する際に、所定の前記データバスを
選択することによって、前記液晶表示パネルの所定の位
置に前記表示信号データを書き込むことができる。
クは、前記表示信号配線から前記データバスを介して、
前記表示信号データを前記液晶表示パネルへ供給するタ
イミングを制御するシフトレジスタを有することを特徴
とする。上記手段を講じることによって以下の効果が得
られる。前記各ブロックにおいて、前記表示信号配線か
ら前記データバスを介して前記表示信号データを前記液
晶表示パネルへ供給する際に、所定の前記データバスを
選択することによって、前記液晶表示パネルの所定の位
置に前記表示信号データを書き込むことができる。
【００１２】請求項３項記載の発明では、前記各ブロッ
クの前記表示信号配線数より多数の出力端子を保持する
表示信号供給回路を有し、前記表示信号供給回路から延
在する第２のデータバスが、複数の前記各ブロックに分
割されていることを特徴とする。上記手段を講じること
によって以下の効果が得られる。
クの前記表示信号配線数より多数の出力端子を保持する
表示信号供給回路を有し、前記表示信号供給回路から延
在する第２のデータバスが、複数の前記各ブロックに分
割されていることを特徴とする。上記手段を講じること
によって以下の効果が得られる。
【００１３】表示信号配線幅が減少することによって、
表示信号配線とデータバスとの間のクロス容量が減少す
ると共に、回路面積全体が縮小され、また、液晶表示パ
ネルへの書き込み回数も大きく削減される。請求項４項
記載の発明では、前記各ブロック間のスペースに、前記
回路から前記表示信号配線へ前記表示信号データを出力
する配線を設けた前記データドライバを有することを特
徴とする。
表示信号配線とデータバスとの間のクロス容量が減少す
ると共に、回路面積全体が縮小され、また、液晶表示パ
ネルへの書き込み回数も大きく削減される。請求項４項
記載の発明では、前記各ブロック間のスペースに、前記
回路から前記表示信号配線へ前記表示信号データを出力
する配線を設けた前記データドライバを有することを特
徴とする。
【００１４】上記手段を講じることによって以下の効果
が得られる。汎用品の多出力の表示信号供給回路の出力
端子を無駄なく使用することができる。請求項５項記載
の発明では、前記液晶表示パネルと同一基板上に集積さ
れている前記データドライバと前記表示信号供給回路を
含むことを特徴とする。
が得られる。汎用品の多出力の表示信号供給回路の出力
端子を無駄なく使用することができる。請求項５項記載
の発明では、前記液晶表示パネルと同一基板上に集積さ
れている前記データドライバと前記表示信号供給回路を
含むことを特徴とする。
【００１５】上記手段を講じることによって以下の効果
が得られる。表示部と同一基板上に表示信号供給回路を
集積することにより、前記表示部と前記表示信号供給回
路が共通する半導体プロセスにより生産できるため、生
産コストが低減され、かつ外部回路との接続端子数が減
少することになり、信頼性が向上する。
が得られる。表示部と同一基板上に表示信号供給回路を
集積することにより、前記表示部と前記表示信号供給回
路が共通する半導体プロセスにより生産できるため、生
産コストが低減され、かつ外部回路との接続端子数が減
少することになり、信頼性が向上する。
【００１６】請求項６項記載の発明では、前記データド
ライバはポリシリコン・トランジスタを含むことを特徴
とする。上記手段を講じることによって以下の効果が得
られる。ポリシリコン・トランジスタの特性としてのス
イッチングの高速性と製作プロセスの安定性、さらに低
消費電力性等の特性を生かすことができる。
ライバはポリシリコン・トランジスタを含むことを特徴
とする。上記手段を講じることによって以下の効果が得
られる。ポリシリコン・トランジスタの特性としてのス
イッチングの高速性と製作プロセスの安定性、さらに低
消費電力性等の特性を生かすことができる。
【００１７】請求項７項記載の発明では、前記データド
ライバは、点順次駆動方式で前記液晶表示パネルを駆動
することを特徴とする。上記手段を講じることによって
以下の効果が得られる。表示信号データの液晶表示パネ
ルへの書き込みを、効率良く行うことができる。
ライバは、点順次駆動方式で前記液晶表示パネルを駆動
することを特徴とする。上記手段を講じることによって
以下の効果が得られる。表示信号データの液晶表示パネ
ルへの書き込みを、効率良く行うことができる。
【００１８】
【発明の実施の形態】本発明の実施の形態の基本構成を
図４に示す。尚、図１に示す構成要素と同一のものには
同一の参照番号を付し、その説明を省略する。図４の構
成は、前記従来例（図１）におけるデータドライバ１２
を４つのブロック４６Ａ〜４６Ｄに分割し、３００本の
表示信号配線２０（図１）を一括して駆動していたデー
タドライバ１２を、７５本ずつの表示信号配線６４Ａ〜
６４Ｄ（以降図４参照）に分割し、それぞれにシフトレ
ジスタ４８Ａ〜４８Ｄを設けた構造としたデータドライ
バ４６からなる。この構造をとる事により表示信号配線
領域６４Ａ〜６４Ｄの幅は図示するように１．５ｍｍに
低減される。
図４に示す。尚、図１に示す構成要素と同一のものには
同一の参照番号を付し、その説明を省略する。図４の構
成は、前記従来例（図１）におけるデータドライバ１２
を４つのブロック４６Ａ〜４６Ｄに分割し、３００本の
表示信号配線２０（図１）を一括して駆動していたデー
タドライバ１２を、７５本ずつの表示信号配線６４Ａ〜
６４Ｄ（以降図４参照）に分割し、それぞれにシフトレ
ジスタ４８Ａ〜４８Ｄを設けた構造としたデータドライ
バ４６からなる。この構造をとる事により表示信号配線
領域６４Ａ〜６４Ｄの幅は図示するように１．５ｍｍに
低減される。
【００１９】このような構造をとった場合の表示信号６
２の書き込みの過程は図５に示すように、４つのブロッ
ク４８Ａ〜４８Ｄにおいてそれぞれが並列して、液晶パ
ネル１６中の対応する場所に書き込みを行い、従って書
き込み回数も原理的には１/４に低減される事になる。 [ 実施例１] 具体的な本実施例を図６に示す。本実施例
では表示信号６２の供給回路としてＴＡＢ・ＩＣ７６を
使用している。
２の書き込みの過程は図５に示すように、４つのブロッ
ク４８Ａ〜４８Ｄにおいてそれぞれが並列して、液晶パ
ネル１６中の対応する場所に書き込みを行い、従って書
き込み回数も原理的には１/４に低減される事になる。 [ 実施例１] 具体的な本実施例を図６に示す。本実施例
では表示信号６２の供給回路としてＴＡＢ・ＩＣ７６を
使用している。
【００２０】まず、図６の構成を説明する。データドラ
イバ７０は図４の構成と同様に、４つのブロック７２Ａ
〜７２Ｄからなり、それぞれがシフトレジスタ４８Ａ〜
４８Ｄ、レベルシフタ５０Ａ〜５０Ｄ、ＴＡＢ・ＩＣ７
６から各ブロックごとに表示信号を供給される７５本ず
つの表示信号配線７４Ａ〜７４Ｄと、これらと液晶表示
パネル１６を、アナログスイッチ６６を介したデータバ
ス６８Ａ〜６８Ｄによって接続されている。シフトレジ
スタのブロックの１つ７２Ａを拡大して示したのが図７
である。一方、ゲートドライバ１４は図４と同様であ
る。なお、ＴＡＢ・ＩＣ７６へは、後に述べるように表
示信号供給回路群１１４（図１１および図１２参照）か
ら表示信号が供給される。
イバ７０は図４の構成と同様に、４つのブロック７２Ａ
〜７２Ｄからなり、それぞれがシフトレジスタ４８Ａ〜
４８Ｄ、レベルシフタ５０Ａ〜５０Ｄ、ＴＡＢ・ＩＣ７
６から各ブロックごとに表示信号を供給される７５本ず
つの表示信号配線７４Ａ〜７４Ｄと、これらと液晶表示
パネル１６を、アナログスイッチ６６を介したデータバ
ス６８Ａ〜６８Ｄによって接続されている。シフトレジ
スタのブロックの１つ７２Ａを拡大して示したのが図７
である。一方、ゲートドライバ１４は図４と同様であ
る。なお、ＴＡＢ・ＩＣ７６へは、後に述べるように表
示信号供給回路群１１４（図１１および図１２参照）か
ら表示信号が供給される。
【００２１】図６の動作原理として、まず、ＴＡＢ・Ｉ
Ｃ７６に４ブロック７２Ａ〜７２Ｄへ供給すべき表示デ
ータ（４ブロック×７５本＝３００本）を後述するよう
に入力する。次にＴＡＢ・ＩＣ７６への出力指示信号Ｌ
Ｅ（ラッチイネーブル；図８参照）により表示信号配線
７４Ａ〜７４Ｄに表示信号６２（Ｄ１〜Ｄ７５）を供給
する。シフトレジスタ４８Ａ〜４８Ｄに制御信号６０中
の図示しないスタートパルスを入れてアナログスイッチ
６６を導通し、最初の７５本×４ブロックのデータバス
６８Ａ〜６８Ｄに表示信号６２を書く。そして次の表示
データ６２をＴＡＢ・ＩＣ７６にセットし、４ブロック
すべてのシフトレジスタ４８Ａ〜４８Ｄを右に１つシフ
トさせ、再び出力指示信号ＬＥを与えて表示信号配線７
４Ａ〜７４Ｄに表示信号６２を供給し、右となりの表示
信号配線（４ブロック×７５本）に表示信号６２を書
く。以下この過程を同様に繰り返す。４ブロックのシフ
トレジスタ４８Ａ〜４８Ｄにはそれぞれ同じタイミング
で制御信号６０中の前記スタートパルスを供給してＴＡ
Ｂ・ＩＣ７６の出力指示信号ＬＥと同期してシフトす
る。したがって４個のブロック７２Ａ〜７２Ｄで制御信
号６０におけるスタートパルス（ＤＳＩ）とクロック
（ＤＣＬＫ１，ＤＣＬＫ２）配線を共用することもでき
る。
Ｃ７６に４ブロック７２Ａ〜７２Ｄへ供給すべき表示デ
ータ（４ブロック×７５本＝３００本）を後述するよう
に入力する。次にＴＡＢ・ＩＣ７６への出力指示信号Ｌ
Ｅ（ラッチイネーブル；図８参照）により表示信号配線
７４Ａ〜７４Ｄに表示信号６２（Ｄ１〜Ｄ７５）を供給
する。シフトレジスタ４８Ａ〜４８Ｄに制御信号６０中
の図示しないスタートパルスを入れてアナログスイッチ
６６を導通し、最初の７５本×４ブロックのデータバス
６８Ａ〜６８Ｄに表示信号６２を書く。そして次の表示
データ６２をＴＡＢ・ＩＣ７６にセットし、４ブロック
すべてのシフトレジスタ４８Ａ〜４８Ｄを右に１つシフ
トさせ、再び出力指示信号ＬＥを与えて表示信号配線７
４Ａ〜７４Ｄに表示信号６２を供給し、右となりの表示
信号配線（４ブロック×７５本）に表示信号６２を書
く。以下この過程を同様に繰り返す。４ブロックのシフ
トレジスタ４８Ａ〜４８Ｄにはそれぞれ同じタイミング
で制御信号６０中の前記スタートパルスを供給してＴＡ
Ｂ・ＩＣ７６の出力指示信号ＬＥと同期してシフトす
る。したがって４個のブロック７２Ａ〜７２Ｄで制御信
号６０におけるスタートパルス（ＤＳＩ）とクロック
（ＤＣＬＫ１，ＤＣＬＫ２）配線を共用することもでき
る。
【００２２】図７は、図６中のデータドライバの１つの
ブロック７２Ａを拡大して示したものである。同図は、
図示しないＴＡＢ・ＩＣ７６に接続された７５本の表示
信号配線７４Ａと、これと液晶表示パネル１６を結ぶデ
ータバス６８Ａが、データＲ、Ｇ、Ｂについて各々２０
０個ずつ計６００個のアナログスイッチ６６を介して、
これを制御するシフトレジスタ４８Ａの各ビットに対応
した８本のアナログスイッチ制御配線６７Ａ、および前
記シフトレジスタ４８Ａを制御するレベルシフタ５０Ａ
からなっている。
ブロック７２Ａを拡大して示したものである。同図は、
図示しないＴＡＢ・ＩＣ７６に接続された７５本の表示
信号配線７４Ａと、これと液晶表示パネル１６を結ぶデ
ータバス６８Ａが、データＲ、Ｇ、Ｂについて各々２０
０個ずつ計６００個のアナログスイッチ６６を介して、
これを制御するシフトレジスタ４８Ａの各ビットに対応
した８本のアナログスイッチ制御配線６７Ａ、および前
記シフトレジスタ４８Ａを制御するレベルシフタ５０Ａ
からなっている。
【００２３】前記ＴＡＢ・ＩＣ７６から供給された表示
信号は、表示信号配線７４Ａに入り、シフトレジスタ４
８Ａによるアナログスイッチ６６の制御によって各ビッ
トごとに表示データが液晶パネル１６へ送り出される。
図８、図９および図１０は、それぞれＴＡＢ・ＩＣ７６
の内部構成、ＴＡＢ・ＩＣ７６への表示信号供給回路お
よび、そのタイミング図を示す。
信号は、表示信号配線７４Ａに入り、シフトレジスタ４
８Ａによるアナログスイッチ６６の制御によって各ビッ
トごとに表示データが液晶パネル１６へ送り出される。
図８、図９および図１０は、それぞれＴＡＢ・ＩＣ７６
の内部構成、ＴＡＢ・ＩＣ７６への表示信号供給回路お
よび、そのタイミング図を示す。
【００２４】図８において、ＴＡＢ・ＩＣ７６は、シフ
トレジスタ８０と２つのデジタル８ビットラッチ群８
８、９０、およびＤ／Ａコンバータ９４とからなる。
Ｒ、Ｇ、Ｂ各８ビットの信号８６Ａ〜８６Ｃはそれぞ
れ、スタートパルスＳＰとクロックパルスＣＬＫによっ
て制御されるシフトレジスタ８０によってデジタル８ビ
ットラッチ群８８を制御しながら、２４ビットずつここ
に取り込まれる。デジタル８ビットラッチ８８にすべて
取り込まれた段階でこれらを一括して、出力指示信号Ｌ
Ｅによって制御されるデジタル８ビットラッチ９０に移
され、Ｄ／Ａコンバータ９４によってＤ／Ａ変換され
て、ＴＡＢ・ＩＣ７６から出力される４組計３００本の
表示信号となる。
トレジスタ８０と２つのデジタル８ビットラッチ群８
８、９０、およびＤ／Ａコンバータ９４とからなる。
Ｒ、Ｇ、Ｂ各８ビットの信号８６Ａ〜８６Ｃはそれぞ
れ、スタートパルスＳＰとクロックパルスＣＬＫによっ
て制御されるシフトレジスタ８０によってデジタル８ビ
ットラッチ群８８を制御しながら、２４ビットずつここ
に取り込まれる。デジタル８ビットラッチ８８にすべて
取り込まれた段階でこれらを一括して、出力指示信号Ｌ
Ｅによって制御されるデジタル８ビットラッチ９０に移
され、Ｄ／Ａコンバータ９４によってＤ／Ａ変換され
て、ＴＡＢ・ＩＣ７６から出力される４組計３００本の
表示信号となる。
【００２５】図９に示す表示信号供給回路１１４は、
Ｒ、Ｇ、Ｂそれぞれに対応したＦＩＦＯメモリ１００、
１０１、１０２と、Ｒ信号に対する入力側のスイッチwa
r 1,wb r 1,wcr 1,wdr 1 と出力側のスイッチrar 1,rbr
1,rcr 1,rdr 1 、Ｇ信号に対する入力側のスイッチwag
1,wbg 1,wcg 1,wdg 1 と出力側のスイッチrag 1,rbg 1,
rcg 1,rdg 1 、およびＢ信号に対する入力側のスイッチ
wab 1,wbb 1,wcb 1,wdb1 と出力側のスイッチrab 1,rb
b 1,rcb 1,rdb 1 とを有し、ＴＡＢ・ＩＣ７６に前記
Ｒ、Ｇ、Ｂ信号８６Ａ〜８６Ｃを供給する。また、前記
各ＦＩＦＯメモリ１００〜１０２は、８００個のＲ、
Ｇ、Ｂ各信号に対して、それぞれ２００個ずつに分割し
た４つのブロックからなっている。
Ｒ、Ｇ、Ｂそれぞれに対応したＦＩＦＯメモリ１００、
１０１、１０２と、Ｒ信号に対する入力側のスイッチwa
r 1,wb r 1,wcr 1,wdr 1 と出力側のスイッチrar 1,rbr
1,rcr 1,rdr 1 、Ｇ信号に対する入力側のスイッチwag
1,wbg 1,wcg 1,wdg 1 と出力側のスイッチrag 1,rbg 1,
rcg 1,rdg 1 、およびＢ信号に対する入力側のスイッチ
wab 1,wbb 1,wcb 1,wdb1 と出力側のスイッチrab 1,rb
b 1,rcb 1,rdb 1 とを有し、ＴＡＢ・ＩＣ７６に前記
Ｒ、Ｇ、Ｂ信号８６Ａ〜８６Ｃを供給する。また、前記
各ＦＩＦＯメモリ１００〜１０２は、８００個のＲ、
Ｇ、Ｂ各信号に対して、それぞれ２００個ずつに分割し
た４つのブロックからなっている。
【００２６】図５のように画面を４分割して同時に表示
操作するためには、ＴＡＢ・ＩＣ７６から出力する最初
のデータは、上述した図９の４分割した各ＦＩＦＯメモ
リ中の各ブロックに対応するＲ，Ｇ，Ｂそれぞれについ
て、１〜２５番目、２０１〜２２５番目、４０１〜４２
５番目、６０１〜６２５番目のデータバスの信号であ
る。
操作するためには、ＴＡＢ・ＩＣ７６から出力する最初
のデータは、上述した図９の４分割した各ＦＩＦＯメモ
リ中の各ブロックに対応するＲ，Ｇ，Ｂそれぞれについ
て、１〜２５番目、２０１〜２２５番目、４０１〜４２
５番目、６０１〜６２５番目のデータバスの信号であ
る。
【００２７】これを実行するために３組の各ＦＩＦＯメ
モリ１００、１０１、１０２において、１水平期間のデ
ータをあらかじめ４ブロックに分けておく。１水平期間
の画素数は８００なのでスイッチwar 1,wbr 1,wcr 1,wd
r 1 、wag 1,wbg 1,wcg 1,wd g 1 、wab 1,wbb 1,wcb 1,
wdb 1 を図１０のタイミングで２００クロックずつ順番
に道通する。これによって、Ｒ、Ｇ、Ｂのデータは３組
のＦＩＦＯメモリのＲ、Ｇ、Ｂの各スイッチwar 1,wbr
1,wcr 1,wdr 1 、wag 1,wbg 1,wcg 1,wdg 1 、wab 1,wb
b 1 ,wc b 1,wdb 1 各々の開閉によって２００ずつのデ
ータに振り分け、４ブロックずつに分けることができ
る。ＦＩＦＯメモリ１００、１０１、１０２に入ったデ
ータは、次の１水平期間においてＲ，Ｇ，Ｂそれぞれの
スイッチra r 1,rag 1,rab 1 を導通し、１クロックの開
閉で２５個のデータをＴＡＢ・ＩＣ７６に転送する。同
様に、次にrbr 1,rbg 1,rbb 1 を、次にrcr 1,rcg 1,rc
b 1を、次にrdr 1,rdg 1,rdb 1 を順に導通し、それぞ
れ１クロックの開閉で２５個のデータをＴＡＢ・ＩＣ７
６に転送する。以上により４ブロック×ＲＧＢ（３信
号）×２５個＝３００本のデータがＴＡＢ・ＩＣ７６に
転送される。すべて転送後にＴＡＢ・ＩＣ７６に出力指
示信号ＬＥ（図８および図１０参照）を与え、表示信号
配線７４Ａ〜７４Ｄに供給される。ここで出力指示信号
ＬＥはタイミング図では高電位のときに有効となる（正
論理）。このときスイッチrar 1 ,rb r 1,rcr 1 ,rd r
1,rag 1,rbg 1,rcg 1,rdg 1,rab 1,rbb 1 ,rc b 1,rdb
1 はオフ（開いた状態；タイミング図では低電位）にな
っているが、これは通常のＴＡＢ・ＩＣは取り込んだデ
ータを出力端子に出力するときに５クロック程度の時間
は次のデータを取り込んではならない仕様になっている
ためである。以上の操作を計８回（図１０におけるrar
〜rdb ,rb r 〜rdb ,rc r 〜rdb およびＬＥ信号のクロ
ック回数に相当する）繰り返すことにより、１水平期間
内の表示データの表示（３００本×８回＝２４００本）
が完了する。
モリ１００、１０１、１０２において、１水平期間のデ
ータをあらかじめ４ブロックに分けておく。１水平期間
の画素数は８００なのでスイッチwar 1,wbr 1,wcr 1,wd
r 1 、wag 1,wbg 1,wcg 1,wd g 1 、wab 1,wbb 1,wcb 1,
wdb 1 を図１０のタイミングで２００クロックずつ順番
に道通する。これによって、Ｒ、Ｇ、Ｂのデータは３組
のＦＩＦＯメモリのＲ、Ｇ、Ｂの各スイッチwar 1,wbr
1,wcr 1,wdr 1 、wag 1,wbg 1,wcg 1,wdg 1 、wab 1,wb
b 1 ,wc b 1,wdb 1 各々の開閉によって２００ずつのデ
ータに振り分け、４ブロックずつに分けることができ
る。ＦＩＦＯメモリ１００、１０１、１０２に入ったデ
ータは、次の１水平期間においてＲ，Ｇ，Ｂそれぞれの
スイッチra r 1,rag 1,rab 1 を導通し、１クロックの開
閉で２５個のデータをＴＡＢ・ＩＣ７６に転送する。同
様に、次にrbr 1,rbg 1,rbb 1 を、次にrcr 1,rcg 1,rc
b 1を、次にrdr 1,rdg 1,rdb 1 を順に導通し、それぞ
れ１クロックの開閉で２５個のデータをＴＡＢ・ＩＣ７
６に転送する。以上により４ブロック×ＲＧＢ（３信
号）×２５個＝３００本のデータがＴＡＢ・ＩＣ７６に
転送される。すべて転送後にＴＡＢ・ＩＣ７６に出力指
示信号ＬＥ（図８および図１０参照）を与え、表示信号
配線７４Ａ〜７４Ｄに供給される。ここで出力指示信号
ＬＥはタイミング図では高電位のときに有効となる（正
論理）。このときスイッチrar 1 ,rb r 1,rcr 1 ,rd r
1,rag 1,rbg 1,rcg 1,rdg 1,rab 1,rbb 1 ,rc b 1,rdb
1 はオフ（開いた状態；タイミング図では低電位）にな
っているが、これは通常のＴＡＢ・ＩＣは取り込んだデ
ータを出力端子に出力するときに５クロック程度の時間
は次のデータを取り込んではならない仕様になっている
ためである。以上の操作を計８回（図１０におけるrar
〜rdb ,rb r 〜rdb ,rc r 〜rdb およびＬＥ信号のクロ
ック回数に相当する）繰り返すことにより、１水平期間
内の表示データの表示（３００本×８回＝２４００本）
が完了する。
【００２８】以上説明した各部を有する液晶表示装置の
全体構成を図１１に示す。液晶表示パネル１６、データ
ドライバ７０、ゲートドライバ１４、およびＴＡＢ・Ｉ
Ｃ７６とこれらを結ぶ制御信号配線４０等を構成要素と
する液晶表示装置１１９と、表示信号供給回路群１１４
とを、フレキケーブル１１２中の制御信号１００等によ
って接続したものである。
全体構成を図１１に示す。液晶表示パネル１６、データ
ドライバ７０、ゲートドライバ１４、およびＴＡＢ・Ｉ
Ｃ７６とこれらを結ぶ制御信号配線４０等を構成要素と
する液晶表示装置１１９と、表示信号供給回路群１１４
とを、フレキケーブル１１２中の制御信号１００等によ
って接続したものである。
【００２９】表示信号供給回路群１１４を図１２におい
て説明すると、表示信号供給回路群１１４は表示信号供
給回路１１５とタイミング回路１１６を有する。タイミ
ング回路１１６は外部からの水平同期信号、垂直同期信
号１１７によって、表示信号供給回路１１５のスイッチ
war １、rar １等を制御するタイミング信号１１８、お
よびＧＳＩ、ＧＣＬＫ１、ＧＣＬＫ２等の制御信号１０
０を生成し、液晶表示装置１１９におけるデータドライ
バ７０、ゲートドライバ１４に出力することになる。な
お、前記制御信号１００は、図６におけるデータドライ
バ７０の制御信号６０をも含む同一のケーブルによっ
て、表示信号供給回路１１５と結ばれている。 [ 実施例２]実施例２を図１３に示す。本実施例では表
示信号６２の供給回路としてＴＡＢ・ＩＣ（a ）１２４
およびＴＡＢ・ＩＣ（b ）１２６を使用している。
て説明すると、表示信号供給回路群１１４は表示信号供
給回路１１５とタイミング回路１１６を有する。タイミ
ング回路１１６は外部からの水平同期信号、垂直同期信
号１１７によって、表示信号供給回路１１５のスイッチ
war １、rar １等を制御するタイミング信号１１８、お
よびＧＳＩ、ＧＣＬＫ１、ＧＣＬＫ２等の制御信号１０
０を生成し、液晶表示装置１１９におけるデータドライ
バ７０、ゲートドライバ１４に出力することになる。な
お、前記制御信号１００は、図６におけるデータドライ
バ７０の制御信号６０をも含む同一のケーブルによっ
て、表示信号供給回路１１５と結ばれている。 [ 実施例２]実施例２を図１３に示す。本実施例では表
示信号６２の供給回路としてＴＡＢ・ＩＣ（a ）１２４
およびＴＡＢ・ＩＣ（b ）１２６を使用している。
【００３０】まず、同図の構成を説明する。データドラ
イバは実施例１と同様に４つのブロック１２２Ａ〜１２
２Ｄからなり、それぞれがシフトレジスタ４８Ａ〜４８
Ｄ、レベルシフタ５０Ａ〜５０Ｄ、７５本ずつの表示信
号６２とアナログスイッチ６６からなり、液晶パネル１
６に接続されている。一方、ゲートドライバ１４では、
制御信号４０がレベルシフタ３６とシフトレジスタ３２
およびバッファ３４を介してパネル１６に接続されてい
る。
イバは実施例１と同様に４つのブロック１２２Ａ〜１２
２Ｄからなり、それぞれがシフトレジスタ４８Ａ〜４８
Ｄ、レベルシフタ５０Ａ〜５０Ｄ、７５本ずつの表示信
号６２とアナログスイッチ６６からなり、液晶パネル１
６に接続されている。一方、ゲートドライバ１４では、
制御信号４０がレベルシフタ３６とシフトレジスタ３２
およびバッファ３４を介してパネル１６に接続されてい
る。
【００３１】同図動作原理として、まず、ＴＡＢ・ＩＣ
（a ）１２４、ＴＡＢ・ＩＣ（b ）１２６に２ブロック
ずつ計４ブロックの表示データ（２ブロック×７５本×
２＝３００本）を入力する。次にＴＡＢ・ＩＣ（a ）１
２４、ＴＡＢ・ＩＣ（b ）１２６への図示しない出力指
示信号により表示信号配線７４Ａ〜７４Ｄに表示信号６
２を供給する。シフトレジスタ４８Ａ〜４８Ｄに図示し
ないスタートパルスを入れてアナログスイッチ６６を導
通し最初の７５本×２ブロック×２のデータバス６８Ａ
〜６８Ｄに表示信号６２を書く。そして次の表示データ
をＴＡＢ・ＩＣ（a ）１２４、ＴＡＢ・ＩＣ（b ）１２
６にセットし、４ブロックすべてのシフトレジスタ４８
Ａ〜４８Ｄを右に１つシフトさせ、再び出力表示信号を
与えて表示信号配線７４Ａ〜７４Ｄに表示信号６２を供
給し、右となりのデータバス（２ブロック×７５本×
２）に表示信号６２を書く。以下この過程を同様に繰り
返す。４ブロックのシフトレジスタ４８Ａ〜４８Ｄには
それぞれ同じタイミングで前記スタートパルスを供給し
てＴＡＢ・ＩＣ（a ）１２４、ＴＡＢ・ＩＣ（b ）１２
６の前記出力指示信号と同期してシフトする。
（a ）１２４、ＴＡＢ・ＩＣ（b ）１２６に２ブロック
ずつ計４ブロックの表示データ（２ブロック×７５本×
２＝３００本）を入力する。次にＴＡＢ・ＩＣ（a ）１
２４、ＴＡＢ・ＩＣ（b ）１２６への図示しない出力指
示信号により表示信号配線７４Ａ〜７４Ｄに表示信号６
２を供給する。シフトレジスタ４８Ａ〜４８Ｄに図示し
ないスタートパルスを入れてアナログスイッチ６６を導
通し最初の７５本×２ブロック×２のデータバス６８Ａ
〜６８Ｄに表示信号６２を書く。そして次の表示データ
をＴＡＢ・ＩＣ（a ）１２４、ＴＡＢ・ＩＣ（b ）１２
６にセットし、４ブロックすべてのシフトレジスタ４８
Ａ〜４８Ｄを右に１つシフトさせ、再び出力表示信号を
与えて表示信号配線７４Ａ〜７４Ｄに表示信号６２を供
給し、右となりのデータバス（２ブロック×７５本×
２）に表示信号６２を書く。以下この過程を同様に繰り
返す。４ブロックのシフトレジスタ４８Ａ〜４８Ｄには
それぞれ同じタイミングで前記スタートパルスを供給し
てＴＡＢ・ＩＣ（a ）１２４、ＴＡＢ・ＩＣ（b ）１２
６の前記出力指示信号と同期してシフトする。
【００３２】図１４、１５にＴＡＢ・ＩＣ（a ）１２
４、ＴＡＢ・ＩＣ（b ）１２６へのデータ転送回路およ
び、そのタイミング図を示す。図１４の構成は、信号Ｒ
はＦＩＦＯメモリ１３０を介して、スイッチwar 2,wb r
2,wcr 2,wdr 2 から入力してrar 2,rbr 2,rcr 2,rdr 2
から出力し、信号ＧはＦＩＦＯメモリ１３１を介して、
スイッチwag 2,wbg 2,wcg 2,wdg 2 から入力してrag 2,
rbg 2,rcg 2,rdg 2 から出力し、信号ＢはＦＩＦＯメモ
リ１３２を介して、スイッチwab 2,wbb 2,wcb 2,wdb 2
から入力してrab 2,rbb 2,rcb 2,rdb 2から出力し、図
のように、ＴＡＢ・ＩＣ（a ）１２４およびＴＡＢ・Ｉ
Ｃ（b ）１２６へ、それぞれ転送される。
４、ＴＡＢ・ＩＣ（b ）１２６へのデータ転送回路およ
び、そのタイミング図を示す。図１４の構成は、信号Ｒ
はＦＩＦＯメモリ１３０を介して、スイッチwar 2,wb r
2,wcr 2,wdr 2 から入力してrar 2,rbr 2,rcr 2,rdr 2
から出力し、信号ＧはＦＩＦＯメモリ１３１を介して、
スイッチwag 2,wbg 2,wcg 2,wdg 2 から入力してrag 2,
rbg 2,rcg 2,rdg 2 から出力し、信号ＢはＦＩＦＯメモ
リ１３２を介して、スイッチwab 2,wbb 2,wcb 2,wdb 2
から入力してrab 2,rbb 2,rcb 2,rdb 2から出力し、図
のように、ＴＡＢ・ＩＣ（a ）１２４およびＴＡＢ・Ｉ
Ｃ（b ）１２６へ、それぞれ転送される。
【００３３】図５のように表示操作するためにはＴＡＢ
・ＩＣ（a ）１２４から出力する最初のデータはＲ，
Ｇ，Ｂそれぞれ１〜２５番目、２０１〜２２５番目、お
よびＴＡＢ・ＩＣ（b ）１２６から出力するデータは
Ｒ，Ｇ，Ｂそれぞれ４０１〜４２５番目、６０１〜６２
５番目のデータバスの信号である。ＦＩＦＯメモリ１３
０、１３１、１３２に入ったデータは次の１水平期間に
おいてＲ，Ｇ，Ｂそれぞれのスイッチrar 2,rag 2,rab
2 を導通し各２５個のデータをＴＡＢ・ＩＣ（a ）１２
４に転送する。以下、実施例１の場合と同様に、スイッ
チrbr 2,rag 2,rbg2,rab 2,rbb 2 からはＴＡＢ・ＩＣ
（a ）１２４へ、rcr 2,rdr 2,rcg 2,rdg 2,rcb 2,rdb
2 からはＴＡＢ・ＩＣ（b ）１２６へ転送される。以上
により４ブロック×ＲＧＢ×２５個＝３００本のデータ
が各ＴＡＢ・ＩＣに転送される。すべて転送後にＴＡＢ
・ＩＣ（a ）１２４、（b ）１２６に出力指示信号ＬＥ
を与え、表示信号配線７４Ａ〜７４Ｄに供給される。以
上同様の操作を計８回繰り返すことにより、１水平期間
内の表示データの表示（３００本×８回＝２４００本）
が完了する。このようにＴＡＢ・ＩＣを２つ１２４，１
２６に分け、さらにＴＡＢ・ＩＣ１２４，１２６から表
示信号配線７４Ａ〜７４Ｄへの接続配線をブロックとブ
ロックの間を通すことによって水平方向へ分配するため
の配線が不要になる。従ってスペースが節約でき、さら
に信号配線を短くすることが出来るので配線抵抗による
遅延も抑制できる。ＴＡＢ・ＩＣを１つ使用する場合
（図６）と比較して回路幅を１．５ｍｍほど小さく出来
る。 [ 実施例３]図１６は、ＴＡＢ・ＩＣを使用せずに画素
と同一基板上に作られたオンパネルドライバ１３４を表
示信号配線７４Ａ〜７４Ｄに接続した例である。本図の
構成および動作原理を以下に記す。
・ＩＣ（a ）１２４から出力する最初のデータはＲ，
Ｇ，Ｂそれぞれ１〜２５番目、２０１〜２２５番目、お
よびＴＡＢ・ＩＣ（b ）１２６から出力するデータは
Ｒ，Ｇ，Ｂそれぞれ４０１〜４２５番目、６０１〜６２
５番目のデータバスの信号である。ＦＩＦＯメモリ１３
０、１３１、１３２に入ったデータは次の１水平期間に
おいてＲ，Ｇ，Ｂそれぞれのスイッチrar 2,rag 2,rab
2 を導通し各２５個のデータをＴＡＢ・ＩＣ（a ）１２
４に転送する。以下、実施例１の場合と同様に、スイッ
チrbr 2,rag 2,rbg2,rab 2,rbb 2 からはＴＡＢ・ＩＣ
（a ）１２４へ、rcr 2,rdr 2,rcg 2,rdg 2,rcb 2,rdb
2 からはＴＡＢ・ＩＣ（b ）１２６へ転送される。以上
により４ブロック×ＲＧＢ×２５個＝３００本のデータ
が各ＴＡＢ・ＩＣに転送される。すべて転送後にＴＡＢ
・ＩＣ（a ）１２４、（b ）１２６に出力指示信号ＬＥ
を与え、表示信号配線７４Ａ〜７４Ｄに供給される。以
上同様の操作を計８回繰り返すことにより、１水平期間
内の表示データの表示（３００本×８回＝２４００本）
が完了する。このようにＴＡＢ・ＩＣを２つ１２４，１
２６に分け、さらにＴＡＢ・ＩＣ１２４，１２６から表
示信号配線７４Ａ〜７４Ｄへの接続配線をブロックとブ
ロックの間を通すことによって水平方向へ分配するため
の配線が不要になる。従ってスペースが節約でき、さら
に信号配線を短くすることが出来るので配線抵抗による
遅延も抑制できる。ＴＡＢ・ＩＣを１つ使用する場合
（図６）と比較して回路幅を１．５ｍｍほど小さく出来
る。 [ 実施例３]図１６は、ＴＡＢ・ＩＣを使用せずに画素
と同一基板上に作られたオンパネルドライバ１３４を表
示信号配線７４Ａ〜７４Ｄに接続した例である。本図の
構成および動作原理を以下に記す。
【００３４】データドライバ１２１は４つのブロック１
２２Ａ〜１２２Ｄからなり、それぞれは、オンパネル・
デジタルドライバ１３４へ接続されている。以下各構成
は、実施例２と同様である。同図動作原理として、ま
ず、オンパネル・デジタルドライバ１３４に４ブロック
の表示データ（４ブロック×７５本＝３００本）を入力
する。次にオンパネル・デジタルドライバ１３４への図
示しない出力指示信号により表示信号配線７４Ａ〜７４
Ｄに表示信号６２を供給する。シフトレジスタ４８Ａ〜
４８Ｄに図示しないスタートパルスを入れてアナログス
イッチ６６を道通し最初の７５本×４ブロックのデータ
バス６８Ａ〜６８Ｄに表示信号６２を書く。そして次の
表示データをオンパネル・デジタルドライバ１３４にセ
ットし、４ブロックすべてのシフトレジスタ４８Ａ〜４
８Ｄを右に１つシフトさせ、再び前記出力指示信号を与
えて表示信号配線７４Ａ〜７４Ｄに表示信号６２を供給
し、右となりのデータバス（４ブロック×７５本）に表
示信号６２を書く。以下この過程を同様に繰り返す。４
ブロックのシフトレジスタ４８Ａ〜４８Ｄにはそれぞれ
同じタイミングでスタートパルスを供給してオンパネル
・デジタルドライバ１３４の出力指示信号と同期してシ
フトする。したがって前実施例と同様に４個のブロック
でスタートパルス（ＤＳＩ）とクロック（ＤＣＬＫ１，
ＤＣＬＫ２）配線を共用することもできる。
２２Ａ〜１２２Ｄからなり、それぞれは、オンパネル・
デジタルドライバ１３４へ接続されている。以下各構成
は、実施例２と同様である。同図動作原理として、ま
ず、オンパネル・デジタルドライバ１３４に４ブロック
の表示データ（４ブロック×７５本＝３００本）を入力
する。次にオンパネル・デジタルドライバ１３４への図
示しない出力指示信号により表示信号配線７４Ａ〜７４
Ｄに表示信号６２を供給する。シフトレジスタ４８Ａ〜
４８Ｄに図示しないスタートパルスを入れてアナログス
イッチ６６を道通し最初の７５本×４ブロックのデータ
バス６８Ａ〜６８Ｄに表示信号６２を書く。そして次の
表示データをオンパネル・デジタルドライバ１３４にセ
ットし、４ブロックすべてのシフトレジスタ４８Ａ〜４
８Ｄを右に１つシフトさせ、再び前記出力指示信号を与
えて表示信号配線７４Ａ〜７４Ｄに表示信号６２を供給
し、右となりのデータバス（４ブロック×７５本）に表
示信号６２を書く。以下この過程を同様に繰り返す。４
ブロックのシフトレジスタ４８Ａ〜４８Ｄにはそれぞれ
同じタイミングでスタートパルスを供給してオンパネル
・デジタルドライバ１３４の出力指示信号と同期してシ
フトする。したがって前実施例と同様に４個のブロック
でスタートパルス（ＤＳＩ）とクロック（ＤＣＬＫ１，
ＤＣＬＫ２）配線を共用することもできる。
【００３５】オンパネル・デジタルドライバ１３４を含
め、すべて液晶パネル上に回路が作られるので接続点数
の大幅な削減、装置全体での縮小化がはかられる。図１
７はＴＡＢ・ＩＣ７６（図８）におけるデジタル８ビッ
トラッチ９０のブロック構成図を示す。ビット端子（BI
T0〜BIT7）に入力されたデータはラッチイネーブル（Ｌ
Ｅ）によるゲートスイッチ１３６の開閉によって電荷の
流入を制御し、コンデンサ１３７において保持される。
また、保持されたデータは、インバータ回路１３８によ
る電位の制御によって放出される。ＴＡＢ・ＩＣ７６
（図８）におけるデジタル８ビットラッチ８８（図８）
については、ビット端子へのデータ取り込みはシフトレ
ジスタ８０（図８）によって制御される。
め、すべて液晶パネル上に回路が作られるので接続点数
の大幅な削減、装置全体での縮小化がはかられる。図１
７はＴＡＢ・ＩＣ７６（図８）におけるデジタル８ビッ
トラッチ９０のブロック構成図を示す。ビット端子（BI
T0〜BIT7）に入力されたデータはラッチイネーブル（Ｌ
Ｅ）によるゲートスイッチ１３６の開閉によって電荷の
流入を制御し、コンデンサ１３７において保持される。
また、保持されたデータは、インバータ回路１３８によ
る電位の制御によって放出される。ＴＡＢ・ＩＣ７６
（図８）におけるデジタル８ビットラッチ８８（図８）
については、ビット端子へのデータ取り込みはシフトレ
ジスタ８０（図８）によって制御される。
【００３６】図１８は同様に図８におけるＤ／Ａコンバ
ータ９４のブロック構成図を示す。同図は、ゲート用の
トランジスタ１５０〜１５７と、抵抗用のトランジスタ
１４０〜１４７（チャネル幅は図のように１μｍ〜１２
８μｍまで倍ずつ増しており、従ってドレイン電流はチ
ャネル幅とともに倍ずつ増える）からなっている。トラ
ンジスタ１４０〜１４７のドレイン側には常に定電圧Ｖ
ＤＤが供給されている。各トランジスタ１５０〜１５７
の電流値は、定電圧ＶＤＤとトランジスタ１４０〜１４
７の抵抗値によって決められる。一方、図８中の各Ｄ／
Ａコンバータ９４へ入力される８ビットは、図１８のト
ランジスタ１５０〜１５７のゲート端子BIT0〜BIT7に対
応し、各ビットが'LOW' （低電位）の時に各トランジス
タは道通する。したがって、各ビットの状態に応じて、
加算された電流値が出力１６０として、図８のＲ、Ｇ、
Ｂ信号として得られる。 [ 実施例４]実施例４を図１９に示す。
ータ９４のブロック構成図を示す。同図は、ゲート用の
トランジスタ１５０〜１５７と、抵抗用のトランジスタ
１４０〜１４７（チャネル幅は図のように１μｍ〜１２
８μｍまで倍ずつ増しており、従ってドレイン電流はチ
ャネル幅とともに倍ずつ増える）からなっている。トラ
ンジスタ１４０〜１４７のドレイン側には常に定電圧Ｖ
ＤＤが供給されている。各トランジスタ１５０〜１５７
の電流値は、定電圧ＶＤＤとトランジスタ１４０〜１４
７の抵抗値によって決められる。一方、図８中の各Ｄ／
Ａコンバータ９４へ入力される８ビットは、図１８のト
ランジスタ１５０〜１５７のゲート端子BIT0〜BIT7に対
応し、各ビットが'LOW' （低電位）の時に各トランジス
タは道通する。したがって、各ビットの状態に応じて、
加算された電流値が出力１６０として、図８のＲ、Ｇ、
Ｂ信号として得られる。 [ 実施例４]実施例４を図１９に示す。
【００３７】本実施例では、表示信号配線数を減らし１
ブロックについて６本としたものであって、構成は以下
のようである。データドライバは実施例１と同様に４つ
のブロックからなり、それぞれがシフトレジスタ４８Ａ
〜４８Ｄ、レベルシフタ５０Ａ〜５０Ｄ、６本ずつの表
示信号１６６Ａ〜１６６Ｄとアナログスイッチ１６４か
らなり、液晶パネル１６に接続されている。一方、ゲー
トドライバも同様に、制御信号４０がレベルシフタ３６
とシフトレジスタ３２およびバッファ３４を介してパネ
ル１６に接続されている。前記例での各ブロックの表示
信号配線への供給回路としてのＴＡＢ・ＩＣあるいはオ
ンパネル・デジタルドライバの選択は任意である。前実
施例では全ての表示信号に対応して表示信号配線を設け
ていたのに対し、本実施例では少数の表示信号配線（６
本）を複数の表示信号で共用することにより、配線数を
減らしたものである。
ブロックについて６本としたものであって、構成は以下
のようである。データドライバは実施例１と同様に４つ
のブロックからなり、それぞれがシフトレジスタ４８Ａ
〜４８Ｄ、レベルシフタ５０Ａ〜５０Ｄ、６本ずつの表
示信号１６６Ａ〜１６６Ｄとアナログスイッチ１６４か
らなり、液晶パネル１６に接続されている。一方、ゲー
トドライバも同様に、制御信号４０がレベルシフタ３６
とシフトレジスタ３２およびバッファ３４を介してパネ
ル１６に接続されている。前記例での各ブロックの表示
信号配線への供給回路としてのＴＡＢ・ＩＣあるいはオ
ンパネル・デジタルドライバの選択は任意である。前実
施例では全ての表示信号に対応して表示信号配線を設け
ていたのに対し、本実施例では少数の表示信号配線（６
本）を複数の表示信号で共用することにより、配線数を
減らしたものである。
【００３８】同図動作原理として、まず、図示しないＴ
ＡＢ・ＩＣもしくはオンパネル・デジタルドライバに４
つのブロックの表示データ（４ブロック×６本＝２４
本）として例えば「Ｒ１Ｇ１Ｂ１Ｒ２Ｇ２Ｂ２」を入力
する。次に図示しないＴＡＢ・ＩＣもしくはオンパネル
・デジタルドライバへの図示しない出力指示信号により
表示信号配線１６６Ａ〜１６６Ｄに表示信号１６２を供
給する。シフトレジスタ４８Ａ〜４８Ｄに図示しないス
タートパルスを入れてアナログスイッチ１６４を導通し
最初の６本×４ブロックのデータバス１６８Ａ〜１６８
Ｄに表示信号１６２を書く。そして次の表示データとし
て例えば上記同一のブロックに対して「Ｒ３Ｇ３Ｂ３Ｒ
４Ｇ４Ｂ４」を図示しないＴＡＢ・ＩＣもしくはオンパ
ネル・デジタルドライバにセットして同一のデータバス
中の前記「Ｒ１Ｇ１Ｂ１Ｒ２Ｇ２Ｂ２」の次の位置に書
き、同様に１つのブロックについて７５本のデータを１
つのデータバスに書き込み、続いて４ブロックすべての
シフトレジスタ４８Ａ〜４８Ｄを右に１つシフトさせ、
再び出力指示信号を与えて表示信号配線１６６Ａ〜１６
６Ｂに表示信号１６２を供給し、右となりのデータバス
（４ブロック×７５本）に表示信号１６２を書く。以下
この過程を同様に繰り返す。４ブロックのシフトレジス
タ４８Ａ〜４８Ｄにはそれぞれ同じタイミングで図示し
ないスタートパルスを供給して図示しないＴＡＢ・ＩＣ
の出力指示信号と同期してシフトする。したがって４個
のブロックで前記スタートパルス（ＤＳＩ）と図示しな
いクロック（ＤＣＬＫ１，ＤＣＬＫ２）配線を共用する
こともできる。以上のように、表示信号配線１６６Ａ〜
１６６Ｄを３００本程度に増やさなくても図１８のよう
に４ブロック×６本程度にすることができる。この場合
はパネルへの表示信号配線の入力数は従来の図１と同じ
く２４本であり同様の表示信号供給回路を使用できる
が、ブロックごとの表示信号配線は２４本から６本へと
減少するので表示信号配線１６６Ａ〜１６６Ｄの領域幅
を０．６ｍｍに抑制でき、全体の回路サイズも３．６ｍ
ｍに出来るので効果が大である。さらに従来と比較する
と表示信号配線とデータバスとのクロス容量が１００ｐ
Ｆ程度あったので表示信号供給回路の設計が大がかりで
消費電力も大であったが、データドライバを４ブロック
に分割したことにより１/ ４のクロス容量にすることが
できる。
ＡＢ・ＩＣもしくはオンパネル・デジタルドライバに４
つのブロックの表示データ（４ブロック×６本＝２４
本）として例えば「Ｒ１Ｇ１Ｂ１Ｒ２Ｇ２Ｂ２」を入力
する。次に図示しないＴＡＢ・ＩＣもしくはオンパネル
・デジタルドライバへの図示しない出力指示信号により
表示信号配線１６６Ａ〜１６６Ｄに表示信号１６２を供
給する。シフトレジスタ４８Ａ〜４８Ｄに図示しないス
タートパルスを入れてアナログスイッチ１６４を導通し
最初の６本×４ブロックのデータバス１６８Ａ〜１６８
Ｄに表示信号１６２を書く。そして次の表示データとし
て例えば上記同一のブロックに対して「Ｒ３Ｇ３Ｂ３Ｒ
４Ｇ４Ｂ４」を図示しないＴＡＢ・ＩＣもしくはオンパ
ネル・デジタルドライバにセットして同一のデータバス
中の前記「Ｒ１Ｇ１Ｂ１Ｒ２Ｇ２Ｂ２」の次の位置に書
き、同様に１つのブロックについて７５本のデータを１
つのデータバスに書き込み、続いて４ブロックすべての
シフトレジスタ４８Ａ〜４８Ｄを右に１つシフトさせ、
再び出力指示信号を与えて表示信号配線１６６Ａ〜１６
６Ｂに表示信号１６２を供給し、右となりのデータバス
（４ブロック×７５本）に表示信号１６２を書く。以下
この過程を同様に繰り返す。４ブロックのシフトレジス
タ４８Ａ〜４８Ｄにはそれぞれ同じタイミングで図示し
ないスタートパルスを供給して図示しないＴＡＢ・ＩＣ
の出力指示信号と同期してシフトする。したがって４個
のブロックで前記スタートパルス（ＤＳＩ）と図示しな
いクロック（ＤＣＬＫ１，ＤＣＬＫ２）配線を共用する
こともできる。以上のように、表示信号配線１６６Ａ〜
１６６Ｄを３００本程度に増やさなくても図１８のよう
に４ブロック×６本程度にすることができる。この場合
はパネルへの表示信号配線の入力数は従来の図１と同じ
く２４本であり同様の表示信号供給回路を使用できる
が、ブロックごとの表示信号配線は２４本から６本へと
減少するので表示信号配線１６６Ａ〜１６６Ｄの領域幅
を０．６ｍｍに抑制でき、全体の回路サイズも３．６ｍ
ｍに出来るので効果が大である。さらに従来と比較する
と表示信号配線とデータバスとのクロス容量が１００ｐ
Ｆ程度あったので表示信号供給回路の設計が大がかりで
消費電力も大であったが、データドライバを４ブロック
に分割したことにより１/ ４のクロス容量にすることが
できる。
【００３９】最後に、表示パネルの構造について説明す
る。図２０に示すように、ガラス基板１８０上に活性層
としてポリシリコン層１８２を有し、ゲート絶縁膜とし
てＳｉＯ2 層１８４およびポリシリコン電極１８６がパ
ターニング形成される。その後絶縁膜１８８によるリフ
ロー後、ソース電極１９２およびドレイン電極１９４形
成のためのコンタクト・ホール１９６、１９８がフォト
リソおよびドライ・エッチング工程によって形成され、
リン等をドープしたポリシリコンを埋め込むことによ
り、ソース電極１９２およびドレイン電極１９４が形成
される。最後に保護膜形成として絶縁膜２００をリフロ
ーすることにより、表示パネルおよびその周辺回路を含
む液晶表示装置全体の、基本となるトランジスタの全て
に使用されるポリシリコン・トランジスタが形成され
る。
る。図２０に示すように、ガラス基板１８０上に活性層
としてポリシリコン層１８２を有し、ゲート絶縁膜とし
てＳｉＯ2 層１８４およびポリシリコン電極１８６がパ
ターニング形成される。その後絶縁膜１８８によるリフ
ロー後、ソース電極１９２およびドレイン電極１９４形
成のためのコンタクト・ホール１９６、１９８がフォト
リソおよびドライ・エッチング工程によって形成され、
リン等をドープしたポリシリコンを埋め込むことによ
り、ソース電極１９２およびドレイン電極１９４が形成
される。最後に保護膜形成として絶縁膜２００をリフロ
ーすることにより、表示パネルおよびその周辺回路を含
む液晶表示装置全体の、基本となるトランジスタの全て
に使用されるポリシリコン・トランジスタが形成され
る。
【００４０】
【発明の効果】本発明により表示信号配線領域を縮小さ
せることができるため、パネルの周辺部をも縮小化する
ことが可能である。また表示信号配線とデータバスのク
ロス容量が減少するので、汎用のデータドライバＩＣを
使用することができ、低コスト化、低消費電力化をはか
ることが出来る。
せることができるため、パネルの周辺部をも縮小化する
ことが可能である。また表示信号配線とデータバスのク
ロス容量が減少するので、汎用のデータドライバＩＣを
使用することができ、低コスト化、低消費電力化をはか
ることが出来る。
【図１】従来の点順次駆動回路の構成図である。
【図２】従来の点順次駆動回路の表示信号の書き込み方
法を示す図である。
法を示す図である。
【図３】表示信号の入力本数を増した例を示す図であ
る。
る。
【図４】本発明の実施の形態の基本構成を示す図であ
る。
る。
【図５】図４の回路における表示信号の書き込み方法を
示す図である。
示す図である。
【図６】実施例１を示す図である。
【図７】実施例１中のブロック７２Ａの拡大図である。
【図８】図６のＴＡＢ・ＩＣ７６の内部構成を示す図で
ある。
ある。
【図９】実施例１の表示信号供給回路を示す図である。
【図１０】実施例１の表示信号供給回路のタイミング図
である。
である。
【図１１】液晶表示装置の全体構成を示す図である。
【図１２】図１１の液晶表示装置の全体構成における表
示信号供給回路群１１４の構成図である。
示信号供給回路群１１４の構成図である。
【図１３】実施例２を示す図である。
【図１４】実施例２における表示信号供給回路の構成を
示す図である。
示す図である。
【図１５】実施例２における表示信号供給回路のタイミ
ング図である。
ング図である。
【図１６】実施例３を示す図である。
【図１７】実施例３におけるデジタル８ビットラッチの
ブロック構成図である。
ブロック構成図である。
【図１８】実施例３における８ビットＤ／Ａ内部のブロ
ック構成図である。
ック構成図である。
【図１９】実施例４を示す図である。
【図２０】液晶表示パネルの画素として用いられるポリ
シリコントランジスタの断面構造図である。
シリコントランジスタの断面構造図である。
１０、 基板 １２、 データドライバ １４、 ゲートドライバ １６、 液晶パネル １８、 シフトレジスタ（１００ビット） ２０、 表示信号配線 ２２、 データバス ２４、 レベルシフタ ２６、 制御信号 ２８、 アナログスイッチ ３０、 表示信号（２４本；Ｒ１Ｇ１Ｂ１〜Ｒ８Ｇ８Ｂ
８） ３２、 シフトレジスタ（６００ビット） ３４、 バッファ ３６、 レベルシフタ ４０、 制御信号 ４２、 表示信号配線 ４４、 表示信号（３００本；Ｄ１〜Ｄ３００） ４６、 表示信号配線とシフトレジスタを複数ブロック
に分割した点順次ドライバ ４６Ａ〜４６Ｄ、 データドライバ４６を分割したブロ
ック ４８Ａ〜４８Ｄ、 各ブロックごとの８ビットシフトレ
ジスタ ５０Ａ〜５０Ｄ、 レベルシフタ ６２、 表示信号（７５本；Ｄ１〜Ｄ７５）） ６４Ａ〜６４Ｄ、 表示信号配線 ６６、 アナログスイッチ（１．０ｍｍ） ６８Ａ〜６８Ｄ、 各ブロックごとのデータバス ７０、 データドライバ ７２Ａ〜７２Ｄ、 各ブロックのデータドライバ ７４Ａ〜７４Ｄ、 各ブロックの表示信号配線 ７６、 ＴＡＢ・ＩＣ（３００ビット） ７８Ａ〜７８Ｄ、 ＴＡＢ・ＩＣと表示信号間のデータ
バス ８０、 シフトレジスタ ８６Ａ〜８６Ｄ、 Ｒ、Ｇ、Ｂの各データ線 ８８、 デジタル８ビットラッチ ９０、 デジタル８ビットラッチ ９４、 Ｄ／Ａコンバータ ９６、 Ｒ、Ｇ、Ｂデータ線 ９８、 ＡＳＩＣ・ＩＣ １００、１０１、１０２、１３０、１３１、１３２、
ＦＩＦＯメモリ １１０、 制御信号線 １１２、 フレキケーブル １１４、 表示信号供給回路群 １１４’、 表示信号供給回路 １１６、 タイミング回路 １１７、 水平同期信号、垂直同期信号等 １１８、 タイミング信号 １１９、 液晶表示装置 １２１、 データドライバ １２２Ａ〜１２２Ｄ、 データドライバ１２１の４分割
ブロック １２４、 ＴＡＢ・ＩＣ（a ）（１５０ビット） １２６、 ＴＡＢ・ＩＣ（b ）（１５０ビット） １３４、 オンパネル・デジタルドライバ １３５、 ホールド用スイッチ １３６、 ラッチイネーブル用ゲートトランジスタ １３７、 データラッチ用コンデンサ １３８、 バッファ １４０〜１４７、 抵抗用トランジスタ（Ｗ＝１μｍ〜
１２８μｍ） １５０〜１５７、 スイッチングトランジスタ（BIT0〜
BIT7） １６２、 表示信号 １６４、 アナログスイッチ（２．０ｍｍ） １６６Ａ〜１６６Ｄ、 表示信号線 １６８Ａ〜１６８Ｄ、 データバス １７０、 データドライバ １７０Ａ〜１７０Ｄ、 データドライバ１７０の４分割
ブロック １８０、 ガラス基板 １８２、 ポリシリコン １８４、 ゲート絶縁膜 １８６、 ゲート電極 １８８、 リフロー用第１層絶縁膜 １９２、 ソース電極 １９４、 ドレイン電極 １９６、 ソース用コンタクトホール １９８、 ドレイン用コンタクトホール ２００、 リフロー用第２層絶縁膜
８） ３２、 シフトレジスタ（６００ビット） ３４、 バッファ ３６、 レベルシフタ ４０、 制御信号 ４２、 表示信号配線 ４４、 表示信号（３００本；Ｄ１〜Ｄ３００） ４６、 表示信号配線とシフトレジスタを複数ブロック
に分割した点順次ドライバ ４６Ａ〜４６Ｄ、 データドライバ４６を分割したブロ
ック ４８Ａ〜４８Ｄ、 各ブロックごとの８ビットシフトレ
ジスタ ５０Ａ〜５０Ｄ、 レベルシフタ ６２、 表示信号（７５本；Ｄ１〜Ｄ７５）） ６４Ａ〜６４Ｄ、 表示信号配線 ６６、 アナログスイッチ（１．０ｍｍ） ６８Ａ〜６８Ｄ、 各ブロックごとのデータバス ７０、 データドライバ ７２Ａ〜７２Ｄ、 各ブロックのデータドライバ ７４Ａ〜７４Ｄ、 各ブロックの表示信号配線 ７６、 ＴＡＢ・ＩＣ（３００ビット） ７８Ａ〜７８Ｄ、 ＴＡＢ・ＩＣと表示信号間のデータ
バス ８０、 シフトレジスタ ８６Ａ〜８６Ｄ、 Ｒ、Ｇ、Ｂの各データ線 ８８、 デジタル８ビットラッチ ９０、 デジタル８ビットラッチ ９４、 Ｄ／Ａコンバータ ９６、 Ｒ、Ｇ、Ｂデータ線 ９８、 ＡＳＩＣ・ＩＣ １００、１０１、１０２、１３０、１３１、１３２、
ＦＩＦＯメモリ １１０、 制御信号線 １１２、 フレキケーブル １１４、 表示信号供給回路群 １１４’、 表示信号供給回路 １１６、 タイミング回路 １１７、 水平同期信号、垂直同期信号等 １１８、 タイミング信号 １１９、 液晶表示装置 １２１、 データドライバ １２２Ａ〜１２２Ｄ、 データドライバ１２１の４分割
ブロック １２４、 ＴＡＢ・ＩＣ（a ）（１５０ビット） １２６、 ＴＡＢ・ＩＣ（b ）（１５０ビット） １３４、 オンパネル・デジタルドライバ １３５、 ホールド用スイッチ １３６、 ラッチイネーブル用ゲートトランジスタ １３７、 データラッチ用コンデンサ １３８、 バッファ １４０〜１４７、 抵抗用トランジスタ（Ｗ＝１μｍ〜
１２８μｍ） １５０〜１５７、 スイッチングトランジスタ（BIT0〜
BIT7） １６２、 表示信号 １６４、 アナログスイッチ（２．０ｍｍ） １６６Ａ〜１６６Ｄ、 表示信号線 １６８Ａ〜１６８Ｄ、 データバス １７０、 データドライバ １７０Ａ〜１７０Ｄ、 データドライバ１７０の４分割
ブロック １８０、 ガラス基板 １８２、 ポリシリコン １８４、 ゲート絶縁膜 １８６、 ゲート電極 １８８、 リフロー用第１層絶縁膜 １９２、 ソース電極 １９４、 ドレイン電極 １９６、 ソース用コンタクトホール １９８、 ドレイン用コンタクトホール ２００、 リフロー用第２層絶縁膜
Claims (7)
- 【請求項１】 液晶表示パネルを駆動する同一基板上に
集積されたデータドライバを具備する液晶表示パネル装
置において、前記液晶表示パネルのデータバスへ表示信
号データを供給する、複数のブロックに分割した表示信
号配線を有することを特徴とする液晶表示装置。 - 【請求項２】 前記各ブロックは、前記表示信号配線か
ら前記データバスを介して、前記表示信号データを前記
液晶表示パネルへ供給するタイミングを制御するシフト
レジスタを有することを特徴とする請求項１記載の液晶
表示装置。 - 【請求項３】 前記各ブロックの前記表示信号配線数よ
り多数の出力端子を保持する表示信号供給回路を有し、
前記表示信号供給回路から延在する第２のデータバス
が、複数の前記各ブロックに分割されていることを特徴
とする請求項１記載の液晶表示装置。 - 【請求項４】 前記各ブロック間のスペースに、前記回
路から前記表示信号配線へ前記表示信号データを出力す
る配線を設けた前記データドライバを有することを特徴
とする請求項１記載の液晶表示装置。 - 【請求項５】 前記液晶表示パネルと同一基板上に集積
されている前記データドライバと前記表示信号供給回路
を含むことを特徴とする請求項１ないし４のいずれか一
項記載の液晶表示装置。 - 【請求項６】 前記データドライバはポリシリコン・ト
ランジスタを含むことを特徴とする請求項１ないし４の
いずれか一項記載の液晶表示装置。 - 【請求項７】 前記データドライバは、点順次駆動方式
で前記液晶表示パネルを駆動することを特徴とする請求
項１ないし４のいずれか一項記載の液晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10137247A JPH11326932A (ja) | 1998-05-19 | 1998-05-19 | 液晶表示装置 |
| US09/287,304 US7339571B2 (en) | 1998-05-19 | 1999-04-07 | Liquid crystal display device |
| TW088105791A TWI223223B (en) | 1998-05-19 | 1999-04-12 | Liquid crystal display device |
| KR1019990014288A KR100346302B1 (ko) | 1998-05-19 | 1999-04-21 | 액정 표시 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10137247A JPH11326932A (ja) | 1998-05-19 | 1998-05-19 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11326932A true JPH11326932A (ja) | 1999-11-26 |
Family
ID=15194218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10137247A Pending JPH11326932A (ja) | 1998-05-19 | 1998-05-19 | 液晶表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7339571B2 (ja) |
| JP (1) | JPH11326932A (ja) |
| KR (1) | KR100346302B1 (ja) |
| TW (1) | TWI223223B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000276108A (ja) * | 1999-03-24 | 2000-10-06 | Sanyo Electric Co Ltd | アクティブ型ｅｌ表示装置 |
| JP2001195040A (ja) * | 2000-01-12 | 2001-07-19 | Toshiba Corp | 表示装置 |
| JP2001350421A (ja) * | 2000-06-08 | 2001-12-21 | Sony Corp | 表示装置およびこれを用いた携帯端末 |
| JP2004334114A (ja) * | 2003-05-12 | 2004-11-25 | Seiko Epson Corp | 電気光学パネルの駆動回路並びにこれを備えた電気光学装置及び電子機器 |
| KR100698031B1 (ko) * | 2000-12-07 | 2007-03-23 | 엘지.필립스 엘시디 주식회사 | 접합 액정표시소자 및 그 구동 방법 |
| JP2011070206A (ja) * | 2010-10-28 | 2011-04-07 | Sony Corp | 表示装置およびこれを用いた携帯端末 |
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