JP2010039061A - 表示装置、信号ドライバ - Google Patents

Abstract

【課題】信号ドライバが表示パネル（表示部）に映像データ群を転送するときに発生するノイズを、従来よりも低減すること。
【解決手段】本発明の表示装置（１０）は、信号線群に接続された表示部（３）及び信号ドライバ（１）と、遅延制御回路（２３）とを具備している。前記信号ドライバ（１）は、１水平期間において、映像データ群をそれぞれ所定時間（ｔｄ）ずらしたタイミングで前記信号線群に出力する。前記遅延制御回路（２３）は、水平期間毎に前記所定時間（ｔｄ）を変化させて前記信号ドライバ（１）に通知する。
【選択図】図３

Description

本発明は、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）型液晶表示装置、単純マトリクス型液晶表示装置、エレクトロルミネセンス（ＥＬ）表示装置、プラズマ表示装置などの表示装置、及び、表示装置の信号ドライバに関する。

液晶テレビなど、平面型の表示装置が大型化するに従い、より高精細に表示すること、よりなめらかに動きを表現することが、要求されるようになってきている。これらの要求を満足させるためには、より広帯域の映像データが必要とされ、表示装置に対してクロックの高速化が進んできている。しかしながら、クロックの高速化と、表示装置の大型化に伴う電源の影響、及び、グランドインピーダンスの悪化の影響とにより、ＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁干渉、電磁波妨害）が懸念されるようになってきている。

図１、図２を用いて、ＥＭＩの影響について説明する。

一般的に、Ｄ／Ａコンバータ１６は、出力インピーダンスが高く、表示パネル３を直接駆動することができない。即ち、出力電流能力が低い。そこで、信号ドライバ１０１の出力として、出力電流能力が高い出力アンプ回路１７（出力バッファ）が用いられる。これにより、信号ドライバ１０１は、出力アンプ回路１７によって、映像データ群（出力電圧群）を信号線群に出力することができる。しかし、出力アンプ回路１７は、出力電流能力が高いため、映像データ群を表す信号のレベルが、ハイレベルからローレベル、又は、ローレベルからハイレベルに反転したときに、瞬間的に過渡電流（ピーク電流）が信号線群に流れる。映像データ群を表す信号が同時に反転するため、ピーク電流が信号線群に同時に流れることにより、大きなノイズが発生してしまう。このノイズを低減させる必要がある。

ＥＭＩの改善に関連する技術としては、特開平１１−２５９０５０号公報（特許文献１参照）に記載された「液晶表示装置の駆動方法及び駆動装置」が知られている。特開平１１−２５９０５０号公報に記載された技術では、タイミングコントローラ４からソースドライバ（信号ドライバ１０１）へ表示データを転送するときに発生するノイズを低減させている。これを実現するために、タイミングコントローラ４内にｎ個の遅延回路を設け、ｎ個の遅延回路は、ｎ個の表示データをそれぞれ決められた時間だけずらしたタイミングでｎ個の信号ドライバ１０１に出力する。

また、ＥＭＩの改善に関連する技術としては、特開２００３−８４２４号公報（特許文献２参照）に記載された「半導体装置のノイズ低減回路」が知られている。特開２００３−８４２４号公報に記載された技術では、半導体装置が液晶表示データ制御回路（上述では信号ドライバ１０１）として用いられ、信号ドライバ１０１の出力を転送するときに発生するノイズを低減させている。これを実現するために、信号ドライバ１０１内に遅延回路群であるノイズ低減回路を設け、ノイズ低減回路は、その出力をそれぞれ決められた時間だけずらしたタイミングで出力する。

特開平１１−２５９０５０号公報 特開２００３−８４２４号公報

上述のように、特開平１１−２５９０５０号公報に記載された技術では、タイミングコントローラ４から信号ドライバ１０１への表示データの転送として、タイミングコントローラ４内のｎ個の遅延回路は、ｎ個の表示データをそれぞれ決められた時間だけずらしたタイミングでｎ個の信号ドライバ１０１に出力している。ところが、最近の表示装置において、タイミングコントローラ４から信号ドライバ１０１へのデータ転送として、上述のＬＶＤＳを基とした小振幅な差動信号を用いることが一般的になってきている。このようなデータ転送方式では、タイミングコントローラ４内の出力バッファは定電流で動作しているため、出力バッファで消費する電流に過大なピーク電流は発生しない。即ち、タイミングコントローラ４内のｎ個の遅延回路が、ｎ個の表示データをそれぞれ決められた時間だけずらしたタイミングでｎ個の信号ドライバ１０１に出力する必要はない。そのため、特開平１１−２５９０５０号公報に記載された技術では、近年の表示装置における過大なピーク電流や、ＥＭＩの改善には対応できない。

また、特開平１１−２５９０５０号公報に記載された技術では、遅延時間として、映像データの転送クロックよりも短い時間が要求される。タイミングコントローラ４と信号ドライバ１０１との間で、ＬＶＤＳを基とした小振幅な差動信号を採用する場合、タイミングコントローラ４は、通常、映像データ群を表示データとしてシリアル化して信号ドライバ１０１に出力する。そのため、タイミングコントローラ４による出力の周波数は、数１００ＭＨｚと非常に高い周波数となっている。この周波数での遅延の制御は、コストアップ｛高精度、かつ、調整の範囲を広くするためには、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）などを用いてタイミングを生成することを要する。｝になるか、もしくは、調整の範囲が狭いのでピーク電流を充分に低減することができないものと考えられる。

上述のように、特開２００３−８４２４号公報に記載された技術では、半導体装置が信号ドライバ１０１として用いられ、信号ドライバ１０１の出力の転送として、信号ドライバ１０１内のノイズ低減回路は、その出力をそれぞれ決められた時間だけずらしたタイミングで出力している。しかしながら、ノイズ低減回路の出力が何なのか、ノイズ低減回路の出力先が何なのか、ノイズ低減回路がどことどこの間に接続されているのか、について明確に記載されていない。このため、特開２００３−８４２４号公報に記載された技術について充分に検討することは困難であるが、この技術に対して、更に改良する余地がある。

このように、信号ドライバ１０１が表示パネル３に映像データ群を転送するときに発生するノイズを、従来よりも低減することが望まれる。

以下に、発明を実施するための最良の形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の表示装置（１０）は、信号線群に接続された表示部（３）及び信号ドライバ（１）と、遅延制御回路（２３）とを具備している。前記信号ドライバ（１）は、１水平期間において、映像データ群をそれぞれ所定時間（ｔｄ）ずらしたタイミングで前記信号線群に出力する。前記遅延制御回路（２３）は、水平期間毎に前記所定時間（ｔｄ）を変化させて前記信号ドライバ（１）に通知する。

本発明の表示装置（１０）では、１水平期間における映像データ群をそれぞれ所定時間（ｔｄ）ずらしたタイミングで信号線群に出力する。このときに、所定時間（ｔｄ）を水平期間毎に変化させることにより、信号ドライバ（１）が表示パネル（３）に映像データ群を転送するときに発生するノイズを、従来よりも低減することができる。

以下に添付図面を参照して、本発明の実施形態による表示装置について詳細に説明する。

図３は、本発明の実施形態による表示装置１０の構成を示している。本発明の実施形態による表示装置１０は、ｎ個（ｎは２以上の整数）の信号ドライバ１と、ｍ個（ｍは２以上の整数）の走査ドライバ２と、表示パネル（表示部）３と、タイミングコントローラ４と、遅延制御回路２３とを具備している。

表示パネル３は、画素（図示しない）がマトリクス状に配置されている。画素の行には、それぞれ複数の走査線（図示しない）が接続され、画素の列には、それぞれ複数の信号線（図示しない）が接続されている。複数の走査線はｍ個の走査線群に分割され、ｍ個の走査線群は、それぞれ、ｍ個の走査ドライバ２に接続されている。複数の信号線はｎ個の信号線群に分割され、ｎ個の信号線群は、それぞれ、ｎ個の信号ドライバ１に接続されている。タイミングコントローラ４は、それぞれｎ個のデータ線７を介してｎ個の信号ドライバ１に接続されている。また、タイミングコントローラ４は、制御線５を介してｍ個の走査ドライバ２に接続され、制御線６を介してｎ個の信号ドライバ１に接続されている。遅延制御回路２３は、制御線（図示しない）を介してｎ個の信号ドライバ１に接続されている。

タイミングコントローラ４は、赤色、緑色、青色を表す映像データ群と、水平同期信号、垂直同期信号、クロック信号を表すタイミング信号とをパラレルに入力する。タイミングコントローラ４は、タイミング信号に基づいて、ｍ個の走査ドライバ２を制御するための走査ドライバ用制御信号と、ｎ個の信号ドライバ１を制御するための信号ドライバ用制御信号とを生成する。また、ｎ個の信号ドライバ１の構成に合わせて、映像データの並べ替え、タイミング調整、ビット数変換などの処理を行う。

タイミングコントローラ４は、制御線５を介して、走査ドライバ用制御信号をｍ個の走査ドライバ２に送信する。ｍ個の走査ドライバ２の各々は、走査ドライバ用制御信号に応じて、走査線群を駆動する。

また、タイミングコントローラ４は、制御線６を介して、信号ドライバ用制御信号をｎ個の信号ドライバ１に送信し、かつ、ｎ個のデータ線７を介して、映像データ群がシリアル化された表示データをそれぞれｎ個の信号ドライバ１に送信する。タイミングコントローラ４と、ｎ個の信号ドライバ１の各々との間において、表示データのデータ転送には、ＬＶＤＳを基とした小振幅な差動信号が用いられている。ｎ個の信号ドライバ１の各々は、信号ドライバ用制御信号及び表示データに応じて、信号線群を駆動する。

遅延制御回路２３は、水平同期信号を入力する。遅延制御回路２３は、この水平同期信号に応じて、所定時間ｔｄを表す信号をｎ個の信号ドライバ１に出力する。遅延制御回路２３は、水平期間毎に所定時間ｔｄを変化させてｎ個の信号ドライバ１に通知する。

図４は、図３の信号ドライバ１の構成を示している。信号ドライバ１は、入力バッファ１１と、シリアル／パラレル変換回路１２と、制御回路２０と、駆動回路３０とを具備している。

入力バッファ１１は、タイミングコントローラ４からの表示データを受信する。シリアル／パラレル変換回路１２は、その表示データに対してシリアル／パラレル変換を施し、映像データ群を制御回路２０に出力する。制御回路２０は、シリアル／パラレル変換回路１２からの映像データ群と、遅延制御回路２３からの所定時間ｔｄを表す信号とを入力する。制御回路２０は、１水平期間における映像データ群をそれぞれ所定時間ｔｄずらしたタイミングで駆動回路３０に出力する。

駆動回路３０は、内部バス１３と、第１のラッチ回路１４と、第２のラッチ回路１５と、デジタル／アナログ（Ｄ／Ａ）コンバータ１６と、出力アンプ回路１７とを具備している。

制御回路２０からの映像データ群は、内部バス１３を介して、映像データ群を第１のラッチ回路１４に出力される。第１のラッチ回路１４は、その映像データ群を記憶し、信号ドライバ用制御信号に応じて映像データ群を第２のラッチ回路１５に出力する。第２のラッチ回路１５は、１水平期間において、第１のラッチ回路１４からの映像データ群を記憶し、信号ドライバ用制御信号に応じて映像データ群をＤ／Ａコンバータ１６に出力する。Ｄ／Ａコンバータ１６は、第２のラッチ回路１５からの映像データ群に対してデジタル／アナログ変換を施し、その映像データ群に応じた出力電圧群を出力する。出力アンプ回路１７は、その出力電圧群をそれぞれ信号線群に出力する。

図５は、図４の制御回路２０の構成を示している。制御回路２０は、分割回路２１と、遅延回路２２とを具備している。遅延回路２２は、Ｎ個（Ｎは、ｎ＞Ｎを満たす２以上の整数）の遅延部２２−１〜２２−Ｎを含んでいる。

上記の信号線群は、Ｎ個のグループに分割されてＮ個の分割信号線群として表示パネル３及び信号ドライバ１に接続されている。分割回路２１は、１水平期間における映像データ群をＮ個のグループに分割してＮ個の分割映像データ群を生成する。遅延回路２２の遅延部２２−１〜２２−Ｎは、分割回路２１からのＮ個の分割映像データ群と、遅延制御回路２３からの所定時間ｔｄを表す信号とを入力する。遅延部２２−１〜２２−Ｎは、１水平期間において、Ｎ個の分割映像データ群をそれぞれ所定時間ｔｄずらしたタイミングで、駆動回路３０に出力する。この場合、駆動回路３０は、１水平期間において、遅延部２２−１〜２２−ＮからのＮ個の分割映像データ群をそれぞれＮ個の分割信号線群に出力する。

次に、本発明の実施形態による表示装置１０の信号ドライバ１の制御回路２０の動作について説明する。

本実施形態では、映像データ群をＮ個のグループに分割する。この際、例えば、Ｎが３であり、映像データ群のうちの、赤を表す分割映像データ群を第１グループとし、緑を表す分割映像データ群を第２グループとし、青を表す分割映像データ群を第３グループとすることができる。本実施形態では、説明を簡便にするために、Ｎが３であり、映像データ群をＤｉ［０］〜Ｄｉ［５］とする。ここで、ｉは、１水平期間に対応し、０、１、２…、により表される。このとき、第１グループは、２ビットの分割映像データ群ＡとしてＤｉ［５］、Ｄｉ［４］を表し、第２グループは、２ビットの分割映像データ群ＢとしてＤｉ［３］、Ｄｉ［２］を表し、第３グループは、２ビットの分割映像データ群ＣとしてＤｉ［１］、Ｄｉ［０］を表しているものとする（図６Ａ参照）。この場合、上記の信号線群は、３個のグループに分割されて、第１グループに対応する第１分割信号線群、第２グループに対応する第２分割信号線群、第３グループに対応する第３分割信号線群として表示パネル３及び信号ドライバ１に接続されている。

（処理０）
図６Ａは、信号ドライバ１内に制御回路２０が設けられていない場合のタイミングチャートである。図６Ｂは、図６Ａに示される場合において、水平期間と、信号ドライバ１が消費する電流のピーク値を表すピーク電流との関係を示している。図６Ｃは、図６Ｂに示されるピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。

この場合、図６Ａに示されるように、信号ドライバ１内の駆動回路３０は、分割映像データ群Ａ、分割映像データ群Ｂ、分割映像データ群Ｃをそれぞれ第１分割信号線群、第２分割信号線群、第３分割信号線群に出力する。このとき、分割映像データ群Ａ、分割映像データ群Ｂ、分割映像データ群Ｃは、駆動回路３０の出力アンプ回路１７から同時に出力される。しかし、出力アンプ回路１７は、出力電流能力が高いため、映像データ群を表す信号のレベルが、ハイレベルからローレベル、又は、ローレベルからハイレベルに反転したときに、瞬間的に過渡電流（ピーク電流）が信号線群に流れる。映像データ群を表す信号が同時に反転するため、ピーク電流が信号線群に同時に流れることにより、大きなノイズが発生してしまう。ここで、（処理０）では、図６Ｂに示されるように、ピーク電流の値が３（単位は省略）を表しているものとする。

（処理１）
図７Ａは、信号ドライバ１内に制御回路２０が設けられ、その制御回路２０に所定時間ｔｄとして第１所定時間ｔｄ１が与えられた場合のタイミングチャートである。図７Ｂは、図７Ａに示される場合において、水平期間と、信号ドライバ１が消費する電流のピーク値を表すピーク電流との関係を示している。この図７Ｂは、１水平期間をＴと定義し、そのＴを３２に分けた場合、（０／３２）Ｔのタイミングで分割映像データ群Ａが出力され、第１所定時間ｔｄ１として（１１／３２）Ｔのタイミングで分割映像データ群Ｂが出力され、次の第１所定時間ｔｄ１として（２２／３２）Ｔのタイミングで分割映像データ群Ｃが出力されることを意味している。図７Ｃは、図７Ｂに示されるピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。

図７Ａに示されるように、信号ドライバ１内の制御回路２０は、１水平期間において、分割映像データ群Ａ、分割映像データ群Ｂ、分割映像データ群Ｃをそれぞれ所定時間ｔｄ１ずらしたタイミングで、駆動回路３０に出力する。この場合、駆動回路３０は、１水平期間において、制御回路２０からの分割映像データ群Ａ、分割映像データ群Ｂ、分割映像データ群Ｃをそれぞれ第１分割信号線群、第２分割信号線群、第３分割信号線群に出力する。このとき、分割映像データ群Ａ、分割映像データ群Ｂ、分割映像データ群Ｃは、駆動回路３０の出力アンプ回路１７から、それぞれ所定時間ｔｄ１ずらしたタイミングで出力される。ここで、（処理１）では、図７Ｂに示されるように、ピーク電流の値が１（単位は省略）を表している。即ち、（処理１）では、上述の（処理０）に比べて、ピーク電流の値が１／３に減少している。また、図７Ｃに示されるように、（処理１）における周波数は、（処理０）における周波数に比べて変化がないものの、（処理１）における周波数成分は、（処理０）における周波数成分に比べて減少している。

（処理２）
図８Ａは、信号ドライバ１内に制御回路２０が設けられ、その制御回路２０に所定時間ｔｄとして第２所定時間ｔｄ２が与えられた場合のタイミングチャートである。図８Ｂは、図８Ａに示される場合において、水平期間と、信号ドライバ１が消費する電流のピーク値を表すピーク電流との関係を示している。この図８Ｂは、１水平期間をＴと定義し、そのＴを３２に分けた場合、（０／３２）Ｔのタイミングで分割映像データ群Ａが出力され、第２所定時間ｔｄ２として（５／３２）Ｔのタイミングで分割映像データ群Ｂが出力され、次の第２所定時間ｔｄ２として（１０／３２）Ｔのタイミングで分割映像データ群Ｃが出力されることを意味している。図８Ｃは、図８Ｂに示されるピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。第２所定時間ｔｄ２は、第１所定時間ｔｄ１とは異なり、例えば第１所定時間ｔｄ１よりも短い。

図８Ａに示されるように、信号ドライバ１内の制御回路２０は、１水平期間において、分割映像データ群Ａ、分割映像データ群Ｂ、分割映像データ群Ｃをそれぞれ所定時間ｔｄ２ずらしたタイミングで、駆動回路３０に出力する。この場合、駆動回路３０は、１水平期間において、制御回路２０からの分割映像データ群Ａ、分割映像データ群Ｂ、分割映像データ群Ｃをそれぞれ第１分割信号線群、第２分割信号線群、第３分割信号線群に出力する。このとき、分割映像データ群Ａ、分割映像データ群Ｂ、分割映像データ群Ｃは、駆動回路３０の出力アンプ回路１７から、それぞれ所定時間ｔｄ２ずらしたタイミングで出力される。ここで、図８Ｂに示されるように、ピーク電流の値が１（単位は省略）を表している。即ち、（処理２）では、上述の（処理０）に比べて、ピーク電流の値が１／３に減少している。また、図８Ｃに示されるように、（処理２）における周波数は、（処理０）における周波数に比べて変化がないものの、（処理２）における周波数成分は、（処理０）における周波数成分に比べて減少している。その周波数成分は、（処理１）における周波数成分とは異なっている。

（ノイズ低減処理）
図９Ａは、信号ドライバ１内に制御回路２０が設けられ、その制御回路２０に所定時間ｔｄとして、例えば、第１所定時間ｔｄ１と第２所定時間ｔｄ２とが交互に与えられた場合のタイミングチャートである。図９Ｂは、図９Ａに示される場合において、信号ドライバ１が消費する電流のピーク値を表すピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。

この図９Ｂは、１水平期間をＴと定義し、そのＴを３２に分けた場合、４種類のタイミングで分割映像データ群Ａ、分割映像データ群Ｂ、分割映像データ群Ｃが出力されることを意味している。
例えば、１種類目では、上述の（処理１）が実行され、（０／３２）Ｔのタイミングで分割映像データ群Ａが出力され、第１所定時間ｔｄ１として（５／３２）Ｔのタイミングで分割映像データ群Ｂが出力され、次の第１所定時間ｔｄ１として（１１／３２）Ｔのタイミングで分割映像データ群Ｃが出力される。
２種類目では、上述の（処理２）が実行され、（０／３２）Ｔのタイミングで分割映像データ群Ａが出力され、第２所定時間ｔｄ２として（７／３２）Ｔのタイミングで分割映像データ群Ｂが出力され、次の第２所定時間ｔｄ２として（１５／３２）Ｔのタイミングで分割映像データ群Ｃが出力される。
３種類目では、（処理１）が実行され、（０／３２）Ｔのタイミングで分割映像データ群Ａが出力され、第１所定時間ｔｄ１として（９／３２）Ｔのタイミングで分割映像データ群Ｂが出力され、次の第１所定時間ｔｄ１として（１９／３２）Ｔのタイミングで分割映像データ群Ｃが出力される。
４種類目では、（処理２）が実行され、（０／３２）Ｔのタイミングで分割映像データ群Ａが出力され、第２所定時間ｔｄ２として（１１／３２）Ｔのタイミングで分割映像データ群Ｂが出力され、次の第２所定時間ｔｄ２として（２３／３２）Ｔのタイミングで分割映像データ群Ｃが出力される。

制御回路２０は、上述のように、（処理１）と（処理２）とを繰り返すノイズ低減処理を実行する。即ち、第１水平期間において、遅延制御回路２３は、第１所定時間ｔｄ１を所定時間ｔｄとして制御回路２０に通知する。第１水平期間の次の第２水平期間において、遅延制御回路２３は、第１所定時間ｔｄ１とは異なる第２所定時間ｔｄ２を所定時間ｔｄとして制御回路２０に通知する。

この場合、図９Ａに示されるように、制御回路２０は、１水平期間において、分割映像データ群Ａ、分割映像データ群Ｂ、分割映像データ群Ｃをそれぞれ所定時間ｔｄ１ずらしたタイミングで、駆動回路３０に出力する。このとき、分割映像データ群Ａ、分割映像データ群Ｂ、分割映像データ群Ｃは、駆動回路３０の出力アンプ回路１７から、それぞれ所定時間ｔｄ１ずらしたタイミングで出力される。制御回路２０は、次の１水平期間において、分割映像データ群Ａ、分割映像データ群Ｂ、分割映像データ群Ｃをそれぞれ所定時間ｔｄ２ずらしたタイミングで、駆動回路３０に出力する。このとき、分割映像データ群Ａ、分割映像データ群Ｂ、分割映像データ群Ｃは、駆動回路３０の出力アンプ回路１７から、それぞれ所定時間ｔｄ２ずらしたタイミングで出力される。制御回路２０は、ノイズ低減処理として上述の（処理１）と（処理２）とを繰り返すことにより、図９Ｂに示されるように、（ノイズ低減処理）における周波数は、（処理１）、（処理２）における周波数に比べて変化がないものの、（ノイズ低減処理）における周波数成分は、（処理１）、（処理２）における周波数成分に比べて大幅に減少している。即ち、制御回路２０が４種類のタイミングで分割映像データ群Ａ、分割映像データ群Ｂ、分割映像データ群Ｃを出力することにより、（ノイズ低減処理）における周波数成分が（処理１）、（処理２）における周波数成分に比べて大幅に減少する。

このように、本発明の実施形態による表示装置１０では、１水平期間における映像データ群をそれぞれ所定時間ｔｄずらしたタイミングで信号線群に出力する。このときに、水平期間毎に所定時間ｔｄを変化させることにより、特定の周波数に対するエネルギーの集中を抑えることができる。したがって、本発明の実施形態による表示装置１０では、信号ドライバ１が表示パネル３に映像データ群を転送するときに発生するノイズを、従来よりも低減することができる。

なお、本発明の実施形態による表示装置１０では、図１０、図１１に示されるように、遅延制御回路２３を信号ドライバ１内に設けてもよい。

図１は、一般的な表示装置１００の構成を示している。 図２は、図１の信号ドライバ１０１の構成を示している。 図３は、本発明の実施形態による表示装置１０の構成を示している。 図４は、図３の信号ドライバ１の構成を示している。 図５は、図４の制御回路２０の構成を示している。 図６Ａは、信号ドライバ１内に制御回路２０が設けられていない場合のタイミングチャートである。 図６Ｂは、図６Ａに示される場合において、水平期間と、信号ドライバ１が消費する電流のピーク値を表すピーク電流との関係を示している。 図６Ｃは、図６Ｂに示されるピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。 図７Ａは、信号ドライバ１内に制御回路２０が設けられ、その制御回路２０に所定時間ｔｄとして第１所定時間ｔｄ１が与えられた場合のタイミングチャートである。 図７Ｂは、図７Ａに示される場合において、水平期間と、信号ドライバ１が消費する電流のピーク値を表すピーク電流との関係を示している。 図７Ｃは、図７Ｂに示されるピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。 図８Ａは、信号ドライバ１内に制御回路２０が設けられ、その制御回路２０に所定時間ｔｄとして第２所定時間ｔｄ２が与えられた場合のタイミングチャートである。 図８Ｂは、図８Ａに示される場合において、水平期間と、信号ドライバ１が消費する電流のピーク値を表すピーク電流との関係を示している。 図８Ｃは、図８Ｂに示されるピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。 図９Ａは、信号ドライバ１内に制御回路２０が設けられ、その制御回路２０に所定時間ｔｄとして、例えば、第１所定時間ｔｄ１と第２所定時間ｔｄ２とが交互に与えられた場合のタイミングチャートである。 図９Ｂは、図９Ａに示される場合において、信号ドライバ１が消費する電流のピーク値を表すピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。 図１０は、本発明の他の実施形態による表示装置１０の構成を示している。 図１１は、図１０の信号ドライバ１の構成を示している。

符号の説明

１ 信号ドライバ、
２ 走査ドライバ、
３ 表示パネル（表示部）、
４ タイミングコントローラ、
５、６ 制御線、
７ データ線、
１０ 表示装置、
１１ 入力バッファ、
１２ シリアル／パラレル変換回路、
１３ 内部バス、
１４ 第１のラッチ回路、
１５ 第２のラッチ回路、
１６ デジタル／アナログ（Ｄ／Ａ）コンバータ、
１７ 出力アンプ回路、
２１ 分割回路、
２２ 遅延回路、
２２−１〜２２−Ｎ 遅延部、
２３ 遅延制御回路、
１００ 表示装置、
１０１ 信号ドライバ、
ｔｄ 所定時間、
ｔｄ１ 第１所定時間、
ｔｄ２ 第２所定時間、

Claims (18)

1. 信号線群に接続された表示部と、
   前記信号線群に接続され、１水平期間において、映像データ群をそれぞれ所定時間ずらしたタイミングで前記信号線群に出力する信号ドライバと、
   水平期間毎に前記所定時間を変化させて前記信号ドライバに通知する遅延制御回路と
   を具備する表示装置。
2. 前記信号ドライバは、
   １水平期間において、前記映像データ群をそれぞれ所定時間ずらしたタイミングで出力する遅延回路と、
   前記１水平期間において、前記遅延回路からの前記映像データ群をそれぞれ前記信号線群に出力する駆動回路と
   を具備する請求項１に記載の表示装置。
3. 前記駆動回路は、
   前記遅延回路からの前記映像データ群を記憶する第１のラッチ回路と、
   前記１水平期間において、前記第１のラッチ回路に記憶された前記映像データ群を記憶する第２のラッチ回路と、
   前記第２のラッチ回路に記憶された前記映像データ群に対してデジタル／アナログ変換を施し、前記映像データ群に応じた出力電圧群を出力するデジタル／アナログコンバータと、
   前記出力電圧群をそれぞれ前記信号線群に出力する出力アンプ回路と
   を具備する請求項２に記載の表示装置。
4. 前記信号ドライバは、
   前記映像データ群がシリアル化された表示データを受信する受信回路と、
   前記表示データに対してシリアル／パラレル変換を施して、前記映像データ群を出力するシリアル／パラレル変換回路と
   を更に具備する請求項２又は３に記載の表示装置。
5. 前記表示データを前記信号ドライバに送信するタイミングコントローラ
   を更に具備する請求項４に記載の表示装置。
6. 前記信号線群は、Ｎ個（Ｎは２以上の整数）のグループに分割されてＮ個の分割信号線群として前記表示部及び前記信号ドライバに接続され、
   前記信号ドライバは、
   前記映像データ群を前記Ｎ個のグループに分割してＮ個の分割映像データ群を生成する分割回路
   を更に具備し、
   前記遅延回路は、
   前記１水平期間において、前記Ｎ個の分割映像データ群をそれぞれ所定時間ずらしたタイミングで出力するＮ個の遅延部
   を含み、
   前記駆動回路は、前記１水平期間において、前記Ｎ個の遅延回路からの前記Ｎ個の分割映像データ群をそれぞれ前記Ｎ個の分割信号線群に出力する
   請求項２〜５のいずれかに記載の表示装置。
7. 前記遅延制御回路は、
   第１水平期間において、第１所定時間を前記所定時間として前記信号ドライバに通知し、
   前記第１水平期間の次の第２水平期間において、前記第１所定時間とは異なる第２所定時間を前記所定時間として前記信号ドライバに通知する
   請求項１〜６のいずれかに記載の表示装置。
8. 信号線群に接続された表示部及び信号ドライバに適用され、
   １水平期間において、映像データ群をそれぞれ所定時間ずらしたタイミングで出力する遅延回路と、
   前記１水平期間において、前記遅延回路からの前記映像データ群をそれぞれ前記信号線群に出力する駆動回路と
   を具備し、
   前記所定時間は、水平期間毎に変化する
   信号ドライバ。
9. 前記駆動回路は、
   前記遅延回路からの前記映像データ群を記憶する第１のラッチ回路と、
   前記１水平期間において、前記第１のラッチ回路に記憶された前記映像データ群を記憶する第２のラッチ回路と、
   前記第２のラッチ回路に記憶された前記映像データ群に対してデジタル／アナログ変換を施し、前記映像データ群に応じた出力電圧群を出力するデジタル／アナログコンバータと、
   前記出力電圧群をそれぞれ前記信号線群に出力する出力アンプ回路と
   を具備する請求項８に記載の信号ドライバ。
10. 前記信号ドライバは、
    前記映像データ群がシリアル化された表示データを受信する受信回路と、
    前記表示データに対してシリアル／パラレル変換を施して、前記映像データ群を出力するシリアル／パラレル変換回路と
    を更に具備する請求項８又は９に記載の信号ドライバ。
11. 前記信号線群は、Ｎ個（Ｎは２以上の整数）のグループに分割されてＮ個の分割信号線群として前記表示部及び前記信号ドライバに接続され、
    前記信号ドライバは、
    前記映像データ群を前記Ｎ個のグループに分割してＮ個の分割映像データ群を生成する分割回路
    を更に具備し、
    前記遅延回路は、
    前記１水平期間において、前記Ｎ個の分割映像データ群をそれぞれ所定時間ずらしたタイミングで出力するＮ個の遅延部
    を含み、
    前記駆動回路は、前記１水平期間において、前記Ｎ個の遅延回路からの前記Ｎ個の分割映像データ群をそれぞれ前記Ｎ個の分割信号線群に出力する
    請求項８〜１０のいずれかに記載の信号ドライバ。
12. 水平期間毎に前記所定時間を変化させて前記信号ドライバに通知する遅延制御回路
    を更に具備する請求項８〜１１のいずれかに記載の信号ドライバ。
13. 前記遅延制御回路は、
    第１水平期間において、第１所定時間を前記所定時間として前記信号ドライバに通知し、
    前記第１水平期間の次の第２水平期間において、前記第１所定時間とは異なる第２所定時間を前記所定時間として前記信号ドライバに通知する
    請求項１２に記載の信号ドライバ。
14. 信号線群に接続された表示部と、信号ドライバとを具備する表示装置に適用される表示方法であって、
    前記信号ドライバが、１水平期間において、映像データ群をそれぞれ所定時間ずらしたタイミングで前記信号線群に出力するステップと、
    水平期間毎に前記所定時間を変化させて前記信号ドライバに通知するステップと、
    を具備する表示方法。
15. 前記信号ドライバが前記映像データ群を前記信号線群に出力するステップは、
    １水平期間において、前記映像データ群をそれぞれ所定時間ずらしたタイミングで第１のラッチ回路に記憶するステップと、
    前記１水平期間において、前記第１のラッチ回路に記憶された前記映像データ群を第２のラッチ回路に記憶するステップと、
    前記第２のラッチ回路に記憶された前記映像データ群に対してデジタル／アナログ変換を施し、前記映像データ群に応じた出力電圧群を出力するステップと、
    前記出力電圧群をそれぞれ前記信号線群に出力するステップと、
    を具備する請求項１４に記載の表示方法。
16. 前記信号ドライバが前記映像データ群を前記信号線群に出力するステップは、
    前記映像データ群がシリアル化された表示データを受信するステップと、
    前記表示データに対してシリアル／パラレル変換を施して、前記映像データ群を出力するステップと、
    を更に具備する請求項１５に記載の表示方法。
17. 前記信号線群は、Ｎ個（Ｎは２以上の整数）のグループに分割されてＮ個の分割信号線群として前記表示部及び前記信号ドライバに接続され、
    前記信号ドライバが前記映像データ群を前記信号線群に出力するステップは、
    前記映像データ群を前記Ｎ個のグループに分割してＮ個の分割映像データ群を生成するステップと、
    前記１水平期間において、前記Ｎ個の分割映像データ群をそれぞれ所定時間ずらしたタイミングで第１のラッチ回路に記憶するステップと、
    前記１水平期間において、前記第１のラッチ回路に記憶された前記Ｎ個の分割映像データ群を第２のラッチ回路に記憶するステップと、
    前記第２のラッチ回路に記憶された前記Ｎ個の分割映像データ群に対してデジタル／アナログ変換を施し、前記Ｎ個の分割映像データ群に応じたＮ個の出力電圧群を出力するステップと、
    前記Ｎ個の出力電圧群をそれぞれ前記Ｎ個の分割信号線群に出力するステップと、
    を具備する請求項１４に記載の表示方法。
18. 前記信号ドライバに通知するステップは、
    第１水平期間において、第１所定時間を前記所定時間として前記信号ドライバに通知するステップと、
    前記第１水平期間の次の第２水平期間において、前記第１所定時間とは異なる第２所定時間を前記所定時間として前記信号ドライバに通知するステップと、
    を具備する請求項１４〜１７のいずれかに記載の表示方法。

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