JPH11297086A - 不揮発性半導体メモリおよびそれを内蔵した半導体集積回路並びにメモリの書込み時間調整方法 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリの記憶素子を構成するＭＯ
ＳＦＥＴはプロセスによってゲート酸化膜の厚みなど素
子の各部の寸法やドレイン領域の不純物濃度などのパラ
メータがばらつくが、それによって書込み時間が大きく
変動する。その結果、基準電圧調整のみ行なったフラッ
シュメモリについて書込み時間による選別試験を行なう
と、良品率が低下するという課題がある。 【解決手段】 基準電圧発生回路(50)と書込み用の高電
圧を発生する第１の昇圧回路(90,70)と消去用の高電圧
を発生する第２の昇圧回路(90,80)とを有する電源回路
(25)および電源切替え回路を備えた不揮発性半導体メモ
リもしくはそれを内蔵した半導体集積回路において、上
記基準電圧発生回路より発生される基準電圧を調整する
第１のトリミング回路(53)と、上記第１の昇圧回路より
発生される書込み用の高電圧を調整する第２のトリミン
グ回路(72,92)とを設けるとともに、上記記憶素子への
書込み電圧の印加回数を計数し、計数結果に応じて上記
第１の昇圧回路の発生電圧を変化させるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書込み消
去可能な不揮発性半導体メモリにおける書込み時間の微
調整に適用して有効な技術に関し、例えばブロック単位
で一括してデータの消去が可能なフラッシュメモリチッ
プを内蔵したマイクロコンピュータに利用して有効な技
術に関する。

【０００２】

【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有する不揮発性記憶素
子をメモリセルに使用しており、１個のトランジスタで
メモリセルを構成することができる。かかるフラッシュ
メモリにおいては、書き込み動作では、図１４（Ｂ）に
示すように不揮発性記憶素子のドレイン領域Ｄの電圧を
例えば６．７Ｖ（ボルト）にし、コントロールゲートＣ
−ＧＡＴＥが接続されたワード線を例えば−１０．０Ｖ
にすることにより、フローティングゲートＦ−ＧＡＴＥ
から電荷をドレイン領域Ｄへ引き抜いて、しきい値電圧
を低い状態（論理“０”）にする。また、消去動作で
は、図１４（Ｃ）に示すように、ソース領域Ｓおよび基
体Ｐ−ＳＵＢを例えば−１０．０Ｖにし、コントローゲ
ートＣ−ＧＡＴＥを１０．５Ｖのような高電圧にしてフ
ローティングゲートＦ−ＧＡＴＥに負電荷を注入してし
きい値を高い状態（論理“１”）にする。これにより１
つの記憶素子に１ビットのデータを記憶させるようにし
ている。

【０００３】なお、フラッシュメモリにおいては、一般
に書込みは例えばセクタ単位すなわちワード線を共通に
する１行分のメモリセルに対して同時に行なわれ、消去
はブロック単位すなわちウェル領域を共通にする複数の
セクタに対して同時に行なわれるようになっており、本
発明の実施例においても特に言及しない限りそのように
構成されているものとする。

【０００４】

【発明が解決しようとする課題】フラッシュメモリにお
いては、書込み動作や消去動作、読出し動作等において
それぞれ異なる電圧が記憶素子に印加される。このよう
な種々の電圧はメモリ内部の電源回路において生成され
るようになっているが、プロセスばらつきによって電源
回路を構成する素子の特性がばらついてしまい、それに
よって生成される電圧もばらついてしまう。その結果、
メモリの正確な動作が保証されなくなる。そこで、生成
される電圧をチップ製造後の段階で微調整できるように
するため、電圧トリミング回路を設けることについて検
討した。

【０００５】しかしながら、メモリ内部の電源回路で生
成される基準電圧がトリミング回路によって所望の値に
調整されたとしても書込み時間が大きくばらついてしま
い歩留まりが低下するという問題点があることが明らか
になった。すなわち、フラッシュメモリの記憶素子を構
成するＭＯＳＦＥＴはプロセスによってゲート酸化膜の
厚みなど素子の各部の寸法やドレイン領域の不純物濃度
などのパラメータがばらつくが、それによって書込み時
間が大きく変動する。その結果、電圧調整のみ行なった
フラッシュメモリについて書込み時間による選別試験を
行なうと、書込み電圧さえ少し高くしてやれば良品とな
るチップを不良品と判定してしまって良品率が低下する
ことが明らかになった。また、ユーザーシステムの組立
ラインにおいて、書込み時間が規定時間以内に入ってい
ない製品があると、組立ラインにおいて設定された時間
内にフラッシュメモリへのデータの書込みが終了せず、
ラインが止まってしまうというトラブルが発生するおそ
れがある。

【０００６】なお、書込み電圧を大きくすることで書込
み時間を短くすることはできるが、書込み時間が短すぎ
ると正常な記憶素子では例えば０．５〜１．０Ｖのしき
い値になるはずの記憶素子のしきい値が０Ｖ以下になっ
てしまういわゆるデプリート状態の記憶素子が発生する
という別の問題が生じる。従って、極端に書込み電圧を
上げることはできないとともに、書込み電圧を上げる調
整を行なったメモリについて書込み時間による再度の選
別試験を省略するようなこともできない。

【０００７】この発明の目的は、チップ製造後の工程に
おいて書込み時間を任意に調整可能な不揮発性半導体メ
モリおよびそれを内蔵したマイクロコンピュータ等の半
導体集積回路を提供することにある。

【０００８】この発明の他の目的は、プロセスばらつき
により書込み時間がばらついた不揮発性半導体メモリも
しくはそれを内蔵したマイクロコンピュータ等の半導体
集積回路の良品率を、チップ製造後の工程において書込
み時間を調整することで向上させることができるように
することにある。

【０００９】この発明のさらに他の目的は、不揮発性半
導体メモリもしくはそれを内蔵したマイクロコンピュー
タ等の半導体集積回路の書込み時間による選別試験を効
率良く実行できる書込み電圧の調整技術を提供すること
にある。

【００１０】この発明のさらに他の目的は、不揮発性半
導体メモリもしくはそれを内蔵したマイクロコンピュー
タ等の半導体集積回路を使用したシステムの組立ライン
において不揮発性メモリへの書込み時間がラインの移送
間隔よりも長くなってラインが停止する等のトラブルの
発生を防止することができるようにすることにある。

【００１１】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。

【００１３】すなわち、基準電圧発生回路と書込み用の
高電圧（負電圧または正電圧）を発生する第１の昇圧回
路と消去用の高電圧（正電圧または負電圧）を発生する
第２の昇圧回路とを有する電源回路および電源切替え回
路を備え、ゲートとソースおよびドレインを有する記憶
素子のしきい値を上記ゲート、ソースおよびドレインに
印加する電圧を制御して変化させデータを記憶させるよ
うに構成された不揮発性半導体メモリもしくはそれを内
蔵した半導体集積回路において、上記基準電圧発生回路
より発生される基準電圧を調整する第１のトリミング回
路と、上記第１の昇圧回路より発生される書込み用の高
電圧を調整する第２のトリミング回路とを設けるととも
に、書込み所要時間を計数する手段を設け、この計数結
果に応じて少なくとも上記第２のトリミング回路の発生
電圧を変化させるようにしたものである。

【００１４】上記した手段によれば、基準電圧発生回路
で発生される基準電圧がチップ間でばらついても同一電
圧になるように第１のトリミング回路により調整するこ
とができるとともに、記憶素子の書込み特性がチップ間
でばらついても、第２のトリミング回路により第１の昇
圧回路で発生される書込み用高電圧を調整することによ
り書込み時間がチップ間でほぼ一定になるように補正す
ることができる。

【００１５】なお、上記書込み所要時間を計数する手段
としては、例えば記憶素子のゲートが接続されたワード
線への書込み電圧の印加回数を計数するカウンタや書込
み時間を直接するタイマがある。しかもこのカウンタ
は、書込み制御を行なうプログラムによって更新される
ソフトカウンタまたはソフトタイマが望ましいが、信号
によって動作するカウンタ回路またはタイマ回路であっ
ても良い。ただし、ソフトウェアで構成するようにした
方がハードウェアの量を減らし、チップサイズを小さく
することができるという利点がある。

【００１６】さらに、メモリ内のすべてのワード線およ
びデータ線を順番に選択することでデコーダの機能を検
査する試験によって書込み動作時のワード線への書込み
パルスの印加回数を計数して、この計数値に基づいて第
２のトリミング回路の電圧を調整するようにした。これ
によって、記憶素子の書込み特性がチップ間でばらつい
ても書込み時間がチップ間でほぼ一定になるように補正
することができるとともに、トリミング後に書込み試験
を行なって書込み時間が許容範囲内のものを選別するこ
とにより、本当に書込み時間に問題のあるチップのみを
不良品とすることができ良品率が向上するとともに、書
込みが遅いチップが出てきても上記書込み時間の調整に
より書込み特性の試験時間を短縮することができるよう
になる。

【００１７】また、今回の発明実施の形態に記載しない
が、消去用の高電圧を発生する第２の昇圧回路に第３の
トリミング回路をつけて、書込みと同じ様に消去電圧の
印加回数を計数して、この計数値に基づいて第３のトリ
ミング回路により消去電圧を調整し、消去時間がチップ
間でばらついてもチップ間でほぼ一定になるように補正
することができる。

【００１８】

【発明の実施の形態】以下、本発明をフラッシュメモリ
を内蔵したマイクロコンピュータ（以下、フラッシュマ
イコンと称する）に適用した場合の実施例を図面を用い
て説明する。図１には、本発明を適用したフラッシュマ
イコンの概略構成が示されている。特に制限されない
が、図１に示されている各回路ブロックは、単結晶シリ
コンのような１個の半導体チップ上に形成されている。

【００１９】図１において、ＦＬＡＳＨは図１４に示さ
れているようなフローティングゲートを有するＭＯＳＦ
ＥＴからなる不揮発性記憶素子としてのメモリセルがマ
トリックス状に配置されたメモリアレイおよびメモリセ
ル選択用のアドレスデコーダ、アドレス及びデータのラ
ッチ回路、データ増幅用のセンスアンプ、データの書込
み，消去，読出しに必要とされる電圧を発生する電源回
路等の周辺回路からなるメモリ回路、ＦＬＣはフラッシ
ュメモリ回路に対する書込みや消去、トリミングを行な
うフラッシュコントローラ、ＣＰＵはチップ全体の制御
を司る中央処理装置、ＲＡＭはデータを一時記憶したり
中央処理装置ＣＰＵの作業領域を提供するランダムアク
セスメモリ、ＢＵＳは上記中央処理装置ＣＰＵとフラッ
シュメモリ回路ＦＬＡＳＨ、フラッシュコントローラＦ
ＬＣ、高速メモリＲＡＭ間を接続するバス、ＢＳＣはこ
のバスの占有権の制御等を行なうバスコントローラであ
る。

【００２０】なお、図１には示されていないが、シング
ルチップマイコンのようなマイクロコンピュータの場合
には、上記回路ブロックの他に、内部のメモリと外部の
メモリ等との間のＤＭＡ（ダイレクトメモリアクセス）
転送を制御するＤＭＡ転送制御回路や、ＣＰＵに対する
割込み要求の発生および優先度を判定して割り込みをか
ける割込み制御回路、外部装置との間でシリアル通信を
行なうシリアルコミュニケーションインタフェース回
路、各種タイマ回路、アナログ信号とディジタル信号の
変換を行なうＡ／Ｄ変換回路、システム監視用のウォッ
チドッグタイマ、システムの動作に必要なクロック信号
を発生する発振器などが必要に応じて設けられる。

【００２１】図２には、上記フラッシュメモリ回路ＦＬ
ＡＳＨの概略構成が示されている。図２において、１１
は図１４に示されているようなフローティングゲートを
有するＭＯＳＦＥＴからなる不揮発性記憶素子としての
メモリセルがマトリックス状に配置されたメモリアレ
イ、１２は外部から入力された書込みデータを保持する
データレジスタ、１３はこのデータレジスタ１２に保持
されたデータに基づいて上記メモリアレイ１１に対して
書込みを行なう書込み回路である。

【００２２】また、１４はアドレス信号を保持するアド
レスレジスタ、１５はメモリアレイ１１内のワード線の
中から上記アドレスレジスタ１４に取り込まれたＸアド
レスに対応した１本のワード線を選択するＸデコーダ、
１６はアドレスレジスタ１４に取り込まれたＹアドレス
をデコードして１セクタ内の１バイト（あるいは１ワー
ド）のデータを選択するＹデコーダ、１７は消去の際に
ブロック（マット）の選択等を行なう消去制御回路、１
８はメモリセルアレイ１１より読み出されたデータを増
幅して出力するセンスアンプである。

【００２３】さらに、この実施例のフラッシュメモリ回
路には、上記各回路ブロックの他、外部からの制御信号
をフラッシュメモリ各回路への制御信号に変換する制御
回路２７、アドレス信号やデータ信号の入出力を行なう
Ｉ／Ｏバッファ回路２３、外部から供給される電源電圧
Ｖccに基づいて書込み電圧、消去電圧、読出し電圧、ベ
リファイ電圧等チップ内部で必要とされる電圧を生成す
る電源回路２５、メモリの動作状態に応じてこれらの電
圧の中から所望の電圧を選択してメモリアレイ１１に供
給する電源切替回路２６等が設けられている。

【００２４】フラッシュコントローラＦＬＣの詳細な構
成は省略するが、この実施例のフラッシュコントローラ
ＦＬＣはコントロールレジスタを備え、ＣＰＵがＲＡＭ
内に格納されたプログラムに従って、上記コントロール
レジスタに書込みを行なうとフラッシュコントローラＦ
ＬＣがコントロールレジスタのビット状態に応じてフラ
ッシュメモリ回路ＦＬＡＳＨに対する制御信号を形成し
て書込みや消去、読出し、ベリファイ等の動作を行なわ
せるように構成されている。

【００２５】図３には、上記コントロールレジスタのう
ち書込み、消去制御用のコントロールレジスタＣＮＴＲ
の構成例が示されている。この実施例のレジスタは、不
用意に書込み、消去動作が行われないようにプロテクト
をかけるためのビットＦＷＥと、電源回路２５に対する
電源オンを指示するビットＳＷＥ、デコーダの出力の極
性や電源切替え等メモリアレイおよびその周辺回路を書
込み準備状態にさせる書込みセットアップビットＰＳ
Ｖ、書込みパルスを与えるように指示するビットＰ、メ
モリアレイおよびその周辺回路を消去準備状態にさせる
消去セットアップビットＥＳＶ、消去パルスを与えるよ
うに指示するビットＥ、消去ベリファイを行なうように
指示するビットＥＶ、書込みベリファイを行なうように
指示するビットＰＶなどから構成されている。

【００２６】フラッシュコントローラＦＬＣには、上記
書込み消去制御用のコントロールレジスタＣＮＴＲの他
に、消去時にメモリアレイ内の複数のブロックのうち消
去ブロックを選択するための消去選択レジスタ、後述の
電圧トリミング用の値を設定するレジスタＴＲＭＲ１，
ＴＲＭＲ２（図４参照）、メモリアレイ内の欠陥ビット
を含むメモリ列を予備のメモリ列に置き換えるための救
済情報を保持するレジスタが設けられている。

【００２７】なお、特に制限されないが、この実施例で
は、トリミング用レジスタＴＲＭＲ１，ＴＲＭＲ２の値
はフラッシュメモリ回路ＦＬＡＳＨのメモリアレイ内の
所定のエリアに記憶されており、リセット時にフラッシ
ュメモリ回路から読み出してトリミング用レジスタＴＲ
ＭＲ１，ＴＲＭＲ２に設定するようにされている。上記
書込み消去制御用のコントロールレジスタＣＮＴＲは、
後述の試験およびトリミング値決定の際にのみならず、
通常の書込み、消去動作の際にも使用される。

【００２８】従来のフラッシュメモリの中には、外部の
ＣＰＵ等から与えられるコマンドをデコードしてそのデ
コード結果に基づいて当該コマンドに対応した処理を実
行すべくメモリ内部の各回路に対する制御信号を順次形
成して出力する制御回路（シーケンサ）を備え、その制
御回路は、例えばマイクロプログラム方式のＣＰＵの制
御部と同様に、コマンド（命令）を実行するのに必要な
一連のマイクロ命令郡が格納されたＲＯＭ（リードオン
リメモリ）からなるものが開発されているが、この実施
例では、フラッシュコントローラＦＬＣが上記のような
コントロールレジスタＣＮＴＲを備え、ＣＰＵがＲＡＭ
内に格納されたプログラムに従って、上記コントロール
レジスタに書込みを行なうとフラッシュコントローラＦ
ＬＣがコントロールレジスタＣＮＴＲのビット状態に応
じてフラッシュメモリ回路ＦＬＡＳＨに対する制御信号
を形成して書込みや消去、読出し、ベリファイ等の動作
を行なわせるように構成されているため、従来のコマン
ド方式のコントローラに比べてハードウェアの規模を小
さくすることができるという利点がある。

【００２９】図４には、電源回路２５の具体例が示され
ている。この実施例の電源回路は、基準電圧発生回路５
０と、該基準電圧発生回路５０で発生された２．５Ｖの
ような基準電圧Ｖrefaに基づいて、読出し時にワード線
を介してメモリセルのコントロールゲートに印加される
４．２５Ｖのような電圧Ｖｒや書込みベリファイ時にコ
ントロールゲートに印加される２．５Ｖのような電圧Ｖ
pvを生成する電圧発生回路６０と、書込み時にメモリセ
ルのドレインに印加される６．７Ｖのような電圧Ｖpdお
よび消去ベリファイ時にコントロールゲートに印加され
る６．７Ｖのような電圧Ｖevを生成する電圧発生回路７
０と、消去時にコントロールゲートに印加される１０．
５Ｖのような電圧Ｖｅを生成する電圧発生回路８０と、
書込み時にコントロールゲート、また消去時にソース
（およびウェル）にそれぞれ印加される−１０．０Ｖの
ような電圧Ｖｐ，Ｖesを生成する電圧発生回路９０と、
チャージポンプ駆動用のクロックφｃを発生するリング
オシレータ１００と、上記電圧発生回路７０〜９０およ
び上記リングオシレータ１００の電源電圧を発生するク
ランプ電源回路１１０とにより構成されている。

【００３０】なお、上記電圧発生回路７０〜９０のうち
７０と８０は正の昇圧電圧を発生し、９０は負の昇圧電
圧を発生するように構成されている。また、特に制限さ
れないが、この実施例では、上記基準電圧発生回路５０
と電圧発生回路７０，９０に対応してそれぞれ電圧トリ
ミング回路５３，７２，９２が設けられており、このう
ちトリミング回路５３にはフラッシュコントローラＦＬ
Ｃ内のトリミング用レジスタＴＲＭＲ１に設定されてい
る値が供給され、トリミング回路７２，９２にはトリミ
ング用レジスタＴＲＭＲ２に設定されている値が供給さ
れるように構成されている。

【００３１】上記基準電圧発生回路５０は、基準電圧回
路５１と、該基準電圧回路５１で生成された基準電圧Ｖ
ref を非反転入力端子に受けボルテージホロワのように
機能するオペアンプ５２と、該オペアンプ５２の出力電
圧を調整するトリミング回路５３とから構成されてい
る。トリミング回路５３は、後述のように、オペアンプ
の出力電圧を抵抗分割する抵抗ラダーＲＲＤと、該抵抗
ラダー回路の各タップの出力のうちフラッシュコントロ
ーラＦＬＣ内の前記トリミング用レジスタＴＲＭＲ１に
設定されている値に応じた１つの電圧を上記オペアンプ
５２の反転入力端子に帰還させるスイッチ回路ＳＷＣと
により構成されており（図５参照）、オペアンプ５２は
スイッチ回路ＳＷＣを介して帰還される電圧が上記基準
電圧回路５１からの基準電圧Ｖref と一致させるように
動作する。

【００３２】この実施例では、上記オペアンプ５２の出
力電圧Ｖrefaが２．５Ｖとなるように上記抵抗ラダーＲ
ＲＤの抵抗比が設定されている。そして、このオペアン
プ５２の出力電圧Ｖrefaが上記電圧発生回路６０，７
０，８０の基準電圧として、また上記電圧発生回路７０
〜９０を構成するチャージポンプおよび上記リングオシ
レータ１００の電源電圧を発生するクランプ電源１１０
のオペアンプ１１１の基準電圧として供給されるように
されている。これにより、電圧発生回路７０〜９０は、
電源電圧Ｖｃｃ（５Ｖ±０．５Ｖ）がばらついても電源
依存性のない昇圧電圧を発生することができる。

【００３３】また、上記電圧発生回路６０は、上記基準
電圧発生回路５０で発成された基準電圧Ｖrefaを非反転
入力端子に受けボルテージホロワのように機能するオペ
アンプ６１と、該オペアンプ６１の出力端子に接続され
た抵抗分圧回路６２と、該抵抗分圧回路６２とオペアン
プ６１の反転入力端子との間に接続された選択スイッチ
ＳＷ１，ＳＷ２とにより構成され、このスイッチＳＷ
１，ＳＷ２はリード／書込みベリファイ制御信号Ｒ／Ｐ
Ｖによって選択的にオン、オフ制御され、ＳＷ１がオン
のときは２．５Ｖのような書込みベリファイ電圧Ｖpvを
出力し、ＳＷ２がオンのときは４．２５Ｖのような読出
し電圧Ｖｒを出力するように、抵抗分圧回路６２を構成
する抵抗Ｒ１，Ｒ２の抵抗比が設定されている。

【００３４】上記電圧発生回路７０は、上記リングオシ
レータ１００で形成されたクロックφｃによってチャー
ジ動作を行なうチャージポンプ回路７１と、抵抗ラダー
ＲＲＤとスイッチ回路ＳＷＣとからなり上記チャージポ
ンプ回路７１の出力電圧を調整するトリミング回路７２
と、該トリミング回路７２内の抵抗ラダーで上記チャー
ジポンプ回路７１の出力電圧を抵抗分割した電圧と基準
電圧Ｖrefaとを比較し、基準電圧Ｖrefaの方が高い間は
ハイレベルを出力し基準電圧Ｖrefaの方が低くなるとロ
ウレベルを出力するコンパレータ７３と、該コンパレー
タ７３の出力により上記リングオシレータ１００で形成
されたクロックφｃを上記チャージポンプ回路７１に供
給したり遮断したりするクロック制御ゲート回路７４と
により構成されている。

【００３５】これによって、この電圧発生回路７０は、
チャージポンプ回路７１の出力電圧が例えば６．７Ｖよ
りも低い間は上記リングオシレータ１００で形成された
クロックφｃによりチャージ動作を行ない、チャージポ
ンプ回路７１の出力電圧が６．７Ｖを越えるとリングオ
シレータ１００からのクロックφｃが遮断されてチャー
ジ動作を停止することで、書込み時にメモリセルのドレ
インに印加される６．７Ｖのような電圧Ｖpdおよび消去
ベリファイ時にコントロールゲートに印加される６．７
Ｖのような電圧Ｖevを発生する。しかも、この電圧発生
回路７０は、後述のような抵抗ラダーＲＲＤとスイッチ
回路ＳＷＣ（図５参照）とからなるトリミング回路７２
を備えているため、発生する電圧が調整可能である。ま
た、書込みドレイン電圧Ｖpdと消去ベリファイ電圧Ｖev
を同一レベルに設計し、同一の電圧発生回路７０で発生
しているため、電源回路２５の簡素化が可能になる。

【００３６】なお、電圧発生回路７０が書込みドレイン
電圧Ｖpdと消去ベリファイ電圧Ｖevを発生しているた
め、書込みドレイン電圧Ｖpdを変えると消去ベリファイ
電圧Ｖevも変わることとなるが、消去時はデプリートの
問題もないので、消去レベルを高めにセットしている。
書込み時のドレイン電圧Ｖpdを変更したとしても変更範
囲内で消去レベルに問題が無いレベルにしており、書込
みドレイン電圧Ｖpdの調整で消去ベリファイ電圧Ｖevが
多少設計値よりずれたとしても回路の動作上支障はな
い。そこで、この実施例では、上記のように、書込みド
レイン電圧Ｖpdと消去ベリファイ電圧Ｖevを同一の電圧
発生回路７０で発生することで電源回路２５の簡素化を
図っている。

【００３７】一方、上記電圧発生回路８０は、上記リン
グオシレータ１００で形成されたクロックφｃによって
チャージ動作を行なうチャージポンプ回路８１と、抵抗
分圧回路８２と、該抵抗分圧回路８２の抵抗比で上記チ
ャージポンプ回路８１の出力電圧を抵抗分割した電圧と
基準電圧Ｖrefaとを比較し、基準電圧Ｖrefaの方が高い
間はハイレベルを出力し基準電圧Ｖrefaの方が低くなる
とロウレベルを出力するコンパレータ８３と、該コンパ
レータ８３の出力により上記リングオシレータ１００で
形成されたクロックφｃを上記チャージポンプ回路８１
に供給したり遮断したりするクロック制御ゲート回路８
４とにより構成されている。

【００３８】これによって、この電圧発生回路８０は、
チャージポンプ回路８１の出力電圧が例えば１０．５Ｖ
よりも低い間は上記リングオシレータ１００で形成され
たクロックφｃによりチャージ動作を行ない、チャージ
ポンプ回路８１の出力電圧が１０．５Ｖを越えるとリン
グオシレータ１００からのクロックφｃが遮断されてチ
ャージ動作を停止することで、消去時にコントロールゲ
ートに印加される１０．５Ｖのような電圧Ｖe を発生す
る。この電圧発生回路８０にはトリミング回路８２が設
けられていない。消去は、書込みのセクタ単位に比べて
大きなウェル領域を共通にするブロック単位で行なって
いるので、消去時間は書込み時間よりも短くかつ仕様上
（ユーザーからの要求）も書込み時間ほど高い精度が必
要とされていないためである。もし、消去時間が問題に
なる場合は、この電圧発生回路８０にトリミング回路を
追加し、消去時間を基に電圧Ｖeを調整する様にしても
良い。

【００３９】上記電圧発生回路９０は、負の昇圧回路で
あるが、上記電圧発生回路７０と同様な構成を有する。
すなわち、リングオシレータ１００で形成されたクロッ
クφｃによって負のチャージ動作を行なうチャージポン
プ回路９１と、後述のような抵抗ラダーＲＲＤとスイッ
チ回路ＳＷＣ（図５参照）とからなり上記チャージポン
プ回路９１の出力電圧を調整するトリミング回路９２
と、該トリミング回路９２内の抵抗ラダーで上記チャー
ジポンプ回路７１の出力電圧を抵抗分割した電圧と接地
電位とを比較し、接地電位の方が高い間はハイレベルを
出力し接地電位の方が低くなるとロウレベルを出力する
コンパレータ９３と、該コンパレータ９３の出力により
上記リングオシレータ１００で形成されたクロックφｃ
を上記チャージポンプ回路９１に供給したり遮断したり
するクロック制御ゲート回路９４とにより構成されてい
る。

【００４０】これによって、この電圧発生回路９０は、
チャージポンプ回路９１の出力電圧が例えば−１０．５
Ｖよりも高い間は上記リングオシレータ１００で形成さ
れたクロックφｃによりチャージ動作を行ない、チャー
ジポンプ回路９１の出力電圧が−１０．５Ｖを越える
（下がる）とリングオシレータ１００からのクロックφ
ｃが遮断されてチャージ動作を停止することで、書込み
時にメモリセルのコントロールゲートおよび消去時にメ
モリセルのソースと基体に印加される−１０．５Ｖのよ
うな電圧Ｖｐ，Ｖesを発生する。

【００４１】しかも、この電圧発生回路９０は、抵抗ラ
ダーとスイッチ回路とからなるトリミング回路９２を備
えているため、発生する電圧が調整可能である。また、
この電圧発生回路９０も書込み電圧Ｖｐと消去時のソー
ス電圧Ｖesを共通にしているため、電源回路２５の簡素
化が可能になる。書込み電圧Ｖｐと消去時のソース電圧
Ｖesを同一の電圧発生回路で発生するように構成できる
理由は、電圧発生回路７０，８０で説明したのと同じ理
由である。

【００４２】以上のように、この実施例においては、基
準電圧発生回路５０で発生される基準電圧Ｖref がチッ
プ間でばらついても同一電圧になるようにトリミング回
路５３により調整することができるとともに、記憶素子
の書込み特性がチップ間でばらついてもトリミング回路
７２，９２により昇圧回路としての電圧発生回路７０お
よび９０で発生される書込み用高電圧Ｖpd，Ｖｐを調整
することにより書込み時間がチップ間でほぼ一定になる
ように補正することができる。

【００４３】なお、第２の昇圧回路としての電圧発生回
路９０にトリミング回路９２を設け、第３の昇圧回路と
しての電圧発生回路７０にはトリミング回路７２を設け
ないで書込み電圧Ｖｐのみで書込み時間の調整を行なう
ようにしても良い。

【００４４】図５にトリミング回路の具体的な回路構成
例が示されている。各電圧発生回路５０，７０，９０の
出力端子と基準電位点（ＧＮＤまたはＶrefa）との間に
接続された抵抗ラダーＲＲＤと、各抵抗の結合ノードＮ
1，Ｎ2‥‥Ｎn と出力端子ＯＵＴとの間にピラミッド状
に設けられたＭＯＳＦＥＴからなるスイッチ回路ＳＷＣ
とによりトリミング回路が構成され、各ＭＯＳＦＥＴの
オン、オフ状態をトリミング用レジスタＴＲＭＲ１また
はＴＲＭＲ２のビット信号Ｂ1，Ｂ2‥‥により制御する
ことにより、上記ノードＮ1，Ｎ2‥‥Ｎn のうちいずれ
か一つの電圧が出力端子ＯＵＴへ供給されるようにされ
ている。なお、図５には１６段階の電圧のいずれかを出
力できるように構成されたトリミング回路が示されてい
るが、調整可能な電圧の段数はこれに限定されず、トリ
ミング用レジスタＴＲＭＲ１，ＴＲＭＲ２のビット数と
の関係でさらに多段に調整できるように構成することも
可能である。

【００４５】次に書込み時間のトリミング時におけるフ
ラッシュコントローラの動作手順を図６〜図８を用いて
説明する。

【００４６】書込み時間のトリミングを行なうには、対
象となるチップのフラッシュメモリ回路の特性を知る必
要がある。この実施例のフラッシュマイコンでは、チッ
プ製造後の試験工程の中でフラッシュメモリ回路の特性
を知り、その結果を用いてトリミングを行なうように構
成されている。図６には、フラッシュメモリ回路部分の
試験動作手順がフローチャートとして示されている。こ
の試験では、先ずスタンバイ状態におけるチップの電流
を測定することでチップのリークテストを行なう（ステ
ップＳ１）。このリークテストで所定の値以上の電流が
流れているときは、リーク電流が流れていると推定でき
るので、不良品と判定する。

【００４７】次に、例えばテスト用パッドに検査用のプ
ローブを当てて、フラッシュメモリ回路ＦＬＡＳＨ内の
電源回路２５から出力される電圧（基準電圧Ｖrefおよ
び書込み電圧Ｖｐ，Ｖpd）が設計値どおりであるか判定
する（ステップＳ２）。そして、設計値からずれている
ときは、そのずれ量に応じてトリミング値をそれぞれ決
定する（ステップＳ３）。このトリミング値をフラッシ
ュメモリ回路内の所定のエリアに格納するが、このとき
所定時間経過しても書込みが終了しないときは不良品と
判定する（ステップＳ４）。

【００４８】それから、上記トリミング値をフラッシュ
コントローラ内の前述のトリミング用レジスタＴＲＭＲ
１，ＴＲＭＲ２に書き込んで、そのトリミング値をトリ
ミング回路５３および７２，９２に供給して発生される
電圧の調整を行なう。そして、再度電源回路２６から出
力される電圧が設計値どおりであるか判定する（ステッ
プＳ５）。

【００４９】続いて、フラッシュメモリ回路の全メモリ
セルを消去状態（例えばしきい値の高い状態）にする初
期消去試験を行なって所定時間内に正常に消去できない
ビットを有するチップがあれば不良品と判定する（ステ
ップＳ６）。

【００５０】次に、図９に示すように、全てのワード線
と全てのデータ線を１回ずつ順番に選択して行くことで
効率良くデコーダを検査するダイアグナルデコーダ試験
を行なう（ステップＳ７）。この時、不良なデコーダが
あれば不良品と判定する。しかも、この実施例ではこの
ダイアグナル試験によって各チップの書込み時間を測定
できるので、その書込み時間によって昇圧回路からなる
電圧発生回路のトリミング値を決定し、そのトリミング
値を用いて書込み時間のトリミングも合わせて行なうよ
うにしている。書込み時間のトリミングの具体的な手順
は後に詳しく説明する。

【００５１】その後、フラッシュメモリ回路の種々の特
性試験（ステップＳ８〜Ｓ１２）を行なって良品と不良
品を選別する。フラッシュメモリ回路の特性試験として
は、メモリアレイ内の各メモリセルに対して図１０のよ
うなチェッカーパターン状に書込みを行なって正常に書
込みが行なえるか調べるチェッカー書込み試験（ステッ
プＳ８）と、すべてのメモリセルに対してデータ“０”
（しきい値の低い状態）を書き込んで正常に書込みが行
なえるか調べるオールゼロ書込み試験（ステップＳ９）
と、データ“０”を書き込む際にデータ線、ワード線を
共通にする非選択のメモリセルのしきい値が変化しない
かまたメモリのリードをしている時にしきい値が変化し
ていないかなどを調べる“０”側データのディスターブ
試験（ステップＳ１０）と、すべてのメモリセルのデー
タを“１”（しきい値の高い状態）にする消去を行なっ
て正常に消去が行なえるか調べる消去試験（ステップＳ
１１）と、データ“０”を書き込む際にデータ線、ワー
ド線を共通にする非選択のメモリセルのしきい値が変化
しないかまたメモリのリードをしている時にしきい値が
変化していないかなど調べる“１”側データのディスタ
ーブ試験（ステップＳ１２）などがある。

【００５２】次に、上記ステップＳ７で行なわれる書込
み時間トリミングの具体的な手順を図７および図８のフ
ローチャートを用いて説明する。書込み時間トリミング
を行なう際には、先ずトリミング値を決定するための処
理を行なう。この実施例では、ダイアグナル書込み試験
を利用して書込み時間のトリミング値を決定するように
している。ダイアグナル書込み試験は図７に示すような
手順で行なわれる。すなわち、先ずメモリアレイの書込
みパルス印加回数を計数するカウンタＴｗｄｎの初期化
（リセット）を行なう（ステップＳ２１）。次に、フラ
ッシュメモリ回路内の電源回路２５を起動させる（ステ
ップＳ２２）。この電源回路２５の起動は、ＣＰＵが前
記フラッシュコントローラＦＬＣ内のコントロールレジ
スタのＳＷＥビットに“１”を立てることにより行なう
ことができる。

【００５３】それから、ＣＰＵによってダイアグナル書
込みのためのデータ（いずれか１ビットだけ“０”にさ
れた１セクタ分のデータ）とＸ，Ｙアドレスを生成する
とともに、１セクタ（ワードを共通にし１回の書込みの
対象となる例えば３２バイトのようなメモリセル群）当
たりの書込みパルス回数を計数するカウンタＮを「０」
にする（ステップＳ２３）。そして、生成された書込み
データを作業用メモリＲＡＭに転送する（ステップＳ２
４）。続いて、ＲＡＭ内の書込みデータをフラッシュメ
モリ回路ＦＬＡＳＨ内のデータレジスタ１２に転送する
（ステップＳ２５）。また、ＣＰＵからフラッシュメモ
リ回路へＸ，Ｙアドレスを転送する。

【００５４】次に、メモリアレイ１１内の転送されたＸ
アドレスに対応した１本のワード線に書込みパルスを印
加させる（ステップＳ２６）。この書込みパルスの印加
は、ＣＰＵが前記フラッシュコントローラＦＬＣ内のコ
ントロールレジスタのＰビットに“１”を立てることに
より行なうことができる。続いて、書込みパルス印加回
数を計数するカウンタＴｗｄｎおよびＮの値をそれぞれ
インクリメント（＋１）する（ステップＳ２７）。しか
る後、Ｘ，Ｙアドレスをそのままにしてベリファイのた
めの読出しを行なう（ステップＳ２８）。そして、読出
しデータと書込みデータを比較して書込みが完了したか
判定する（ステップＳ２９）。

【００５５】ここで、書込みが完了していなければ上記
カウンタＮの値が例えば４００以上か判定する（ステッ
プＳ３０）。そして、４００未満であれば再書込みデー
タを生成（ステップＳ３１）して上記ステップＳ２４へ
移行して上記動作を繰り返す。これによって、１セクタ
に対するデータの書込みは最高４００回まで行われる。
そして、４００回目に達すると、フラッシュメモリ回路
内の電源回路２５の動作を停止させ（ステップＳ３
２）、書込み不良として終了する。この電源回路２５の
停止は、ＣＰＵが前記フラッシュコントローラＦＬＣ内
のコントロールレジスタのＳＷＥビットに“０”を書き
込むことにより行なうことができる。

【００５６】一方、上記書込み動作を繰り返しているう
ちにステップＳ２９で書込み完了と判定されると、最終
アドレスまで達したか判定する（ステップＳ３３）。そ
して、最終アドレスでないときは上記ステップＳ３へ戻
って次の書込みデータとＸ，Ｙアドレスを生成して上記
動作を繰り返す。ここで、次の書込みデータは前の書込
みデータの“０”の位置を１ビットずらしたデータであ
り、Ｘ，Ｙアドレスはそれぞれ前のアドレス値をインク
リメント（もしくはデクリメント）した値である。ステ
ップＳ３３で、最終アドレスと判定されたときは、フラ
ッシュメモリ回路内の電源回路２５の動作を停止させ
（ステップＳ３４）、書込み動作を終了する。このよう
にしてダイアグナル書込みが終了した時点でカウンタＴ
ｗｄｎには、メモリアレイに対して書込みパルスを印加
した回数が保持されている。

【００５７】書込みトリミングでは、図８に示すよう
に、ダイアグナル書込み終了後に先ずカウンタＴｄｗｎ
の値およびトリミング用レジスタＴＲＭＲ２の初期設定
値をＣＰＵに読み込む（ステップＳ４１）。トリミング
用レジスタＴＲＭＲ２の初期設定値は、発生電圧がトリ
ミング回路により調整可能な電圧範囲のちょうど中央に
なるような値が選択される。次に、ステップＳ４１で読
み込まれたカウンタＴｄｗｎの値がどのような範囲にあ
るか判定する（ステップＳ４２〜Ｓ４９）。そして、カ
ウンタＴｄｗｎの値の入っている範囲に応じて、トリミ
ングテーブルの参照用タップを変える（ステップＳ５２
〜Ｓ５９）ことでトリミング用レジスタＴＲＭＲ２に設
定すべきトリミング値を読み出して、フラッシュメモリ
回路ＦＬＡＳＨのメモリアレイ内のトリミング情報エリ
アに書き込んで終了する（ステップＳ６０）。トリミン
グテーブルは、試験の開始前にプログラムとともに作業
用メモリＲＡＭ内に格納されている。

【００５８】なお、トリミング情報エリアに記憶された
トリミング値は、図６のフローおいてステップＳ８の書
込み試験の際に、フラッシュメモリ回路から読み出され
てフラッシュコントローラＦＬＣ内のトリミング用レジ
スタＴＲＭＲ２に設定される。これによって、フラッシ
ュメモリ回路の電源回路２５内の書込み電圧発生用の電
圧発生回路５２，５４から発生される電圧がメモリの特
性に応じた最適な電圧に調整されるようになる。また、
通常動作においても、例えばリセットが入ったときにバ
スコントローラＢＳＣによって自動的にフラッシュメモ
リから読み出されてトリミング用レジスタＴＲＭＲ２に
設定されるように構成されている。

【００５９】さらに、上記トリミング値を決定するプロ
グラムもフラッシュメモリの所定のエリアに記憶してお
いて、所定のモード（例えばテストモード）が指定され
たバスコントローラＢＳＣによって自動的にフラッシュ
メモリから読み出されて作業用メモリＲＡＭに転送さ
れ、ＣＰＵによって実行されるように構成してもよい。

【００６０】上述のように本実施例によれば、フラッシ
ュメモリ回路の基準電圧発生回路５０で発生される基準
電圧がチップ間でばらついても同一電圧になるようにト
リミング回路５３により調整することができるととも
に、記憶素子の書込み特性がチップ間でばらついてもト
リミング回路７２，９２により電圧発生回路７０，９０
で発生される書込み用高電圧Ｖpd，Ｖｐを調整すること
により書込み時間がチップ間でほぼ一定になるように補
正することができる。

【００６１】なお、実施例においては、メモリ内のすべ
てのワード線およびデータ線を順番に選択することでデ
コーダの機能を検査するダイアグナル試験において書込
み動作時の書込みパルスの印加回数を計数して、この計
数値に基づいてトリミング回路（７２，９２）の電圧を
調整するようにしており、厳密に言うと検出した所要書
込み時間によって、書込み電圧を調整するものではな
い。しかしながら、書込みパルスの印加回数は書込み時
間とほぼ比例しているので、上記のように書込みパルス
印加回数で書込み電圧を調整するようにしてもほぼ正確
な調整が可能となる。

【００６２】図１１（Ａ）は、本発明者がフラッシュマ
イコンの開発に際して行なったダイアグナル試験におけ
る書込みパルスの印加回数と書込み時間との関係を示
す。同図より、ダイアグナル試験における書込みパルス
の印加回数はサンプルによって大きくばらつくものの、
すべてのサンプルはほぼ直線上に分布しており、これよ
りダイアグナル試験における書込みパルスの印加回数と
書込み時間がほぼ比例関係にあることが分かる。また、
図１１（Ｂ）には、書込み電圧を変えて行なったダイア
グナル試験における書込みパルスの印加回数と書込み時
間との関係を示す。同図において同一記号のものは同一
の書込み電圧に設定されたもので、それぞれ直線上に分
布していることが分かる。これより、書込み電圧を変え
ても書込みパルスの印加回数と書込み時間とは比例関係
にあることが明らかである。

【００６３】図１２は、本発明者がフラッシュマイコン
の開発に際して行なったオール“０”書込み試験におけ
る書込みパルスの印加回数と書込み時間との関係を示
す。同図より、オール“０”書込み試験における書込み
パルスの印加回数はサンプルによって大きくばらつくも
のの、すべてのサンプルは完全に直線上に分布してお
り、これよりオール“０”書込み試験における書込みパ
ルスの印加回数と書込み時間が完全に比例関係にあるこ
とが分かる。従って、より精度の高い電圧調整を行ない
たい場合には、オール“０”の書込み試験またはチェッ
カーパターン書込み試験を行なって得られた書込みパル
ス印加回数を用いて電圧のトリミングを行なうようにす
れば良い。

【００６４】ただし、実施例のようにダイアグナル書込
み試験の結果を用いるようにすることにより、ある程度
精度がありしかも短時間に最適なトリミング値を得るこ
とができるという利点がある。それに、書込み時間を推
測するのにソフトカウンタを使用した事により、チップ
外部に時間を測定する装置は必要では無く、個々のチッ
プに同じプログラムを用意することにより多数個同時に
チップの書込み時間調整が容易となる。

【００６５】図１３は、本実施例を適用して電圧トリミ
ングを行なったフラッシュメモリについてオール“０”
書込み試験により調べた書込み所要時間を示す。同図に
おいて、白枠の棒は図２におけるトリミング回路６０に
よって基準電圧のトリミングのみを行なったサンプルに
ついての測定結果、ハッチングの入った棒は上記基準電
圧のトリミングに加えて、図２のトリミング回路６２、
６４により書込み電圧のトリミングを行なったサンプル
についての測定結果をそれぞれ示す。なお、図におい
て、Ａは書込み時間の許容範囲である。同図より、基準
電圧のトリミングのみではまだ不充分であったものが、
本実施例を適用することにより大幅に良品率が向上され
ることが分かる。

【００６６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、消去動作によって記憶素子のしきい値を
高くし書込みによって記憶素子のしきい値を低くする形
式のフラッシュメモリについて説明したが、この発明は
それに限定されず、消去によってしきい値を下げ書込み
によって記憶素子のしきい値を高くする形式のフラッシ
ュメモリおよびそれを内蔵した半導体集積回路において
も同様に適用することができる。

【００６７】また、実施例では、書込みパルス印加回数
を計数して書込み電圧のトリミング値を決定するように
しているが、チップに内蔵されているタイマを利用ある
いはプログラムでＲＡＭ上にソフトタイマを構成して書
込み時間を測定し、その書込み時間を用いて書込み電圧
のトリミング値を決定するようにしても良い。さらに、
実施例では書込みパルス印加回数がどのような範囲にあ
るか判定してテーブルを参照し、書込み電圧のトリミン
グ値を決定しているが、適当な演算式を与えて、書込み
パルス印加回数をその演算式に代入して演算によって書
込み電圧のトリミング値を決定するようにしても良い。

【００６８】さらに、上記実施例では、書込みパルス印
加回数を計数して書込み電圧を調整するようにしている
が、書込み電圧の調整に加えて、昇圧電圧発生回路８０
にもトリミング回路を設けて、消去パルス印加回数を計
数して消去電圧の調整を行なうようにしてもよい。ま
た、第２の昇圧回路としての電圧発生回路９０にのみト
リミング回路９２を設け、第３の昇圧回路としての電圧
発生回路７０にはトリミング回路７２を設けないで書込
み電圧Ｖｐのみで書込み時間の調整を行なうようにして
も良い。

【００６９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリを内蔵したマイクロコンピュータに適用した
場合について説明したが、この発明はそれに限定される
ものでなく、図１に示されているフラッシュメモリ回路
ＦＬＡＳＨとフラッシュコントローラＦＬＣと同様な構
成を有する不揮発性記憶メモリおよびそれを内蔵した半
導体集積回路に広く利用することができる。

【００７０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００７１】すなわち、この発明は、チップ製造後の工
程において書込み時間を任意に調整可能な不揮発性半導
体メモリおよびそれを内蔵したマイクロコンピュータ等
の半導体集積回路を得ることができる。また、プロセス
ばらつきにより書込み時間がばらついた不揮発性半導体
メモリもしくはそれを内蔵したマイクロコンピュータ等
の半導体集積回路の良品率を、チップ製造後の工程にお
いて書込み時間を調整することで向上させることができ
る。

【００７２】さらに、不揮発性半導体メモリもしくはそ
れを内蔵したマイクロコンピュータ等の半導体集積回路
の書込み時間による選別試験を効率良く実行できるとと
もに、不揮発性半導体メモリもしくはそれを内蔵したマ
イクロコンピュータ等の半導体集積回路を使用したシス
テムの組立ラインにおいて不揮発性メモリへの書込み時
間がラインの移送間隔よりも長くなってラインが停止す
る等のトラブルの発生を防止することができる。

【図面の簡単な説明】

【図１】本発明を適用したフラッシュメモリを内蔵した
マイクロコンピュータの一実施例の概略を示す全体ブロ
ック図である。

【図２】本発明を適用したフラッシュメモリ回路部の構
成例を示すブロック図である。

【図３】フラッシュコントローラ内の制御用レジスタの
構成例を示す説明図である。

【図４】フラッシュメモリ回路の電源回路の構成例を示
すブロック図である。

【図５】フラッシュメモリ回路のトリミング回路の構成
例を示す回路図である。

【図６】フラッシュメモリにおける試験手順の一例を示
すフローチャートである。

【図７】フラッシュメモリにおける試験のひとつとして
のダイアグナル試験の手順の一例を示すフローチャート
である。

【図８】本発明を適用したフラッシュメモリにおけるト
リミング手順の一例を示すフローチャートである。

【図９】フラッシュメモリのダイアグナル試験における
書込みパターンを示す説明図である。

【図１０】フラッシュメモリのチェッカーパターン試験
における書込みパターンを示す説明図である。

【図１１】フラッシュメモリのダイアグナル書込み試験
におけるパルス印加回数とオールゼロ書込み時間との関
係を示す説明図である。

【図１２】フラッシュメモリのオールゼロ書込みにおけ
る書込みパルス印加回数とオールゼロ書込み時間との関
係を示す説明図である。

【図１３】本発明を適用したフラッシュメモリにおける
書込み電圧トリミング前とトリミング後の書込み時間の
変化の様子を示すグラフである。

【図１４】フラッシュメモリの記憶素子の代表的な構造
とそれぞれの動作モードでの印加電圧の一例を示す断面
説明図である。

【符号の説明】

１１ メモリアレイ １２ データレジスタ １３ 書込み回路 １４ アドレスレジスタ １５ Ｘデコーダ １７ Ｙデコーダ ２５ 電源回路 ２６ 電源切替回路 ＦＬＣ フラッシュコントローラ ＣＮＴＲ コントロールレジスタ ＴＲＭＲ１，ＴＲＭＲ２ トリミング用レジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 基準電圧発生回路と書込み用消去用の高
   電圧を発生する昇圧回路とを有する電源回路および電源
   切替え回路を備え、ゲートとソースとウェルおよびドレ
   インを有する記憶素子のしきい値を上記ゲート、ソー
   ス、ウェルおよびドレインに印加する電圧を制御して変
   化させデータを記憶させるように構成された不揮発性半
   導体メモリにおいて、 上記基準電圧発生回路より発生される基準電圧を調整す
   る第１のトリミング回路と、上記昇圧回路より発生され
   る書込み用消去用の高電圧を調整する第２のトリミング
   回路とを設けるとともに、書込み消去所要時間を計数す
   る手段を設け、この計数結果に応じて少なくとも上記第
   ２のトリミング回路のトリミング値を設定し書込み消去
   用の昇圧回路の発生電圧を変化させるようにしたことを
   特徴とする不揮発性半導体メモリ。
2. 【請求項２】 上記書込み所要時間を計数する手段は、
   記憶素子への書込みパルス印加回数を計数するソフトカ
   ウンタであることを特徴とする請求項１に記載の不揮発
   性半導体メモリ。
3. 【請求項３】 請求項１または２に記載の不揮発性半導
   体メモリを内蔵してなることを特徴とする半導体集積回
   路。
4. 【請求項４】 請求項１または２に記載の不揮発性半導
   体メモリもしくは請求項５に記載の半導体集積回路に対
   して、メモリ内のすべてのワード線およびデータ線を順
   番に選択することでデコーダの機能を検査する試験によ
   って書込み動作時の書込みパルスの印加回数を計数し
   て、この計数値に基づいて第２のトリミング回路のトリ
   ミング値を決定し昇圧回路の発生電圧を調整するように
   したことを特徴とするメモリの書込み時間調整方法。